CN117396962A - 用于改进突发模式读取操作的具有跨越位线的存储器 - Google Patents

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Abstract

提供了一种用于改进突发模式读取操作的具有跨越位线的存储器和相关方法。存储器系统包括存储器阵列，存储器阵列包括被耦合到第一内部字线的第一组存储器单元和被耦合到第一外部字线的第二组存储器单元。存储器系统包括控制单元，该控制单元被配置为产生控制信号，同时地用于：在被耦合到第一多个内部位线中的每一个内部位线的第一内部字线上使第一字线信号有效；以及在被耦合到第一多个外部位线中的每一个外部位线的第一外部字线上使第二字线信号有效，其中第一多个外部位线中的每一个外部位线包括被配置为在对应的内部位线之上跨越或在对应的内部位线之下跨越的第一部分，以及从第一组存储器单元和第二组存储器单元中的每一个输出数据作为突发的部分。

Description

用于改进突发模式读取操作的具有跨越位线的存储器
背景技术
处理器通常包括至少一个或多个被耦合到随机存取存储器(例如，静态随机存取存储器(SRAM))的处理核心，所述随机存取存储器集作为集成电路上的单个芯片或集成电路堆栈的多个芯片。用于机器学习或其他人工智能应用的处理器需要快速访问数据块。例如，处理器可能需要访问大量训练数据和权重，该数据和权重需要被处理以执行机器学习。处理器的其他应用也可能需要对数据块进行高带宽访问。
为了满足处理器需要快速访问数据块的应用程序中的需求，存储器系统需要继续改进。
发明内容
在一个示例中，本公开涉及一种用于操作存储器系统的方法，存储器系统包括第一存储器子阵列和第二存储器子阵列，其中第一存储器子阵列包含被耦合到第一内部字线的第一组存储器单元和被耦合到第一外部字线的第二组存储器单元，并且其中第二存储器子阵列包含被耦合到第二内部字线的第三组存储器单元和被耦合到第二外部字线的第四组存储器单元。该方法可能包括响应于突发模式读取请求，同时地：(1)在被耦合到第一多个内部位线中的每一个内部位线的第一内部字线上使第一字线信号有效，(2)在被耦合到第一多个外部位线中的每一个外部位线的第一外部字线上使第二字线信号有效，其中第一多个外部位线中的每一个外部位线包括被配置为在对应的内部位线之上跨越或在对应的内部位线之下跨越的第一部分，(3)在被耦合到第二多个内部位线中的每一个内部位线的第二内部字线上使第三字线信号有效，以及(4)在被耦合到第二多个外部位线中的每一个外部位线的第二外部字线上使第四字线信号有效，其中第二多个外部位线中的每一个外部位线包括被配置为在对应的内部位线之上跨越或在对应的内部位线之下跨越的第二部分。方法还可能包括从第一组存储器单元、第二组存储器单元、第三组存储器单元和第四组存储器单元中的每一个输出数据作为突发的部分。
在另一个示例中，本公开涉及一种存储器系统，该存储器系统包括存储器阵列，存储器阵列包括被耦合到第一内部字线的第一组存储器单元和被耦合到第一外部字线的第二组存储器单元。存储器系统还可能包括控制单元，控制单元被配置为针对如下产生控制信号：响应于突发模式读取请求，同时地：(1)在被耦合到第一多个内部位线中的每一个内部位线的第一内部字线上使第一字线信号有效，以及(2)在被耦合到第一多个外部位线中的每一个外部位线的第一外部字线上使第二字线信号有效，其中第一多个外部位线中的每一个外部位线包括被配置为在对应的内部位线之上跨越或在对应的内部位线之下跨越的第一部分；以及从第一组存储器单元和第二组存储器单元中的每一个输出数据作为突发的部分。
在另一个示例中，本公开涉及一种存储器系统，存储器系统包括第一存储器子阵列和第二存储器子阵列，其中第一存储器子阵列包括被耦合到第一内部字线的第一组存储器单元和被耦合到第一外部字线的第二组存储器单元，并且其中第二存储器子阵列包括被耦合到第二内部字线的第三组存储器单元和被耦合到第二外部字线的第四组存储器单元，其中第一组存储器单元和第二组存储器单元中的每一个被组织在第一多个列中，并且其中第三组存储器单元和第四组存储器单元中的每一个被组织在第二多个列中。存储器系统还包括控制单元，控制单元被配置为针对如下产生控制信号：在第一突发模式中，响应于第一突发模式读取请求，同时地：(1)在被耦合到第一多个内部位线中的每一个内部位线的第一内部字线上使第一字线信号有效，(2)在被耦合到第一多个外部位线中的每一个外部位线的第一外部字线上使第二字线信号有效，其中第一多个外部位线中的每一个外部位线包括被配置为在对应的内部位线之上跨越或在对应的内部位线之下跨越的第一部分，(3)在被耦合到第二多个内部位线中的每一个内部位线的第二内部字线上使第三字线信号有效，以及(4)在被耦合到第二多个外部位线中的每一个外部位线的第二外部字线上使第四字线信号有效，其中第二多个外部位线中的每一个外部位线包括被配置为在对应的内部位线之上跨越或在对应的内部位线之下跨越的第二部分，并且使用被共享的列电路，并且从第一组存储器单元、第二组存储器单元、第三组存储器单元和第四组存储器单元中的每一个输出数据作为突发的部分。或者，在第二突发模式中，响应于第二模式读取请求，同时地：(1)在被耦合到第一多个内部位线中的每一个的第一内部字线上使第一字线信号有效，以及(2)在被耦合到第一多个外部位线中的每一个的第一外部字线上使第二字线信号有效，其中第一多个外部位线中的每一个包括被配置为在对应的内部位线之上跨越或在对应的内部位线之下跨越的第一部分，并且从第一组存储器单元和第二组存储器单元中的每一个输出数据作为突发的部分。
该发明内容部分旨在以简化的形式介绍一些概念，这些概念将在下面的具体实施方式中被进一步描述。发明内容部分并非用于确定权利要求主题的关键特征或基本特征，也不旨在用于限制权利要求主题的范围。
附图说明
本公开以示例进行说明，并且不受附图的限制。在附图中，类似的参考指示类似的元素。图中元素的说明是为了简单明了，而不一定按比例绘制。
图1为根据一个示例示出的一种用于在突发模式读取操作中使用的具有跨越位线的存储器的示意图；
图2为根据一个示例示出的图1的存储器的一部分的示图；
图3为根据一个示例示出的一种用于在图1的存储器中使用的具有跨越位线的实现的横截面视图；
图4示出了一种包括图1的存储器的存储器系统的示图；
图5为根据一个示例示出的与使用图4的存储器系统执行的突发模式读取相关联的波形；以及
图6为根据一个示例示出的一种使用图4的存储器系统执行突发模式读取的方法的流程图。
具体实施方式
在本公开中描述的示例涉及一种用于改进存储器的读取操作的具有跨越位线的存储器，并且特别是突发模式读取操作。传统上，从存储器中读取数据(即使是作为突发操作的一部分)并不是能效的，并且可能没有足够高的带宽来满足对来自更快处理核心的数据的需求。这就导致了能效低的存储器被耦合到处理器，并且处理器必须等待更长的时间来响应读取请求从存储器接收数据。本公开中的某些示例涉及既提高突发模式读取操作的能效又支持更高带宽以满足对来自更快处理核心或其他处理逻辑(例如，FPGA逻辑)的数据的需求的存储器系统。
图1为根据一个示例示出的一种用于在突发模式读取操作中使用的具有跨越位线的存储器100的示意图。存储器100可能包含存储器子阵列110和存储器子阵列150。存储器子阵列110可包含一组与内部行(例如，字线120)对应的字线(WL)和另一组与外部行(例如，字线130)对应的字线(WL)。存储器子阵列110还可能包含一组内部位线112、114、116和118以及一组外部位线122、124、126和128。类似地，存储器子阵列150可能包含一组内部字线(WL)(例如字线160)和另一组外部字线(WL)(例如字线170)。存储器子阵列150还可能包含一组内部位线152、154、156和158以及一组外部位线162、164、166和168。在一个示例中，在突发读取操作期间，存储器子阵列110的字线120和130中的每一个以及存储器子阵列150的字线160和170中的每一个可能同时有效，以允许访问连接到每一个存储器子阵列的内部位线和外部位线的存储器单元。
继续参考图1，内部位线112、114、116和118，以及外部位线122、124、126和128中的每一个都可能被耦合到共享列多路选择器(mux)132。每一个外部位线都可能在内部位线之上跨越或在内部位线之下跨越的方式作为集成电路的一部分实现。以这种方式，内部位线112、114、116和118以及外部位线122、124、126和128中的每一个可能被耦合到共享列多路选择器(mux)132。存储器子阵列110可能包含可能被耦合到各自的共享列多路选择器(例如，列mux 134和列mux 136)的附加的内部位线和外部位线组。内部位线152、154、156和158以及外部位线162、164、166和168中的每一个可能被耦合到列多路选择器(mux)172。存储器子阵列150可能包含可能被耦合到各自的共享列多路选择器(例如，列mux 174和列mux176)的附加的内部位线和外部位线组。列mux132和列mux 172均可能被耦合到共享列电路182。类似地，列mux134和列mux 174均可能被耦合到共享列电路184。此外，列列mux136和列mux 176均可能被耦合到共享列电路186。如本公开所用，术语“外部字线”包含在空间上远离列电路(例如，列电路182、184或186)的那些存储器行，而术语“内部字线”包含在空间上更靠近列电路的那些存储器行。如本公开所用，术语“外部位线”包含那些具有在“外部字线”被激发时被访问的存储器单元的位线，术语“内部位线”包含那些具有在“内部字线”被激发时被访问的存储器单元的位线。
仍参考图1，可能使用行解码器(图1中未示出)来使字线信号有效，包含字线驱动器。行解码器可能解码地址信号并使用对应的字线驱动器使适当的字线有效。可能使用列电路(例如，列电路182、184和186中的一个)来使位线信号有效。检测放大器或其他类似电路可被用于在感应位线上的电压之前对位线进行预充电。关于图4的存储器系统400和图5中所示的波形500描述了存储器100的操作的附加细节。
继续参考图1，就突发模式读取操作而言，在一个示例中，每一个存储器子阵列中的两个字线可能一起被激发，并且读取列选择信号地址可能按顺序地增加。因此，在一个示例中，存储器子阵列110中的字线120和130以及存储器子阵列150中的字线160和170可能一起被激发。这些字线一旦被激发就可能保持在这种状态，直到与存储器子阵列110和150的每一列对应的内部位线和外部位线具有输出数据位为止。有利地，使用这种安排可能在每一个突发模式读取周期消耗更少的能量的同时，在每一个突发模式读取操作中输出更多的数据位。作为示例，作为突发模式读取操作的一部分，可能以改进的访问时间输出两倍数量的位数。存储器100的总带宽(以bits/ps为单位)可能比传统存储器的带宽高出约22％。例如，通过同时为更多的数据字解码地址，可能节省地址解码时间。同时，作为突发模式读取操作的一部分消耗，每比特消耗的能量可能比传统存储器消耗的每比特消耗的能量低出约25％。此外，有效位线负载可能会降低，因为在没有内部位线与外部位线分离的情况下，每一个位线可能会与两倍数量的存储器单元数量(例如，256个单元对128个单元)相关联。有效位线负载地降低可能会进一步将每一个位线上的信号开发时间降低到传统信号开发时间的大约0.6倍。尽管图1示出存储器100包含以某种方式排列的一定数量的组件，存储器100可能包含以不同的方式排列地附加的或更少的组件。
图2示出了根据一个示例的一种用于在突发模式读取操作中使用的具有跨越位线的存储器的部分200的示图。部分200示出了图1的存储器子阵列110的一部分的附加细节。如前面关于图1所述的，共享列电路中的每一个存储器子阵列可能包含内部位线和外部位线。作为示例，图2示出了内部位线212和214以及外部位线216和218。存储器单元(例如，静态随机存储器(SRAM)单元)可能被耦合到位线。作为示例，在图2中，存储器单元222、224和226被示出为被耦合到内部位线212和214，并且存储器单元232、234和236被示出为被耦合到外部位线216和218。存储器单元的每一行可能被对应的字线驱动。图2示出了被耦合到存储器单元的字线(WL1)242，在外行包含存储器单元232，以及被耦合到存储器单元字线(WL2)244，在内行包含存储器单元222。存储器单元中的每一个可能包含交叉被耦合的反相器和附加的晶体管。在一个示例中，存储器单元中的每一个可作为六晶体管(6T)存储器单元被实现。还可以使用不同排列的其他数量的单元。而且，存储技术不限于SRAM，还可以包含其他类型的存储器，包含相变存储器和磁随机存取存储器。
继续参考图2，外部位线(例如，外部位线216和218)中的每一个可以作为集成电路的一部分这样的方式被实现，使得这些外部位线的至少一部分可能在对应的内部位线之上跨越或在对应的内部位线之下跨越(例如，内部位线212和214)。这样，内部位线212和214以及外部位线216和218中的每一个可以被耦合到共享列多路选择器(mux)270或另一个共享列电路。如图2所示，外部位线(包含BL和BLB位线两者)中的每一个可以包含两个部分：当外部字线(例如，WL1 242)被触发时被访问的第一部分(例如，部分252和262中的每一个)和当内部字线(例如，WL2 244)被触发时被访问的第二部分(例如，部分256和266中的每一个)。外部位线的各个部分可以经由互连被耦合。作为示例，外部位线(BL)的部分252经由互连254被耦合到外部位线(BL)的部分256。类似地，作为示例，外部位线(BLB)的部分262经由互连264被耦合到外部位线(BLB)的部分266。互连254和264可以被实现为跳线或能够电连接外部位线的两个部分的另一结构。此外，如图2所示，在该示例中，外部位线的部分256和266是在对应的内部位线之上“跨越”或在对应的内部位线之下“跨越”的部分。
仍参考图2，在该示例中，读取列选择信号(被标记为RDYSEL_B)可以被用于选择与存储器相关联的适当列，以输出被存储在存储器单元中的数据。在该示例中，读取列选择信号(RDYSEL_B信号)在逻辑低而非逻辑高时被示为有效。感应放大器280可以通过放大电压差来感应正位线(BL)和负位线(BLB)之间的电压差，然后可以基于电压差以确定存储的位是逻辑1位还是逻辑0位。输出位可以被存储在输出数据锁存器290中。一旦读取列选择信号(RDYSEL_B信号)被用于选择用于读取数据字的列，则可以通过图2中被标有SAEN的信号启用与所选位线相关联的感应放大器。在一个示例中，如后面关于图4的所述，图4的控制单元430可以响应于对应的读取列选择信号(RDYSEL_B信号)的去有效来使使能(SAEN)信号有效。如图2所示，在启用感应放大器280(例如，通过使被标记为SAEN的信号有效)之前，可以响应于被标记为SAPCHG_B的信号的有效来预充电感应放大器280，该信号被有效为逻辑低信号而非逻辑高信号。有关这些信号及其相互关系的附加细节，进一步参考图4和图5来提供。
图3为根据一个示例示出的一种用于在图1的存储器中使用的具有跨越位线的实现的横截面视图300。横截面视图300仅示出了可以包含存储器100的集成电路的一部分。此外，横截面视图300仅示出了与实现用于图1的存储器100中的跨越位线相关的那些细节。具有存储器100的集成电路可以包含基板310。基板310可以对应于与集成电路相关联的管芯。使用半导体处理技术，包含金属层、介电层和其他层的各种层可以被形成。在该示例中，示出了可以在金属层M0中被形成的内部位线之一(例如，图2的位线212)的横截面视图320。横截面视图320被示出为虚线，因为内部位线可以在与外部位线的横截面相同的平面中不可以见。此外，还示出了外部位线之一的部分(例如，类似于图2中外部位线216的外部位线部分252)的横截面视图330，该部分也可以至少部分地在金属层M0中被形成。外部位线的一部分的横截面视图340被示出为在内部位线之上跨越的横截面视图320。在该示例中，外部位线的跨越部分在金属层M2中被形成。此外，横截面视图350示出了用于连接外部位线的两个部分的互连结构(例如，跳线)的一部分。可以使用通孔或其他机构来连接在金属层M0中被形成的外部位线的部分与在金属层M2中被形成的外部位线的部分。尽管图3示出了层的某种安排以及它们之间的互连，但可以使用具有不同互连的层的不同安排以形成跨越位线。作为示例，尽管图3示出了在内部位线之上“跨越”的外部位线，但外部位线也可以被形成为在内部位线之下“跨越”。此外，位线不必直接在彼此下方或上方，它们可以相互偏移。
图4示出了一种包括图1的存储器100的存储器系统400的示图。存储器系统400可以作为SRAM被包含在具有一个或多个处理内核的集成电路中。这样的集成电路可以作为中央处理器(CPU)(单核或多核)、图形处理器(GPU)或现场可以编程门阵列(FPGA)被实现。存储器系统400可以作为FPGA的一部分块RAM(BRAM)被实现。存储器系统400也可以作为独立的存储器系统被实现。或者，存储器系统400可以与逻辑集成，作为3D堆叠系统(例如，高带宽存储器(HBM)系统)的一部分。存储器系统400可以包含两个存储器子阵列：以图4中所示的方式排列的存储器子阵列410和存储器子阵列450。存储器系统400还可以包含被耦合到存储器子阵列410的字线解码器412和被耦合到存储器子阵列450的另一个字线解码器452。列电路414可以被耦合到存储器子阵列410，以便与被包含在存储器子阵列410中的位线(内部位线和外部位线)通过接口连接。同样地，列电路454可以被耦合到存储器子阵列450，以与被包含在存储器子阵列450中的位线(内部位线和外部位线)通过接口连接。I/O电路440可以被耦合到列电路414和列电路454。存储器系统400还可以包含控制单元430，该控制单元可以至少被耦合到字线解码器412、字线解码器452、列电路414、列电路454和I/O电路440。
继续参考图4，控制单元430可以产生用于控制存储器系统400的各种组件的操作的控制信号。作为示例，控制单元430可以处理任何读取/写入信号、突发模式信号和地址。在一个示例中，控制单元430可以包含定时电路、有限状态机和其他逻辑，以允许适当的控制信号产生。作为示例，控制单元430可以产生控制信号，这些控制信号(直接或间接地)可以产生其他信号，从而产生图5进一步描述的突发模式操作。尽管图4示出的存储器系统400包含以某种方式排列的一定数量的组件，但存储器系统400可以包含以不同方式排列的附加的或更少的组件。在一个示例中，控制单元430可以被配置为允许存储器系统400在多个不同的突发模式中操作。在一个突发模式中，每一个存储器子阵列(例如，存储器子阵列410和450)的两个字线可以同时被有效以从存储器单元输出数据。或者，在第二突发模式中，仅被用于存储器子阵列之一(例如，存储器子阵列410和450中的一个)的两个字线可以被一次激活。被用于另一个存储器子阵列(例如，存储器子阵列410和450中的另一个)的另外两个字线可在从第一个存储器子阵列输出数据后被立即激活。作为第三突发模式的一部分，每一个存储器子阵列(例如，存储器子阵列410或450)可以一次使一个字线有效，直到与两个存储器子阵列对应的所有四个字线都被顺序地有效为止。数据字仍可以作为单个脉冲串的一部分输出。此外，虽然图4示出了两个存储器子阵列(例如，存储器子阵列410和450)，但存储器系统400可以仅包括一个子阵列。
图5为根据一个示例示出的与使用图4的存储器系统400执行的突发模式读取相关联的波形500。如前所述的存储器系统400可以包含具有内部位线和外部位线的存储器子阵列，这些位线被配置为响应于每一个存储器子阵列的两个字线的同时的有效而输出位。存储器系统400可以被配置为每一个突发模式周期输出一定数量的数据字。关于图5所述的存储器系统400的操作，假设存储器系统400被配置为响应于突发模式读取操作请求而输出16个数据字。输出的数据字的数量可以取决于每一个存储器子阵列的列数。波形500示出了与存储器系统400(包含图1的存储器100)的操作对应的内部波形。波形500示出了与存储器系统400相关联的内部时钟信号(CLK)。该时钟信号可以被用于协调与存储器系统400相关联的各种信号的有效和去有效的定时。波形500还示出了突发模式信号(BURST)，该信号可以被与存储器系统400相关联的控制单元430处理。此外，波形500示出了为要在突发模式中读取的数据(例如，ADDR1)提供地址(ADDR)。在该示例中，BURST信号的有效向控制单元430指示读取操作是突发模式读取操作而不是非突发模式操作。作为响应，控制单元430可以激活逻辑，包含有限状态机和定时器，以控制与存储器系统400相关联的其他信号的内部定时。
继续参考图5，响应于突发模式信号(BURST)和地址(ADDR1)，控制单元430可以确定两个字线中的哪一个被激发用于每一个存储器子阵列(例如，被用于存储器子阵列410的两个字线和被用于存储器子阵列450的两个字线)。在激发字线之前，控制单元430可以通过使存储器子阵列410和存储器子阵列450两者的位线预充电信号(在图中被标记为BLPCHG_B<1,2>的波形)有效以预充电内部位线和外部位线。在该示例中，当信号逻辑低而非逻辑高时，位线预充电信号被示出为有效。一旦预充电，如图5所示，两个子阵列的位线预充电信号被去有效，并且适当的字线信号被同时有效。在一个示例中，地址(ADDR1)可以包含用于选择适当字线的至少两个地址位。字线解码器(例如，字线解码器412和字线解码器452)可以激发适当的字线。在该示例中，控制单元430可以向字线解码器提供控制信号，以控制字线信号的有效的定时。作为示例，控制单元430可以在位线预充电信号(BLPCHG-B<l,2>)的去有效后经过一定时间之后使控制信号有效，从而激发字线。为了便于描述，尽管波形500示出了单个字线(WL)的激发，但在该示例中，四个字线同时被激发——对应于存储器子阵列410的两个字线和对应于存储器子阵列450的两个字线。有利地，在突发模式读取操作中，多个字可以被输出而无需重触发字线。这是因为字线信号在突发期间保持有效，以确保在突发读取操作期间正在被访问的内部位线和外部位线都被积极地保持。
仍参考图5，允许读取被耦合到存储器子阵列410和子阵列450对应的内部位线和外部位线的存储器单元的列选择信号可以被顺序地有效，以一次读取一个数据字。读取列选择信号(被标记为RDYSEL_B<15:0>)示出了由控制单元430产生的示例信号，以选择与存储器系统400相关联的适当列以输出被存储在存储器单元中的数据。在该示例中，与其他信号不同，读取列选择信号(RDYSEL_B信号)在逻辑低而非逻辑高时被示出为有效。一旦读取列选择信号(RDYSEL_B<15:0>信号)被用于选择用于读取数据字的列，则可以经由图5中被标记为SAEN的信号启用与所选位线相关联的感应放大器。在一个示例中，控制单元430可以响应于对应的读取列选择信号(RDYSEL_B<15:0>信号)的去有效以使能(SAEN)信号有效。如图5所示，在启用感应放大器之前，可以通过使被标记为SAPCHG_B的信号有效以对与用于读取的选定列相关联的感应放大器进行预充电，该信号在逻辑低信号而非逻辑高信号时被示出为有效。在该示例中，感应放大器(例如，图2的感应放大器280可以被包含为图4的存储器系统400的列电路414和列电路454的一部分)可以通过放大电压差以感应正位线(BL)和负位线(BLB)之间的电压差，然后可以基于该电压差以确定所存储的位是逻辑1位还是逻辑0位。
继续参照图5，在数据字D0被输出之后(示出为作为被标记为DOUT的波形的一部分被输出)，每一个时钟周期(例如，时钟周期CLK2、CLK3、…CLK16)，另一个数据字(例如，数据字D1、D2、…D15)可以被存储器系统400输出。虽然图5示出了与存储器系统对应的波形，在该存储器系统中，第一数据字在接收到与突发模式读取操作相关联的地址之后的特定时间(例如，两个时钟周期)被输出，但是对存储器系统的改变可以导致第一数据字在接收到地址之后被输出的时钟周期的增加或降低。此外，取决于存储器阵列的大小，每一个突发模式读取操作可以被输出附加的或更少的数据字。此外，存储器系统400可以在正常模式下被操作(例如，当通过读取请求的处理逻辑未使突发模式信号(BURST)有效时)，在该模式下，每一个读取请求仅输出一个或两个数据字。
图6为根据一个示例示出的一种使用图4的存储器系统400执行突发模式读取的方法的流程图600。在一个示例中，可以响应于(直接或间接)与存储器系统400相关联的控制信号(例如，由图4的控制单元430产生的控制信号)的有效以执行关于流程图600的步骤。步骤610可以响应于突发模式读取请求，同时地：(1)在被耦合到第一多个内部位线中的每一个内部位线的第一内部字线上使第一字线信号有效，(2)在被耦合到第一多个外部位线中的每一个外部位线的第一外部字线上使第二字线信号有效，其中第一多个外部位线中的每一个外部位线包括被配置为在对应的内部位线之上跨越或在对应的内部位线之下跨越的第一部分，(3)在被耦合到第二多个内部位线中的每一个内部位线的第二内部字线上使第三字线信号有效，以及(4)在被耦合到第二多个外部位线中的每一个外部位线的第二外部字线上使第四字线信号有效，其中第二多个外部位线中的每一个外部位线包括被配置为在对应的内部位线之上跨越或在对应的内部位线之下跨越的第二部分。如前所述，突发模式请求可以包含使图5中被标记为BURST的信号有效。作为响应，可以基于来自控制单元430的控制信号使多个字线(例如，与图4的存储器子阵列410相关联的两个字线以及与图4的存储器子阵列450相关联的两个字线)有效。
步骤620可以包括从第一组存储器单元、第二组存储器单元、第三组存储器单元和第四组存储器单元中的每一个输出数据作为突发的部分。有关输出步骤的更多细节，参考图4和图5来提供。作为示例，图5示出了DOUT波形以指示多个数据字作为突发的一部分被输出。
总之，在一个示例中，本公开涉及一种用于操作存储器系统的方法，存储器系统包括第一存储器子阵列和第二存储器子阵列，其中第一存储器子阵列包含被耦合到第一内部字线的第一组存储器单元和被耦合到第一外部字线的第二组存储器单元，并且其中第二存储器子阵列包含被耦合到第二内部字线的第三组存储器单元和被耦合到第二外部字线的第四组存储器单元。该方法可以包括响应于突发模式读取请求，同时地：(1)在被耦合到第一多个内部位线中的每一个内部位线的第一内部字线上使第一字线信号有效，(2)在被耦合到第一多个外部位线中的每一个外部位线的第一外部字线上使第二字线信号有效，其中第一多个外部位线中的每一个外部位线包括被配置为在对应的内部位线之上跨越或在对应的内部位线之下跨越的第一部分，(3)在被耦合到第二多个内部位线中的每一个内部位线的第二内部字线上使第三字线信号有效，以及(4)在被耦合到第二多个外部位线中的每一个外部位线的第二外部字线上使第四字线信号有效，其中第二多个外部位线中的每一个外部位线包括被配置为在对应的内部位线之上跨越或在对应的内部位线之下跨越的第二部分。该方法还可以包括作从第一组存储器单元、第二组存储器单元、第三组存储器单元和第四组存储器单元中的每一个输出数据作为突发的部分。
第一组存储器单元和第二组存储器单元中的每一个被组织在第一多个列中，其中该方法还可以包括响应于读取列选择信号的有效，从第一多个列中一次选择一个列用于输出数据作为突发的部分。第三组存储器单元和第四组存储器单元中的每一个被组织在第二多个列中，其中该方法还可以包括响应于读取列选择信号的有效，从第二多个列中一次选择一个列用于输出数据作为突发的部分。
存储器系统被形成为集成电路的部分，其中第一多个内部位线和第二多个内部位线中的每一个在与集成电路相关联的第一金属层中被形成，并且其中被配置为在对应的内部位线之上跨越或在对应的内部位线之下跨越的第一部分和被配置为在对应的内部位线之上跨越或在对应的内部位线之下跨越的第二部分中的每一个在不同于第一金属层的第二金属层中被形成。第一多个外部位线中的每一个包括在第一金属层中被形成的第二部分，并且其中被配置为在对应的内部位线之上跨越或在对应的内部位线之下跨越的第一部分通过互联被耦合到在第一金属层中被形成的第二部分。第二多个外部位线中的每一个包括在第一金属层中被形成的第二部分，并且其中被配置为在对应的内部位线之上跨越或在对应的内部位线之下跨越的第二部分通过互联被耦合到在第一金属层中被形成的第二部分。
存储器系统包括控制单元，还包括控制单元响应于与突发模式读取请求相关联的地址和突发模式信号的接收而产生控制信号。存储器系统包括与第一存储器子阵列相关联的第一字线解码器和与第二存储器子阵列相关联的第二字线解码器，还包括控制单元控制通过第一字线解码器和第二字线解码器两者使字线信号有效的定时，使得第一内部字线、第一外部字线、第二内部字线和第二外部字线中的每一个在突发期间被激活。
在另一个示例中，本公开涉及一种存储器系统，包括存储器阵列，存储器阵列包括被耦合到第一内部字线的第一组存储器单元和被耦合到第一外部字线的第二组存储器单元。存储器系统可进一步包含控制单元，控制单元被配置为针对如下产生控制信号：响应于突发模式读取请求，同时地：(1)在被耦合到第一多个内部位线中的每一个内部位线的第一内部字线上使第一字线信号有效，以及(2)在被耦合到第一多个外部位线中的每一个外部位线的第一外部字线上使第二字线信号有效，其中第一多个外部位线中的每一个外部位线包括被配置为在对应的内部位线之上跨越或在对应的内部位线之下跨越的第一部分，以及从第一组存储器单元和第二组存储器单元中的每一个输出数据作为突发的部分。
第一组存储器单元和第二组存储器单元中的每一个被组织在多个列中，并且其中控制单元还被配置为产生控制信号，用于响应于读取列选择信号的有效，从多个列中一次选择一个列用于输出数据作为突发的部分。存储器系统还可以包括多个感应放大器，多个感应放大器被耦合到多个列，使得多个列中的每一个列具有对应的感应放大器。
存储器系统被形成为集成电路的部分，其中多个内部位线中的每一个内部位线在与集成电路相关联的第一金属层中被形成，并且其中被配置为在对应的内部位线之上跨越或在对应的内部位线之下跨越的第一部分在不同于第一金属层的第二金属层中被形成。多个外部位线中的每一个包括在第一金属层中被形成的第二部分，并且其中被配置为在对应的内部位线之上跨越或在对应的内部位线之下跨越的第一部分通过互联被耦合到在第一金属层中被形成的第二部分。
在另一个示例中，本公开涉及一种存储器系统，包括第一存储器子阵列和第二存储器子阵列，其中第一存储器子阵列包括被耦合到第一内部字线的第一组存储器单元和被耦合到第一外部字线的第二组存储器单元，并且其中第二存储器子阵列包括被耦合到第二内部字线的第三组存储器单元和被耦合到第二外部字线的第四组存储器单元，其中第一组存储器单元和第二组存储器单元中的每一个被组织在第一多个列中，并且其中第三组存储器单元和第四组存储器单元中的每一个被组织在第二多个列中。存储器系统还可以包括控制单元，控制单元被配置为针对如下产生控制信号：在第一突发模式中，响应于第一突发模式读取请求，同时地：(1)在被耦合到第一多个内部位线中的每一个内部位线的第一内部字线上使第一字线信号有效，(2)在被耦合到第一多个外部位线中的每一个外部位线的第一外部字线上使第二字线信号有效，其中第一多个外部位线中的每一个外部位线包括被配置为在对应的内部位线之上跨越或在对应的内部位线之下跨越的第一部分，(3)在被耦合到第二多个内部位线中的每一个内部位线的第二内部字线上使第三字线信号有效，以及(4)在被耦合到第二多个外部位线中的每一个外部位线的第二外部字线上使第四字线信号有效，其中第二多个外部位线中的每一个外部位线包括被配置为在对应的内部位线之上跨越或在对应的内部位线之下跨越的第二部分，并且使用被共享的列电路，并且从第一组存储器单元、第二组存储器单元、第三组存储器单元和第四组存储器单元中的每一个输出数据作为突发的部分，或者，在第二突发模式中，响应于第二模式读取请求，同时地：(1)在被耦合到第一多个内部位线中的每一个的第一内部字线上使第一字线信号有效，以及(2)在被耦合到第一多个外部位线中的每一个的第一外部字线上使第二字线信号有效，其中第一多个外部位线中的每一个包括被配置为在对应的内部位线之上跨越或在对应的内部位线之下跨越的第一部分，并且从第一组存储器单元和第二组存储器单元中的每一个输出数据作为突发的部分。
控制单元还可以被配置为产生控制信号，用于响应于读取列选择信号的有效，从第一多个列中一次选择一个列用于输出数据作为突发的部分。控制单元还可以被配置为产生控制信号，用于响应于读取列选择信号的有效，从第二多个列中一次选择一个列用于输出数据作为突发的部分。存储器系统可以包括被耦合到第一多个列和第二多个列的多个感应放大器，使得第一多个列和第二多个列中的每一个都可以具有来自多个感应放大器中的对应的共享感应放大器。
存储器系统被形成为集成电路的部分，其中第一多个内部位线和第二多个内部位线中的每一个在与集成电路相关联的第一金属层中被形成，并且其中被配置为在对应的内部位线之上跨越或在对应的内部位线之下跨越的第一部分和被配置为在对应的内部位线之上跨越或在对应的内部位线之下跨越的第二部分中的每一个在不同于第一金属层的第二金属层中被形成。第一多个外部位线中的每一个包括在第一金属层中被形成的第二部分，并且其中被配置为在对应的内部位线之上跨越或在对应的内部位线之下跨越的第一部分通过互联被耦合到在第一金属层中被形成的第二部分。第二多个外部位线中的每一个包括在第一金属层中被形成的第二部分，并且其中被配置为在对应的内部位线之上跨越或在对应的内部位线之下跨越的第二部分通过互联被耦合到在第一金属层中被形成的第二部分。
应当理解，本公开所描述的方法、模块和组件仅仅是示例性的。替换地或附加地，本公开所描述的功能可能至少部分地被一个或多个硬件逻辑组件执行。例如，但不限于，可以使用的硬件逻辑组件的示例性类型包括现场可能编程门阵列(FPGA)、专用集成电路(ASIC)、专用标准产品(ASSP)、片上系统(SOC)、复杂可能编程逻辑器件(CPLD)等。在抽象但仍然明确的意义上，实现相同功能的任何组件排列都有效地“关联”，从而实现期望的功能。因此，可以将任何两个组合在一起以实现特定功能的组件视为彼此"相关联"，从而实现所需的功能，而与架构或中间组件无关。类似地，如此关联的任何两个组件也可以被视为彼此“可可操作地连接”或“被耦合”以实现期望的功能。仅仅因为一个组件(可以是装置、结构、系统或功能的任何其他实现)在本公开中被描述为被耦合到另一个组件，并不意味着这些组件必须是单独的组件。作为示例，被描述为被耦合到另一个组件B的组件A可以是组件B的子组件，或者组件B可以是组件A的子组件。
与本公开中描述的一些示例相关联的功能性还可以包括被存储在非瞬态介质中的指令。本公开中使用的术语“非瞬态介质”是指存储导致机器以特定方式操作的数据和/或指令的任何介质。示例性非瞬态介质包括非易失性介质和/或易失性介质。非易失性介质包括例如硬盘、固态驱动器、磁盘或磁带、光盘或磁带、闪存、EPROM、NVRAM、PRAM或其他此类介质，或此类介质的网络版。易失性介质包括例如诸如DRAM、SRAM、高速缓存或其他此类介质的动态存储器。非瞬态介质不同于传输介质，但可以与传输介质结合使用。传输介质用于向机器传输数据和/或指令或从机器传输数据和/或指令。示例性的传输介质包括同轴电缆、光纤电缆、铜线和无线介质，例如无线电波。
此外，本领域技术人员将认识到，上述操作的功能之间的界限仅仅是说明性的，可以将多个操作的功能组合为单个操作，和/或可以将单个操作的功能分布在附加的操作中。此外，替代实施例可以包含特定操作的多个实例，并且可以在各种其他实施例中改变操作的顺序。
尽管本公开提供了具体的示例，但是可以在不脱离上述权利要求中所阐述的本公开的范围的情况下进行各种修改和改变。因此，说明书和附图应被视为说明性的而非限制性的，并且所有这些修改都旨在包含在本公开的范围内。本公开中描述的关于特定示例的任何益处、优点或问题的解决方案都不旨在被解释为任何或所有权利要求的关键、必需或基本特征或元素。
此外，本公开使用的术语“a”或“an”被定义为一个或多个。此外，在权利要求中使用诸如“至少一个”和“一个或多个”的介绍性短语不应被解释为意味着通过不定冠词“a”或“an”引入另一个权利要求元素，将容纳这种引入的权利要求元素的任何特定权利要求限制为仅容纳一个这样的元素的发明，即使同一权利要求包含介绍性短语“一个或多个”或“至少一个”和不定冠词，如“a”或“an”。定冠词的使用也是如此。
除非另有说明，否则诸如“第一”和“第二”之类的术语被用于任意区分这些术语所描述的元素。因此，这些术语不一定旨在指示这些元素的时间或其他优先级。

Claims (15)

1.一种用于操作存储器系统的方法，所述存储器系统包括第一存储器子阵列和第二存储器子阵列，其中所述第一存储器子阵列包含被耦合到第一内部字线的第一组存储器单元和被耦合到第一外部字线的第二组存储器单元，并且其中所述第二存储器子阵列包含被耦合到第二内部字线的第三组存储器单元和被耦合到第二外部字线的第四组存储器单元，所述方法包括：
响应于突发模式读取请求，同时地：(1)在被耦合到第一多个内部位线中的每一个内部位线的所述第一内部字线上使第一字线信号有效，(2)在被耦合到第一多个外部位线中的每一个外部位线的所述第一外部字线上使第二字线信号有效，其中所述第一多个外部位线中的每一个外部位线包括被配置为在对应的内部位线之上跨越或在对应的内部位线之下跨越的第一部分，(3)在被耦合到第二多个内部位线中的每一个内部位线的所述第二内部字线上使第三字线信号有效，以及(4)在被耦合到第二多个外部位线中的每一个外部位线的所述第二外部字线上使第四字线信号有效，其中所述第二多个外部位线中的每一个外部位线包括被配置为在对应的内部位线之上跨越或在对应的内部位线之下跨越的第二部分；以及
从所述第一组存储器单元、所述第二组存储器单元、所述第三组存储器单元和所述第四组存储器单元中的每一个输出数据作为突发的部分。
2.根据权利要求1所述的方法，其中所述第一组存储器单元和所述第二组存储器单元中的每一个被组织在第一多个列中，并且其中所述方法还包括：响应于读取列选择信号的有效，从所述第一多个列中一次选择一个列用于输出所述数据作为所述突发的部分。
3.根据权利要求2所述的方法，其中所述第三组存储器单元和所述第四组存储器单元中的每一个被组织在第二多个列中，并且其中所述方法还包括：响应于读取列选择信号的有效，从所述第二多个列中一次选择一个列用于输出所述数据作为所述突发的部分。
4.根据权利要求1所述的方法，其中所述存储器系统被形成为集成电路的部分，其中所述第一多个内部位线和所述第二多个内部位线中的每一个在与所述集成电路相关联的第一金属层中被形成，并且其中被配置为在对应的内部位线之上跨越或在对应的内部位线之下跨越的所述第一部分和被配置为在对应的内部位线之上跨越或在对应的内部位线之下跨越的所述第二部分中的每一个在不同于所述第一金属层的第二金属层中被形成。
5.根据权利要求4所述的方法，其中所述第一多个外部位线中的每一个包括在所述第一金属层中被形成的第二部分，并且其中被配置为在对应的内部位线之上跨越或在对应的内部位线之下跨越的所述第一部分通过互联被耦合到在所述第一金属层中被形成的所述第二部分。
6.根据权利要求5所述的方法，其中所述第二多个外部位线中的每一个包括在所述第一金属层中被形成的第二部分，并且其中被配置为在对应的内部位线之上跨越或在对应的内部位线之下跨越的所述第二部分通过互联被耦合到在所述第一金属层中被形成的所述第二部分。
7.根据权利要求6所述的方法，其中所述存储器系统包括控制单元，还包括所述控制单元响应于与所述突发模式读取请求相关联的地址和突发模式信号的接收而产生控制信号。
8.根据权利要求7所述的方法，其中所述存储器系统包括与所述第一存储器子阵列相关联的第一字线解码器和与所述第二存储器子阵列相关联的第二字线解码器，还包括所述控制单元控制通过所述第一字线解码器和所述第二字线解码器两者使字线信号有效的定时，使得所述第一内部字线、所述第一外部字线、所述第二内部字线和所述第二外部字线中的每一个在所述突发期间被激活。
9.一种存储器系统，包括：
存储器阵列，所述存储器阵列包括被耦合到第一内部字线的第一组存储器单元和被耦合到第一外部字线的第二组存储器单元；以及
控制单元，所述控制单元被配置为针对如下产生控制信号：
响应于突发模式读取请求，同时地：(1)在被耦合到第一多个内部位线中的每一个内部位线的所述第一内部字线上使第一字线信号有效，以及(2)在被耦合到第一多个外部位线中的每一个外部位线的所述第一外部字线上使第二字线信号有效，其中
所述第一多个外部位线中的每一个外部位线包括被配置为在对应的内部位线之上跨越或在对应的内部位线之下跨越的第一部分；以及
从所述第一组存储器单元和所述第二组存储器单元中的每一个输出数据作为突发的部分。
10.根据权利要求9所述的存储器系统，其中所述第一组存储器单元和所述第二组存储器单元中的每一个被组织在多个列中，并且其中所述控制单元还被配置为产生控制信号，用于响应于读取列选择信号的有效，从所述多个列中一次选择一个列用于输出所述数据作为所述突发的部分。
11.根据权利要求10所述的存储器系统，还包括多个感应放大器，所述多个感应放大器被耦合到所述多个列，使得所述多个列中的每一个列具有对应的感应放大器。
12.根据权利要求11所述的存储器系统，其中所述存储器系统被形成为集成电路的部分，其中所述多个内部位线中的每一个内部位线在与所述集成电路相关联的第一金属层中被形成，并且其中被配置为在对应的内部位线之上跨越或在对应的内部位线之下跨越的所述第一部分在不同于所述第一金属层的第二金属层中被形成。
13.根据权利要求12所述的存储器系统，其中所述多个外部位线中的每一个包括在所述第一金属层中被形成的第二部分，并且其中被配置为在对应的内部位线之上跨越或在对应的内部位线之下跨越的所述第一部分通过互联被耦合到在所述第一金属层中被形成的所述第二部分。
14.一种存储器系统，包括：
第一存储器子阵列和第二存储器子阵列，其中所述第一存储器子阵列包括被耦合到第一内部字线的第一组存储器单元和被耦合到第一外部字线的第二组存储器单元，并且其中所述第二存储器子阵列包括被耦合到第二内部字线的第三组存储器单元和被耦合到第二外部字线的第四组存储器单元，其中所述第一组存储器单元和所述第二组存储器单元中的每一个被组织在第一多个列中，并且其中所述第三组存储器单元和所述第四组存储器单元中的每一个被组织在第二多个列中；以及
控制单元，所述控制单元被配置为针对如下产生控制信号：
在第一突发模式中，响应于第一突发模式读取请求，同时地：
(1)在被耦合到第一多个内部位线中的每一个内部位线的所述第一内部字线上使第一字线信号有效，(2)在被耦合到第一多个外部位线中的每一个外部位线的所述第一外部字线上使第二字线信号有效，其中所述第一多个外部位线中的每一个外部位线包括被配置为在对应的内部位线之上跨越或在对应的内部位线之下跨越的第一部分，(3)在被耦合到第二多个内部位线中的每一个内部位线的所述第二内部字线上使第三字线信号有效，以及
(4)在被耦合到第二多个外部位线中的每一个外部位线的所述第二外部字线上使第四字线信号有效，其中所述第二多个外部位线中的每一个外部位线包括被配置为在对应的内部位线之上跨越或在对应的内部位线之下跨越的第二部分，并且使用所述被共享的列电路，并且从所述第一组存储器单元、所述第二组存储器单元、所述第三组存储器单元和所述第四组存储器单元中的每一个输出数据作为突发的部分，或者
在第二突发模式中，响应于第二模式读取请求，同时地：
(1)在被耦合到第一多个内部位线中的每一个的所述第一内部字线上使第一字线信号有效，以及(2)在被耦合到第一多个外部位线中的每一个的所述第一外部字线上使第二字线信号有效，其中所述第一多个外部位线中的每一个包括被配置为在对应的内部位线之上跨越或在对应的内部位线之下跨越的第一部分，并且
从所述第一组存储器单元和所述第二组存储器单元中的每一个输出数据作为突发的部分。
15.根据权利要求14所述的存储器系统，其中所述控制单元还被配置为产生控制信号，用于响应于读取列选择信号的有效，从所述第一多个列中一次选择一个列用于输出所述数据作为所述突发的部分。
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