CN105580084A - 半导体存储器装置 - Google Patents

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Abstract

半导体存储器装置包括：库，其各包括存储器单元阵列；字线，其连接到所述库中的每个的行；地址锁存电路，其被配置为锁存用于指定所述字线中的一个的全地址，所述全地址包括第一地址和第二地址；以及控制电路，其被配置为忽略用于作为设定操作的目标的所述第一地址的重置操作，并且当接收用于为库指定重置操作以及为所述第一地址指定设定操作的第一命令时，依照所述设定操作重写所述第一地址。

Description

半导体存储器装置
相关申请的交叉引用
本申请基于并且主张来自在2013年8月27日提交的美国临时申请No.61/870727以及在2014年3月7日提交的美国专利申请No.14/201618的权益，其整体内容通过引用并入本文。
技术领域
在本文中描述的实施例一般地涉及半导体存储器装置。
背景技术
MRAM(磁性随机存取存储器)是使用磁性元件作为存储器基元用于存储信息的存储器装置，该磁性元件具有磁阻效应，并且该MRAM作为能够高速操作且具有大容量的下一代非易失性存储器装置而吸引注意。而且，MRAM已经被研究并且开发为取代诸如DRAM或SRAM的易失性存储器。在此情况中，期望通过使用与DRAM或SRAM的规范相同的规范来操作MRAM，以便减少开发成本并且使取代顺利。
附图说明
图1是根据实施例的半导体存储器装置的示意视图；
图2是示出存储器芯11及其外围电路的示例的框图；
图3是被包括在一个库中的存储器基元阵列的电路图；
图4是图示关于预充电命令的命令/地址分配的视图；
图5是图示关于活跃(active)命令的命令/地址分配的视图；
图6是图示根据比较例1的操作的视图；
图7是图示根据比较例2的操作的视图；
图8是图示根据示例的操作的视图；
图9是根据输入命令的示例的时序图；以及
图10是根据输入命令的其它示例的时序图。
具体实施方式
一般地，根据一个实施例，提供半导体存储器装置，其包括：
库，其各包括存储器基元阵列；
字线，其连接到库中的每个的行；
地址锁存电路，其被配置为锁存用于指定字线中的一个的全地址，该全地址包括第一地址和第二地址；以及
控制电路，其被配置为忽略用于作为设定操作的目标的第一地址的重置操作，并且当接收用于为库指定重置操作以及为第一地址指定设定操作的第一命令时，依照设定操作重写第一地址。
下面将参考附图说明本发明的实施例。在以下说明中注意，相同的参考数字表示具有相同功能以及布置的元件，并且将仅在必要时作出重复说明。
该实施例将通过采取MRAM(磁性随机存取存储器)作为半导体存储器装置的示例来说明。
图1是根据该实施例的半导体存储器装置10的示意视图。半导体存储器装置10包括存储器芯11、外围电路12和接口13。
存储器芯11包括用于储存数据的多个存储器基元。外围电路12为存储器芯11执行数据写入、数据读取等。
接口13从外部装置(主机)接收用于读取/写入的控制信号CNT以及用于控制读取/写入的操作时序的时钟CK。而且，接口13通过命令/地址线CA<n:0>和数据线DQ<m:0>连接到主机，其中n和m是自然数。
控制信号CNT包括时钟使能(enable)信号CKE、芯片选择信号CS等。时钟CK被用于控制半导体存储器装置10的操作时序。命令/地址线CA<n:0>被用于发送/接收命令和地址。数据线DQ<m:0>被用于发送/接收输入数据和输出数据。
图2是示出存储器芯11以及外围电路12的示例的框图。存储器芯11包括存储器基元阵列单元21、行解码器22，以及列解码器23。存储器基元阵列单元21包括BK0到BKk的(k+1)个库，其中k是自然数。库BK0到BKk可独立于彼此被激活。例如，通过在读取/写入期间仅激活必要的库可减少功率消耗。
行解码器22解码例如用于选择库BK0到BKk中的一个的库地址BA<x:0>，以及用于选择在经选择的库中的行的行地址AR<y:0>。
列解码器23解码例如用于选择在存储器基元阵列单元21中的列的列地址AC<z:0>。
外围电路12包括命令/地址锁存电路24、控制电路25、地址锁存电路26、数据锁存电路27，以及时钟发生器28。
命令/地址锁存电路24经过命令/地址线CA<n:0>接收来自主机14的命令CMD和地址ADD，并且暂时将它们储存。命令CMD被供应到控制电路25。基于来自主机14的控制信号CNT和命令CMD，控制电路25控制半导体存储器装置10的内部操作。
关于地址ADD，库地址BA<x:0>被供应到行解码器22，行地址AR<y:0>被供应到地址锁存电路26，以及列地址AC<z:0>被供应到列解码器23。
如将在后面描述，在该实施例中，当输入活跃(active)命令时，地址锁存电路26锁存全行地址的部分，并且当输入在活跃命令之前被输入的预充电命令时，还预先锁存全行地址的另一部分。
因此，在输入活跃命令之前输入行地址的部分。因此，即使当例如用于在存储器基元阵列单元21中选择字线(行)的行地址的位数增加，半导体存储器装置可被并入到系统中，而不增加接脚数以及减小操作速度，即不改变规范。
应注意，预充电命令是用于将经选择的库设定在用于读取操作或写入操作的初始状态(预充电状态)中的命令。更具体地，所有字线、所有位线，以及所有源极线未被激活。活跃命令是通过激活在经选择的库中的多个字线中的一个来执行从存储器基元阵列读取数据的过程的命令。
数据锁存电路27暂时储存经过数据线DQ<m:0>从主机14输入的输入数据，或者从经选择的库读取的输出数据。输入数据被写入到经选择的库。
时钟发生器28基于来自主机14的时钟CK生成内部时钟CLK。内部时钟CLK被输入到命令/地址锁存电路24、控制电路25、地址锁存电路26，以及数据锁存电路27，并且被用于控制这些电路的操作时序。
图3是被包括在一个库中的存储器基元阵列的电路图。该存储器基元阵列通过将多个存储器基元MC布置成矩阵而形成。存储器基元阵列包括多个字线WL0到WLi-1、多个位线BL0到BLj-1，以及多个源极线SL0到SLj-1。存储器基元阵列的一个行连接到一个字线WL，并且存储器基元阵列的一个列连接到一个位线BL与一个源极线SL的对。
存储器基元MC包括磁阻元件(MTJ(磁性隧道结)元件)30和选择晶体管31。选择晶体管31是例如N沟道MOSFET。
MTJ元件30具有连接到位线BL的一个端子，以及连接到选择晶体管31的漏极的其它端子。选择晶体管31的栅极连接到字线WL，并且其源极连接到源极线SL。
<命令/地址分配>
接着，将说明命令/地址分配。图4是图示关于预充电命令的命令/地址分配的视图。图5是图示关于活跃命令的命令/地址分配的视图。
参照图4和图5，时钟CLK的箭头指示时钟的上升沿和下降沿。参考符号CA0到CA9指示从命令/地址垫(pad)(命令/地址线)输入的命令和地址。命令/地址垫的数量是示例，并且不限于此。用于指定库的库地址BA具有例如三个位(BA0到BA2)。行地址R具有例如18个位(R0到R17)。关于全行地址的位R0到R17，与预充电命令一起输入的第一行地址(全行地址的部分)具有例如较高位R14到R17。关于全行地址的位R0到R17，与活跃命令一起输入的第二行地址(全行地址的另一部分)具有例如较低位R0到R13。
参照图4，当输入预充电命令时，在时钟CLK的上升沿处指定预充电操作，并且通过时钟CLK的下降沿指定预活跃操作。也就是，预充电命令可设定预充电操作和预活跃操作。预充电命令通过断言(assert)芯片选择信号CS以及在时钟CLK的上升沿处使用CA0＝H、CA1＝H、CA2＝L和CA3＝H来限定。
在预充电操作中，从垫CA4输入用于指定是否对所有库预充电的标志AB，并且从垫CA7到CA9输入库地址BA0到BA2。“X”意不在意。
在预活跃操作中，从垫CA3到CA6输入较高行地址R14到R17，并且从垫CA7到CA9输入库地址BA0到BA2。在该实施例中，可在预充电操作和预活跃操作中的每个中指定库地址BA0到BA2。因此，对于相同的预充电命令，可在不同的库中执行预充电操作和预活跃操作。
参照图5，当输入活跃命令时，活跃操作被指定在时钟CLK的上升沿和下降沿处。活跃命令通过断言芯片选择信号CS以及在时钟CLK的上升沿处使用CA0＝L和CA1＝H来限定。而且，在时钟CLK的上升沿处，从垫CA2到CA6输入行地址R8到R12，并且从垫CA7到CA9输入库地址BA0到BA2。在时钟CLK的下降沿处，从垫CA0到CA8输入行地址R0到R13。
<比较例1>
下面将说明根据比较例1的操作。比较例1是这样一种示例，其中预充电操作的库地址和预活跃操作的库地址是不同的。图6是图示比较例1的操作的视图；
信号BANK_ACTB<n>在半导体存储器装置10里面生成，其中n是库的序数。信号BANK_ACTB<n>通过使用活跃命令和库地址BA0到BA2来生成。反相器电路40使信号BANK_ACTB<n>的逻辑反相，并且输出信号BANK_ACT<n>。当输入活跃命令时，经选择的库的信号BANK_ACT<n>从低电平改变到高电平。响应于信号BANK_ACT<n>，行地址R<13:0>从解锁状态改变到锁定状态。脉冲发生器(单发(oneshot))41接收信号BANK_ACT<n>，并且生成包含一个脉冲的使能信号EN_ACT_X<n>。
行地址R<13:0>被输入到锁存电路42的输入端子D，并且使能信号EN_ACT_X<n>被输入到锁存电路42的使能端子E。当断言使能信号EN_ACT_X<n>时，锁存电路42将行地址R<13:0>锁存，并且输出经锁存的行地址X<13:0>。也就是，由一个脉冲使能信号EN_ACT_X<n>锁定行地址X<13:0>。另一方面，由预充电操作解锁行地址X<13:0>。
信号LYSW_ACTB<n>在半导体存储器装置10里面生成。信号LYSW_ACTB<n>通过使用预充电命令和库地址BA0到BA2来生成。反相器电路43使信号LYSW_ACTB<n>的逻辑反相，并且输出信号LYSW_ACT<n>。当为两个不同的库(在一个时钟的上升沿和下降沿处)相继设定预充电操作和预活跃操作时，在两个不同的库的每个中，信号LYSW_ACT<n>从低电平改变到高电平。响应于信号LYSW_ACT<n>，行地址R<17:14>从解锁状态改变到锁定状态。脉冲发生器(单发)44接收信号LYSW_ACT<n>，并且生成包含一个脉冲的使能信号EN_LYSW_X<n>。
行地址R<17:14>被输入到锁存电路45的输入端子D，并且使能信号EN_LYSW_X<n>被输入到锁存电路45的使能端子E。当断言使能信号EN_LYSW_X<n>时，锁存电路45将行地址R<17:14>锁存，并且输出经锁存的行地址X<17:14>。也就是，由一个脉冲使能信号EN_LYSW_X<n>锁定行地址X<17:14>。另一方面，由预充电操作解锁行地址X<17:14>。
如前述所描述，比较例1是这样一种示例，其中预充电操作的库地址和预活跃操作的库地址是不同的。当在比较例1中执行预活跃操作时，由预充电命令锁定库的行地址R<17:14>。因此，预充电命令不可被用作用于在开启电源之后重置行地址R<17:14>的信号。
<比较例2>
下面将说明根据比较例2的操作。比较例2是这样一种示例，其中预充电操作的库地址和预活跃操作的库地址是相同的。图7是图示根据比较例2的操作的视图。锁定和解锁行地址R<13:0>的操作与比较例1中的那些相同。
当为相同的库(在一个时钟的上升沿和下降沿处)相继设定预充电操作和预活跃操作时，信号LYSW_ACT<n>以低电平、高电平以及低电平的次序改变。响应于信号LYSW_ACT<n>，行地址R<17:14>以解锁状态、锁定状态以及解锁状态的次序改变。也就是，从锁存电路45输出的行地址X<17:14>被由相同预充电命令指定的预充电操作解锁，并且被预活跃操作锁定。
在比较例2中，预充电操作的库地址和预活跃操作的库地址是相同的。这是在重置库之后设定行地址R<17:14>的异步设计，其造成严格的时序。
<示例>
现在将说明示例。图8是图示根据示例的操作的视图；锁定和解锁行地址R<13:0>的操作与比较例1中的那些相同。
参照图8，添加预锁存(prelatch)电路46。行地址R<17:14>被输入到预锁存电路46的输入端子D，并且使能信号LYSW_ACT<n>被输入到预锁存电路46的使能端子E。当断言信号LYSW_ACT<n>时，预锁存电路46将行地址R<17:14>锁存，并且输出经锁存的行地址LT_R<17:14>。
行地址LT_R<17:14>被输入到锁存电路45的输入端子D，并且使能信号EN_ACT_X<n>被输入到锁存电路45的使能端子E。当断言使能信号EN_ACT_X<n>时，锁存电路45将行地址LT_R<17:14>锁存，并且输出经锁存的行地址X<17:14>。
通过如上所述的操作，预锁存电路46可重写行地址LT_R<17:14>。也就是，因为用于预锁存电路46的使能信号LYSW_ACT<n>保持被断言直到下一个预充电操作，行地址LT_R<17:14>不被预充电命令锁定，而是每当执行预活跃操作时被重写。这解决了比较例1的问题。
而且，当输入活跃命令时，锁存电路45将行地址LT_R<17:14>锁存，并且输出经锁存的行地址X<17:14>。也就是，由包含一个脉冲的使能信号EN_ACT_X<n>锁定行地址X<17:14>。换句话说，响应于活跃命令锁定行地址X<17:14>。这解决了比较例2的问题。
应注意，用于生成信号BANK_ACT<n>的反相器电路40和用于生成信号LYSW_ACT<n>的反相器电路43被包括在例如在图1中示出的接口13中。用于生成使能信号EN_ACT_X<n>的脉冲发生器41和用于生成使能信号EN_LYSW_X<n>的脉冲发生器44被包括在例如在图2中示出的控制电路25中。锁存电路42和45以及预锁存电路46被包括在例如在图2中示出的地址锁存电路26中。
图9是示出输入命令的示例的时序图。参照图9，时钟CLK_t和CLK_c是互补时钟。
预充电命令被输入到库A中。响应于该预充电命令，预充电操作被指定在时钟的上升沿处，并且预活跃操作被指定在时钟的下降沿处。
当在该示例中输入如图9所示的命令时，忽略预充电操作，并且对于预活跃行地址仅执行预活跃操作。在该预活跃操作中，预活跃行地址在地址锁存电路26中被重写。这放宽(relax)半导体存储器装置10的内部时序。
图10是示出输入命令的其它示例的时序图。预充电命令被输入到库A中。响应于该预充电命令，预充电操作被指定在时钟的上升沿处，并且预活跃操作被指定在时钟的下降沿处。随后，活跃命令被输入到库A，并且活跃操作被指定。在该活跃操作中，地址锁存电路26在时钟的上升沿和下降沿处锁定行地址。当在该示例中输入如图10所示的命令时，活跃操作将全行地址锁定。
应注意，在上面提及的示例中，使用磁阻元件的MRAM已经被当作半导体存储器装置的示例。然而，本发明不限于此，并且适用于包括易失性与非易失性存储器二者的各种类型的半导体存储器装置。本发明还适用于与MRAM相同类型的阻变存储器，例如ReRAM(电阻式随机存取存储器)和PCRAM(相变随机存取存储器)。
尽管已经描述了某些实施例，这些实施例已经仅通过示例的方式提出，并且不旨在限制发明的范围。事实上，在本文中描述的新颖实施例可以以多种其它形式来体现；此外，在不背离本发明的精神的情况下可作出在本文中描述的实施例的形式上的各种省略、代替和改变。随附权利要求以及它们的等效物旨在覆盖将落在本发明的范围和精神内的这些形式或修改。

Claims (14)

1.一种半导体存储器装置，所述半导体存储器装置包括：
库，其各包括存储器单元阵列；
字线，其连接到所述库中的每个的行；
地址锁存电路，其被配置为锁存用于指定所述字线中的一个的全地址，所述全地址包括第一地址和第二地址；以及
控制电路，其被配置为忽略用于作为设定操作的目标的所述第一地址的重置操作，并且当接收用于为库指定重置操作以及为所述第一地址指定设定操作的第一命令时，依照所述设定操作重写所述第一地址。
2.根据权利要求1所述的装置，其中所述控制电路在当接收用于为所述第二地址指定设定操作的第二命令时锁定所述第一地址。
3.根据权利要求2所述的装置，所述装置进一步包括：
第一锁存电路，其被配置为预锁存被重写的第一地址；以及
第二锁存电路，其被配置为在接收所述第二命令的时序处锁存来自所述第一锁存电路的输出。
4.根据权利要求3所述的装置，所述装置进一步包括脉冲发生器，所述脉冲发生器被配置为在当接收所述第二命令时生成一个脉冲，
其中所述第二锁存电路依照所述脉冲发生器的所述脉冲执行锁存操作。
5.根据权利要求2所述的装置，其中所述控制电路在当接收所述第二命令时锁定所述第二地址。
6.根据权利要求5所述的装置，所述装置进一步包括被配置为锁存所述第二地址的第三锁存电路。
7.根据权利要求6所述的装置，所述装置进一步包括脉冲发生器，所述脉冲发生器被配置为在当接收所述第二命令时生成一个脉冲，
其中所述第三锁存电路依照所述脉冲发生器的所述脉冲执行锁存操作。
8.根据权利要求1所述的装置，其中
在时钟的上升沿处执行所述重置操作，以及
在所述时钟的下降沿处执行所述设定操作。
9.根据权利要求1所述的装置，其中
在时钟的上升沿处输入所述第一命令，以及
在所述时钟的下降沿处输入所述第一地址。
10.根据权利要求1所述的装置，其中在时钟的上升沿和下降沿处输入所述第二地址。
11.根据权利要求1所述的装置，所述装置进一步包括垫，所述垫被用于接收来自外部装置的第一地址和第二地址，并且由所述第一地址和所述第二地址共用。
12.根据权利要求1所述的装置，其中所述第一命令是预充电命令。
13.根据权利要求2所述的装置，其中所述第二命令是活跃命令。
14.根据权利要求1所述的装置，其中所述存储器基元阵列包括磁阻元件。
CN201480047243.9A 2013-08-27 2014-07-29 半导体存储器装置 Active CN105580084B (zh)

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