JP2000057797A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2000057797A JP2000057797A JP10222070A JP22207098A JP2000057797A JP 2000057797 A JP2000057797 A JP 2000057797A JP 10222070 A JP10222070 A JP 10222070A JP 22207098 A JP22207098 A JP 22207098A JP 2000057797 A JP2000057797 A JP 2000057797A
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Abstract
(57)【要約】
【課題】 ロウアドレス信号を用いてカラム系の冗長判
定を行い、アクセス時間の高速化を図ることができる半
導体記憶装置を提供する。 【解決手段】 ロジック混載ＤＲＡＭであって、この救
済ブロックとして、メモリアレイ１と、ロウ系のロウア
ドレスバッファ２およびロウデコーダ３と、ロウ系の冗
長救済のための冗長比較回路４および冗長デコーダ５
と、カラム系のカラムアドレスバッファ６およびカラム
デコーダ７と、カラム系の冗長救済のための冗長比較回
路８およびカラム選択線切り換え回路９などが設けら
れ、カラム救済をする場合には、選択マットのカラムア
ドレスに対応した冗長比較回路８のヒューズを切り、ロ
ウアドレス信号から生成するマット選択信号により活性
化するヒューズを選び、救済されるカラムアドレス信号
の場合にはカラム選択線切り換え回路９により冗長カラ
ム選択線に置き換えて救済を行う。
定を行い、アクセス時間の高速化を図ることができる半
導体記憶装置を提供する。 【解決手段】 ロジック混載ＤＲＡＭであって、この救
済ブロックとして、メモリアレイ１と、ロウ系のロウア
ドレスバッファ２およびロウデコーダ３と、ロウ系の冗
長救済のための冗長比較回路４および冗長デコーダ５
と、カラム系のカラムアドレスバッファ６およびカラム
デコーダ７と、カラム系の冗長救済のための冗長比較回
路８およびカラム選択線切り換え回路９などが設けら
れ、カラム救済をする場合には、選択マットのカラムア
ドレスに対応した冗長比較回路８のヒューズを切り、ロ
ウアドレス信号から生成するマット選択信号により活性
化するヒューズを選び、救済されるカラムアドレス信号
の場合にはカラム選択線切り換え回路９により冗長カラ
ム選択線に置き換えて救済を行う。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置の
冗長救済技術に関し、特にカラム系の冗長救済判定に要
する時間の短縮化に好適なＤＲＡＭなどの半導体記憶装
置に適用して有効な技術に関する。
冗長救済技術に関し、特にカラム系の冗長救済判定に要
する時間の短縮化に好適なＤＲＡＭなどの半導体記憶装
置に適用して有効な技術に関する。
【０００２】
【従来の技術】たとえば、本発明者が検討した技術とし
て、半導体記憶装置の一例としてのＥＤＯ−ＤＲＡＭ、
ＳＤＲＡＭなどのＤＲＡＭでは、６４Ｍ、２５６Ｍビッ
トへの移行による大容量化に伴って１つのチップ内に配
置されるメモリセルの数もかなり増加してきており、そ
の結果、製造プロセスにおいて１つのチップ内に発生す
る不良メモリセルの数も増える傾向にあるものと考えら
れる。
て、半導体記憶装置の一例としてのＥＤＯ−ＤＲＡＭ、
ＳＤＲＡＭなどのＤＲＡＭでは、６４Ｍ、２５６Ｍビッ
トへの移行による大容量化に伴って１つのチップ内に配
置されるメモリセルの数もかなり増加してきており、そ
の結果、製造プロセスにおいて１つのチップ内に発生す
る不良メモリセルの数も増える傾向にあるものと考えら
れる。
【０００３】そこで、通常では、製造歩留まりの向上の
ためにメモリアレイに不良メモリセルの代替となる冗長
メモリセルを配置し、もし、チップのテストなどによっ
て不良メモリセルの存在が発見された場合には、この不
良メモリセルを救済アドレスに対応する冗長メモリセル
に置き換える方式が採用されている。たとえば、カラム
系冗長判定回路においては、カラムアドレス信号を受け
取った後、このカラムアドレス信号で冗長判定を行う技
術などが考えられる。
ためにメモリアレイに不良メモリセルの代替となる冗長
メモリセルを配置し、もし、チップのテストなどによっ
て不良メモリセルの存在が発見された場合には、この不
良メモリセルを救済アドレスに対応する冗長メモリセル
に置き換える方式が採用されている。たとえば、カラム
系冗長判定回路においては、カラムアドレス信号を受け
取った後、このカラムアドレス信号で冗長判定を行う技
術などが考えられる。
【０００４】なお、このようなＤＲＡＭなどの半導体記
憶装置に関する技術としては、たとえば１９９４年１１
月５日、株式会社培風館発行の「アドバンスト エレク
トロニクスＩ−９ 超ＬＳＩメモリ」に記載される技術
などが挙げられる。
憶装置に関する技術としては、たとえば１９９４年１１
月５日、株式会社培風館発行の「アドバンスト エレク
トロニクスＩ−９ 超ＬＳＩメモリ」に記載される技術
などが挙げられる。
【０００５】
【発明が解決しようとする課題】ところで、前記のよう
なＤＲＡＭなどの半導体記憶装置においては、たとえば
図９に示すような構成において救済が行われている。す
なわち、図９のように、ロウ系のアドレスバッファ２、
冗長比較回路４および冗長デコーダ５と、カラム系のア
ドレスバッファ６、冗長比較回路１１および冗長デコー
ダ１２とからなる救済ブロック構成において、カラム系
の冗長比較回路１１は、受け取ったカラムアドレス信号
で冗長判定を行うために、カラム系冗長判定に要する時
間がアクセス時間に影響することが考えられる。
なＤＲＡＭなどの半導体記憶装置においては、たとえば
図９に示すような構成において救済が行われている。す
なわち、図９のように、ロウ系のアドレスバッファ２、
冗長比較回路４および冗長デコーダ５と、カラム系のア
ドレスバッファ６、冗長比較回路１１および冗長デコー
ダ１２とからなる救済ブロック構成において、カラム系
の冗長比較回路１１は、受け取ったカラムアドレス信号
で冗長判定を行うために、カラム系冗長判定に要する時
間がアクセス時間に影響することが考えられる。
【０００６】そこで、本発明の目的は、多ビットの並列
出力が多いことに着目し、カラムアドレス信号を用いず
に、ロウアドレス信号を用いてカラム系の冗長判定を行
い、アクセス時間の高速化を図ることができる半導体記
憶装置を提供するものである。
出力が多いことに着目し、カラムアドレス信号を用いず
に、ロウアドレス信号を用いてカラム系の冗長判定を行
い、アクセス時間の高速化を図ることができる半導体記
憶装置を提供するものである。
【０００７】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【０００８】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【０００９】すなわち、本発明の半導体記憶装置は、カ
ラム系冗長判定回路として、ロウアドレス信号により救
済されるカラムアドレス信号を決定する冗長比較回路
と、この救済されるカラムアドレス信号を冗長カラムア
ドレス信号に置き換えるカラム選択線切り換え回路とを
有し、ロウアドレス信号を用いてカラム系の冗長判定を
行うものである。
ラム系冗長判定回路として、ロウアドレス信号により救
済されるカラムアドレス信号を決定する冗長比較回路
と、この救済されるカラムアドレス信号を冗長カラムア
ドレス信号に置き換えるカラム選択線切り換え回路とを
有し、ロウアドレス信号を用いてカラム系の冗長判定を
行うものである。
【００１０】この構成において、冗長比較回路は、救済
されるカラムアドレス信号に対応するヒューズが予め切
断され、ロウアドレス信号から生成するマット選択信号
により活性化するヒューズを選択して、救済されるカラ
ムアドレス信号を決定するようにしたものである。カラ
ム選択線切り換え回路は、救済されるカラムアドレス信
号によりカラム選択スイッチのカラム選択信号を通常の
カラム選択線または冗長のカラム選択線のどちらか一方
に切り換えるようにしたものである。
されるカラムアドレス信号に対応するヒューズが予め切
断され、ロウアドレス信号から生成するマット選択信号
により活性化するヒューズを選択して、救済されるカラ
ムアドレス信号を決定するようにしたものである。カラ
ム選択線切り換え回路は、救済されるカラムアドレス信
号によりカラム選択スイッチのカラム選択信号を通常の
カラム選択線または冗長のカラム選択線のどちらか一方
に切り換えるようにしたものである。
【００１１】また、カラムアドレス信号が多い場合は、
メモリアレイの冗長単位をカラム方向に分割するように
し、特にロジック混載ＤＲＡＭ、カラムアドレス信号の
ビット数が少ないメモリなどに適用するようにしたもの
である。
メモリアレイの冗長単位をカラム方向に分割するように
し、特にロジック混載ＤＲＡＭ、カラムアドレス信号の
ビット数が少ないメモリなどに適用するようにしたもの
である。
【００１２】よって、前記半導体記憶装置によれば、ロ
ウアドレス信号から生成するマット選択信号により活性
化するヒューズを選択して救済されるカラムアドレス信
号を決定し、この救済されるカラムアドレス信号により
カラム選択スイッチのカラム選択信号を通常のカラム選
択線または冗長のカラム選択線のどちらか一方に切り換
えることにより、ロウアドレス信号でカラム冗長判定が
できるため、冗長判定によるアクセス遅延がない。この
結果、アクセス時間の高速化を図ることができる。
ウアドレス信号から生成するマット選択信号により活性
化するヒューズを選択して救済されるカラムアドレス信
号を決定し、この救済されるカラムアドレス信号により
カラム選択スイッチのカラム選択信号を通常のカラム選
択線または冗長のカラム選択線のどちらか一方に切り換
えることにより、ロウアドレス信号でカラム冗長判定が
できるため、冗長判定によるアクセス遅延がない。この
結果、アクセス時間の高速化を図ることができる。
【００１３】特に、このロウアドレス信号を用いてカラ
ム系の冗長判定を行う方式は、カラムアドレス信号の少
ない場合、カラム選択線切り換え回路が小規模ですむた
めに良好に適用できる。また、カラムアドレス信号の多
い場合でも、冗長単位をカラム方向に分割することで適
用することができる。
ム系の冗長判定を行う方式は、カラムアドレス信号の少
ない場合、カラム選択線切り換え回路が小規模ですむた
めに良好に適用できる。また、カラムアドレス信号の多
い場合でも、冗長単位をカラム方向に分割することで適
用することができる。
【００１４】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
に基づいて詳細に説明する。
【００１５】図１および図２は本発明の一実施の形態で
ある半導体記憶装置において、カラム系冗長判定機能の
概念を示す構成図、図３は本実施の形態の半導体記憶装
置の要部を示す構成図、図４はカラム系冗長判定回路内
の冗長比較回路を示す回路図、図５はカラム選択線切り
換え回路を示す回路図、図６は冗長比較回路を示す波形
図、図７はカラム系冗長を示す説明図、図８はメモリア
レイの冗長単位を分割する場合を示す説明図である。
ある半導体記憶装置において、カラム系冗長判定機能の
概念を示す構成図、図３は本実施の形態の半導体記憶装
置の要部を示す構成図、図４はカラム系冗長判定回路内
の冗長比較回路を示す回路図、図５はカラム選択線切り
換え回路を示す回路図、図６は冗長比較回路を示す波形
図、図７はカラム系冗長を示す説明図、図８はメモリア
レイの冗長単位を分割する場合を示す説明図である。
【００１６】まず、図１および図２により本実施の形態
の半導体記憶装置における冗長判定機能の概念を説明す
る。図１はカラム系冗長判定回路、図２はカラム選択線
切り換え回路の概念構成をそれぞれ示す。
の半導体記憶装置における冗長判定機能の概念を説明す
る。図１はカラム系冗長判定回路、図２はカラム選択線
切り換え回路の概念構成をそれぞれ示す。
【００１７】本実施の形態において、カラム系冗長判定
回路は、カラム系冗長比較回路およびカラム選択線切り
換え回路からなり、カラム系冗長比較回路に入力される
ロウアドレス信号により救済されるカラムアドレス信号
を決定し、カラム選択線切り換え回路において、この救
済されるカラムアドレス信号ＡＹｎを冗長カラムアドレ
ス信号に置き換えて、通常のカラム選択線ＹＳｎまたは
冗長のカラム選択線ＲＹＳのどちらか一方に切り換える
ように構成されている。
回路は、カラム系冗長比較回路およびカラム選択線切り
換え回路からなり、カラム系冗長比較回路に入力される
ロウアドレス信号により救済されるカラムアドレス信号
を決定し、カラム選択線切り換え回路において、この救
済されるカラムアドレス信号ＡＹｎを冗長カラムアドレ
ス信号に置き換えて、通常のカラム選択線ＹＳｎまたは
冗長のカラム選択線ＲＹＳのどちらか一方に切り換える
ように構成されている。
【００１８】次に、図３により本実施の形態の半導体記
憶装置における救済ブロックの構成を説明する。
憶装置における救済ブロックの構成を説明する。
【００１９】本実施の形態の半導体記憶装置は、たとえ
ばロジック混載ＤＲＡＭとされ、この救済ブロックとし
て、複数のメモリセルからなるメモリアレイ１と、ロウ
系の任意のアドレスを指定するためのロウアドレスバッ
ファ２およびロウデコーダ３と、ロウ系の冗長救済のた
めの冗長比較回路４および冗長デコーダ５と、カラム系
の任意のアドレスを指定するためのカラムアドレスバッ
ファ６およびカラムデコーダ７と、カラム系の冗長救済
のための冗長比較回路８およびカラム選択線切り換え回
路９などが設けられている。
ばロジック混載ＤＲＡＭとされ、この救済ブロックとし
て、複数のメモリセルからなるメモリアレイ１と、ロウ
系の任意のアドレスを指定するためのロウアドレスバッ
ファ２およびロウデコーダ３と、ロウ系の冗長救済のた
めの冗長比較回路４および冗長デコーダ５と、カラム系
の任意のアドレスを指定するためのカラムアドレスバッ
ファ６およびカラムデコーダ７と、カラム系の冗長救済
のための冗長比較回路８およびカラム選択線切り換え回
路９などが設けられている。
【００２０】このロジック混載ＤＲＡＭには、前記メモ
リアレイ１、ロウアドレスバッファ２、ロウデコーダ
３、冗長比較回路４、冗長デコーダ５、カラムアドレス
バッファ６、カラムデコーダ７、冗長比較回路８および
カラム選択線切り換え回路９の他に、図示しないデータ
の読み出し／書き込みを行うためのセンスアンプ、メイ
ンアンプおよび入出力バッファと、ロジック回路、クロ
ック発生回路、内部電圧発生回路などが設けられ、周知
の半導体製造技術によって１個の半導体チップ上に形成
されている。
リアレイ１、ロウアドレスバッファ２、ロウデコーダ
３、冗長比較回路４、冗長デコーダ５、カラムアドレス
バッファ６、カラムデコーダ７、冗長比較回路８および
カラム選択線切り換え回路９の他に、図示しないデータ
の読み出し／書き込みを行うためのセンスアンプ、メイ
ンアンプおよび入出力バッファと、ロジック回路、クロ
ック発生回路、内部電圧発生回路などが設けられ、周知
の半導体製造技術によって１個の半導体チップ上に形成
されている。
【００２１】このロジック混載ＤＲＡＭには、外部から
ロウアドレスバッファ２、カラムアドレスバッファ６に
対してアドレス信号が入力される。ロウ系のアドレス指
定は、ロウアドレスバッファ２からロウデコーダ３に入
力されるロウアドレス信号によりメモリアレイ１内の任
意の正規メモリセルが選択されるか、またはロウ系の冗
長比較回路４を介して冗長デコーダ５に入力される救済
ロウアドレス信号によりメモリアレイ１内の冗長メモリ
セルが選択される。このロウ系における冗長比較回路４
および冗長デコーダ５は従来と同様である。
ロウアドレスバッファ２、カラムアドレスバッファ６に
対してアドレス信号が入力される。ロウ系のアドレス指
定は、ロウアドレスバッファ２からロウデコーダ３に入
力されるロウアドレス信号によりメモリアレイ１内の任
意の正規メモリセルが選択されるか、またはロウ系の冗
長比較回路４を介して冗長デコーダ５に入力される救済
ロウアドレス信号によりメモリアレイ１内の冗長メモリ
セルが選択される。このロウ系における冗長比較回路４
および冗長デコーダ５は従来と同様である。
【００２２】一方、カラム系のアドレス指定は、カラム
アドレスバッファ６、ロウアドレスバッファ２からカラ
ム系の冗長比較回路８を介してそれぞれカラム選択線切
り換え回路９に入力され、さらにこのカラム選択線切り
換え回路９からカラムデコーダ７に入力されるカラムア
ドレス信号によりメモリアレイ１内の任意の正規メモリ
セルが選択されるか、救済カラムアドレス信号によりメ
モリアレイ１内の冗長メモリセルが選択される。このカ
ラム系における冗長比較回路８およびカラム選択線切り
換え回路９については以下において詳述する。
アドレスバッファ６、ロウアドレスバッファ２からカラ
ム系の冗長比較回路８を介してそれぞれカラム選択線切
り換え回路９に入力され、さらにこのカラム選択線切り
換え回路９からカラムデコーダ７に入力されるカラムア
ドレス信号によりメモリアレイ１内の任意の正規メモリ
セルが選択されるか、救済カラムアドレス信号によりメ
モリアレイ１内の冗長メモリセルが選択される。このカ
ラム系における冗長比較回路８およびカラム選択線切り
換え回路９については以下において詳述する。
【００２３】次に、図４〜図６によりカラム系冗長判定
回路の冗長比較回路８およびカラム選択線切り換え回路
９の構成（カラムアドレス信号が３ビット＝カラム選択
線が８本の例）および動作について詳細に説明する。図
４は冗長比較回路８、図５はカラム選択線切り換え回路
９のそれぞれの回路を示し、図６は冗長比較回路８の波
形を示す。このカラム系冗長判定回路においては、ロウ
アドレス信号で選択マットを判断し、カラム選択線切り
換え回路９に設けたスイッチの切り換えで救済を行う。
回路の冗長比較回路８およびカラム選択線切り換え回路
９の構成（カラムアドレス信号が３ビット＝カラム選択
線が８本の例）および動作について詳細に説明する。図
４は冗長比較回路８、図５はカラム選択線切り換え回路
９のそれぞれの回路を示し、図６は冗長比較回路８の波
形を示す。このカラム系冗長判定回路においては、ロウ
アドレス信号で選択マットを判断し、カラム選択線切り
換え回路９に設けたスイッチの切り換えで救済を行う。
【００２４】冗長比較回路８は、図４に示す回路構成が
８組設けられている。それぞれ、マット選択信号ＭＳｉ
（ＭＳ０〜ＭＳ１５）により動作する複数組の否定論理
和ゲートＮＯＲ１〜ＮＯＲ８、ＰＭＯＳトランジスタＴ
Ｐ１〜ＴＰ８およびヒューズＦ１〜Ｆ８と、冗長比較リ
セット信号ＲＳＴにより動作するＮＭＯＳトランジスタ
ＴＮ１と、出力段のＰＭＯＳトランジスタＴＰ９、ＮＭ
ＯＳトランジスタＴＮ２およびインバータＩＶ１，ＩＶ
２とからなり、カラム救済をする場合には選択マットの
カラムアドレスに対応したヒューズＦ１〜Ｆ８を切り、
ロウアドレス信号から生成するマット選択信号ＭＳｉに
より活性化するヒューズＦ１〜Ｆ８を選ぶことによって
救済されるカラムアドレス信号が決定され、冗長比較結
果信号ＲＹｊ（ＲＹ０〜ＲＹ７）が出力される。
８組設けられている。それぞれ、マット選択信号ＭＳｉ
（ＭＳ０〜ＭＳ１５）により動作する複数組の否定論理
和ゲートＮＯＲ１〜ＮＯＲ８、ＰＭＯＳトランジスタＴ
Ｐ１〜ＴＰ８およびヒューズＦ１〜Ｆ８と、冗長比較リ
セット信号ＲＳＴにより動作するＮＭＯＳトランジスタ
ＴＮ１と、出力段のＰＭＯＳトランジスタＴＰ９、ＮＭ
ＯＳトランジスタＴＮ２およびインバータＩＶ１，ＩＶ
２とからなり、カラム救済をする場合には選択マットの
カラムアドレスに対応したヒューズＦ１〜Ｆ８を切り、
ロウアドレス信号から生成するマット選択信号ＭＳｉに
より活性化するヒューズＦ１〜Ｆ８を選ぶことによって
救済されるカラムアドレス信号が決定され、冗長比較結
果信号ＲＹｊ（ＲＹ０〜ＲＹ７）が出力される。
【００２５】カラム選択線切り換え回路９は、図５のよ
うに、冗長比較結果信号ＲＹｊ、救済されるカラムアド
レス信号ＡＹ２ｋ（ＡＹ２０〜ＡＹ２７）により動作す
る否定論理積ゲートＮＡＮＤ１１〜ＮＡＮＤ１８および
インバータＩＶ１１〜ＩＶ１８による組と、ＰＭＯＳト
ランジスタＴＰ１１〜ＴＰ１８およびＮＭＯＳトランジ
スタＴＮ１１〜ＴＮ１８による組とからなり、救済され
るカラムアドレス信号ＡＹ２ｋでない場合には通常のカ
ラム選択線ＹＳ０〜ＹＳ７に切り換え、一方、救済され
るカラムアドレス信号ＡＹ２ｋの場合にはこれを冗長カ
ラム選択線ＲＹＳに置き換えて不良アドレスが救済され
る。
うに、冗長比較結果信号ＲＹｊ、救済されるカラムアド
レス信号ＡＹ２ｋ（ＡＹ２０〜ＡＹ２７）により動作す
る否定論理積ゲートＮＡＮＤ１１〜ＮＡＮＤ１８および
インバータＩＶ１１〜ＩＶ１８による組と、ＰＭＯＳト
ランジスタＴＰ１１〜ＴＰ１８およびＮＭＯＳトランジ
スタＴＮ１１〜ＴＮ１８による組とからなり、救済され
るカラムアドレス信号ＡＹ２ｋでない場合には通常のカ
ラム選択線ＹＳ０〜ＹＳ７に切り換え、一方、救済され
るカラムアドレス信号ＡＹ２ｋの場合にはこれを冗長カ
ラム選択線ＲＹＳに置き換えて不良アドレスが救済され
る。
【００２６】前記冗長比較回路８の各組の波形は図６の
ようになる。図６は、マット選択信号ＭＳ０〜ＭＳ１５
のうち、マット選択信号ＭＳ１のみが活性化された状態
を示しており、このマット選択信号ＭＳ１により動作す
る組のヒューズＦ１が未切断の場合はマット選択信号Ｍ
Ｓ１に同期して冗長比較結果信号ＲＹ０が活性化して
“Ｈ”（Ｈｉｇｈレベル）となり、ヒューズＦ１が切断
されている場合には“Ｌ”（Ｌｏｗレベル）固定のまま
である。
ようになる。図６は、マット選択信号ＭＳ０〜ＭＳ１５
のうち、マット選択信号ＭＳ１のみが活性化された状態
を示しており、このマット選択信号ＭＳ１により動作す
る組のヒューズＦ１が未切断の場合はマット選択信号Ｍ
Ｓ１に同期して冗長比較結果信号ＲＹ０が活性化して
“Ｈ”（Ｈｉｇｈレベル）となり、ヒューズＦ１が切断
されている場合には“Ｌ”（Ｌｏｗレベル）固定のまま
である。
【００２７】たとえば、前記冗長比較回路８およびカラ
ム選択線切り換え回路９において、ヒューズＦ１〜Ｆ８
が全て未切断（非救済）のときに、カラムアドレス信号
ＡＹ２０が選択されると仮定すると、冗長比較結果信号
ＲＹｊは全て“Ｈ”であり、通常のカラム選択線ＹＳ０
〜ＹＳ７が動作する。また、冗長比較結果信号ＲＹ０〜
ＲＹ７が全て“Ｈ”なので、冗長カラム選択線ＲＹＳに
つながるＮＭＯＳトランジスタＴＮ１１〜ＴＮ１８が全
てＯＮし、冗長カラム選択線ＲＹＳは“Ｌ”固定にな
る。
ム選択線切り換え回路９において、ヒューズＦ１〜Ｆ８
が全て未切断（非救済）のときに、カラムアドレス信号
ＡＹ２０が選択されると仮定すると、冗長比較結果信号
ＲＹｊは全て“Ｈ”であり、通常のカラム選択線ＹＳ０
〜ＹＳ７が動作する。また、冗長比較結果信号ＲＹ０〜
ＲＹ７が全て“Ｈ”なので、冗長カラム選択線ＲＹＳに
つながるＮＭＯＳトランジスタＴＮ１１〜ＴＮ１８が全
てＯＮし、冗長カラム選択線ＲＹＳは“Ｌ”固定にな
る。
【００２８】一方、冗長比較結果信号ＲＹ０につながる
マット選択信号ＭＳ０のヒューズＦ１が切断されている
ときに、カラムアドレス信号ＡＹ２０が選択されると仮
定すると、冗長比較結果信号ＲＹ０は“Ｌ”固定であ
り、通常のカラム選択線ＹＳ０は動作しない。また、カ
ラムアドレス信号ＡＹ２０から冗長カラム選択線ＲＹＳ
へつなぐＰＭＯＳトランジスタＴＰ１１がＯＮして、通
常のカラム選択線ＹＳ０の代わりに冗長カラム選択線Ｒ
ＹＳが動作する。
マット選択信号ＭＳ０のヒューズＦ１が切断されている
ときに、カラムアドレス信号ＡＹ２０が選択されると仮
定すると、冗長比較結果信号ＲＹ０は“Ｌ”固定であ
り、通常のカラム選択線ＹＳ０は動作しない。また、カ
ラムアドレス信号ＡＹ２０から冗長カラム選択線ＲＹＳ
へつなぐＰＭＯＳトランジスタＴＰ１１がＯＮして、通
常のカラム選択線ＹＳ０の代わりに冗長カラム選択線Ｒ
ＹＳが動作する。
【００２９】以上のようにして、特にカラム系における
冗長判定回路においては、ロウアドレス信号を用いてカ
ラム系の冗長判定を行い、このロウアドレス信号から生
成するマット選択信号ＭＳｉにより通常のカラム選択線
ＹＳ０〜ＹＳ７か、冗長カラム選択線ＲＹＳのどちらか
に切り換えることができる。なお、この場合には、図７
のように８本ずつの冗長カラム選択線ＲＹＳをカラムア
ドレス信号ＡＹ２ｋにより切り換えることで、ＭＯＳト
ランジスタの段数が増えることに対応できる。
冗長判定回路においては、ロウアドレス信号を用いてカ
ラム系の冗長判定を行い、このロウアドレス信号から生
成するマット選択信号ＭＳｉにより通常のカラム選択線
ＹＳ０〜ＹＳ７か、冗長カラム選択線ＲＹＳのどちらか
に切り換えることができる。なお、この場合には、図７
のように８本ずつの冗長カラム選択線ＲＹＳをカラムア
ドレス信号ＡＹ２ｋにより切り換えることで、ＭＯＳト
ランジスタの段数が増えることに対応できる。
【００３０】従って、本実施の形態の半導体記憶装置に
よれば、冗長比較回路８およびカラム選択線切り換え回
路９からなるカラム系冗長判定回路を設け、カラム救済
をする場合には選択マットのカラムアドレスに対応した
ヒューズＦ１〜Ｆ８を切り、ロウアドレス信号から生成
するマット選択信号ＭＳｉにより活性化するヒューズＦ
１〜Ｆ８を選び、救済されるカラムアドレス信号ＡＹ２
ｋの場合には冗長カラム選択線ＲＹＳに置き換えて救済
を行うことにより、ロウアドレス信号でカラム冗長判定
ができるため、冗長判定によるアクセスの遅延がないの
で、アクセス時間の高速化が可能となる。
よれば、冗長比較回路８およびカラム選択線切り換え回
路９からなるカラム系冗長判定回路を設け、カラム救済
をする場合には選択マットのカラムアドレスに対応した
ヒューズＦ１〜Ｆ８を切り、ロウアドレス信号から生成
するマット選択信号ＭＳｉにより活性化するヒューズＦ
１〜Ｆ８を選び、救済されるカラムアドレス信号ＡＹ２
ｋの場合には冗長カラム選択線ＲＹＳに置き換えて救済
を行うことにより、ロウアドレス信号でカラム冗長判定
ができるため、冗長判定によるアクセスの遅延がないの
で、アクセス時間の高速化が可能となる。
【００３１】特に、前記カラム系冗長判定回路において
は、３ビットなどのカラムアドレス信号の少ない場合に
カラム選択線切り換え回路９が小規模ですむために良好
に適用できるが、カラムアドレス信号の多い場合でも、
たとえば図８に示すようにメモリアレイ１の冗長単位を
カラム方向に分割することで同様に適用することができ
る。
は、３ビットなどのカラムアドレス信号の少ない場合に
カラム選択線切り換え回路９が小規模ですむために良好
に適用できるが、カラムアドレス信号の多い場合でも、
たとえば図８に示すようにメモリアレイ１の冗長単位を
カラム方向に分割することで同様に適用することができ
る。
【００３２】以上、本発明者によってなされた発明をそ
の実施の形態に基づき具体的に説明したが、本発明は前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることはいうまでもな
い。
の実施の形態に基づき具体的に説明したが、本発明は前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることはいうまでもな
い。
【００３３】たとえば、前記実施の形態においては、ロ
ジック混載ＤＲＡＭに適用した場合について説明した
が、これに限定されるものではなく、カラムアドレス信
号のビット数が少ないＤＲＡＭなどの他の半導体記憶装
置についても広く適用可能である。
ジック混載ＤＲＡＭに適用した場合について説明した
が、これに限定されるものではなく、カラムアドレス信
号のビット数が少ないＤＲＡＭなどの他の半導体記憶装
置についても広く適用可能である。
【００３４】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００３５】(1).カラム系冗長判定回路として、冗長比
較回路とカラム選択線切り換え回路とを有することで、
ロウアドレス信号から生成するマット選択信号により活
性化するヒューズを選択して救済されるカラムアドレス
信号を決定し、この救済されるカラムアドレス信号によ
りカラム選択スイッチのカラム選択信号を通常のカラム
選択線または冗長のカラム選択線のどちらか一方に切り
換えることができるので、ロウアドレス信号でカラム冗
長判定ができるため、冗長判定によるアクセスの遅延を
抑えることが可能となる。
較回路とカラム選択線切り換え回路とを有することで、
ロウアドレス信号から生成するマット選択信号により活
性化するヒューズを選択して救済されるカラムアドレス
信号を決定し、この救済されるカラムアドレス信号によ
りカラム選択スイッチのカラム選択信号を通常のカラム
選択線または冗長のカラム選択線のどちらか一方に切り
換えることができるので、ロウアドレス信号でカラム冗
長判定ができるため、冗長判定によるアクセスの遅延を
抑えることが可能となる。
【００３６】(2).前記(1) において、カラムアドレス信
号の少ない場合は、カラム選択線切り換え回路を小規模
にすることが可能となる。
号の少ない場合は、カラム選択線切り換え回路を小規模
にすることが可能となる。
【００３７】(3).前記(1) において、カラムアドレス信
号の多い場合でも、メモリアレイの冗長単位をカラム方
向に分割することで適用することが可能となる。
号の多い場合でも、メモリアレイの冗長単位をカラム方
向に分割することで適用することが可能となる。
【００３８】(4).前記(1) 〜(3) により、ロジック混載
ＤＲＡＭ、カラムアドレス信号のビット数が少ないＤＲ
ＡＭなどの半導体記憶装置において、カラム系の冗長救
済判定に要する時間の短縮によってアクセス時間の高速
化を図ることが可能となる。
ＤＲＡＭ、カラムアドレス信号のビット数が少ないＤＲ
ＡＭなどの半導体記憶装置において、カラム系の冗長救
済判定に要する時間の短縮によってアクセス時間の高速
化を図ることが可能となる。
【図１】本発明の一実施の形態である半導体記憶装置に
おいて、カラム系冗長判定回路の概念を示す構成図であ
る。
おいて、カラム系冗長判定回路の概念を示す構成図であ
る。
【図２】本発明の一実施の形態である半導体記憶装置に
おいて、カラム選択線切り換え回路の概念を示す構成図
である。
おいて、カラム選択線切り換え回路の概念を示す構成図
である。
【図３】本発明の一実施の形態の半導体記憶装置の要部
を示す構成図である。
を示す構成図である。
【図４】本発明の一実施の形態の半導体記憶装置におい
て、カラム系冗長判定回路内の冗長比較回路を示す回路
図である。
て、カラム系冗長判定回路内の冗長比較回路を示す回路
図である。
【図５】本発明の一実施の形態の半導体記憶装置におい
て、カラム系冗長判定回路内のカラム選択線切り換え回
路を示す回路図である。
て、カラム系冗長判定回路内のカラム選択線切り換え回
路を示す回路図である。
【図６】本発明の一実施の形態の半導体記憶装置におい
て、冗長比較回路を示す波形図である。
て、冗長比較回路を示す波形図である。
【図７】本発明の一実施の形態の半導体記憶装置におい
て、カラム系冗長を示す説明図である。
て、カラム系冗長を示す説明図である。
【図８】本発明の一実施の形態の半導体記憶装置におい
て、メモリアレイの冗長単位を分割する場合を示す説明
図である。
て、メモリアレイの冗長単位を分割する場合を示す説明
図である。
【図９】本発明の前提となる半導体記憶装置の要部を示
す構成図である。
す構成図である。
１ メモリアレイ ２ ロウアドレスバッファ ３ ロウデコーダ ４ 冗長比較回路 ５ 冗長デコーダ ６ カラムアドレスバッファ ７ カラムデコーダ ８ 冗長比較回路 ９ カラム選択線切り換え回路 １１ 冗長比較回路 １２ 冗長デコーダ ＮＯＲ１〜ＮＯＲ８ 否定論理和ゲート ＴＰ１〜ＴＰ９ ＰＭＯＳトランジスタ Ｆ１〜Ｆ８ ヒューズ ＴＮ１，ＴＮ２ ＮＭＯＳトランジスタ ＩＶ１，ＩＶ２ インバータ ＮＡＮＤ１１〜ＮＡＮＤ１８ 否定論理積ゲート ＩＶ１１〜ＩＶ１８ インバータ ＴＰ１１〜ＴＰ１８ ＰＭＯＳトランジスタ ＴＮ１１〜ＴＮ１８ ＮＭＯＳトランジスタ
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B024 AA07 AA15 BA13 BA15 BA29 CA07 CA17 CA27 5L106 AA01 CC04 CC16 CC17
Claims (5)
- 【請求項１】 ロウ系冗長判定回路およびカラム系冗長
判定回路を有する半導体記憶装置であって、前記カラム
系冗長判定回路は、ロウアドレス信号により救済される
カラムアドレス信号を決定する冗長比較回路と、この救
済されるカラムアドレス信号を冗長カラムアドレス信号
に置き換えるカラム選択線切り換え回路とを有し、前記
ロウアドレス信号を用いてカラム系の冗長判定を行うこ
とを特徴とする半導体記憶装置。 - 【請求項２】 請求項１記載の半導体記憶装置であっ
て、前記冗長比較回路は、前記救済されるカラムアドレ
ス信号に対応するヒューズが予め切断され、前記ロウア
ドレス信号から生成するマット選択信号により活性化す
るヒューズを選択して、前記救済されるカラムアドレス
信号を決定することを特徴とする半導体記憶装置。 - 【請求項３】 請求項１記載の半導体記憶装置であっ
て、前記カラム選択線切り換え回路は、前記救済される
カラムアドレス信号によりカラム選択スイッチのカラム
選択信号を通常のカラム選択線または冗長のカラム選択
線のどちらか一方に切り換えることを特徴とする半導体
記憶装置。 - 【請求項４】 請求項１記載の半導体記憶装置であっ
て、カラムアドレス信号が多い場合は、メモリアレイの
冗長単位をカラム方向に分割すること特徴とする半導体
記憶装置。 - 【請求項５】 請求項１、２、３または４記載の半導体
記憶装置であって、前記半導体記憶装置は、ロジック混
載ＤＲＡＭであることを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10222070A JP2000057797A (ja) | 1998-08-05 | 1998-08-05 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10222070A JP2000057797A (ja) | 1998-08-05 | 1998-08-05 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000057797A true JP2000057797A (ja) | 2000-02-25 |
Family
ID=16776655
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10222070A Withdrawn JP2000057797A (ja) | 1998-08-05 | 1998-08-05 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000057797A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6400618B1 (en) | 2000-08-02 | 2002-06-04 | Fujitsu Limited | Semiconductor memory device with efficient redundancy operation |
-
1998
- 1998-08-05 JP JP10222070A patent/JP2000057797A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6400618B1 (en) | 2000-08-02 | 2002-06-04 | Fujitsu Limited | Semiconductor memory device with efficient redundancy operation |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20051101 |