JPH05210999A - 冗長行を有する集積回路メモリ装置 - Google Patents
冗長行を有する集積回路メモリ装置Info
- Publication number
- JPH05210999A JPH05210999A JP4190414A JP19041492A JPH05210999A JP H05210999 A JPH05210999 A JP H05210999A JP 4190414 A JP4190414 A JP 4190414A JP 19041492 A JP19041492 A JP 19041492A JP H05210999 A JPH05210999 A JP H05210999A
- Authority
- JP
- Japan
- Prior art keywords
- port
- data
- row
- rows
- array
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
- G11C29/816—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout for an application-specific layout
- G11C29/818—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout for an application-specific layout for dual-port memories
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
- G06F12/0815—Cache consistency protocols
- G06F12/0831—Cache consistency protocols using a bus scheme, e.g. with bus monitoring or watching means
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/84—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/16—Multiple access memory array, e.g. addressing one storage element via at least two independent addressing line groups
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
- G06F11/1064—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices in cache or content addressable memories
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Static Random-Access Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Dram (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 二重ポートメモリ装置に適した冗長メモリ回
路を提供する。 【構成】 約半分に分割されたメモリアレイを有する二
重ポートメモリ装置において、該アレイ用のビット線は
該装置の浮遊容量及び交差結合容量を最小とするため
に、アレイの半分と半分の間でクロスオーバーされてい
る。該装置に対し冗長行１６２が設けられており、それ
らは非機能的ビットを有するアレイ行を置換すべくプロ
グラムすることが可能である。好適には、冗長行１６２
はアレイの半分においてのみ設けられる。冗長行１６２
はアレイの第一の半分の部分に全て設けることが可能で
あり、該アレイの第二の半分の部分はポートの一つに対
し反転したデータを供給する部分である。冗長行１６２
が該アレイの第二の半分の部分におけるアレイ行を置換
し且つ反転されたデータを読取り且つ書込むポートによ
り書込まれる場合には、そのデータは冗長行１６２に対
して書込まれるか又はそれから読取られる前に再度反転
される。
路を提供する。 【構成】 約半分に分割されたメモリアレイを有する二
重ポートメモリ装置において、該アレイ用のビット線は
該装置の浮遊容量及び交差結合容量を最小とするため
に、アレイの半分と半分の間でクロスオーバーされてい
る。該装置に対し冗長行１６２が設けられており、それ
らは非機能的ビットを有するアレイ行を置換すべくプロ
グラムすることが可能である。好適には、冗長行１６２
はアレイの半分においてのみ設けられる。冗長行１６２
はアレイの第一の半分の部分に全て設けることが可能で
あり、該アレイの第二の半分の部分はポートの一つに対
し反転したデータを供給する部分である。冗長行１６２
が該アレイの第二の半分の部分におけるアレイ行を置換
し且つ反転されたデータを読取り且つ書込むポートによ
り書込まれる場合には、そのデータは冗長行１６２に対
して書込まれるか又はそれから読取られる前に再度反転
される。
Description
【０００１】
【産業上の利用分野】本発明は、大略、半導体集積回路
装置に関するものであって、更に詳細には、二重ポート
メモリ装置に関するものである。
装置に関するものであって、更に詳細には、二重ポート
メモリ装置に関するものである。
【０００２】
【従来の技術】コンピュータシステムは、システム性能
を向上させるためにキャッシュメモリを使用している。
データキャッシュは、キャッシュされたデータを有して
おり、且つキャッシュタグメモリは該キャッシュ内に格
納されているデータのアドレスを有している。メモリア
クセスを行なう場合に、プロセサが該キャッシュを介し
て所望のメモリ位置をアクセスする。所望の位置が既に
キャッシュ内に存在する場合には、アクセスが行なわれ
る。そうでない場合には、そのメモリ位置がメインシス
テムメモリからフェッチされ且つキャッシュ内にロード
される。
を向上させるためにキャッシュメモリを使用している。
データキャッシュは、キャッシュされたデータを有して
おり、且つキャッシュタグメモリは該キャッシュ内に格
納されているデータのアドレスを有している。メモリア
クセスを行なう場合に、プロセサが該キャッシュを介し
て所望のメモリ位置をアクセスする。所望の位置が既に
キャッシュ内に存在する場合には、アクセスが行なわれ
る。そうでない場合には、そのメモリ位置がメインシス
テムメモリからフェッチされ且つキャッシュ内にロード
される。
【０００３】キャッシュにおいて使用される集積回路装
置の速度は重要である。キャッシュタグメモリは、該プ
ロセサによる全てのメモリアクセスに対するヒット又は
ミスの信号を与えねばならない。キャッシュタグメモリ
が僅かに低速であると、システム全体の性能が影響を受
ける。
置の速度は重要である。キャッシュタグメモリは、該プ
ロセサによる全てのメモリアクセスに対するヒット又は
ミスの信号を与えねばならない。キャッシュタグメモリ
が僅かに低速であると、システム全体の性能が影響を受
ける。
【０００４】当該技術分野において公知の如く、集積回
路装置の動作速度を改善する一つの技術は浮遊容量を減
少させるか又はバランスさせることである。メモリは比
較的長いビット線を有しており、それはこの様な容量に
著しく貢献する。良好な装置設計は、この様な容量を最
小とすることに貢献するが、メモリ装置の性質は不可避
的な問題を発生する。従って、メモリ装置レイアウトに
おいてビット線をバランスさせることは重要である。
路装置の動作速度を改善する一つの技術は浮遊容量を減
少させるか又はバランスさせることである。メモリは比
較的長いビット線を有しており、それはこの様な容量に
著しく貢献する。良好な装置設計は、この様な容量を最
小とすることに貢献するが、メモリ装置の性質は不可避
的な問題を発生する。従って、メモリ装置レイアウトに
おいてビット線をバランスさせることは重要である。
【０００５】二重ポートキャッシュタグメモリ装置に対
し従来有効な設計はなされていない。この様な装置にお
いては、２組のビット線に対する容量を考慮せねばなら
ない。浮遊容量に加えて、二つのポートに対するビット
線の間の結合容量が、装置性能に悪影響を与える場合が
ある。速度が重要である二重ポートキャッシュタグメモ
リにおいて、エキストラなビット線により発生されるエ
キストラな問題が顕著なものとなる場合がある。
し従来有効な設計はなされていない。この様な装置にお
いては、２組のビット線に対する容量を考慮せねばなら
ない。浮遊容量に加えて、二つのポートに対するビット
線の間の結合容量が、装置性能に悪影響を与える場合が
ある。速度が重要である二重ポートキャッシュタグメモ
リにおいて、エキストラなビット線により発生されるエ
キストラな問題が顕著なものとなる場合がある。
【０００６】キャッシュタグメモリなどのような特別の
設計において使用される任意の装置は、特別な装置の機
能を考慮に入れねばならない。例えば、キャッシュタグ
メモリは時折クリアされねばならない。キャッシュメモ
リをクリアする一つの技術においてはフラッシュクリア
即ちフラッシュ消去を使用しており、それはメモリ内の
単一のビット位置をクリアするに過ぎない。クリアされ
たビット位置はメモリ内の全てのエントリに対し同時的
にリセットされる。このことは、全てのメモリを単一の
ステップでリセットさせることを可能とする。
設計において使用される任意の装置は、特別な装置の機
能を考慮に入れねばならない。例えば、キャッシュタグ
メモリは時折クリアされねばならない。キャッシュメモ
リをクリアする一つの技術においてはフラッシュクリア
即ちフラッシュ消去を使用しており、それはメモリ内の
単一のビット位置をクリアするに過ぎない。クリアされ
たビット位置はメモリ内の全てのエントリに対し同時的
にリセットされる。このことは、全てのメモリを単一の
ステップでリセットさせることを可能とする。
【０００７】フラッシュクリアなどの特別の機能は、任
意の装置設計により適切に取扱われねばならない。装置
速度を改良する構成は、しばしば、より複雑な機能を取
扱うことが可能であることの犠牲において行なわれる。
フラッシュクリアなどのより複雑な機能を実施すること
が可能な装置は、しばしば、その様な機能を達成するた
めに速度を犠牲とせねばならないことがある。
意の装置設計により適切に取扱われねばならない。装置
速度を改良する構成は、しばしば、より複雑な機能を取
扱うことが可能であることの犠牲において行なわれる。
フラッシュクリアなどのより複雑な機能を実施すること
が可能な装置は、しばしば、その様な機能を達成するた
めに速度を犠牲とせねばならないことがある。
【０００８】
【発明が解決しようとする課題】処理変動の結果として
メモリ装置が非機能的ビットを有する場合があることが
知られている。小数の不良ビットを有する装置を単に廃
棄する代わりに、装置上に通常冗長メモリセルが設けら
れている。これらは、冗長な行又は列の形態で設けるこ
とが可能である。不良ビットを有する列を、典型的には
ヒューズリンクを吹き飛ばすことにより、ディスエーブ
ル即ち動作不能状態とさせ、且つ冗長列をイネーブル即
ち動作可能状態として置換させる。装置上の任意の箇所
において冗長メモリを不良領域に対して置換させること
を可能とするためにマッピングが行なわれねばならな
い。
メモリ装置が非機能的ビットを有する場合があることが
知られている。小数の不良ビットを有する装置を単に廃
棄する代わりに、装置上に通常冗長メモリセルが設けら
れている。これらは、冗長な行又は列の形態で設けるこ
とが可能である。不良ビットを有する列を、典型的には
ヒューズリンクを吹き飛ばすことにより、ディスエーブ
ル即ち動作不能状態とさせ、且つ冗長列をイネーブル即
ち動作可能状態として置換させる。装置上の任意の箇所
において冗長メモリを不良領域に対して置換させること
を可能とするためにマッピングが行なわれねばならな
い。
【０００９】二重ポートメモリ装置に使用するのに適し
た冗長メモリ技術を提供することが望まれている。この
様な技術は、キャッシュタグメモリとしての装置の使用
と適合性を有するものとすべきである。好適には、冗長
メモリは、浮遊容量及び交差結合容量を最小とすること
により装置性能を向上させることと適合性を有する態様
で実現される。冗長メモリは、非機能的メモリセルを有
する装置上の任意の位置に対してマッピングすることが
可能であり且つそれを装置内に組込むことにより装置の
全体的な構成に対して著しい複雑性を付加するものであ
ってはならない。
た冗長メモリ技術を提供することが望まれている。この
様な技術は、キャッシュタグメモリとしての装置の使用
と適合性を有するものとすべきである。好適には、冗長
メモリは、浮遊容量及び交差結合容量を最小とすること
により装置性能を向上させることと適合性を有する態様
で実現される。冗長メモリは、非機能的メモリセルを有
する装置上の任意の位置に対してマッピングすることが
可能であり且つそれを装置内に組込むことにより装置の
全体的な構成に対して著しい複雑性を付加するものであ
ってはならない。
【００１０】
【課題を解決するための手段】本発明によれば、約半分
に分割されたメモリアレイを有する二重ポートメモリ装
置が提供される。該アレイに対するビット線は、装置の
浮遊容量及び交差結合容量を最小とするために、アレイ
の半分と半分との間においてクロス即ち交差されてい
る。冗長な行が設けられており、それらは非機能的ビッ
トを有するアレイ行に対して置換すべくプログラムする
ことが可能である。好適には、冗長行はアレイの半分に
おいてのみ設ける。冗長行はアレイの第一半分部分に全
てが位置させることが可能であり、該アレイの残りの半
分はポートの一つに対し反転したデータを供給するもの
である。冗長行が該アレイの第二の半分におけるアレイ
行を置換し且つ反転されたデータを読取り且つ書込むポ
ートにより書込まれる場合には、そのデータは冗長行へ
書込む前又はそれから読取る前に再度反転されねばなら
ない。
に分割されたメモリアレイを有する二重ポートメモリ装
置が提供される。該アレイに対するビット線は、装置の
浮遊容量及び交差結合容量を最小とするために、アレイ
の半分と半分との間においてクロス即ち交差されてい
る。冗長な行が設けられており、それらは非機能的ビッ
トを有するアレイ行に対して置換すべくプログラムする
ことが可能である。好適には、冗長行はアレイの半分に
おいてのみ設ける。冗長行はアレイの第一半分部分に全
てが位置させることが可能であり、該アレイの残りの半
分はポートの一つに対し反転したデータを供給するもの
である。冗長行が該アレイの第二の半分におけるアレイ
行を置換し且つ反転されたデータを読取り且つ書込むポ
ートにより書込まれる場合には、そのデータは冗長行へ
書込む前又はそれから読取る前に再度反転されねばなら
ない。
【００１１】
【実施例】本発明は、大略、二重ポートメモリ装置の要
素をレイアウトする技術に関するものである。特に、以
下の説明は二重ポートキャッシュタグメモリに関するも
のである。この様な装置に対する好適なアーキテクチャ
及びそれをコンピュータシステムにおいて使用する技術
については米国特許第０７／４７３，２３９号に記載さ
れている。
素をレイアウトする技術に関するものである。特に、以
下の説明は二重ポートキャッシュタグメモリに関するも
のである。この様な装置に対する好適なアーキテクチャ
及びそれをコンピュータシステムにおいて使用する技術
については米国特許第０７／４７３，２３９号に記載さ
れている。
【００１２】一般的に、本発明の理解にとって重要な以
下の特徴がメモリ装置の好適実施例に組込まれている。
好適装置は二重ポートスタチックランダムアクセスメモ
リ（ＳＲＡＭ）装置である。それは、コンピュータシス
テムキャッシュにおいて使用するためのタグＲＡＭとし
て使用すべく構成されている。該装置はローカルプロセ
サへ接続されているＡポートを有している。該装置は、
更に、「スヌープ（偵察）」ポートと呼ばれるメインシ
ステムバスへ接続されるＢポートを有している。
下の特徴がメモリ装置の好適実施例に組込まれている。
好適装置は二重ポートスタチックランダムアクセスメモ
リ（ＳＲＡＭ）装置である。それは、コンピュータシス
テムキャッシュにおいて使用するためのタグＲＡＭとし
て使用すべく構成されている。該装置はローカルプロセ
サへ接続されているＡポートを有している。該装置は、
更に、「スヌープ（偵察）」ポートと呼ばれるメインシ
ステムバスへ接続されるＢポートを有している。
【００１３】当該技術分野において公知の如く、ローカ
ルプロセサにより発生されるメモリの読取り及び書込み
は、キャッシュタグメモリのポートＡに対する入力を与
える。ポートＡ入力により選択されたアドレス位置にお
いてマッチ即ち一致が判別される場合には、対応するデ
ータが別個のデータキャッシュメモリ内に格納され、且
つローカルプロセサに対して使用可能な状態とされる。
ミス即ち不一致が発生すると、データがメインシステム
メモリからフェッチされ且つキャッシュメモリ内にロー
ドされねばならない。
ルプロセサにより発生されるメモリの読取り及び書込み
は、キャッシュタグメモリのポートＡに対する入力を与
える。ポートＡ入力により選択されたアドレス位置にお
いてマッチ即ち一致が判別される場合には、対応するデ
ータが別個のデータキャッシュメモリ内に格納され、且
つローカルプロセサに対して使用可能な状態とされる。
ミス即ち不一致が発生すると、データがメインシステム
メモリからフェッチされ且つキャッシュメモリ内にロー
ドされねばならない。
【００１４】スヌープポートは、メインシステムバス上
の活動をモニタするために使用される。バスへ接続され
ている別のプロセサがローカルキャッシュ内に格納され
ているメモリ位置内へデータを書込む場合には、ローカ
ルキャッシュエントリは無効化されねばならない。なぜ
ならば、該キャッシュ内に格納されているデータは今と
なっては古いものとなっているからである。キャッシュ
タグメモリ内のエントリと一致するアドレス位置内への
書込みを検知する場合に、スヌープポートは、そのエン
トリが無効であることを表わすスヌープ有効ビットとし
て知られる前記エントリ内の１ビットの値をリセットす
る。スヌープ有効ビットが無効であるとして印が付けら
れた場合には、そのエントリはローカルプロセサが次に
それをアクセスする場合にミス即ち不一致を登録する。
の活動をモニタするために使用される。バスへ接続され
ている別のプロセサがローカルキャッシュ内に格納され
ているメモリ位置内へデータを書込む場合には、ローカ
ルキャッシュエントリは無効化されねばならない。なぜ
ならば、該キャッシュ内に格納されているデータは今と
なっては古いものとなっているからである。キャッシュ
タグメモリ内のエントリと一致するアドレス位置内への
書込みを検知する場合に、スヌープポートは、そのエン
トリが無効であることを表わすスヌープ有効ビットとし
て知られる前記エントリ内の１ビットの値をリセットす
る。スヌープ有効ビットが無効であるとして印が付けら
れた場合には、そのエントリはローカルプロセサが次に
それをアクセスする場合にミス即ち不一致を登録する。
【００１５】ポートＡは、メモリアレイ内へデータをロ
ードするために使用される。ポートＢは、エントリが無
効化されたことを表わすためにスヌープ有効ビットの値
を変化させること以外は、読取りポートとしてのみ使用
される。好適実施例においては、アレイ内の各エントリ
に対してパリティチェック動作が与えられ、従ってスヌ
ープ有効ビットのリセット動作はそのエントリが次に読
取られる場合にパリティエラーを発生する。このことを
回避するために、米国特許出願第０７／６９３，６７０
号に記載されている如く、スヌープビットが無効化され
る場合にパリティビットも変化され、従ってパリティチ
ェック動作はスヌープ無効化の後に正確に機能する。
ードするために使用される。ポートＢは、エントリが無
効化されたことを表わすためにスヌープ有効ビットの値
を変化させること以外は、読取りポートとしてのみ使用
される。好適実施例においては、アレイ内の各エントリ
に対してパリティチェック動作が与えられ、従ってスヌ
ープ有効ビットのリセット動作はそのエントリが次に読
取られる場合にパリティエラーを発生する。このことを
回避するために、米国特許出願第０７／６９３，６７０
号に記載されている如く、スヌープビットが無効化され
る場合にパリティビットも変化され、従ってパリティチ
ェック動作はスヌープ無効化の後に正確に機能する。
【００１６】図１を参照すると、本発明に基づく二重ポ
ートキャッシュタグメモリの好適実施例のレイアウトが
示されている。好適実施例は、４Ｋ×１２二重ポートア
レイとして示してあるが、当業者により理解される如
く、その他の寸法のメモリアレイが以下に説明する如く
本発明の利点を享受することが可能である。アレイ１０
は１６個のアレイ領域１２−２７を有している。各領域
１２−１７は当該技術分野において公知の如く、二重ポ
ートＳＲＡＭメモリセルの規則的なマトリクス即ち行列
を有している。アレイ１０の周辺部にはデコード回路２
８，３０，３２が位置されている。
ートキャッシュタグメモリの好適実施例のレイアウトが
示されている。好適実施例は、４Ｋ×１２二重ポートア
レイとして示してあるが、当業者により理解される如
く、その他の寸法のメモリアレイが以下に説明する如く
本発明の利点を享受することが可能である。アレイ１０
は１６個のアレイ領域１２−２７を有している。各領域
１２−１７は当該技術分野において公知の如く、二重ポ
ートＳＲＡＭメモリセルの規則的なマトリクス即ち行列
を有している。アレイ１０の周辺部にはデコード回路２
８，３０，３２が位置されている。
【００１７】デコード回路２８はポートＡに対する行を
選択し、且つデコード回路３０はポートＢに対する行を
選択する。デコード回路２８，３０の各々は、それらの
それぞれのポートに対するアドレスビットの幾つかをデ
コードする。残りのアドレスビットは回路３２によりデ
コードされ且つ隣接するアレイ領域の間の領域に存在し
ている。例えば、デコード回路は、アレイ領域１２と１
３及び２２と２３の間に見出だされる。これは二重ポー
トメモリであるので、二つの完全な組のデコード回路が
本装置全体に亘って必要とされる。一方の組はポートＡ
を介して印加されるアドレスをデコードするために使用
され、一方他方のものはポートＢを介して印加されるア
ドレスをデコードするために使用される。アレイ１０内
のエントリのアドレス動作は、完全に独立的であり、且
つポートＡ及びポートＢの間で非同期的である。
選択し、且つデコード回路３０はポートＢに対する行を
選択する。デコード回路２８，３０の各々は、それらの
それぞれのポートに対するアドレスビットの幾つかをデ
コードする。残りのアドレスビットは回路３２によりデ
コードされ且つ隣接するアレイ領域の間の領域に存在し
ている。例えば、デコード回路は、アレイ領域１２と１
３及び２２と２３の間に見出だされる。これは二重ポー
トメモリであるので、二つの完全な組のデコード回路が
本装置全体に亘って必要とされる。一方の組はポートＡ
を介して印加されるアドレスをデコードするために使用
され、一方他方のものはポートＢを介して印加されるア
ドレスをデコードするために使用される。アレイ１０内
のエントリのアドレス動作は、完全に独立的であり、且
つポートＡ及びポートＢの間で非同期的である。
【００１８】図１に示した如く、ビット線はアレイを介
して上部から底部へ走行しており、且つセンスアンプ３
４において終端している。センスアンプ３４は二つの完
全な組のセンスアンプを有しており、一方の組はポート
Ａビット線に対するものであり且つ他方の組はポートＢ
ビット線に対するものである。該センスアンプも完全に
独立的であり且つ非同期的であり、従ってポートＡ及び
ポートＢは完全に独立的に読取り及び書込みを行なうこ
とが可能である。
して上部から底部へ走行しており、且つセンスアンプ３
４において終端している。センスアンプ３４は二つの完
全な組のセンスアンプを有しており、一方の組はポート
Ａビット線に対するものであり且つ他方の組はポートＢ
ビット線に対するものである。該センスアンプも完全に
独立的であり且つ非同期的であり、従ってポートＡ及び
ポートＢは完全に独立的に読取り及び書込みを行なうこ
とが可能である。
【００１９】デコード回路に対する一つの可能な構成
は、ポートＡ及びポートＢデコーダ２８，３０に対し５
ビットのデコード動作を与えることであり、その際にア
レイ１０を水平方向に横断して３２個の主要な行を画定
している。各主要な行は四つの局所的な行へ再分割され
ており、従って入力アドレスの７個の最大桁ビット（Ｍ
ＳＢ）はアレイ１０の行を選択するために使用される。
は、ポートＡ及びポートＢデコーダ２８，３０に対し５
ビットのデコード動作を与えることであり、その際にア
レイ１０を水平方向に横断して３２個の主要な行を画定
している。各主要な行は四つの局所的な行へ再分割され
ており、従って入力アドレスの７個の最大桁ビット（Ｍ
ＳＢ）はアレイ１０の行を選択するために使用される。
【００２０】アレイ１０は、各ブロックが二つのアレイ
領域を有する８個のブロックに分割して考えることが可
能である。例えば、一つのブロックはアレイ領域１２及
び２０により画定され、別のものはアレイ領域１３及び
２１により画定される。８個のブロックが存在している
ので、入力アドレスの次の３個の最大桁ビットは該ブロ
ックの一つを選択するために使用される。図２に関連し
て説明する如く、各ブロックは四つの列を有しており、
且つ該アドレスの二つの最小桁ビットはこれらの列のう
ちの一つを選択するために使用される。当業者により理
解される如く、種々のその他のデコード及びアドレス構
成を使用することが可能である。
領域を有する８個のブロックに分割して考えることが可
能である。例えば、一つのブロックはアレイ領域１２及
び２０により画定され、別のものはアレイ領域１３及び
２１により画定される。８個のブロックが存在している
ので、入力アドレスの次の３個の最大桁ビットは該ブロ
ックの一つを選択するために使用される。図２に関連し
て説明する如く、各ブロックは四つの列を有しており、
且つ該アドレスの二つの最小桁ビットはこれらの列のう
ちの一つを選択するために使用される。当業者により理
解される如く、種々のその他のデコード及びアドレス構
成を使用することが可能である。
【００２１】一つのブロックにおけるアレイ領域の各々
の間において、ビット線クロスオーバー（交差）領域３
６が設けられている。これらのクロスオーバー領域は、
ビット線上の寄生容量及び結合容量をバランスさせるた
めに使用され、その際に装置の最大動作速度を増加させ
ている。一般的には、信号線のクロスオーバーは浮遊容
量をバランスさせるために当該技術分野において公知で
ある。しかしながら、好適実施例では、以下に説明する
新規なクロスオーバー技術を使用している。
の間において、ビット線クロスオーバー（交差）領域３
６が設けられている。これらのクロスオーバー領域は、
ビット線上の寄生容量及び結合容量をバランスさせるた
めに使用され、その際に装置の最大動作速度を増加させ
ている。一般的には、信号線のクロスオーバーは浮遊容
量をバランスさせるために当該技術分野において公知で
ある。しかしながら、好適実施例では、以下に説明する
新規なクロスオーバー技術を使用している。
【００２２】図２を参照すると、単一のブロック３８の
ビット線に対する好適な位置レイアウトが示されてい
る。上述した如く、各ブロックは四つの列４０，４２，
４４，４６を有している。各列４０−４６は１２個のビ
ットを有している。これらの１２個のビットは、９個の
データビットと、１個のパリティビットと、１個の有効
ビットと、１個のスヌープ有効ビットとを包含してい
る。交互の列４０−４６は鏡像としてレイアウトされて
おり、従って隣接する列の有効及びスヌープ有効ビット
位置は物理的に互いに隣接して位置されている。このこ
とは、以下に説明する如く、チップをリセットするため
に必要とされる信号線のルーチング即ち経路付けを簡単
化させている。
ビット線に対する好適な位置レイアウトが示されてい
る。上述した如く、各ブロックは四つの列４０，４２，
４４，４６を有している。各列４０−４６は１２個のビ
ットを有している。これらの１２個のビットは、９個の
データビットと、１個のパリティビットと、１個の有効
ビットと、１個のスヌープ有効ビットとを包含してい
る。交互の列４０−４６は鏡像としてレイアウトされて
おり、従って隣接する列の有効及びスヌープ有効ビット
位置は物理的に互いに隣接して位置されている。このこ
とは、以下に説明する如く、チップをリセットするため
に必要とされる信号線のルーチング即ち経路付けを簡単
化させている。
【００２３】図３を参照すると、二つの隣接するビット
位置４７，４８に対するビット線のレイアウトが示され
ている。各ビット線は上半分領域４９と下半分領域５０
とを有している。各ビット位置に対する上半分領域４９
はアレイ領域１２−１９の一つに対応しており、下半分
領域５０はアレイ領域２０−２７の一つに対応してい
る。従って、アレイ全体は上半分４９と下半分５０に分
割されているものと考えることが可能である。ビット線
はクロスオーバー領域３６において示した如くにクロス
即ち交差している。
位置４７，４８に対するビット線のレイアウトが示され
ている。各ビット線は上半分領域４９と下半分領域５０
とを有している。各ビット位置に対する上半分領域４９
はアレイ領域１２−１９の一つに対応しており、下半分
領域５０はアレイ領域２０−２７の一つに対応してい
る。従って、アレイ全体は上半分４９と下半分５０に分
割されているものと考えることが可能である。ビット線
はクロスオーバー領域３６において示した如くにクロス
即ち交差している。
【００２４】ビット線位置４７，４８の各々は、図２に
示した一つのビット位置に対応している。例えば、ビッ
ト線位置４７は列４０のビット位置１に対応することが
可能であり、ビット線位置４８は列４０のビット位置２
に対応している。位置４７に対するビット線は容量性結
合をよりよくバランスさせ且つ以下に説明する如くある
その他の回路レイアウトを簡単化させるためにビット線
位置４８のものから反転されている。図３に示したビッ
ト線の交互の配置は、装置のアレイ１０全体に亘って複
製されている。
示した一つのビット位置に対応している。例えば、ビッ
ト線位置４７は列４０のビット位置１に対応することが
可能であり、ビット線位置４８は列４０のビット位置２
に対応している。位置４７に対するビット線は容量性結
合をよりよくバランスさせ且つ以下に説明する如くある
その他の回路レイアウトを簡単化させるためにビット線
位置４８のものから反転されている。図３に示したビッ
ト線の交互の配置は、装置のアレイ１０全体に亘って複
製されている。
【００２５】ビット線５２（図３）は位置４７に対する
ポートＡビット線であり、且つビット線５４は補元（反
転された）ポートＡビット線である。ビット線５６及び
５８は、それぞれ、ポートＢビット線及び補元ビット線
である。同様に、ビット線６０，６２，６４，６６は、
対応するポートＡ及びポートＡ補元ビット線、及びポー
トＢ及びポートＢ補元ビット線をそれぞれ表わしてい
る。
ポートＡビット線であり、且つビット線５４は補元（反
転された）ポートＡビット線である。ビット線５６及び
５８は、それぞれ、ポートＢビット線及び補元ビット線
である。同様に、ビット線６０，６２，６４，６６は、
対応するポートＡ及びポートＡ補元ビット線、及びポー
トＢ及びポートＢ補元ビット線をそれぞれ表わしてい
る。
【００２６】クロスオーバー領域３６において、ポート
Ａビット線５２，５４（それらはビット位置の外側にあ
る）が互いにクロスオーバーし且つアレイ５０の下半分
における中央の二つの線となる。ポートＢビット線５
６，５８（それらはアレイ４９の上半分において中間に
存在している）は、アレイ５０の下半分に対して示した
如く、外側へクロスしている。
Ａビット線５２，５４（それらはビット位置の外側にあ
る）が互いにクロスオーバーし且つアレイ５０の下半分
における中央の二つの線となる。ポートＢビット線５
６，５８（それらはアレイ４９の上半分において中間に
存在している）は、アレイ５０の下半分に対して示した
如く、外側へクロスしている。
【００２７】上述したビット線配置は、ビット線上の浮
遊容量をバランスさせて装置の速度を改善している。更
に、図示したクロスオーバー構成は、二つのポートに対
するビット線の間の結合容量をバランスさせている。こ
のことは、アレイの半分においてポートＢビット線の次
にポートＡビット線を配置させ、且つアレイの他の半分
において補元（反転した）ポートＢビット線の次にポー
トＡビット線を配置させることにより達成されている。
この他方のポートに対する真及び補元ビット線の物理的
な近接性は、そのポートがビット線上に有する場合のあ
る何らかの効果をバランスさせる。
遊容量をバランスさせて装置の速度を改善している。更
に、図示したクロスオーバー構成は、二つのポートに対
するビット線の間の結合容量をバランスさせている。こ
のことは、アレイの半分においてポートＢビット線の次
にポートＡビット線を配置させ、且つアレイの他の半分
において補元（反転した）ポートＢビット線の次にポー
トＡビット線を配置させることにより達成されている。
この他方のポートに対する真及び補元ビット線の物理的
な近接性は、そのポートがビット線上に有する場合のあ
る何らかの効果をバランスさせる。
【００２８】結合容量により発生される場合のある問題
の一例は、ポートＢに関して書込みが実施されている間
にポートＡに関して読取りが実施される場合に発生す
る。ポートＡでの読取り期間中、ビットライン上の信号
は比較的小さく、センスアンプによる増幅を必要とす
る。しかしながら、他方のポートにおける書込みプロセ
スは、電源から得ることの可能な完全な電圧スイング
（振れ）をほぼ使用する。このかなり大きな電圧は、隣
接するビット線上に電荷を誘起する場合がある。上述し
たクロスオーバーが使用されない場合には、ポートの読
取りにおけるエラーが発生する場合があり、且つビット
の正確な読取りを得るために必要とされる時間が拡大さ
れる。何れの場合も望ましいことではない。
の一例は、ポートＢに関して書込みが実施されている間
にポートＡに関して読取りが実施される場合に発生す
る。ポートＡでの読取り期間中、ビットライン上の信号
は比較的小さく、センスアンプによる増幅を必要とす
る。しかしながら、他方のポートにおける書込みプロセ
スは、電源から得ることの可能な完全な電圧スイング
（振れ）をほぼ使用する。このかなり大きな電圧は、隣
接するビット線上に電荷を誘起する場合がある。上述し
たクロスオーバーが使用されない場合には、ポートの読
取りにおけるエラーが発生する場合があり、且つビット
の正確な読取りを得るために必要とされる時間が拡大さ
れる。何れの場合も望ましいことではない。
【００２９】図４は図３に示したビット線とアレイのＳ
ＲＡＭメモリセルとの間の接続を示している。図４にお
いて、上半分４９に対し一つのセルが示されており且つ
下半分５０に対し一つのセルが示されている。領域３６
におけるクロスオーバーは図３に示したものと同一であ
る。
ＲＡＭメモリセルとの間の接続を示している。図４にお
いて、上半分４９に対し一つのセルが示されており且つ
下半分５０に対し一つのセルが示されている。領域３６
におけるクロスオーバーは図３に示したものと同一であ
る。
【００３０】ＳＲＡＭセル６８は交差結合されたＮチャ
ンネルラッチトランジスタ７０とＰチャンネル負荷トラ
ンジスタ７２とを有している。所望により、当該技術分
野において公知の如く、Ｐチャンネルトランジスタ７２
の代わりに抵抗性負荷装置を使用することが可能であ
る。アクセストランジスタ７４がビット線５２へ接続さ
れており、アクセストランジスタ７６は相補的（補元）
ビット線５４へ接続している。ポートＢアクセストラン
ジスタ７８，８０はポートＢビット線及び補元ビット線
５６，５８へそれぞれ接続している。
ンネルラッチトランジスタ７０とＰチャンネル負荷トラ
ンジスタ７２とを有している。所望により、当該技術分
野において公知の如く、Ｐチャンネルトランジスタ７２
の代わりに抵抗性負荷装置を使用することが可能であ
る。アクセストランジスタ７４がビット線５２へ接続さ
れており、アクセストランジスタ７６は相補的（補元）
ビット線５４へ接続している。ポートＢアクセストラン
ジスタ７８，８０はポートＢビット線及び補元ビット線
５６，５８へそれぞれ接続している。
【００３１】アレイ５０の下半分において、ＳＲＡＭセ
ル８２は交差結合したラッチトランジスタ８４及びＰチ
ャンネル負荷トランジスタ８６を有している。アクセス
トランジスタ８８，９０は、ポートＡに対するビット線
及び相補的ビット線５２，５４からＳＲＡＭセル８２を
アクセスするために使用される。ポートＢアクセストラ
ンジスタ９２，９４は、ポートＢビット線５６，５８へ
それぞれ接続されている。
ル８２は交差結合したラッチトランジスタ８４及びＰチ
ャンネル負荷トランジスタ８６を有している。アクセス
トランジスタ８８，９０は、ポートＡに対するビット線
及び相補的ビット線５２，５４からＳＲＡＭセル８２を
アクセスするために使用される。ポートＢアクセストラ
ンジスタ９２，９４は、ポートＢビット線５６，５８へ
それぞれ接続されている。
【００３２】アレイ４９の上半分において、ＳＲＡＭメ
モリセル６８は、当該技術分野において公知の如く、値
を格納するために使用される。ポートＡ及びポートＢビ
ット線は、セル６８の同一の値をアクセスする。従っ
て、論理１がポートＡを介してセル６８から読取られる
場合には、ポートＢも論理１を読取る。
モリセル６８は、当該技術分野において公知の如く、値
を格納するために使用される。ポートＡ及びポートＢビ
ット線は、セル６８の同一の値をアクセスする。従っ
て、論理１がポートＡを介してセル６８から読取られる
場合には、ポートＢも論理１を読取る。
【００３３】しかしながら、アレイ５０の下半分におい
ては状況が異なる。論理１がポートＡを介してＳＲＡＭ
セル８２から読取られる場合には、論理０がポートＢを
介してセル８２から読取られる。補元（反転）Ｂビット
線５８がアレイの下半分においてはＡビット線５２に隣
接しており、一方非補元（非反転）ポートＢビット線５
６はアレイの上半分及びポートＡビット線５２に隣接し
ているのでこのことが発生する。
ては状況が異なる。論理１がポートＡを介してＳＲＡＭ
セル８２から読取られる場合には、論理０がポートＢを
介してセル８２から読取られる。補元（反転）Ｂビット
線５８がアレイの下半分においてはＡビット線５２に隣
接しており、一方非補元（非反転）ポートＢビット線５
６はアレイの上半分及びポートＡビット線５２に隣接し
ているのでこのことが発生する。
【００３４】上述したクロスオーバーパターンは、浮遊
容量及び交差結合容量のバランスのために、装置の速度
を著しく増加させる。しかしながら、ポートＢデータは
ポートＡを介して読取られ且つ書込まれたものからアレ
イの下半分において反転される。この状態は、アクセス
された行がアレイ５０の下半分にある場合には、ポート
Ｂセンスアンプの出力を単に反転させることにより容易
に修正される。データがポートＢを介して書込まれる場
合には、それは書込み動作の前に反転される。好適実施
例においては、最大桁アドレスビットが、アドレス行が
アレイの上半分４９にあるか又は下半分５０にあるか否
かを決定する。次いで、この同一のビットが、選択され
た行がアレイの下半分にある場合には、ポートＢセンス
アンプの出力の反転を制御するために使用される。デー
タがポートＢを介してアレイの下半分へ書込まれる場合
（そのことは、例えば、スヌープ有効ビット又はパリテ
ィビットの値を変化させる場合に発生する）、該データ
は、最大桁ビットがアレイ下半分アドレスを表わす場合
に、それが書込まれる前に反転される。
容量及び交差結合容量のバランスのために、装置の速度
を著しく増加させる。しかしながら、ポートＢデータは
ポートＡを介して読取られ且つ書込まれたものからアレ
イの下半分において反転される。この状態は、アクセス
された行がアレイ５０の下半分にある場合には、ポート
Ｂセンスアンプの出力を単に反転させることにより容易
に修正される。データがポートＢを介して書込まれる場
合には、それは書込み動作の前に反転される。好適実施
例においては、最大桁アドレスビットが、アドレス行が
アレイの上半分４９にあるか又は下半分５０にあるか否
かを決定する。次いで、この同一のビットが、選択され
た行がアレイの下半分にある場合には、ポートＢセンス
アンプの出力の反転を制御するために使用される。デー
タがポートＢを介してアレイの下半分へ書込まれる場合
（そのことは、例えば、スヌープ有効ビット又はパリテ
ィビットの値を変化させる場合に発生する）、該データ
は、最大桁ビットがアレイ下半分アドレスを表わす場合
に、それが書込まれる前に反転される。
【００３５】データの反転は非常に簡単な論理操作であ
る。例えば、アレイの上半分に対し最大桁ビットが０で
あり下半分に対して１である場合には、ポートＢセンス
アンプからの出力は単にポートＢアドレスの最大桁ビッ
トと排他的ＯＲ処理される。このことは、最大桁ビット
が０である場合にはデータを不変のままとし且つ最大桁
ビットが１である場合に反転させる。当業者により理解
される如く、任意の均等な論理回路を使用することが可
能である。又、アレイ内に書込まれたデータを反転する
ために同一のゲートが使用される。
る。例えば、アレイの上半分に対し最大桁ビットが０で
あり下半分に対して１である場合には、ポートＢセンス
アンプからの出力は単にポートＢアドレスの最大桁ビッ
トと排他的ＯＲ処理される。このことは、最大桁ビット
が０である場合にはデータを不変のままとし且つ最大桁
ビットが１である場合に反転させる。当業者により理解
される如く、任意の均等な論理回路を使用することが可
能である。又、アレイ内に書込まれたデータを反転する
ために同一のゲートが使用される。
【００３６】上述したビット線クロスオーバーパターン
は、ビット線浮遊容量がバランスされるという点におい
て利点を有している。又、これら二つのポートの間の結
合容量は相殺される。その結果は、装置に対する顕著な
速度上の改善である。上述したクロスオーバーパターン
はポートＡビット線のポートＢビット線との交差を包含
しており、且つ当業者により理解される如く、その他の
クロスオーバーパターンを使用することも可能である。
例えば、ポートＢビット線はアレイの上半分において外
側に位置させることが可能である。図３及び４に示した
クロスオーバーパターンはバランスされていない浮遊容
量及び結合容量が最小であり高速の構成であることが判
明した。
は、ビット線浮遊容量がバランスされるという点におい
て利点を有している。又、これら二つのポートの間の結
合容量は相殺される。その結果は、装置に対する顕著な
速度上の改善である。上述したクロスオーバーパターン
はポートＡビット線のポートＢビット線との交差を包含
しており、且つ当業者により理解される如く、その他の
クロスオーバーパターンを使用することも可能である。
例えば、ポートＢビット線はアレイの上半分において外
側に位置させることが可能である。図３及び４に示した
クロスオーバーパターンはバランスされていない浮遊容
量及び結合容量が最小であり高速の構成であることが判
明した。
【００３７】好適実施例においては、キャッシュタグメ
モリを単一ステップでクリア即ち消去させることが可能
である。アレイの全てのセル内に論理０を書込む代わり
に、各エントリの有効及びスヌープ有効ビットのみがリ
セットされる。アレイ上の全てのビットがリセットされ
る場合に発生することのある電力サージはアレイの周辺
部におけるＣＭＯＳ回路のラッチアップを発生させる場
合があり、そのことは単に各エントリに対する二つのビ
ットをリセットすることにより回避される。
モリを単一ステップでクリア即ち消去させることが可能
である。アレイの全てのセル内に論理０を書込む代わり
に、各エントリの有効及びスヌープ有効ビットのみがリ
セットされる。アレイ上の全てのビットがリセットされ
る場合に発生することのある電力サージはアレイの周辺
部におけるＣＭＯＳ回路のラッチアップを発生させる場
合があり、そのことは単に各エントリに対する二つのビ
ットをリセットすることにより回避される。
【００３８】ビット線を介してデータを書込むことなし
にＳＲＡＭメモリセルをリセットする好適な技術を図５
に示してある。ラッチトランジスタ９６及び９８はＰチ
ャンネル負荷トランジスタ１００を使用した交差結合型
ラッチを形成している。アクセストランジスタ１０２
は、上述した如く、ポートＡ及びポートＢの両方に対す
るビット線及び補元ビット線へ接続しているが、以下に
説明する如く、セルのフラッシュクリアリセット動作に
関与するものではない。
にＳＲＡＭメモリセルをリセットする好適な技術を図５
に示してある。ラッチトランジスタ９６及び９８はＰチ
ャンネル負荷トランジスタ１００を使用した交差結合型
ラッチを形成している。アクセストランジスタ１０２
は、上述した如く、ポートＡ及びポートＢの両方に対す
るビット線及び補元ビット線へ接続しているが、以下に
説明する如く、セルのフラッシュクリアリセット動作に
関与するものではない。
【００３９】正電源電圧Ｖｃｃが図示した如く負荷Ｐチ
ャンネルトランジスタ１００へ接続している。トランジ
スタ９６が電源Ｖｓｓの反対側へ接続されており、それ
は、好適には、接地である。ラッチトランジスタ９８が
電源電圧ＲＥＳＥＴ（リセット）Ｖｓｓへ接続してい
る。
ャンネルトランジスタ１００へ接続している。トランジ
スタ９６が電源Ｖｓｓの反対側へ接続されており、それ
は、好適には、接地である。ラッチトランジスタ９８が
電源電圧ＲＥＳＥＴ（リセット）Ｖｓｓへ接続してい
る。
【００４０】セルの通常動作期間中、信号ＲＥＳＥＴ
（リセット）Ｖｓｓは接地される。このことは、ＳＲＡ
Ｍセルをして当該技術分野において公知の通常の態様で
動作させる。セルをリセットすることが所望される場合
には、信号ＲＥＳＥＴ Ｖｓｓは接地からＶｃｃへ向け
てランプ動作される。トランジスタ９８が既にオンであ
る場合には、ＲＥＳＥＴ Ｖｓｓを高状態へランプ動作
させることは、ノード１０４における電圧を高状態へ移
行させる。このことはトランジスタ９６をターンオンさ
せ、ノード１０６における電圧を低状態へ強制させる。
次いで、該セルは、トランジスタ９６をターンオンさせ
且つトランジスタ９８をターンオフさせた状態でラッチ
する。次いで、ＲＥＳＥＴ Ｖｓｓは接地へ復帰し、且
つ該セルはそれにラッチされたデータを維持する。トラ
ンジスタ９８が既にオンであった場合には、該セルは既
にリセット値を格納しており、且つＲＥＳＥＴ Ｖｓｓ
をランプ動作させることは何ら影響がない。
（リセット）Ｖｓｓは接地される。このことは、ＳＲＡ
Ｍセルをして当該技術分野において公知の通常の態様で
動作させる。セルをリセットすることが所望される場合
には、信号ＲＥＳＥＴ Ｖｓｓは接地からＶｃｃへ向け
てランプ動作される。トランジスタ９８が既にオンであ
る場合には、ＲＥＳＥＴ Ｖｓｓを高状態へランプ動作
させることは、ノード１０４における電圧を高状態へ移
行させる。このことはトランジスタ９６をターンオンさ
せ、ノード１０６における電圧を低状態へ強制させる。
次いで、該セルは、トランジスタ９６をターンオンさせ
且つトランジスタ９８をターンオフさせた状態でラッチ
する。次いで、ＲＥＳＥＴ Ｖｓｓは接地へ復帰し、且
つ該セルはそれにラッチされたデータを維持する。トラ
ンジスタ９８が既にオンであった場合には、該セルは既
にリセット値を格納しており、且つＲＥＳＥＴ Ｖｓｓ
をランプ動作させることは何ら影響がない。
【００４１】セルのリセット動作は、何れのビット線へ
も何れのデータを書込むことなしに達成されている。こ
のことは、アレイのビット位置をリセットするための簡
単な技術を提供している。この技術は、負荷としてＰチ
ャンネル装置を使用するＳＲＡＭセルと共に使用するの
に適している。抵抗性負荷を使用する場合には、当該技
術分野において公知のその他の技術を使用して選択した
セルをリセットさせることが可能である。クロスオーバ
ー技術に関する上述した説明から理解される如く、ＲＥ
ＳＥＴ Ｖｓｓ信号は、アレイの上半分におけるセルの
一方の側に付与され且つ下半分においては反対の側に付
与されねばならない。このことを達成するためにＶｓｓ
及びＲＥＳＥＴ Ｖｓｓ信号をクロスオーバーするため
の好適技術を図６に示してある。
も何れのデータを書込むことなしに達成されている。こ
のことは、アレイのビット位置をリセットするための簡
単な技術を提供している。この技術は、負荷としてＰチ
ャンネル装置を使用するＳＲＡＭセルと共に使用するの
に適している。抵抗性負荷を使用する場合には、当該技
術分野において公知のその他の技術を使用して選択した
セルをリセットさせることが可能である。クロスオーバ
ー技術に関する上述した説明から理解される如く、ＲＥ
ＳＥＴ Ｖｓｓ信号は、アレイの上半分におけるセルの
一方の側に付与され且つ下半分においては反対の側に付
与されねばならない。このことを達成するためにＶｓｓ
及びＲＥＳＥＴ Ｖｓｓ信号をクロスオーバーするため
の好適技術を図６に示してある。
【００４２】図６を参照すると、６個のビット位置１０
８−１１３が示されている。図２に示したレイアウト方
法と一貫性を持って、ビット１１０及び１１１は二つの
隣接する列に対するスヌープ有効ビットである。ビット
１０９及び１１２は対応する列に対する有効ビットであ
り、ビット１０８及び１１３はこの様な列に対するパリ
ティビットである。各列の残りのビットの全ては、パリ
ティビット１０８，１１３と同一にレイアウトされてお
り、図３に示した如く、交互の鏡像ビット位置が使用さ
れている。
８−１１３が示されている。図２に示したレイアウト方
法と一貫性を持って、ビット１１０及び１１１は二つの
隣接する列に対するスヌープ有効ビットである。ビット
１０９及び１１２は対応する列に対する有効ビットであ
り、ビット１０８及び１１３はこの様な列に対するパリ
ティビットである。各列の残りのビットの全ては、パリ
ティビット１０８，１１３と同一にレイアウトされてお
り、図３に示した如く、交互の鏡像ビット位置が使用さ
れている。
【００４３】米国特許出願第０６／６７７，３１３号に
詳細に記載した如く、好適実施例は、フラッシュクリア
動作期間中に装置をリセットさせるために有効ビット及
びスヌープ有効ビットの両方をリセットする。このこと
は、何時フラッシュクリア動作が実施されたかを論理回
路が検知することを可能とし且つパリティチェック動作
をディスエーブルさせることを可能とする。有効及びス
ヌープ有効ビットの両方が論理０へリセットされると、
パリティチェック動作はディスエーブルされる。
詳細に記載した如く、好適実施例は、フラッシュクリア
動作期間中に装置をリセットさせるために有効ビット及
びスヌープ有効ビットの両方をリセットする。このこと
は、何時フラッシュクリア動作が実施されたかを論理回
路が検知することを可能とし且つパリティチェック動作
をディスエーブルさせることを可能とする。有効及びス
ヌープ有効ビットの両方が論理０へリセットされると、
パリティチェック動作はディスエーブルされる。
【００４４】有効及びスヌープ有効ビットのみがフラッ
シュクリア期間中にリセットされ、従って信号ＲＥＳＥ
Ｔ Ｖｓｓは有効及びスヌープ有効ビットに対応するビ
ット位置に対してのみ必要とされるに過ぎない。このこ
とは、ビット位置１０９−１１２のみがＲＥＳＥＴ Ｖ
ｓｓ信号を使用してリセットされることが必要であるに
過ぎないことを意味している。信号線１１４は通常の
（接地）Ｖｓｓ線の位置決め状態を示している。有効及
びスヌープ有効ビット以外の全てのビットに対して、信
号Ｖｓｓ線１１４は各隣接する対のビット位置の間に位
置されている。
シュクリア期間中にリセットされ、従って信号ＲＥＳＥ
Ｔ Ｖｓｓは有効及びスヌープ有効ビットに対応するビ
ット位置に対してのみ必要とされるに過ぎない。このこ
とは、ビット位置１０９−１１２のみがＲＥＳＥＴ Ｖ
ｓｓ信号を使用してリセットされることが必要であるに
過ぎないことを意味している。信号線１１４は通常の
（接地）Ｖｓｓ線の位置決め状態を示している。有効及
びスヌープ有効ビット以外の全てのビットに対して、信
号Ｖｓｓ線１１４は各隣接する対のビット位置の間に位
置されている。
【００４５】Ｖｓｓ線１１６も永久的に接地へ接続され
ており且つ図６に示した如くクロスオーバーしている。
アレイ４９の上半分において、Ｖｓｓ線１１６はビット
位置１０９及び１１０の間及び位置１１１及び１１２の
間に位置されている。クロスオーバー領域３６におい
て、それらはクロスオーバーし且つアレイ５０の下半分
においてビット位置１１０と１１１との間のＶｓｓ線１
１８へ接続している。線１１６も図示した如く隣接する
Ｖｓｓ線１１４へ接続している。
ており且つ図６に示した如くクロスオーバーしている。
アレイ４９の上半分において、Ｖｓｓ線１１６はビット
位置１０９及び１１０の間及び位置１１１及び１１２の
間に位置されている。クロスオーバー領域３６におい
て、それらはクロスオーバーし且つアレイ５０の下半分
においてビット位置１１０と１１１との間のＶｓｓ線１
１８へ接続している。線１１６も図示した如く隣接する
Ｖｓｓ線１１４へ接続している。
【００４６】アレイ４９の上半分において、ＲＥＳＥＴ
Ｖｓｓ線１２０，１２２，１２４は図示した如くビッ
ト位置１０９−１１２の周りに配置されている。クロス
オーバー領域３６において、それらは図示した如くクロ
スオーバーしアレイ５０の下半分においてＲＥＳＥＴ
Ｖｓｓ線１２６，１２８へ接続している。ＲＥＳＥＴＶ
ｓｓ線１２０−１２８はポートＡに対する補元ビット線
の次に常時位置されている。このことは、ＲＥＳＥＴ
Ｖｓｓ線１２０−１２８の全てを接地からＶｃｃへラン
ピングさせることにより実施されるフラッシュクリア動
作をして、ポートＡセンスアンプにより読取られる如
く、セルの全てを同一の値へセットする。上述した如
く、ポートＢセンスアンプによりリセットされたセル内
に読取られる値はアレイの下半分のものに対しては反転
される。
Ｖｓｓ線１２０，１２２，１２４は図示した如くビッ
ト位置１０９−１１２の周りに配置されている。クロス
オーバー領域３６において、それらは図示した如くクロ
スオーバーしアレイ５０の下半分においてＲＥＳＥＴ
Ｖｓｓ線１２６，１２８へ接続している。ＲＥＳＥＴＶ
ｓｓ線１２０−１２８はポートＡに対する補元ビット線
の次に常時位置されている。このことは、ＲＥＳＥＴ
Ｖｓｓ線１２０−１２８の全てを接地からＶｃｃへラン
ピングさせることにより実施されるフラッシュクリア動
作をして、ポートＡセンスアンプにより読取られる如
く、セルの全てを同一の値へセットする。上述した如
く、ポートＢセンスアンプによりリセットされたセル内
に読取られる値はアレイの下半分のものに対しては反転
される。
【００４７】図２に示した如く、有効及びスヌープ有効
ビットを共に捜し出し且つ隣接する列の鏡像関係は、ア
レイをリセットするために使用するＲＥＳＥＴ Ｖｓｓ
線１２０−１２８の数を最小とすることを可能としてい
る。Ｖｓｓ及びＲＥＳＥＴＶｓｓ線に対するクロスオー
バーが、図６に示した如くに、レイアウトされると、エ
キストラな信号線に対して必要とされるエキストラな空
間の量は最小となる。ビット位置１０８と１０９との間
の一つのエキストラなライン幅、及びビット位置１１２
と１１３との間の一つのライン幅は必要とされるものの
全てである。このことは、フラッシュクリア動作により
リセットされるべきセルの全てに対して２組のＶｓｓ信
号線（Ｖｓｓ及びＲＥＳＥＴ Ｖｓｓ）を設けることか
ら発生する面積上のペナルティを最小のものとしてい
る。
ビットを共に捜し出し且つ隣接する列の鏡像関係は、ア
レイをリセットするために使用するＲＥＳＥＴ Ｖｓｓ
線１２０−１２８の数を最小とすることを可能としてい
る。Ｖｓｓ及びＲＥＳＥＴＶｓｓ線に対するクロスオー
バーが、図６に示した如くに、レイアウトされると、エ
キストラな信号線に対して必要とされるエキストラな空
間の量は最小となる。ビット位置１０８と１０９との間
の一つのエキストラなライン幅、及びビット位置１１２
と１１３との間の一つのライン幅は必要とされるものの
全てである。このことは、フラッシュクリア動作により
リセットされるべきセルの全てに対して２組のＶｓｓ信
号線（Ｖｓｓ及びＲＥＳＥＴ Ｖｓｓ）を設けることか
ら発生する面積上のペナルティを最小のものとしてい
る。
【００４８】図７を参照すると、２個のＳＲＡＭメモリ
セル１３０，１３２が示されている。メモリセル１３０
はアレイ４９の上半分にあり、且つメモリセル１３２は
アレイ５０の下半分にある。ポートＡビット線及び補元
ビット線１３４，１３６はクロスオーバー領域３６にお
いて上述した如くにクロスオーバーしている。ポートＢ
ビット線及び補元ビット線１３８，１４０も上述した如
くにクロスオーバー領域３６においてクロスオーバーし
ている。
セル１３０，１３２が示されている。メモリセル１３０
はアレイ４９の上半分にあり、且つメモリセル１３２は
アレイ５０の下半分にある。ポートＡビット線及び補元
ビット線１３４，１３６はクロスオーバー領域３６にお
いて上述した如くにクロスオーバーしている。ポートＢ
ビット線及び補元ビット線１３８，１４０も上述した如
くにクロスオーバー領域３６においてクロスオーバーし
ている。
【００４９】ＳＲＡＭセル１３０はＰチャンネル負荷ト
ランジスタ１４６と共にラッチとして交差結合されてい
るトランジスタ１４２，１４４を有している。アクセス
トランジスタ１４８はＳＲＡＭセル１３０をビット線１
３４−１４０へ接続している。ＳＲＡＭセル１３２はＰ
チャンネル負荷トランジスタ１５４と共にラッチトラン
ジスタ１５０，１５２を有している。アクセストランジ
スタ１５６はセル１３２をビット線１３４−１４０へ接
続している。
ランジスタ１４６と共にラッチとして交差結合されてい
るトランジスタ１４２，１４４を有している。アクセス
トランジスタ１４８はＳＲＡＭセル１３０をビット線１
３４−１４０へ接続している。ＳＲＡＭセル１３２はＰ
チャンネル負荷トランジスタ１５４と共にラッチトラン
ジスタ１５０，１５２を有している。アクセストランジ
スタ１５６はセル１３２をビット線１３４−１４０へ接
続している。
【００５０】上述した如く、ＲＥＳＥＴ Ｖｓｓ信号は
セルの補元ポートＡ側上のラッチトランジスタへ供給さ
れる。ＳＲＡＭセル１３０の場合、ＲＥＳＥＴ Ｖｓｓ
はトランジスタ１４４へ供給される。セル１３２の場
合、ＲＥＳＥＴ Ｖｓｓはトランジスタ１５０へ供給さ
れる。ＲＥＳＥＴ Ｖｓｓ線は図６に示した如くに共通
接続されている。ＲＥＳＥＴ Ｖｓｓを正電圧へランピ
ングさせ且つ接地へ復帰させることにより、低電圧がセ
ル１３０のノード１５８上に格納され、且つセル１３２
のノード１６０上に格納される。両方の場合において、
これは論理０としてビット線１３４（ポートＡ）上で読
取られる。アレイ４９の上半分においては、ポートＢ
は、更に、ビット線１３８上のフラッシュクリアの後に
セル１３０内の論理０を読取る。上述した如く、ビット
線１３２のクロスオーバーは、ポートＢをしてフラッシ
ュクリアの後にセル１３２内の論理１を読取らせる。こ
の値は、アレイ５０の下半分における如く、セル１３２
内のセンスアンプからさる場合に反転される。
セルの補元ポートＡ側上のラッチトランジスタへ供給さ
れる。ＳＲＡＭセル１３０の場合、ＲＥＳＥＴ Ｖｓｓ
はトランジスタ１４４へ供給される。セル１３２の場
合、ＲＥＳＥＴ Ｖｓｓはトランジスタ１５０へ供給さ
れる。ＲＥＳＥＴ Ｖｓｓ線は図６に示した如くに共通
接続されている。ＲＥＳＥＴ Ｖｓｓを正電圧へランピ
ングさせ且つ接地へ復帰させることにより、低電圧がセ
ル１３０のノード１５８上に格納され、且つセル１３２
のノード１６０上に格納される。両方の場合において、
これは論理０としてビット線１３４（ポートＡ）上で読
取られる。アレイ４９の上半分においては、ポートＢ
は、更に、ビット線１３８上のフラッシュクリアの後に
セル１３０内の論理０を読取る。上述した如く、ビット
線１３２のクロスオーバーは、ポートＢをしてフラッシ
ュクリアの後にセル１３２内の論理１を読取らせる。こ
の値は、アレイ５０の下半分における如く、セル１３２
内のセンスアンプからさる場合に反転される。
【００５１】上述したレイアウトはセルを論理「０」
（低）値へリセットする。幾つかの構成においては、セ
ルを論理「１」（高）値へリセットすることが望ましい
場合がある。この様な構成においては、ＲＥＳＥＴ Ｖ
ｓｓ線はセルの非補元側へ結合させるべきである。その
他は上述した如くに動作が進行する。
（低）値へリセットする。幾つかの構成においては、セ
ルを論理「１」（高）値へリセットすることが望ましい
場合がある。この様な構成においては、ＲＥＳＥＴ Ｖ
ｓｓ線はセルの非補元側へ結合させるべきである。その
他は上述した如くに動作が進行する。
【００５２】上述したクロスオーバー構成は、付加され
るべき複雑性が最小の状態で装置のフラッシュクリアリ
セットを提供している。フラッシュクリアは、ビット線
に対しクロスオーバー配置を有する装置の場合に適切に
動作し、従ってそれは浮遊容量及び結合容量を最小とし
た高速装置において使用することが可能である。上述し
たＲＥＳＥＴ Ｖｓｓクロスオーバー配置は、装置のレ
イアウトに対しほとんど付加的な空間を付加するもので
はない。
るべき複雑性が最小の状態で装置のフラッシュクリアリ
セットを提供している。フラッシュクリアは、ビット線
に対しクロスオーバー配置を有する装置の場合に適切に
動作し、従ってそれは浮遊容量及び結合容量を最小とし
た高速装置において使用することが可能である。上述し
たＲＥＳＥＴ Ｖｓｓクロスオーバー配置は、装置のレ
イアウトに対しほとんど付加的な空間を付加するもので
はない。
【００５３】当該技術分野において公知の如く、不良の
メモリセルと置換させるためにメモリアレイ内に冗長メ
モリセルを設けることが可能である。ほとんどの場合に
おいて不良のビットを包含する全ての行を置換させるた
めには十分な予備の行又は列を設けなければならない
が、冗長な行を余りにも多数設けることは望ましいこと
ではない。過剰な数の冗長行を設けると、不必要にチッ
プ寸法を増加させ、且つ全体的な歩留りを減少させるこ
ととなる場合がある。
メモリセルと置換させるためにメモリアレイ内に冗長メ
モリセルを設けることが可能である。ほとんどの場合に
おいて不良のビットを包含する全ての行を置換させるた
めには十分な予備の行又は列を設けなければならない
が、冗長な行を余りにも多数設けることは望ましいこと
ではない。過剰な数の冗長行を設けると、不必要にチッ
プ寸法を増加させ、且つ全体的な歩留りを減少させるこ
ととなる場合がある。
【００５４】上述した如く、４Ｋ×１２の装置の場合、
３個の冗長行を設けることが適当な数であることが判明
した。しかしながら、上述したクロスオーバー技術は、
アレイ５０の下半分におけるポートＢ出力が反転される
ものとしている。従って、アレイ４９の上半分及びアレ
イ５０の下半分における行は、同一の行として取扱うこ
とはできず、そのことは実際には本装置において６個の
冗長行を使用せねばならないことを示す傾向となってい
る。
３個の冗長行を設けることが適当な数であることが判明
した。しかしながら、上述したクロスオーバー技術は、
アレイ５０の下半分におけるポートＢ出力が反転される
ものとしている。従って、アレイ４９の上半分及びアレ
イ５０の下半分における行は、同一の行として取扱うこ
とはできず、そのことは実際には本装置において６個の
冗長行を使用せねばならないことを示す傾向となってい
る。
【００５５】図８を参照すると、チップレイアウト及び
構成が示されており、それは単一の位置において冗長即
ち予備の行を設けることを必要とするに過ぎない。図８
のレイアウトは、図１のレイアウトと同一であり、アレ
イの上半分において３個の予備の行１６２が付加されて
いる。当該技術において公知の如く、これら予備の行１
６２は、予備の行をイネーブルさせ且つそのアドレスを
画定するために吹き飛ばされるヒューズリンクを有する
デコーダブロックを使用してアドレスされる。これは二
重ポートメモリであるから、この様な二つのブロックが
必要とされる。回路ブロック１６４はポートＡに対する
予備の行デコーダブロックであり、且つ回路ブロック１
６６はポートＢに対する予備の行デコーダブロックであ
る。この様な予備の行デコーダブロック１６４，１６６
の仕様及び構成は当該技術分野において従来公知であ
る。
構成が示されており、それは単一の位置において冗長即
ち予備の行を設けることを必要とするに過ぎない。図８
のレイアウトは、図１のレイアウトと同一であり、アレ
イの上半分において３個の予備の行１６２が付加されて
いる。当該技術において公知の如く、これら予備の行１
６２は、予備の行をイネーブルさせ且つそのアドレスを
画定するために吹き飛ばされるヒューズリンクを有する
デコーダブロックを使用してアドレスされる。これは二
重ポートメモリであるから、この様な二つのブロックが
必要とされる。回路ブロック１６４はポートＡに対する
予備の行デコーダブロックであり、且つ回路ブロック１
６６はポートＢに対する予備の行デコーダブロックであ
る。この様な予備の行デコーダブロック１６４，１６６
の仕様及び構成は当該技術分野において従来公知であ
る。
【００５６】予備の行１６２は、アレイ４９の上半分又
はアレイ５０の下半分の何れかにおいて発生するアドレ
スに対してマッピングさせることが可能である。アレイ
５０の下半分からのアドレスがアレイの上半分に存在す
る予備の行１６２内へ再度マッピングされねばならない
場合には、潜在的な問題が発生する。上述した如く、ポ
ートＢセンスアンプ３４から読取られたデータはアレイ
５０の下半分において見出だされるアドレスに対して反
転されている。しかしながら、この様なアドレスが予備
の行１６２の一つに再度マッピングされている場合に
は、この様な反転は実際には読取られた又は書込まれた
値を不正確なものとさせる。即ち、予備の行１６２はア
レイ４９の上半分に存在しているので、セル内の真の値
は反転された値ではなくポートＢにより読取られ且つ書
込まれる。
はアレイ５０の下半分の何れかにおいて発生するアドレ
スに対してマッピングさせることが可能である。アレイ
５０の下半分からのアドレスがアレイの上半分に存在す
る予備の行１６２内へ再度マッピングされねばならない
場合には、潜在的な問題が発生する。上述した如く、ポ
ートＢセンスアンプ３４から読取られたデータはアレイ
５０の下半分において見出だされるアドレスに対して反
転されている。しかしながら、この様なアドレスが予備
の行１６２の一つに再度マッピングされている場合に
は、この様な反転は実際には読取られた又は書込まれた
値を不正確なものとさせる。即ち、予備の行１６２はア
レイ４９の上半分に存在しているので、セル内の真の値
は反転された値ではなくポートＢにより読取られ且つ書
込まれる。
【００５７】この問題を解消するために、ポートＢに対
して付加的な予備の行デコーダ回路１６８が設けられて
いる。一般的には、このブロックはデコーダブロック１
６６の正確な複製物である。それは、予備の行が使用さ
れる場合を表わす信号を発生する。実際の行アドレスが
アレイの下半分に対するアドレスであるのと同時に予備
の行が使用される場合には、読取られるか又は書込まれ
るデータは再度反転される。このことは、そのセルに対
する実際の値を読取らせるか又は書込ませる。なぜなら
ば、ポートＢデータは下半分のアドレスに対する読取り
又は書込み動作期間中に既に一度反転されているからで
ある。
して付加的な予備の行デコーダ回路１６８が設けられて
いる。一般的には、このブロックはデコーダブロック１
６６の正確な複製物である。それは、予備の行が使用さ
れる場合を表わす信号を発生する。実際の行アドレスが
アレイの下半分に対するアドレスであるのと同時に予備
の行が使用される場合には、読取られるか又は書込まれ
るデータは再度反転される。このことは、そのセルに対
する実際の値を読取らせるか又は書込ませる。なぜなら
ば、ポートＢデータは下半分のアドレスに対する読取り
又は書込み動作期間中に既に一度反転されているからで
ある。
【００５８】図９は予備の行１６２の一つに対して再度
マッピングされているアレイの下半分のアドレスに対し
てポートＢデータを再度反転させるための好適な制御回
路を示している。上述した如く、好適には３個の予備の
行が使用される。従って、デコーダ回路１６８は３個の
予備の行デコーダ１７０を有している。当該技術分野に
おいて公知の如く、ヒューズリンクは予備の行デコーダ
１７０の各々において吹き飛ばされて、各々を置換され
るべき行アドレスに対してプログラムする。予備の行デ
コーダブロック１６８は、予備の行デコーダ１７０の各
々が出力線１７２上にイネーブル信号を発生するという
点において、デコーダブロック１６６及びデコーダブロ
ック１６４と同一である。回路ブロック１６４及び１６
６の場合、これらの線１７２上の行イネーブル出力信号
は、ポートＡ又はポートＢの何れかに対して印加される
アドレスの最大桁５ビットによりアドレスされる場合
に、適宜の予備の行１６２をイネーブルさせるために使
用される。デコーダブロック１６８は同一の態様で動作
し、予備の行デコーダ１７０からの出力１７２の全てを
受取るＮＯＲゲート１７４が付加されている。デコーダ
ブロック１６８からのイネーブル線１７２はそうでない
場合には使用されることはない。
マッピングされているアレイの下半分のアドレスに対し
てポートＢデータを再度反転させるための好適な制御回
路を示している。上述した如く、好適には３個の予備の
行が使用される。従って、デコーダ回路１６８は３個の
予備の行デコーダ１７０を有している。当該技術分野に
おいて公知の如く、ヒューズリンクは予備の行デコーダ
１７０の各々において吹き飛ばされて、各々を置換され
るべき行アドレスに対してプログラムする。予備の行デ
コーダブロック１６８は、予備の行デコーダ１７０の各
々が出力線１７２上にイネーブル信号を発生するという
点において、デコーダブロック１６６及びデコーダブロ
ック１６４と同一である。回路ブロック１６４及び１６
６の場合、これらの線１７２上の行イネーブル出力信号
は、ポートＡ又はポートＢの何れかに対して印加される
アドレスの最大桁５ビットによりアドレスされる場合
に、適宜の予備の行１６２をイネーブルさせるために使
用される。デコーダブロック１６８は同一の態様で動作
し、予備の行デコーダ１７０からの出力１７２の全てを
受取るＮＯＲゲート１７４が付加されている。デコーダ
ブロック１６８からのイネーブル線１７２はそうでない
場合には使用されることはない。
【００５９】出力線１７２上の論理低出力は、特定の予
備の行がイネーブルされていないことを表わす。出力線
１７２上の高値は、その予備の行がイネーブルされ即ち
動作可能状態とされたことを表わす。従って、予備の行
のうちの何れもがイネーブルされていない場合には、Ｎ
ＯＲゲート１７４の出力は論理１である。予備の行デコ
ーダ１７０のうちの何れか一つが入力アドレスにより選
択されている場合には、対応する行イネーブル出力１７
２が高であり、ＮＯＲゲート１７４からの出力を低へ強
制させる。従って、ＮＯＲゲート１７４は、予備の行１
６２のうちの一つが現在アドレスされていることを表わ
す信号を供給する。
備の行がイネーブルされていないことを表わす。出力線
１７２上の高値は、その予備の行がイネーブルされ即ち
動作可能状態とされたことを表わす。従って、予備の行
のうちの何れもがイネーブルされていない場合には、Ｎ
ＯＲゲート１７４の出力は論理１である。予備の行デコ
ーダ１７０のうちの何れか一つが入力アドレスにより選
択されている場合には、対応する行イネーブル出力１７
２が高であり、ＮＯＲゲート１７４からの出力を低へ強
制させる。従って、ＮＯＲゲート１７４は、予備の行１
６２のうちの一つが現在アドレスされていることを表わ
す信号を供給する。
【００６０】ＮＯＲゲート１７２の出力は論理ブロック
１７６へ供給される。最大桁アドレスビットも論理ブロ
ック１７６へ供給される。上述した如く、最大桁アドレ
スビットは、そのアドレス行がアレイの上半分にあるか
又は下半分にあるかを表わす。最大桁アドレスビット上
の１が、アレイ５０の下半分が選択されたことを表わす
ものと仮定すると、この様な線上の１は、ＮＯＲゲート
１７４からの０出力と結合して、アレイの下半分におけ
る一つの行を置換させるために予備の行が使用されてい
ることを表わす。この場合には、センスアンプ３４に対
して出力が発生され、センスアンプ３４により検知され
た値は反転させることが必要であることを表わす。この
エキストラな反転は、実際にアドレスされた行がアレイ
の上半分にあり、一方ポートＢに対するセンスアンプは
検知した値をアレイの下半分から来たものとして取扱う
という事実を補正するものである。
１７６へ供給される。最大桁アドレスビットも論理ブロ
ック１７６へ供給される。上述した如く、最大桁アドレ
スビットは、そのアドレス行がアレイの上半分にあるか
又は下半分にあるかを表わす。最大桁アドレスビット上
の１が、アレイ５０の下半分が選択されたことを表わす
ものと仮定すると、この様な線上の１は、ＮＯＲゲート
１７４からの０出力と結合して、アレイの下半分におけ
る一つの行を置換させるために予備の行が使用されてい
ることを表わす。この場合には、センスアンプ３４に対
して出力が発生され、センスアンプ３４により検知され
た値は反転させることが必要であることを表わす。この
エキストラな反転は、実際にアドレスされた行がアレイ
の上半分にあり、一方ポートＢに対するセンスアンプは
検知した値をアレイの下半分から来たものとして取扱う
という事実を補正するものである。
【００６１】予備の行がイネーブルされておらず、又最
大桁アドレスビットが、置換された行がアレイの上半分
にあることを表わしている場合には、センスアンプの値
に対して何ら変更はなされない。データの書込みはデー
タの読取りと同一に取扱われ、従ってアレイ５０の下半
分からのアドレスを再度マッピングするために使用され
る予備の行内へ書込まれる場合にデータが反転される。
この様な場合においては、論理ブロック１７６からの信
号は書込みバッファへ供給され、それはセル内へ書込む
前にデータを反転させる。
大桁アドレスビットが、置換された行がアレイの上半分
にあることを表わしている場合には、センスアンプの値
に対して何ら変更はなされない。データの書込みはデー
タの読取りと同一に取扱われ、従ってアレイ５０の下半
分からのアドレスを再度マッピングするために使用され
る予備の行内へ書込まれる場合にデータが反転される。
この様な場合においては、論理ブロック１７６からの信
号は書込みバッファへ供給され、それはセル内へ書込む
前にデータを反転させる。
【００６２】エキストラなポートＢ予備行デコーダブロ
ック１６８を実現するために必要な回路は、アレイ５０
の下半分に対し別の予備の行を設けるために必要とされ
るものよりも少ないものである。下半分のアドレスに対
するデータの再反転は直接的な態様で取扱われ、従って
予備の行１６２は、アレイ内の任意の位置からのアドレ
スを再度マッピングするために使用することが可能であ
る。このことは、アレイの上半分と下半分に対して別々
に冗長な行を設けることと比較して全体的に空間の節約
を提供している。
ック１６８を実現するために必要な回路は、アレイ５０
の下半分に対し別の予備の行を設けるために必要とされ
るものよりも少ないものである。下半分のアドレスに対
するデータの再反転は直接的な態様で取扱われ、従って
予備の行１６２は、アレイ内の任意の位置からのアドレ
スを再度マッピングするために使用することが可能であ
る。このことは、アレイの上半分と下半分に対して別々
に冗長な行を設けることと比較して全体的に空間の節約
を提供している。
【００６３】上述した装置は、バランスされていないビ
ット線容量を最小とすることにより改善された高速動作
を提供している。ビット線のバランス処置は、ポートＡ
及びポートＢビット線を互いにクロスオーバーさせ且つ
ポートＡに対する真及び補元ビット線を互いにクロスオ
ーバーさせることにより行なわれている。更に、隣接す
るビット線は鏡像関係にあり、そのことは、バランスさ
れていない浮遊容量を更に減少させている。ポートＡ及
びポートＢビット線がアレイの半分において隣接するよ
うに線を交差させ、ポートＡビット線を他の半分におけ
る補元ポートＢビット線と隣接させることは、二つのポ
ートの間の結合容量をバランスさせている。このこと
は、より高速動作を与え且つクロストークにより発生さ
れるデータエラーの可能性を減少させている。一般的
に、ビット線をツイストさせることは単一ポートメモリ
アレイの場合に容量をバランスさせるために行なわれる
ことが知られている。しかしながら、２ポートアレイの
場合に使用されるより複雑なクロスオーバー技術は、こ
の様な公知の原理の簡単な適用と比較して付加的な速度
を与えている。
ット線容量を最小とすることにより改善された高速動作
を提供している。ビット線のバランス処置は、ポートＡ
及びポートＢビット線を互いにクロスオーバーさせ且つ
ポートＡに対する真及び補元ビット線を互いにクロスオ
ーバーさせることにより行なわれている。更に、隣接す
るビット線は鏡像関係にあり、そのことは、バランスさ
れていない浮遊容量を更に減少させている。ポートＡ及
びポートＢビット線がアレイの半分において隣接するよ
うに線を交差させ、ポートＡビット線を他の半分におけ
る補元ポートＢビット線と隣接させることは、二つのポ
ートの間の結合容量をバランスさせている。このこと
は、より高速動作を与え且つクロストークにより発生さ
れるデータエラーの可能性を減少させている。一般的
に、ビット線をツイストさせることは単一ポートメモリ
アレイの場合に容量をバランスさせるために行なわれる
ことが知られている。しかしながら、２ポートアレイの
場合に使用されるより複雑なクロスオーバー技術は、こ
の様な公知の原理の簡単な適用と比較して付加的な速度
を与えている。
【００６４】上述したより複雑なクロスオーバー技術
は、改善された装置の動作速度を提供しているが、ポー
トの一つからデータを読取ることを多少複雑なものとし
ている。簡単な態様でデータ反転を補正する技術及び回
路についても説明した。これらの技術は、装置全体の複
雑性を著しく増加させるものではない。更に、上述した
ビット線レイアウトは、ポートＢに対するデータ反転を
補正するための比較的簡単な技術を提供している。従っ
て、全体的なチップの複雑性は著しく増加されるもので
はなく、一方装置の速度は著しく改善される。
は、改善された装置の動作速度を提供しているが、ポー
トの一つからデータを読取ることを多少複雑なものとし
ている。簡単な態様でデータ反転を補正する技術及び回
路についても説明した。これらの技術は、装置全体の複
雑性を著しく増加させるものではない。更に、上述した
ビット線レイアウトは、ポートＢに対するデータ反転を
補正するための比較的簡単な技術を提供している。従っ
て、全体的なチップの複雑性は著しく増加されるもので
はなく、一方装置の速度は著しく改善される。
【００６５】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
【図１】 本発明に基づく二重ポートメモリ集積回路装
置を示した概略平面図。
置を示した概略平面図。
【図２】 図１のメモリに対する好適なビット位置レイ
アウトを示した概略図。
アウトを示した概略図。
【図３】 図１の回路と共に使用する好適なビット線ク
ロスオーバー構成を示した概略図。
ロスオーバー構成を示した概略図。
【図４】 図３の構成に従ってクロスさせたビット線を
有する二つのＳＲＡＭメモリセルを示した概略図。
有する二つのＳＲＡＭメモリセルを示した概略図。
【図５】 ビット線上の値を書込むことなしにリセット
させることの可能な単一のＳＲＡＭメモリセルを示した
概略図。
させることの可能な単一のＳＲＡＭメモリセルを示した
概略図。
【図６】 メモリアレイ内の複数個の列をフラッシュク
リアさせるために使用されるＶｓｓ電源線を包含する幾
つかの列のセルに対するビット線レイアウトを示した概
略図。
リアさせるために使用されるＶｓｓ電源線を包含する幾
つかの列のセルに対するビット線レイアウトを示した概
略図。
【図７】 セルをリセットするために使用される電源Ｖ
ｓｓ接続の位置を示した二つのＳＲＡＭメモリセルを示
した概略図。
ｓｓ接続の位置を示した二つのＳＲＡＭメモリセルを示
した概略図。
【図８】 冗長性の目的のためにメモリの予備の行を有
する二重ポートメモリ集積回路装置を示した概略平面
図。
する二重ポートメモリ集積回路装置を示した概略平面
図。
【図９】 冗長なメモリ行の使用に関連してセンスアン
プの動作を制御するために使用される論理及び制御回路
を示した概略ブロック図。
プの動作を制御するために使用される論理及び制御回路
を示した概略ブロック図。
１０ アレイ １２−２７ アレイ領域 ２８，３０，３２ デコード回路 ３４ センスアンプ ３６ ビット線クロスオーバー領域 Ａ，Ｂ ポート
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 6628−5Ｌ Ｇ１１Ｃ 11/34 ３７１ Ｄ
Claims (14)
- 【請求項１】 二重ポートメモリ装置において、行及び
列の形態に組織化したメモリセルからなるアレイが設け
られており、前記アレイは第一組の行と第二組の行とを
有しており、各行はアドレスを有しており、第一ポート
に対する複数個のビット線と第二ポートに対する複数個
のビット線とが設けられており、前記ビット線の全ては
アレイの列に対して平行に設けられており、前記第一ポ
ート及び第二ポート用のビット線は前記第一及び第二組
の行の間のクロスオーバー領域において互いに交差して
おり、前記第二組の行に対応するアドレスを持った行か
ら前記第二ポートを介して読取ったデータを反転する第
一手段が設けられており、メモリセルからなる少なくと
も一つの予備の行が設けられており、前記予備の行は前
記第一組の行に属しており、非機能的ビットを有する前
記アレイの行をディスエーブルさせ且つこの様にディス
エーブルした行に対応するアドレスによりイネーブルさ
れるべき前記予備の行をマッピングする手段が設けられ
ており、前記第二組の行においてディスエーブルされた
行に対応するアドレスに対してマッピングした予備の行
から読取ったデータを反転する第二手段が設けられてお
り、この様な予備の行から読取ったデータは前記第一手
段によって一度及び前記第二手段によって一度ずつ二度
反転されることを特徴とするメモリ装置。 - 【請求項２】 請求項１において、前記少なくとも一つ
の予備の行がメモリセルからなる三つの予備の行を有す
ることを特徴とするメモリ装置。 - 【請求項３】 請求項１において、前記ディスエーブル
手段が、前記アレイの各行に対して前記行を永久的にデ
ィスエーブルさせるべくセットすることの可能なヒュー
ズリンクと、各予備の行に対して各ポートに対応するプ
ログラム可能デコーダとを有しており、前記プログラム
可能デコーダが、対応するポートがディスエーブルされ
た行をイネーブルすべく意図されたアドレスを提供する
場合に前記予備の行をイネーブルさせるべくプログラム
することが可能であることを特徴とするメモリ装置。 - 【請求項４】 請求項３において、前記第二手段が、前
記予備の行デコーダと同一にプログラムされ前記予備の
行がイネーブルされる場合にイネーブル信号を発生する
各予備の行に対する第二ポート用の第二プログラム可能
デコーダと、前記第二プログラム可能デコーダへ接続さ
れると共に第二ポートアドレスに対する最大桁ビットへ
接続されており対応するディスエーブルされた行が第二
組の行内にある場合に前記予備の行から読取られたデー
タの反転を発生させる反転信号を発生する論理回路とを
有することを特徴とするメモリ装置。 - 【請求項５】 請求項１において、更に、前記第二組の
行に対応するアドレスを持った行に対して前記第二ポー
トを介して書込まれたデータを反転する第三手段が設け
られていることを特徴とするメモリ装置。 - 【請求項６】 請求項５において、更に、前記第二ポー
トを介して前記第二組の行内のセルへ書込まれたデータ
を反転する第四手段が設けられていることを特徴とする
メモリ装置。 - 【請求項７】 請求項５において、前記第二手段は、更
に、前記第二組の行内のディスエーブルされた行に対応
するアドレスに対してマッピングされた予備の行へ書込
まれたデータを反転させ、その際にこの様な予備の行へ
書込まれたデータが前記第三手段により一度及び前記第
四手段により一度ずつ二度反転されることを特徴とする
メモリ装置。 - 【請求項８】 請求項７において、前記第四手段が、前
記予備の行デコーダと同一にプログラムされ前記予備の
行がイネーブルされる場合にイネーブル信号を発生する
各予備の行に対する第二ポートに対しての第二プログラ
ム可能デコーダと、前記第二プログラム可能デコーダへ
接続されると共に第二ポートアドレス用の最大桁ビット
へ接続され対応するディスエーブルされた行が前記第二
組の行内にある場合に前記予備の行に対して書込まれた
データの反転を発生させる反転信号を発生する論理回路
とを有することを特徴とするメモリ装置。 - 【請求項９】 二重ポートメモリアレイへ及びそれから
データを伝送する方法において、第一ポートから前記ア
レイ内の第一組及び第二組の行内に書込んだデータに対
して前記アレイ内に非補元データを書込み、第二ポート
から前記第一組の行内に書込んだデータに対して前記ア
レイ内に非補元データを書込み、前記第二ポートから前
記第二組の行内に書込んだデータに対して前記アレイ内
へ書込む前に前記データの補元をとり、前記第二組の行
内の一つの行に対して置換されるべき予備の行内へ書込
んだデータに対して前記アレイ内へ書込む前に前記デー
タの補元取りを二度行なう、上記各ステップを有するこ
とを特徴とする方法。 - 【請求項１０】 請求項９において、更に、前記第一組
の行内の一つの行に対し置換された予備の行内に書込ん
だデータに対し前記アレイ内に非補元データを書込むス
テップを有することを特徴とする方法。 - 【請求項１１】 請求項９において、更に、単一ビット
位置が異なるアドレスを有する第一及び第二組の行を画
定し、前記第二ポートからデータを書込む場合に前記第
二ポートアドレスの単一ビット位置に対する値を検知す
ることにより前記データを反転させるか否かを決定す
る、上記各ステップを有することを特徴とする方法。 - 【請求項１２】 請求項１１において、前記単一ビット
位置がアドレスの最大桁ビットであることを特徴とする
方法。 - 【請求項１３】 請求項９において、更に、前記第一ポ
ートから読取ったデータに対してこの様なデータを非補
元データとして読取り、前記第二ポートにより前記第一
組の行から読取ったデータに対してこの様なデータを非
補元データとして読取り、前記第二ポートにより前記第
二組の行から読取ったデータに対してこの様なデータを
補元データとして読取り、前記第二組の行内の一つの行
に対して置換した予備の行から読取ったデータに対して
前記アレイからそれを読取った後に前記データを二度補
元処理する、上記各ステップを有することを特徴とする
方法。 - 【請求項１４】 請求項１３において、更に、前記第一
組の行内の一つの行に対して置換した予備の行内から読
取ったデータに対して前記データを非補元データとして
読取るステップを有することを特徴とする方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/731,487 US5297094A (en) | 1991-07-17 | 1991-07-17 | Integrated circuit memory device with redundant rows |
| US731487 | 1991-07-17 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05210999A true JPH05210999A (ja) | 1993-08-20 |
Family
ID=24939710
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4190414A Pending JPH05210999A (ja) | 1991-07-17 | 1992-07-17 | 冗長行を有する集積回路メモリ装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5297094A (ja) |
| EP (1) | EP0523996B1 (ja) |
| JP (1) | JPH05210999A (ja) |
| DE (1) | DE69224566T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011181131A (ja) * | 2010-02-26 | 2011-09-15 | Toshiba Corp | 半導体記憶装置 |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3181001B2 (ja) * | 1993-06-01 | 2001-07-03 | インターナショナル・ビジネス・マシーンズ・コーポレ−ション | キャッシュ・メモリ・システム並びにキャッシュ・メモリ・アクセス方法及びシステム |
| US5815512A (en) * | 1994-05-26 | 1998-09-29 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory testing device |
| JP2850953B2 (ja) * | 1996-07-30 | 1999-01-27 | 日本電気株式会社 | 半導体装置 |
| US6034879A (en) * | 1998-02-19 | 2000-03-07 | University Of Pittsburgh | Twisted line techniques for multi-gigabit dynamic random access memories |
| US6072735A (en) * | 1998-06-22 | 2000-06-06 | Lucent Technologies, Inc. | Built-in redundancy architecture for computer memories |
| US20030191885A1 (en) * | 2002-04-09 | 2003-10-09 | Chandra Thimmanagari | On-chip cache redundancy technique |
| US6990011B2 (en) * | 2003-05-09 | 2006-01-24 | Stmicroelectronics, Inc. | Memory circuit and method for corrupting stored data |
| US7224600B2 (en) * | 2004-01-08 | 2007-05-29 | Stmicroelectronics, Inc. | Tamper memory cell |
| US7962880B2 (en) * | 2008-02-22 | 2011-06-14 | International Business Machines Corporation | Wire structures minimizing coupling effects between wires in a bus |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3942164A (en) * | 1975-01-30 | 1976-03-02 | Semi, Inc. | Sense line coupling reduction system |
| JPS59121699A (ja) * | 1982-12-28 | 1984-07-13 | Toshiba Corp | 冗長性回路変更装置 |
| US4870619A (en) * | 1986-10-14 | 1989-09-26 | Monolithic Systems Corp. | Memory chip array with inverting and non-inverting address drivers |
| JPH02302986A (ja) * | 1989-05-16 | 1990-12-14 | Mitsubishi Electric Corp | ダイナミック型半導体記憶装置 |
| KR930001737B1 (ko) * | 1989-12-29 | 1993-03-12 | 삼성전자 주식회사 | 반도체 메모리 어레이의 워드라인 배열방법 |
| US5339322A (en) * | 1991-03-29 | 1994-08-16 | Sgs-Thomson Microelectronics, Inc. | Cache tag parity detect circuit |
-
1991
- 1991-07-17 US US07/731,487 patent/US5297094A/en not_active Expired - Lifetime
-
1992
- 1992-07-16 EP EP92306527A patent/EP0523996B1/en not_active Expired - Lifetime
- 1992-07-16 DE DE69224566T patent/DE69224566T2/de not_active Expired - Fee Related
- 1992-07-17 JP JP4190414A patent/JPH05210999A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011181131A (ja) * | 2010-02-26 | 2011-09-15 | Toshiba Corp | 半導体記憶装置 |
| US8514640B2 (en) | 2010-02-26 | 2013-08-20 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| US5297094A (en) | 1994-03-22 |
| DE69224566T2 (de) | 1998-07-23 |
| EP0523996B1 (en) | 1998-03-04 |
| DE69224566D1 (de) | 1998-04-09 |
| EP0523996A1 (en) | 1993-01-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5287322A (en) | Integrated circuit dual-port memory device having reduced capacitance | |
| US5311477A (en) | Integrated circuit memory device having flash clear | |
| US6525985B2 (en) | Semiconductor memory device | |
| KR940005684B1 (ko) | 캐시(cash)내장 반도체 장치 및 그 동작방법 | |
| KR100443029B1 (ko) | 반도체기억장치,반도체장치,데이타처리장치및컴퓨터시스템 | |
| US6781857B1 (en) | Content addressable memory (CAM) devices that utilize multi-port CAM cells and control logic to support multiple overlapping search cycles that are asynchronously timed relative to each other | |
| US5253203A (en) | Subarray architecture with partial address translation | |
| US5267210A (en) | SRAM with flash clear for selectable I/OS | |
| JP4492218B2 (ja) | 半導体記憶装置 | |
| JPH05347092A (ja) | Ｄｒａｍ、ｓｒａｍ組み合わせアレイ | |
| KR20010091109A (ko) | 어소시어티브 캐시 메모리 | |
| US6310805B1 (en) | Architecture for a dual-bank page mode memory with redundancy | |
| US5297094A (en) | Integrated circuit memory device with redundant rows | |
| JPH06187240A (ja) | データ処理システムに用いられるメモリ装置およびその動作方法 | |
| US20020188797A1 (en) | Unified SRAM cache system for an embedded DRAM system having a micro-cell architecture | |
| US6584022B2 (en) | Semiconductor memory device with simultaneous data line selection and shift redundancy selection | |
| JP3790641B2 (ja) | 列インタリーブド・アレイのためのマルチポート・スタティック・ランダム・アクセス・メモリ | |
| JP3009667B2 (ja) | ビットライン相互配置型ｒｏｍ | |
| US6898100B2 (en) | Semiconductor memory device used for cache memory | |
| JPH07122076A (ja) | キャッシュメモリ | |
| JP2754492B2 (ja) | 選択的にクリア可能なメモリセルを備えたメモリ | |
| JPH03205680A (ja) | 行列配置の複数の記憶セルを有する記憶装置 | |
| JPH10134583A (ja) | 連想メモリ | |
| JPS63278157A (ja) | ビットフィ−ルドマスク発生回路 | |
| JPH04143994A (ja) | マルチポートメモリ |