DE69329134T2

DE69329134T2 - Halbleiterspeichergerät mit Ersatzspalten

Info

Publication number: DE69329134T2
Application number: DE69329134T
Authority: DE
Inventors: Masaaki Kuwagata; Yuji Watanabe
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1992-05-29
Filing date: 1993-05-28
Publication date: 2001-02-01
Anticipated expiration: 2013-05-29
Also published as: DE69329134D1; EP0572027B1; EP0572027A2; JP3281034B2; US5442587A; KR960009034B1; EP0572027A3; JPH05334897A; KR930024024A

Description

GEBIET DER ERFINDUNG

Die vorliegende Erfindung betrifft eine Halbleiterspeichervorrichtung und genauer gesagt eine Halbleiterspeichervorrichtung, die für einen Hochgeschwindigkeitszugriff geeignet ist, und zwar in einer solchen Struktur, daß zur Entlastung der Vorrichtung defekte Zellen durch Reservezellen ersetzt bzw. abgelöst werden können.

HINTERGRUND DER ERFINDUNG

Fig. 21 ist ein Blockdiagramm, das eine herkömmliche Halbleiterspeichervorrichtung einer solchen Struktur zeigt, daß eine Reservespalte und eine Normalspalte in seriellen Zugriffszyklen unterschieden werden können. In Fig. 21 gibt ein Zähler 1 ein Zählerausgangssignal CO jeweils zu einem Reservedecodierer 2 und einem Normalselektor 4 aus. Der Reservedecodierer 2 unterscheidet, ob eine Adresse des Zählerausgangssignals CO eine Reserveadresse ist oder nicht und gibt ein Reserve/Normal-Unterscheidungssignal SNJ jeweils zu einem Reserveselektor 3 und dem Normalselektor 4 aus. Auf der Basis des Reserve/Normal-Unterscheidungssignals SNJ gibt der Reserveselektor 3 ein Reservespalten-Auswahlsignal SCSL aus. Andererseits gibt der Normalselektor 4 auf der Basis des Reserve/Normal-Unterscheidungssignals SNJ ein Normalspalten- Auswahlsignal NCSL aus. Diese Signale, nämlich das Reservespalten-Auswahlsignal SCSL und das Normalspalten- Auswahlsignal NCSL, werden beide zu Speicherzellen gegeben, um eine Reservespalte oder eine Normalspalte auszuwählen.
Hierin nachfolgend wird die Operation der so aufgebauten Vorrichtung beschrieben.
Der Zähler 1 wird auf der Basis eines Taktsignals aktiviert, das von einer Taktsignal-Erzeugungsschaltung (nicht gezeigt) angelegt wird. Hier erkennt der Reservedecodierer 2 dann, wenn das Zählerausgangssignal CO eine Reserveadresse ist, diese Reserveadresse, und schaltet das Reserve/Normal- Unterscheidungssignal SNJ zu einem Zustand, in welchem die Reserveunterscheidung aktiv ist. Als Ergebnis stellt der Reserveselektor 3 das Reservespalten-Auswahlsignal SCSL auf aktiv ein. Andererseits stellt der Normalselektor 4 das Normalspalten-Auswahlsignal NCSL auf nicht aktiv ein. Als Ergebnis wird die Speicherzelle (nicht gezeigt) von der defekten Spalte zur Reservespalte umgeschaltet.
Andererseits erkennt der Reservedecodierer 2 dann, wenn das Zählerausgangssignal CO des Zählers 1 eine Normaladresse ist, diese Normaladresse, und schaltet das Reserve/Normal- Unterscheidungssignal SNJ zu einem Zustand, in welchem die Normalunterscheidung aktiv ist. Als Ergebnis stellt der Reserveselektor 3 das Reservespalten-Auswahlsignal SCSL auf nicht aktiv ein. Andererseits stellt der Normalselektor 4 das Normalspalten-Auswahlsignal NCSL auf aktiv ein. Als Ergebnis wird die Normalspalte in der Speicherzelle (nicht gezeigt) für eine Anwendung ausgewählt.
In der herkömmlichen Halbleiterspeichervorrichtung, wie sie oben beschrieben ist, sind drei Operationsschritte erforderlich, wie es folgt: das Zählerausgangssignal CO wird vom Zähler 1 ausgegeben. Dieses Zählerausgangssignal CO wird zum Reservedecodierer 2 gegeben, um das Reserve/Normal- Unterscheidungssignal SNJ zu erhalten; und auf der Basis des Reserve/Normal-Unterscheidungssignals SNJ wird das Reservespalten-Auswahlsignal SCSL vom Reserveselektor 3 ausgegeben, oder wird das Normalspalten-Auswahlsignal NCSL vom Normalselektor 4 ausgegeben. Folglich dauert es eine lange Zeit zum Auswählen der Reservespalte oder der Normalspalte, wann immer auf den Speicher zugegriffen wird, wodurch ein Problem entsteht, das darin besteht, daß eine Zugriffsgeschwindigkeit der Speicherzelle relativ langsam ist.
GB-A-2 165 378 offenbart eine Halbleiterspeichervorrichtung mit normalen Matrizen bzw. Feldern und Reservezeilen und/oder -spalten, wobei die Adressenleitungen auf der Basis eines Auswahlsignals ausgewählt werden. Ein Adressenkomparator erfaßt, ob eine ankommende Adresse eine Normaladresse ist oder einer fehlerhaften Adresse entspricht. Die zum Adressenkomparator zugeführte Adresse wird von einer früheren Stufe des Adressenpuffers genommen.

ZUSAMMENFASSUNG DER ERFINDUNG

Ausgehend von einer Halbleiterspeichervorrichtung, wie sie beispielsweise in GB-A-2 165 378 offenbart ist, ist es die Aufgabe der vorliegenden Erfindung, eine Halbleiterspeichervorrichtung zu schaffen, durch welche die Synchronität ihrer Operation verbessert werden kann.
Diese Aufgabe wird durch eine Halbleiterspeichervorrichtung gelöst, wie sie im Anspruch 1 definiert ist. Die abhängigen Ansprüche 2 bis 17 zeigen vorteilhafte Weiterentwicklungen der Halbleiterspeichervorrichtung gemäß Anspruch 1.
Insbesondere sind die bei der vorliegenden Erfindung verwendeten Zyklen Taktzyklen, so daß die Komponenten der Halbleiterspeichervorrichtung bei bestimmten Zeiten durchgeführt werden können. Dadurch kann ein Speicherzugriff hoher Geschwindigkeit mit einer präzisen Zeitgabe realisiert werden.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

Fig. 1 ist ein Blockdiagramm, das ein erstes Ausführungsbeispiel der Halbleiterspeichervorrichtung gemäß der vorliegenden Erfindung zeigt;
Fig. 2 ist ein Blockdiagramm, das eine praktische Schaltungskonfiguration der in Fig. 1 gezeigten Speichervorrichtung zeigt;
Fig. 3 ist ein Blockdiagramm, das die Konfiguration des Synchronisationszählers einer ersten Stufe der in Fig. 2 gezeigten Speichervorrichtung zeigt;
Fig. 4 ist ein Schaltungsdiagramm, das ein Beispiel der Konfiguration des Reservedecodierers der in Fig. 2 gezeigten Speichervorrichtung zeigt;
Fig. 5 ist ein Zeitgabediagramm zur Hilfe beim Erklären der Operation der in Fig. 2 gezeigten Speichervorrichtung;
Fig. 6 ist ein Blockdiagramm, das ein weiteres Ausführungsbeispiel der Halbleiterspeichervorrichtung gemäß der vorliegenden Erfindung zeigt;
Fig. 7 ist ein Schaltungsdiagramm, das ein Beispiel der Konfiguration der Reserveadressen- Erzeugungsschaltung der in Fig. 6 gezeigten Speichervorrichtung zeigt;
Fig. 8 ist ein Zeitgabediagramm zur Hilfe beim Erklären der Operation der in Fig. 7 gezeigten Speichervorrichtung;
Fig. 9 ist ein Blockdiagramm, das ein weiteres Beispiel der Konfiguration der Reserveadressen- Erzeugungsschaltung der in Fig. 6 gezeigten Speichervorrichtung zeigt;
Fig. 10 ist ein Zeitgabediagramm zur Hilfe beim Erklären der Operation der in Fig. 9 gezeigten Speichervorrichtung;
Fig. 11 ist ein Zeitgabediagramm zur Hilfe beim Erklären der Operation der in Fig. 10 gezeigten Speichervorrichtung;
Fig. 12 ist ein Blockdiagramm, das ein Beispiel der Konfiguration der Latch-Schaltung 48 und der Vergleichsschaltung 49 der in Fig. 6 gezeigten Speichervorrichtung zeigt;
Fig. 13 ist ein Blockdiagramm, das ein weiteres Beispiel der Konfiguration der Latch-Schaltung 48 und der Vergleichsschaltung 49 der in Fig. 6 gezeigten Speichervorrichtung zeigt;
Fig. 14 ist ein Blockdiagramm, das ein weiteres Beispiel der Konfiguration der Latch-Schaltung 48 und der Vergleichsschaltung 49 der in Fig. 6 gezeigten Speichervorrichtung zeigt;
Fig. 15 ist ein Blockdiagramm, das das andere Beispiel der Konfiguration der Latch-Schaltung 48 und der Vergleichsschaltung 49 der in Fig. 6 gezeigten Speichervorrichtung zeigt;
Fig. 16 ist ein Blockdiagramm, das eine detaillierte Konfiguration der in Fig. 6 gezeigten Speichervorrichtung zeigt;
Fig. 17 ist ein Blockdiagramm, das eine weitere detaillierte Konfiguration der in Fig. 6 gezeigten Speichervorrichtung zeigt;
Fig. 18 ist ein Schaltungsdiagramm, das ein weiteres Beispiel der Konfiguration der Reserveadressen- Erzeugungsschaltung der in Fig. 6 gezeigten Speichervorrichtung zeigt;
Fig. 19 ist ein Schaltungsdiagramm, das ein weiteres Beispiel der Konfiguration der Reserveadressen- Erzeugungsschaltung der in Fig. 6 gezeigten Speichervorrichtung zeigt;
Fig. 20 ist eine Tabelle, die die Beziehung zwischen der Anzahl der Reserve/Normal- Unterscheidungsschaltungen, der Anzahl der Reservespalten, des Entspannungsverhältnisses von defekten Zellen und der Anzahl von verwendeten Sicherungen im Vergleich zwischen fünf Ausführungsbeispielen der Vorrichtung der Erfindung und der herkömmlichen Vorrichtung auflistet;
Fig. 21 ist ein Blockdiagramm, das eine herkömmliche Halbleiterspeichervorrichtung zeigt;
Fig. 22 ist ein Schaltungsdiagramm, das ein weiteres Beispiel der Konfiguration der Reserveadressen- Erzeugungsschaltung der in Fig. 6 gezeigten Speichervorrichtung zeigt; und
Fig. 23 ist ein Blockdiagramm, das ein weiteres Beispiel der Konfiguration der Reserveadressen- Erzeugungsschaltung der in Fig. 6 gezeigten Speichervorrichtung zeigt.

DETAILLIERTE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSBEISPIELE

Hierin nachfolgend werden Ausführungsbeispiele der Halbleiterspeichervorrichtung gemäß der vorliegenden Erfindung unter Bezugnahme auf die beigefügten Zeichnungen beschrieben.
Figur ·1 ist ein Blockdiagramm, das ein Ausführungsbeispiel der Halbleiterspeichervorrichtung zeigt. In Fig. 1 weist die Speichervorrichtung folgendes auf: einen Zähler 1, einen Reserveselektor 3, einen Normalselektor 4 und eine Reserve/Normal-Unterscheidungsschaltung 5. Die Reserve/Normal-Unterscheidungsschaltung 5 gibt ein Reserve/Normal-Unterscheidungssignal SNJ in einem Zyklus aus, bevor der Reserveselektor 3 ein Reservespalten-Auswahlsignal SCSL ausgibt oder der Normalselektor 4 ein Normalspalten- Auswahlsignal NCSL ausgibt.
Hierin nachfolgend wird die Operation der in Fig. 1 gezeigten Speichervorrichtung beschrieben.
Vor einem Zyklus, während welchem der Reserveselektor 3 das Reservespaltenauswahlsignal SCSL ausgibt oder der Normalselektor 4 das Normalspalten-Auswahlsignal NCSL ausgibt, entscheidet die Reserve/Normal- Unterscheidungsschaltung 5 über das Reserve/Normal- Unterscheidungssignal SNJ. Als Ergebnis ist es möglich, die Zeit zu reduzieren, die zum Unterscheiden der Reservespalte von der Normalspalte oder umgekehrt erforderlich ist. Anders ausgedrückt ist es möglich, einen
Hochgeschwindigkeitszugriffsspeicher auf der Basis des Ausgangssignals CO des Zählers 1 zu realisieren.
Fig. 2 ist ein Blockdiagramm, das ein praktisches Beispiel der in Fig. 1 gezeigten Halbleiterspeichervorrichtung zeigt. Die Vorrichtung weist einen Reservedecodierer 2, einen Reserveselektor 3, den Normalselektor 4, einen Spaltenadressenpuffer 6 und einen Synchronisationszähler 7 auf.
Der Spaltenadressenpuffer 6 erlangt eine von außen eingegebene Spaltenadresse Ac. Der Synchronisationszähler 7 erlangt eine Spaltenadresse vom Spaltenadressenpuffer 6 auf der Basis eines Spaltenadressenentscheidungs-Referenzsignals RWL. In einem seriellen Zyklus gibt dieser Synchronisationszähler 7 eine Spaltenadresse, die als Zählerausgangssignal CO auszuwählen ist, zum Normalselektor 4 aus und weiterhin ein Ausgabevorbereitungssignal OP zum Reservedecodierer 2, und zwar in Antwort auf einen Takt CLK und einen Inversionstakt NCLK.
Fig. 3 zeigt einen Stufenzählerabschnitt des in Fig. 2 gezeigten Synchronisationszählers 7. In Fig. 3 empfängt ein Knoten N2 ein Übertragssignal von der vorangehenden Stufe. Der Knoten N2 ist jeweils mit einem NAND-Gatter 8 und einem ODER-Gatter 9 verbunden. Die Ausgabe des NAND-Gatters 8 wird zu einer Inverterschaltung 10 und einem NAND-Gatter 11 gegeben. Die Ausgabe des ODER-Gatters 9 wird zu einem NAND- Gatter 11 gegeben. Die Ausgabe (ein Knoten N6) des NAND- Gatters 11 wird zu einer getakteten Inverterschaltung 12 eingegeben. Die Ausgabe (ein Knoten N7) der getakteten · Inverterschaltung 12 wird zu einer getakteten Inverterschaltung 13 gegeben. Der Ausgang der getakteten Inverterschaltung 13 ist mit dem Ausgang (einem Knoten N3) der gegenwärtigen Stufe des Zählers 7 durch eine Inverterschaltung 14 verbunden. Die Ausgabe der Inverterschaltung 14 wird auch jeweils an das NAND-Gatter 8 und das ODER-Gatter 9 angelegt. Weiterhin sendet der Ausgang (ein Knoten N1) der Inverterschaltung 10 ein Übertragungssignal zur nachfolgenden Stufe. Ein Takt CLK wird zur getakteten Inverterschaltung 13 gegeben, und ein weiterer Takt NCLK (ein Inversionssignal des Taktes CLK) wird zur getakteten Inverterschaltung 12 gegeben.
Durch Schalten von n Einheiten der einstufigen Schaltungen, wie sie in Fig. 3 gezeigt sind, in Reihe ist es möglich, einen n-stufigen Synchronisationszähler 7 zu konfigurieren und, dadurch, einen Synchronbetrieb zu realisieren, so daß alle Stufen eine Zähloperation gleichzeitig synchron zum Takt CLK beginnen. Genauer gesagt wird dann, wenn das Einstufen- Zählerausgangssignal CO zum Knoten N3 auf der Basis des Takts CLK ausgegeben wird, sowohl über den Zustand eines Übertragungssignals von der vorangehenden (den Wert beim Knoten N1) als auch den Zustand der gegenwärtigen Stufe (den Wert beim Knoten N3) entscheiden. Auf der Basis dieser Werte bei diesen Knoten N1 und N3 unterscheidet der Synchronisationszähler 7, ob die gegenwärtige Stufe ausgeführt werden sollte oder nicht, in Antwort auf den nachfolgenden Takt CLK. Anders ausgedrückt wird auf der Basis der exklusiven logischen Summe des NAND-Gatters 8, des ODER- Gatters 9 und des NAND-Gatters 9 das entschiedene Ergebnis davon zum Knoten N6 übertragen. In Antwort auf den Takt NCLK wird der Zustand beim Knoten N6 zum Knoten N7 übertragen, so daß das nachfolgende Zählerausgangssignal CO durch die gegenwärtige Stufe des Synchronisationszählers 7 beeinflußt wird.
Hierin nachfolgend wird die Operation der in Fig. 3 gezeigten Schaltung beschrieben:
Zuerst wird auf der Basis des Spaltenadressenentscheidungs- Referenzsignals RWL (in Fig. 2 gezeigt) eine Spaltenadresse vom Spaltenadressenpuffer 6 zum Synchronisationszähler 7 eingestellt. Diese Operation wird durch ein zwangsweises Voreinstellen des Knotens N6 oder N7 (die in Fig. 3 gezeigt sind) implementiert. Andererseits kann der Synchronisationszähler 7 durch Anordnen von N Einheiten der einstufigen Schaltungen, wie sie in Fig. 3 gezeigt sind, in Reihe ausgebildet sein. In diesem Fall werden die Zählerausgangssignale CO bei den Knoten N3 der jeweiligen Stufen zum Normalselektor 4 gegeben, und die Ausgabevorbereitungssignale OP bei den Knoten N7 der jeweiligen Stufen werden zum Reservedecodierer 2 gegeben. Als Ergebnis entscheidet der Synchronisationszähler 7 über das Zählerausgangssignal CO in Antwort auf den Takt CLK. Im voraus ist das Signal, das dasselbe wie das Zählerausgangssignal CO ist, als das Ausgabevorbereitungssignal OP ausgegeben worden. Anders ausgedrückt wird, bevor das Zählerausgangssignal CO durch den Synchronisationszähler 7 ausgegeben wird, ein Adressensignal, das genau dasselbe wie das Zählerausgangssignal CO ist, als das Ausgabevorbereitungssignal OP zum Reservedecodierer 2 gegeben. Daher unterscheidet der Reservedecodierer 2, ob die Reservespalte oder die normale Spalte verwendet wird, in Antwort auf die gegenwärtige Adresse, so daß es möglich ist, das Reserve/Normal-Unterscheidungssignal SNJ zum Normalselektor 4 oder zum Reserveselektor 3 zuvor anzulegen. In der Praxis ist es daher zu der Zeit, zu der eine Adresse vom Synchronisationszähler 7 als das Zählerausgangssignal CO ausgegeben wird, entschieden worden, ob das Normalspalten- Auswahlsignal NCSL auf aktiv eingestellt wird, oder das Reservespalten-Auswahlsignal SCSL auf aktiv eingestellt wird. Demgemäß ist es möglich, die Zugriffszeit auf die Speicherzelle (nicht gezeigt) verglichen mit dem herkömmlichen Verfahren zu reduzieren, bei welchem über die Normaladresse oder die Reserveadresse in Antwort auf das Zählerausgangssignal CO entschieden wird. In dem Zusammenhang ist es in dem Fall, in welchem eine Adresse vom Spaltenadressenpuffer 6 zum Synchronisationszähler 7 verschoben wird, möglich, die Reserveadresse im voraus durch Anlegen der Ausgabe des Spaltenadressenpuffers 6 an den Reservedecodierer 2 als das Ausgabevorbereitungssignal OP zu unterscheiden.
Fig. 4 ist ein Schaltungsdiagramm, das ein Beispiel der Schaltungskonfiguration des in Fig. 2 gezeigten Reservedecodierers 2 zeigt. In Fig. 4 ist der Source-Anschluß eines P-Typ-MOS-Transistors 15 mit einem Knoten N15 eines Versorgungsspannungspegels verbunden; sein Drain-Anschluß ist mit einem Knoten N14 verbunden; und sein Gate-Anschluß ist mit einem Knoten N13 verbunden. Andererseits ist eine Vielzahl von Sicherungen 17, 19, 21, 23, ..., 25 mit einem Knoten N14 verbunden. Die Drain-Anschlüsse der N-Typ-MOS- Transistoren 16, 18, 20, 22, ..., 24 sind jeweils mit den Sicherungen 17, 19, 21, 23, ..., 25 verbunden. Die Source- Anschlüsse dieser Transistoren 16 bis 24 sind geerdet, und ihre Gate-Anschlüsse sind jeweils mit Knoten N8 bis NN verbunden. Weiterhin sind die Bits AN (A1, A2, ..., AN) und die Inversionsbits von NAN (NA1, NA2, ..., NAN) einer im Ausgabevorbereitungssignal OP enthaltenen Adresse jeweils mit den Knoten N8 bis NN verbunden. Hier sind einige der Sicherungen 17, 19, 21, 23, ..., 25, die der Reserveadresse der Speicherzelle (nicht gezeigt) entsprechen, im voraus aufgetrennt.
Hierin nachfolgend wird die Operation der Schaltung beschrieben, wie sie oben beschrieben ist.
Zu den Knoten N8 bis NN des in Fig. 4 gezeigten Reservedecodierers 2 wird das Ausgabevorbereitungssignal OP des Synchronisationszählers 7 eingegeben; d. h. die Signale beim Knoten N7 (der in Fig. 3 gezeigt ist) und ihre Inversionssignale A1, NA1, A2, NA2, ..., AN, NAN. Hier sind einige der Sicherungen 17, 19, 21, 23, ..., 25 im voraus aufgetrennt, die mit den Drain-Anschlüssen der N-Typ-MOS- Transistoren 16, 18, 20, 22, ..., 24 verbunden sind, die Gate-Anschlüsse haben, zu welchen eine Reserveadresse eingegeben wird. Weiterhin wird ein Vorladesignal zum Knoten N13 eingegeben, um eine Ladung vom Knoten N15 zum Knoten N14 zuzuführen. Zu dieser Zeit wird dann, wenn ein Pfad, der den Knoten N14 und die Erdung verbindet, nicht ausgebildet ist, der Knoten N14 auf die Versorgungsspannung vorgeladen; und dann, wenn der Pfad zwischen ihnen ausgebildet ist, wird der Knoten N14 entladen. Anders ausgedrückt werden die N-Typ-MOS- Transistoren 16, 18, 20, 22, ..., 24 in Antwort auf das an die jeweiligen Knoten N8 bis NN angelegte Adressensignal selektiv eingeschaltet. Hier wird dann, wenn einige der Sicherungen 17, 19, 21, 23, ..., 25, die mit den eingeschalteten Transistoren verbunden sind, aufgetrennt sind, der Knoten N14 auf die Versorgungsspannung vorgeladen. Andererseits wird selbst dann, wenn eine der mit den eingeschalteten Transistoren verbundenen Sicherungen 17, 19, 21, 23, ..., 25 nicht aufgetrennt ist, der Knoten N14 über die nicht aufgetrennte Sicherung und den ihr entsprechenden Transistor entladen. Das bedeutet, daß dann, wenn die Adresse des Ausgabevorbereitungssignals OP, das vom Synchronisationszähler 7 zum Reservedecodierer 2 gegeben wird, der Reserveadresse entspricht, das vom Knoten 14 ausgegebene Reserve/Normal-Unterscheidungssignal SNJ auf die Versorgungsspannung eingestellt wird. In einem Fall, der ein anderer als der obige ist, wird das Reserve/Normal- Unterscheidungssignal SNJ auf den Erdungspegel eingestellt. Demgemäß ist es möglich, über das Reserve/Normal- Unterscheidungssignal SNJ auf der Basis der Tatsache zu entscheiden, daß die Adresse des zu den Knoten N8 bis NN gegebenen Ausgabevorbereitungssignal OP die Reserveadresse oder eine Adresse, die eine andere als die Reserveadresse ist, ist. Anders ausgedrückt ist es auch möglich, im voraus zu unterscheiden, das Zählerausgangssignal CO des Synchronisationszählers 7 eine Reserveadresse ist oder nicht.
Fig. 5 ist ein Zeitgabediagramm, das die oben angegebene Operation in einer Ablauffolge zeigt. In Fig. 5 bezeichnet (A) einen Systemtakt SCLK, der von außen eingegeben wird, um die Operationszeitgabe zu bestimmen; (B) bezeichnet ein Chip- Freigabesignal CE zum Auswählen dieses Speicherchips; (C) bezeichnet ein Spaltenadressenentscheidungs-Referenzsignal RWL, das als Referenz der Spaltenadressen- Entscheidungszeitgabe verwendet wird; (D) bezeichnet eine Adresse, die zu dieser Speicherzelle gegeben wird; (E) bezeichnet einen internen Takt ICLK, der als Referenz der Operation des Synchronisationszählers 7 verwendet wird; (F) bezeichnet einen Takt CLK zum Treiben des Synchronisationszählers 7, welcher Takt auf der Basis des internen Takts ICLK ausgebildet ist; (G) bezeichnet ein Zählerausgangssignal C0, das durch den Synchronisationszähler 7 ausgegeben wird; (H) bezeichnet ein Ausgabevorbereitungssignal OP das durch den Synchronisationszähler 7 vor dem Zählerausgangssignal C0 ausgegeben wird; (I) bezeichnet ein Treibersignal zum Treiben des Reserveselektors 3 und des Normalselektors 4; (J) bezeichnet einen Impuls, der auf der Basis des Spaltenadressenentscheidungs-Referenzsignals RWL ausgebildet wird; (K) bezeichnet ein Vorladesignal, das zum Reservedecodierer 2 gegeben wird; (L) bezeichnet ein Reserve/Normal-Entscheidungssignal SNJ, das durch den Reservedecodierer 2 ausgegeben wird; (M) bezeichnet ein Normalspalten-Auswahlsignal NCSL, das durch den Normalselektor 4 ausgegeben wird; und (N) bezeichnet ein Reservespalten-Auswahlsignal SCSL, das durch den Reserveselektor 3 ausgegeben wird.
Wie es in Fig. 5 durch (B) gezeigt ist, wird dann, wenn das Chip-Freigabesignal CE zum Auswählen des Speicherchips zur Zeit t0 eingegeben wird, eine Referenz einer Zeitgabe, bei welcher über eine Zeilenadresse entschieden wird, gegeben.
Darauffolgend wird, wie es durch (C) gezeigt ist, das Spaltenadressenentscheidungs-Differenzsignal RWL, das als Referenz der Spaltenadressenentscheidungszeitgabe verwendet wird, zur Zeit t1 gegeben. Das bedeutet, daß für die Zeilenadresse dann entschieden wird, wenn sich das Chip- Freigabesignal CE von einem Pegel "L" zu einem anderen Pegel "H" ändert, und für die Spaltenadresse entschieden wird, wenn sich das Spaltenadressenentscheidungs-Referenzsignal RWL zum Pegel "H" ändert. Dann, wenn der erste Systemtakt SCLK, wie er durch (A) gezeigt ist, zur Zeit t2 ansteigt, beginnt der erste Zyklus. Der Zyklus wird zu dem nachfolgenden Zyklus in einer Aufeinanderfolge verschoben, wann immer der Systemtakt SCLK ansteigt.
Andererseits wird, nachdem sich das Spaltenadressenentscheidungs-Referenzsignal RWL zum Pegel "H" geändert hat, wie es durch (E) gezeigt ist, der interne Takt ICLK, der mit dem Systemtakt SCLK synchronisiert ist, erzeugt. Weiterhin wird auf der Basis der Zeit t2 (zu welcher der interne Takt ICLK ansteigt) der Takt CLK zum Treiben des Synchronisationszählers 7 (welcher Takt zur Zeit t21 abfällt) ausgebildet, wie es durch (F) gezeigt ist. Weiterhin wird zur Zeit t1 (zu welcher sich das Spaltenadressenentscheidungs- Referenzsignal RWL zum Pegel "H" ändert) eine Spaltenadresse von außerhalb zum Ausgabevorbereitungsknoten des Synchronisationszählers 7 in Antwort auf das durch (J) gezeigte Impulssignal erlangt und auf der Basis des Spaltenadressenentscheidungs-Referenzsignals RWL erzeugt. Die Adresse AD1 wird zum Knoten N3 und zum Knoten N6 übertragen, die beide in Fig. 3 gezeigt sind, und vom Synchronisationszähler 7 als das Ausgabevorbereitungssignal OP ausgegeben, und sofort danach auch als Zählerausgangssignal CO, wie es durch (G) gezeigt ist. Andererseits wird auf der Basis des Impulssignals, wie es durch (J) gezeigt ist, das Vorladesignal, wie es durch (K) gezeigt ist, das zum in Fig. 4 gezeigten Knoten N13 gegeben wird, ausgebildet. Daher wird über die Adresse des Ausgabevorbereitungssignals OP, das durch den Synchronisationszähler 7 ausgegeben wird, durch den Reservedecodierer 2 diesbezüglich unterschieden, ob die Adresse die Normaladresse oder die Reserveadresse ist, so daß das Reserve/Normal-Unterscheidungssignal SNJ, wie es durch (L) gezeigt ist, ausgegeben werden kann. In diesem Zusammenhang wird über das Reserve/Normal- Unterscheidungssignal SNJ entschieden, wenn sich das Vorladesignal zum Pegel "L" ändert, und im entschiedenen Zustand gehalten, wenn sich das Vorladesignal zum Pegel "H" ändert.
Darauffolgend, wie es in Fig. 5 durch (F) gezeigt ist, ändert sich der Takt CLK vom Pegel "L" zum Pegel "H" zur Zeit t3. Andererseits gibt, wie es durch (I) gezeigt ist, der Reserveselektor 3 oder der Normalselektor 4 ein Signal zum Entscheiden über das Reserve/Normal-Entscheidungssignal SNJ aus. Als Ergebnis, wie es durch (M) und (N) gezeigt ist, ändert sich auf der Basis des Ausgabevorbereitungssignals OP das Normalspalten-Auswahlsignal NCSL zum Pegel "H" im Fall der Normaladresse, und ändert sich das Reservespalten- Auswahlsignal SCSL zum Pegel "H" im Fall der Reserveadresse. Andererseits, wie es durch (F) gezeigt ist, wird dann, wenn sich der Takt CLK vom Pegel "L" zum Pegel "H" zur Zeit t3 ändert, für die Adresse des Ausgabevorbereitungssignals OP des Synchronisationszählers 7 entschieden; d. h. die nachfolgende Adresse AD2. Weiterhin wird dann, wenn sich der Takt CLK vom Pegel "L" zum Pegel "H" ändert, das zum in Fig. 4 gezeigten Knoten N13 gegebene Vorladesignal zur Zeit t31 ausgebildet, wie es durch (K) gezeigt ist. Daher wird die Adresse AD2 des durch den Synchronisationszähler 7 ausgegebenen Ausgabevorbereitungssignals OP durch den Reservedecodierer 2 diesbezüglich unterschieden, ob die Adresse die Normaladresse oder die Reserveadresse ist, so daß das Reserve/Normal-Unterscheidungssignal SNJ, wie es durch (L) gezeigt ist, ausgegeben werden kann.
Danach beginnt der darauffolgende Zyklus dann, wenn der Systemtakt SCLK zur Zeit t4 ansteigt. Auf ein Ansteigen des internen Taktes ICLK hin, ändert sich der Takt CLK vom Pegel "H" zum Pegel "L" zur Zeit t41, so daß das Zählerausgangssignal C0 des Synchronisationszählers 7 die nachfolgende Adresse AD2 wird. Vor der Zeit t3 hat das Ausgabevorbereitungssignal OP des Synchronisationszählers 7 bereits die nachfolgende Adresse AD2 ausgegeben. Daher hat der Reservedecodierer 2 bereits das Reserve/Normal- Unterscheidungssignal SNJ, wie es durch (I) gezeigt ist, auf der Basis des Vorladesignals ausgegeben, das sich zur Zeit t31 zum Pegel "L" ändert, wie es durch (K) gezeigt ist. Demgemäß kann über die Adresse AD2 durch das Zählerausgangssignal C0 des Synchronisationszählers 7 zur Zeit t4 entschieden werden. Zu dieser Zeit ist die Unterscheidung diesbezüglich, ob die Adresse die Normaladresse oder die Reserveadresse ist, beendet worden. Daher wird zur Zeit t5, wenn sich der Takt CLK vom Pegel "L" zum Pegel "H" ändert, das Normalspalten-Auswahlsignal NCSL oder das Reservespalten-Auswahlsignal SCSL ausgegeben, wie es durch (M) oder (N) gezeigt ist.
Nun wird das Vorladesignal zum Ausbilden des Reserve/Normal- Unterscheidungssignals SNJ, wie es in Fig. 5 durch (K) gezeigt ist, dann ausgebildet, wenn sich der Takt CLK zum Treiben des Synchronisationszählers 7 vom Pegel "L" zum Pegel "H" unter der normalen Bedingung ändert. Jedoch wird zuerst das Vorladesignal unter der Bedingung ausgebildet, daß sich das Spaltenadressenentscheidungs-Referenzsignal RWL vom Pegel "L" zum Pegel "H" ändert. Dies ist so, weil die zuerst vom Spaltenadressenpuffer 6 zum Synchronisationszähler 7 auf der Basis des Spaltenadressenentscheidungs-Differenzsignals RWL gegebene Adresse als die Normaladresse oder die Reserveadresse bestimmt werden muß. Anders ausgedrückt muß im ersten Zyklus das Reserve/Normal-Unterscheidungssignal SNJ ausgebildet werden.
Fig. 6 ist ein Blockdiagramm, das ein weiteres Ausführungsbeispiel der Halbleiterspeichervorrichtung gemäß der vorliegenden Erfindung zeigt. In Fig. 6 erzeugt ein Decodierer 46 ein Matrizenauswahlsignal AS zum Auswählen einer Matrix des Speichers auf der Basis einer Zeilenadresse RA, für die durch das Chip-Freigabesignal CA entschieden wird. Eine Reserveadressen-Erzeugungsschaltung 47 erzeugt eine Reserveadresse SA und ein Reserveadressen- Verwendungssignal SU auf der Basis des durch den Decodierer 46 ausgegebenen Matrizenauswahlsignals AS. Ein Latch- Abschnitt 48 speichert die Signale SU und SA zwischen, die durch die Reserveadressen-Erzeugungsschaltung 47 ausgegeben werden. Eine Vergleichsschaltung 49 vergleicht das Ausgabevorbereitungssignal OP des Synchronisationszählers 7 mit der Reserveadresse der Latch-Schaltung 48. Eine Reserve/Normal-Unterscheidungssignal-Erzeugungsschaltung 50 erzeugt ein Reserve/Normal-Unterscheidungssignal SNJ, das anzeigt, ob die Reserveadresse SA oder die Normaladresse verwendet wird, in Antwort auf das Vergleichsergebnis der Vergleichsschaltung 49 und das Reserveadressen- Verwendungssignal SU des Latch-Abschnitts 48.
Hierin nachfolgend wird die Operation der Schaltung, die konfiguriert ist, wie es oben beschrieben ist, beschrieben.
Für die Zeilenadresse RA kann durch das Chip-Freigabesignal CE entschieden werden. Durch Decodieren der entschiedenen Zeilenadresse RA durch den Decodierer 46 kann über eine auszuwählende Matrix entschieden werden. Die entschiedene Matrix wird durch das Matrizenauswahlsignal AS dargestellt, das durch den Decodierer 46 ausgegeben wird. Dieses Matrizenauswahlsignal AS wird dann erzeugt, wenn sich das Chip-Freigabesignal CE zum Pegel "H" ändert, um für die Zeilenadresse RA zu entscheiden. Die Reserveadressen- Erzeugungsschaltung 47 erzeugt die Reserveadresse SA und das Reserveadressen-Verwendungssignal SU für die auszuwählende Zellenmatrix durch dieses Signal SA. Hier zeigt die Reserveadresse SA eine defekte Adresse der Matrix an und kann als ein Signal erzeugt werden, wenn beispielsweise die Sicherungen aufgetrennt sind. Andererseits wird das Reserveadressen-Verwendungssignal SU dazu verwendet, zu unterscheiden, ob eine defekte Adresse durch die Reserveadresse SA ersetzt werden kann, wenn die erzeugte Reserveadresse SA mit dem Ausgabevorbereitungssignal OP des Synchronisationszählers 7 übereinstimmt. Dieses Verwendungssignal SU wird dazu verwendet, zu verhindern, daß die defekte Adresse unnötigerweise durch die Reserveadresse SA ersetzt wird, wie wenn das Ausgabevorbereitungssignal OP des Synchronisationszählers 7 mit dieser Adresse zufällig übereinstimmt. Dies ist so, weil selbst dann irgendeine Adresse durch die Reserveadressen-Erzeugungsschaltung 47 ausgegeben wird, wenn es unnötig ist, die defekte Adresse durch die Reserveadresse zu ersetzen. Daher kann die defekte Adresse durch die Reserveadresse SA nur dann ersetzt werden, wenn das Reserveadressen-Verwendungssignal SU anzeigt, daß die Reserveadresse SA verwendet werden muß, und gleichzeitig das Ausgabevorbereitungssignal OP des Synchronisationszählers 7 mit der Reserveadresse SA übereinstimmt. Demgemäß ist es möglich, ein unerwünschtes Ersetzen zu verhindern, wie wenn einige defekte Reservespalten existieren, und daher nicht durch die defekten Zellen als die Reserveadresse SA ersetzt werden müssen.
Der Latch-Abschnitt 48 speichert die Reserveadresse SA und das Reserveadressen-Verwendungssignal SU, die durch die Reserveadressen-Erzeugungsschaltung 47 erzeugt werden, für eine nötige Zeit zwischen. Die Vergleichsschaltung 49 vergleicht die durch den Latch-Abschnitt 48 zwischengespeicherte Reserveadresse SA mit dem durch den Synchronisationszähler 7 ausgegebenen Ausgabevorbereitungssignal OP. Die verglichenen Ergebnisse werden zur Reserve/Normal-Unterscheidungssignal- Erzeugungsschaltung 50 ausgegeben. Weiterhin wird im ersten Zyklus, sofort nachdem die Adresse vom Spaltenadressenpuffer 6 zum Synchronisationszähler 7 gelesen worden ist, eine Spaltenadresse vom Spaltenadressenpuffer 6 zum Knoten des Synchronisationszählers 7 gegeben, von welchem das Ausgabevorbereitungssignal OP ausgegeben wird, und zwar unter der Bedingung, daß das Spaltenadressenentscheidungs- Referenzsignal RWL auf dem Pegel "H" ist. Demgemäß ist es möglich, im voraus die Reservespaltenadresse oder die Normalspaltenadresse zu unterscheiden. Während des zweiten Zyklus und danach ist es dann, wenn der Synchronisationszähler 7 zu arbeiten beginnt, möglich, das Ausgabevorbereitungssignal OP, das die nachfolgende Adresse anzeigt, zuvor mit der Verwendung der Signale beim Knoten N6 oder beim Knoten N7 zu erhalten, die beide in Fig. 3 gezeigt sind. Weiterhin vergleicht die Vergleichsschaltung 47 das Ausgabevorbereitungssignal OP des Synchronisationszählers 7 mit der Reserveadresse SA des Latch-Abschnitts 48. Durch die obige Operation ist es möglich, zu bestimmen, ob die Normaladresse des Synchronisationszählers 7 verwendet werden muß oder die diese ersetzende Reserveadresse verwendet werden muß.
Als die Ergebnisse des Vergleichs durch die Vergleichsschaltung 49 gibt die Reserve/Normal- Unterscheidungssignal-Erzeugungsschaltung 50 nur dann, wenn die Reserveadresse SA mit dem Ausgabevorbereitungssignal OP übereinstimmt und weiterhin das Reserveadressen- Verwendungssignal die Verwendung der Reserveadresse anzeigt, ein Signal, das die Verwendung der Reserveadresse bei einer erforderlichen Zeitgabe anzeigt, als das Reserve/Normal- Unterscheidungssignal SNJ aus. Gegensätzlich dazu gibt die Reserve/Normal-Unterscheidungssignal-Erzeugungsschaltung 50 dann, wenn das Reserveadressensignal SA nicht mit dem Ausgabevorbereitungssignal OP übereinstimmt, ein Signal, das die Verwendung des Normaladressensignals anzeigt, als das Reserve/Normal-Unterscheidungssignal SNJ aus.
Hier gibt der Normalselektor 4 dann, wenn das Reserve/Normal- Unterscheidungssignal SNJ die Verwendung der Normaladresse anzeigt, das Normalspalten-Auswahlsignal NCSL in Antwort auf das Zählerausgangssignal CO des Synchronisationszählers 7 aus, und der Reserveselektor 3 wird das Reservespalten- Auswahlsignal SCSL nicht ausgeben. Andererseits wird der Normalselektor 4 dann, wenn das Reserve/Normal- Unterscheidungssignal SNJ die Reserveadresse anzeigt, das Normalspalten-Auswahlsignal NCSL nicht ausgeben und der Reserveselektor 3 gibt das Reservespalten-Auswahlsignal SCSL aus.
Fig. 7 zeigt die praktische Schaltungskonfiguration der in Fig. 6 gezeigten Reserveadressen-Erzeugungsschaltung 47. In Fig. 7 ist ein Knoten Na mit den Gate-Anschlüssen der P-Typ- MOS-Transistoren 26 bis 29 zum Laden verbunden, und ein Knoten Nb ist mit dem Gate-Anschluß des N-Typ-MOS-Transistors 30 zum Entladen verbunden. Die Drain-Anschlüsse der P-Typ- MOS-Transistoren 26 bis 29 sind jeweils mit Sicherungen 36 bis 39 verbunden. Die anderen Enden der Sicherungen 36 bis 39 sind jeweils mit dem Drain-Anschluß des N-Typ-MOS-Transistors 30 verbunden. Weiterhin kann die Reserveadresse SA (A1, A2, ., AN) von den Drain-Anschlüssen der P-MOS-Transistoren 26 bis 28 abgeleitet werden, und das Reserveadressen- Verwendungssignal SU kann vom Drain-Anschluß des P-Typ-MOS- Transistors 29 abgeleitet werden.
Hierin nachfolgend wird die Operation der Schaltung, wie sie in Fig. 7 zu sehen ist, unter Bezugnahme auf Fig. 8 beschrieben. In Fig. 8 bezeichnet (A) ein Matrizenauswahlsignal AS; (B) bezeichnet den Zustand beim Knoten Na; (C) bezeichnet den Zustand beim Knoten Nb; und (D) bezeichnet jeweils den Ausgabezustand der Reserveadresse SA und des Reserveadressen-Verwendungssignals SU.
Zuerst sind beide Knoten Na und Nb auf dem Pegel "L", so daß beide Knoten der Reserveadresse SA und des Reserveadressen- Verwendungssignals SU auf den Pegel "H "geladen werden. Wenn das Matrizenauswahlsignal AS eingegeben wird, wird der Knoten Na auf dem Pegel "H" eingestellt, welcher Knoten mit den Gate-Anschlüssen der P-Typ-MOS-Transistoren 26 bis 29 verbunden ist, deren Drain-Anschlüsse mit den Sicherungen 36 bis 39 entsprechend der ausgewählten Matrix verbunden sind. Danach wird der Knoten Nb auf den Knoten "H" eingestellt, welcher Knoten mit dem Gate-Anschluß des N-Typ-MOS- Transistors 30 verbunden ist. Als Ergebnis werden die Drain- Anschlüsse der P-Typ-MOS-Transistoren 26 bis 29, die mit den aufgetrennten Sicherungen 36 bis 39 verbunden sind, nicht entladen, sondern die Drain-Anschlüsse der P-Typ-MOS- Transistoren 26 bis 29, die mit den nicht aufgetrennten Sicherungen 36 bis 39 verbunden sind, werden entladen. Demgemäß werden die Reserveadresse SA und das Reserveadressen-Verwendungssignal SU gemäß den Kombinationen gemäß dem aufgetrennten Zustand der Sicherungen 36 bis 39 ausgegeben. In diesem Zusammenhang ist es dann, wenn die Zeitgabe, zu welcher der Knoten Na auf den Pegel "H" eingestellt wird, gegenüber der Zeitgabe versetzt ist, zu welcher der Knoten Nb auf den Pegel "H" eingestellt wird, möglich, zu verhindern, daß ein Durchgangsstrom erzeugt wird.
In diesem Zusammenhang fließt in der Schaltungskonfiguration, wie sie in Fig. 4 gezeigt ist, dann, wenn der P-Typ-MOS- Transistor 15 mit dem Gate-Anschluß beim Knoten N13 vorgeladen wird, immer ein Durchgangsstrom, wenn die Bits der Reserveadresse nicht zu den Knoten N8 bis N12 eingegeben werden. Gegensätzlich dazu existiert bei der Schaltungskonfiguration, wie sie in Fig. 7 gezeigt ist, ein derartiger Vorteil, daß verhindert werden kann, daß ein Durchgangsstrom dort hindurch fließt. Weiterhin sind in Fig. 4 2N Sicherungen für die N Adressenleitungen erforderlich, die mit dem Reservedecodierer 2 verbunden sind. Gegensätzlich dazu sind im Fall der in Fig. 7 gezeigten Schaltungskonfiguration (N + 1) Sicherungen erforderlich, weshalb (N - 1) Sicherungen eingespart werden können. Da ein großer Chipbereich durch die auf dem Speicherchip anzubringenden Sicherungen besetzt wird, existieren solche Vorteile, daß der Chipbereich reduziert werden kann und daß weiterhin auch Herstellungskosten reduziert werden können. Andererseits ist es dann, wenn die Anzahl von zu verwendenden Sicherungen erhöht wird, möglich, das Verhältnis zum Ablösen bzw. Entspannen der defekten Zellen zu verbessern, und dadurch die Produktionsausbeute der Halbleiterspeichervorrichtung zu verbessern. Weiterhin werden beim seriellen Zugriff die Sicherungen für jeden Zyklus verwendet, und Durchgangsströme werden durchgelassen, um die Reserve- und Normaladresse im Fall der Schaltung zu unterscheiden, wie es in Fig. 4 gezeigt ist. Gegensätzlich dazu ist es im Fall der Schaltung, wie sie in Fig. 7 gezeigt ist, deshalb, weil nur eine einzige Sicherung für die eine Zeilenadresse verwendet wird und weiterhin kein Durchgangsstrom fließt, möglich, den Stromverbrauch merklich zu reduzieren.
Weiterhin wird in Fig. 7 nur ein Transistor 30 gemeinsam für die jeweiligen Bits verwendet. Jedoch ist es auch möglich, den Transistor 39 für jedes Bit vorzusehen. In diesem Fall, wie er in Fig. 22 gezeigt ist, ist es möglich, die Sicherungen 36 bis 39 jeweils zwischen den Source-Anschlüssen der Transistoren für die jeweiligen Bits und einer niedrigen Versorgungsspannung anzuordnen. Bei der obigen Konfiguration kann dieselbe Funktion wie diejenige des Falls der Fig. 7 erhalten werden.
Fig. 9 ist ein Schaltungsdiagramm, das ein weiteres Beispiel der in Fig. 6 gezeigten Reserveadressen-Erzeugungsschaltung zeigt. In Fig. 9 ist der Knoten Na mit dem Gate-Anschluß eines P-Typ-MOS-Transistors 31 verbunden, und der Knoten Nb ist jeweils mit den Gate-Anschlüssen der N-Typ-MOS- Transistoren 32 verbunden. Die Sicherungen 36 bis 39 sind jeweils mit dem Drain-Anschluß des P-Typ-MOS-Transistors 31 und den Drain-Anschlüssen der N-Typ-MOS-Transistoren 32 bis 39 verbunden. Weiterhin kann die Reserveadresse SA von den Drain-Anschlüssen der N-Typ-MOS-Transistoren 32 bis 34 ausgegeben werden, und das Reserveadressen-Verwendungssignal SU kann vom Drain-Anschluß des N-Typ-MOS-Transistors 35 ausgegeben werden.
Hierin nachfolgend wird die Operation der in Fig. 9 gezeigten Schaltung unter Bezugnahme auf ein in Fig. 10 gezeigtes Zeitgabediagramm beschrieben. In Fig. 10 bezeichnet (A) das Matrizenauswahlsignal AS; (B) bezeichnet den Zustand beim Knoten Na; (C) bezeichnet den Zustand beim Knoten Nb; und (D) bezeichnet jeweils den Ausgabezustand der Reserveadresse SA und des Reserveadressen-Verwendungssignals SU. Zuerst sind beide Knoten Na und Nb auf dem Pegel "H", und die Knoten der Reserveadresse SA und des Reserveadressen-Verwendungssignals SU werden jeweils auf dem Pegel "L" entladen. Wenn das Matrizenauswahlsignal AS eingegeben wird, wird der Knoten Nb auf dem Pegel "L" eingestellt, welcher Knoten mit den Gate- Anschlüssen der N-Typ-MOS-Transistoren 32 bis 35 verbunden ist, deren Drain-Anschlüsse mit den Sicherungen 36 bis 39 entsprechend der ausgewählten Matrix verbunden sind. Danach wird der Knoten Na auf den Pegel "H" eingestellt, welcher Knoten mit dem Gate-Anschluß des P-Typ-MOS-Transistors 31 verbunden ist. Als Ergebnis werden die Drain-Anschlüsse der N-Typ-MOS-Transistoren 32 bis 35, die mit den aufgetrennten Sicherungen 36 bis 39 verbunden sind, nicht entladen, sondern die Drain-Anschlüsse der N-Typ-MOS-Transistoren 32 bis 35, die mit den nicht aufgetrennten Sicherungen 36 bis 39 verbunden sind, werden entladen. Demgemäß werden die Reserveadresse SA und das Reserveadressen-Verwendungssignal SU gemäß den Kombinationen gemäß dem aufgetrennten Zustand der Sicherungen 36 bis 39 ausgegeben. In diesem Zusammenhang ist es dann, wenn die Zeitgabe, zu welcher der Knoten Nb auf den Pegel "L" eingestellt wird, gegenüber der Zeitgabe versetzt ist, zu welcher der Knoten Na auf dem Pegel "L" eingestellt wird, möglich, zu verhindern, daß ein Durchgangsstrom erzeugt wird. Weiterhin ist es in dem Fall der in Fig. 9 gezeigten Schaltung nötig, Sicherungsauftrennsignale vorzubereiten, die in bezug auf einen Pegel entgegengesetzt zu den Signalen sind, die für die in Fig. 7 gezeigte Schaltung verwendet werden.
Weiterhin wird in Fig. 9 nur ein Transistor 31 für die jeweiligen Bits verwendet. Jedoch ist es auch möglich, den Transistor 31 für jedes Bit vorzusehen. In diesem Fall, wie er in Fig. 23 gezeigt ist, ist es möglich, die Sicherungen 36 bis 39 jeweils zwischen den Source-Anschlüssen der Transistoren 31 für die jeweiligen Bits und einer hohen Versorgungsspannung anzuordnen. Bei der obigen Konfiguration kann dieselbe Funktion wie bei dem Fall der Fig. 7 erhalten werden.
Wie es unter Bezugnahme auf die Fig. 7 und 9 verstanden wird, sind die Sicherungsauftrennknoten der Reserveadresse SA und des Reserveadressen-Verwendungssignals SU im schwebenden Zustand. Zum Vermeiden der Signalunsicherheit aufgrund eines schwebenden Zustands werden die Reserveadresse SA und das Reserveadressen-Verwendungssignal SU, die durch die an die Knoten Na und Nb angelegten Signale erhalten werden, durch den Latch-Abschnitt 48 zwischengespeichert. Die durch den Latch-Abschnitt 48 zwischengespeicherte Reserveadresse SA wird zur Vergleichsschaltung 49 eingegeben, und das Reserveadressen-Verwendungssignal SU wird zur Reserve/Normal- Unterscheidungssignal-Erzeugungsschaltung 50 eingegeben.
Fig. 12 ist ein Blockdiagramm, das eine detailliertere Konfiguration des Latch-Abschnitts 48 und der Vergleichsschaltung 49 zeigt. In Fig. 12 realisieren eine getaktete Inverterschaltung 41 und eine Inverterschaltung 52 eine Funktion zum Halten der Reserveadresse SA. Die durch den Latch-Abschnitt 48 zwischengespeicherte Reserveadresse SA und die jeweiligen Bits des durch den Synchronisationszähler 7 ausgegebenen Ausgabevorbereitungssignals OP werden beide jeweils zu einem NAND-Gatter 53 und einem NOR-Gatter 54 eingegeben. Die Ausgabe des NOR-Gatters 54 wird durch eine Inverterschaltung 55 invertiert und dann zu einem NAND-Gatter 56 eingegeben, und die Ausgabe des NAND-Gatters 53 wird direkt zum NAND-Gatter 56 eingegeben.
In der Schaltung, wie sie oben beschrieben ist, bilden das NAND-Gatter 53, das NOR-Gatter 54, die Inverterschaltung 55 und das NAND-Gatter 56 eine Exklusiv-Logiksummenschaltung, so daß dann, wenn die Reserveadresse SA in bezug auf den Pegel mit dem Ausgabevorbereitungssignal OP übereinstimmt, ein Übereinstimmungssignal des Pegels "H" vom NAND-Gatter 56 ausgegeben wird.
Fig. 13 ist ein Blockdiagramm, das eine weitere detailliertere Schaltungskonfiguration des Latch-Abschnitts 48 und der Vergleichsschaltung 49 zeigt. In Fig. 13 ist die Reihenschaltung aus dem NOR-Gatter 54 und der Inverterschaltung 55, die beide in Fig. 12 gezeigt sind, durch ein ODER-Gatter 57 ersetzt. Die Funktion dieser in Fig. 13 gezeigten Schaltung ist genau dieselbe wie diejenige, die in Fig. 12 gezeigt ist.
Fig. 14 ist ein Blockdiagramm, das eine weitere detaillierte Schaltungskonfiguration des Latch-Abschnitts 48 und der Vergleichsschaltung 49 zeigt. Wie es gezeigt ist, wird das Bit des Ausgabevorbereitungssignals OP jeweils an die Gate- Anschlüsse eines P-Typ-MOS-Transistors 58 und eines N-Typ- MOS-Transistors 59 angelegt. Andererseits wird die Reserveadresse SA durch den Latch-Abschnitt 48 zwischengespeichert und dann wird das invertierte Bit zum Gate-Anschluß eines N-Typ-MOS-Transistors 61 eingegeben. Weiterhin wird die Reserveadresse SA durch den Latch- Abschnitt 48 zwischengespeichert und dann wird das nicht invertierte Bit zum Gate-Anschluß eines P-Typ-MOS-Transistors 60 eingegeben.
Bei der Schaltungskonfiguration, wie sie oben beschrieben ist, werden dann, wenn der Pegel der Reserveadresse SA auf dem Pegel "L" ist, der P-Typ-MOS-Transistor 60 und der N-Typ- MOS-Transistor 61 beide eingeschaltet, so daß das Ausgabevorbereitungssignal OP als Vergleichsergebnis ausgegeben wird, wie es ist. Das bedeutet, daß dann, wenn ein Ausgabevorbereitungssignal OP auf dem Pegel "L" ist, ein "L"- Pegel-Vergleichsergebnis ausgegeben wird. Wenn das Ausgabe- Vorbereitungssignal OP auf dem Pegel "H" ist, wird ein "H"- Pegel-Vergleichsergebnis ausgegeben. Weiterhin wird dann, wenn das Ausgabevorbereitungssignal OP auf dem Pegel "H" ist, der N-Typ-MOS-Transistor 59 eingeschaltet und wird der P-Typ- MOS-Transistor 58 ausgeschaltet. In diesem Fall kann das "H"- Pegel-Unterscheidungsergebnis über den N-Typ-MOS-Transistor 59 ausgegeben werden. Andererseits kann dann, wenn das Ausgabevorbereitungssignal OP auf dem Pegel "L" ist, obwohl der N-Typ-MOS-Transistor 59 ausgeschaltet ist und der P-Typ- MOS-Transistor 58 eingeschaltet ist, in diesem Fall das "L"- Pegel-Unterscheidungsergebnis über den P-Typ-MOS-Transistor 58 ausgegeben werden. Gegensätzlich dazu werden dann, wenn die Reserveadresse SA auf dem Pegel "H" ist, der P-Typ-MOS- Transistor 60 und der N-Typ-MOS-Transistor 61 beide ausgeschaltet. Weiterhin wird dann, wenn das Ausgabevorbereitungssignal OP auf dem Pegel "H" ist, der N- Typ-MOS-Transistor 59 eingeschaltet und wird der P-Typ-MOS- Transistor 58 ausgeschaltet. In diesem Fall wird das Unterscheidungsergebnis des Pegels "L" über den N-Typ-MOS- Transistor 59 ausgegeben. Weiterhin wird dann, wenn das Ausgabevorbereitungssignal OP auf dem Pegel "L" ist, der N- Typ-MOS-Transistor 59 ausgeschaltet und wird der P-Typ-MOS- Transistor 58 eingeschaltet. In diesem Fall wird das Unterscheidungsergebnis des Pegels "H" über den P-Typ-MOS- Transistor 58 ausgegeben. Das bedeutet, daß dann, wenn das Ausgabevorbereitungssignal OP mit der Reserveadresse SA übereinstimmt, der Pegel "L" als das Vergleichsergebnis ausgegeben wird und dann, wenn es nicht mit ihr übereinstimmt, der Pegel "H" als das Vergleichsergebnis ausgegeben wird.
Fig. 15 ist ein Blockdiagramm, das eine weitere detaillierte Schaltungskonfiguration des Latch-Abschnitts 48 und der Vergleichsschaltung 49 zeigt. Wie es gezeigt ist, wird das Bit des Ausgabevorbereitungssignals OP jeweils an die Gate- Anschlüsse eines P-Typ-MOS-Transistors 58 und eines N-Typ- MOS-Transistors 59 angelegt. Andererseits wird die Reserveadresse SA durch den Latch-Abschnitt 48 zwischengespeichert, und dann wird das invertierte Bit zum Gate-Anschluß eines P-Typ-MOS-Transistors 60 eingegeben. Weiterhin wird die Reserveadresse SA durch den Latch- Abschnitt 48 zwischengespeichert, und dann wird das nicht invertierte Bit zum Gate-Anschluß eines N-Typ-MOS-Transistors 61 eingegeben.
Bei der Schaltungskonfiguration, wie sie oben beschrieben ist, werden dann, wenn der Pegel der Reserveadresse SA auf dem Pegel "H" ist, der P-Typ-MOS-Transistor 60 und der N-Typ- MOS-Transistor 61 beide eingeschaltet, so daß das Ausgabevorbereitungssignal OP als ein Vergleichsergebnis ausgegeben wird, wie es ist. Das bedeutet, daß dann, wenn das Ausgabevorbereitungssignal OP auf dem Pegel "H" ist, ein "H"- Pegel-Vergleichsergebnis ausgegeben wird. Wenn das Ausgabevorbereitungssignal OP auf dem Pegel "L" ist, wird ein "L"-Pegel-Vergleichsergebnis ausgegeben. Weiterhin kann dann, wenn das Ausgabevorbereitungssignal OP auf dem Pegel "H" ist, obwohl der N-Typ-MOS-Transistor 59 eingeschaltet ist und der P-Typ-MOS-Transistor 58 ausgeschaltet ist, in diesem Fall das "H"-Pegel-Unterscheidungsergebnis über den N-Typ-MOS- Transistor 59 ausgegeben werden. Andererseits wird dann, wenn das Ausgabevorbereitungssignal OP auf dem Pegel "L" ist, der N-Typ-MOS-Transistor 59 ausgeschaltet und wird der P-Typ-MOS- Transistor 58 eingeschaltet. In diesem Fall kann das "L"- Pegel-Unterscheidungsergebnis über den P-Typ-MOS-Transistor 58 ausgegeben werden. Gegensätzlich dazu werden dann, wenn die Reserveadresse SA auf dem Pegel "L" ist, der P-Typ-MOS- Transistor 60 und der N-Typ-MOS-Transistor 61 beide ausgeschaltet. Weiterhin wird dann, wenn das Ausgabevorbereitungssignal OP auf dem Pegel "H" ist, der N- Typ-MOS-Transistor 59 eingeschaltet und wird der P-Typ-MOS- Transistor 58 ausgeschaltet. In diesem Fall wird das Unterscheidungsergebnis des Pegels "L" über den N-Typ-MOS- Transistor 59 ausgegeben. Weiterhin wird dann, wenn das Ausgabevorbereitungssignal OP auf dem Pegel "L" ist, der NTyp-MOS-Transistor 59 ausgeschaltet und wird der P-Typ-MOS- Transistor 58 eingeschaltet. In diesem Fall wird das "H"- Pegel-Unterscheidungsergebnis über den P-Typ-MOS-Transistor 58 ausgegeben. Das bedeutet, daß dann, wenn das Ausgabevorbereitungssignal OP mit der Reserveadresse SA übereinstimmt, der Pegel "H" als das Vergleichsergebnis ausgegeben wird, und dann, wenn es nicht mit ihr übereinstimmt, der Pegel "L" als das Vergleichsergebnis ausgegeben wird.
Fig. 11 ist ein Zeitgabediagramm, das die oben angegebene Operation in einer Ablauffolge zeigt. In Fig. 11 bezeichnet (A) einen Systemtakt SCLK, der von außen eingegeben wird, um die Betriebszeitgabe zu bestimmen; (B) bezeichnet ein Chip- Freigabesignal CE zum Auswählen dieses Speicherchips; (C) bezeichnet ein Spaltenadressenentscheidungs-Referenzsignal RWL, das als Referenz der Spaltenadressenentscheidungszeitgabe verwendet wird; (D) bezeichnet eine Zeilenadresse RA und eine Spaltenadresse CA, die zu dieser Speicherzelle gegeben werden; (E) bezeichnet einen internen Takt ICLK, der als Referenz des Betriebs des Synchronisationszählers 7 verwendet wird; (F) bezeichnet einen Takt CLK zum Treiben des Synchronisationszählers 7, welcher Takt auf der Basis des internen Takts ICLK gebildet wird; (G) bezeichnet ein Zählerausgangssignal C0, das durch den Synchronisationszähler 7 ausgegeben wird; (H) bezeichnet ein Ausgabevorbereitungssignal OP, das durch den Synchronisationszähler 7 vor dem Zählerausgangssignal C0 ausgegeben wird; (I) bezeichnet ein Matrizensignal AS, das vom Decodierer 46 zur Reserveadressen-Erzeugungsschaltung 47 gegeben wird; (J) bezeichnet eine Reserveadresse SA und ein Reserveadressen-Verwendungssignal SU, die von der Reserveadressen-Erzeugungsschaltung 47 zum Latch-Abschnitt 48 gegeben werden; (K) bezeichnet eine Reserveadresse SA und ein Reserveadressen-Verwendungssignal SU, die durch den Latch- Abschnitt 48 zwischengespeichert und von diesem ausgegeben werden; (L) bezeichnet ein Treibersignal zum Treiben des Reserveselektors 3 und des Normalselektors 4; (M) bezeichnet ein Vergleichsergebnis der Vergleichsschaltung 49; (N) bezeichnet ein Reserve/Normal-Unterscheidungssignal SNJ, das durch die Reserve/Normal-Unterscheidungssignal- Erzeugungsschaltung 50 ausgegeben wird; (0) bezeichnet ein Normalspalten-Auswahlsignal NCSL, das durch den Normalselektor 4 ausgegeben wird; und (P) bezeichnet ein Reservespalten-Auswahlsignal SCSL, das durch den Reserveselektor 3 ausgegeben wird.
Wie es in Fig. 11 durch (B) gezeigt ist, wird dann, wenn das Chip-Freigabesignal CE zum Auswählen des Speicherchips zur Zeit t0 eingegeben wird, auf der Basis des Chip- Freigabesignals CE das Matrizenauswahlsignal AS vom Decodierer 6 zur Reserveadressen-Erzeugungsschaltung 47 ausgegeben, wie es durch (I) gezeigt ist. Als Ergebnis werden die Reserveadresse SA und das Reserveadressen- Verwendungssignal SU von der Reserveadressen- Erzeugungsschaltung 47 zur Zeit t01 ausgegeben, wie es durch (J) gezeigt ist. Weiterhin werden diese Signale durch den Latch-Abschnitt 48 zur Zeit t02 zwischengespeichert, wie es durch (K) gezeigt ist.
Darauffolgend wird, wie es durch (C) gezeigt ist, das als Referenz der Spaltenadressenentscheidungszeitgabe verwendete Spaltenadressenentscheidungs-Referenzsignal RWL zur Zeit t1 gegeben. Das bedeutet, daß für die Zeilenadresse entschieden wird, wenn sich das Chip-Freigabesignal CE von einem Pegel "L" zum Pegel "H" ändert, und für die Spaltenadresse wird entschieden, wenn sich das Spaltenadressenentscheidungs- Referenzsignal RWL zum Pegel "H" ändert. Dann, wenn der erste Systemtakt SCLK zur Zeit t2 ansteigt, startet der erste eine Zyklus. Der Zyklus verschiebt sich zum darauffolgenden Zyklus in einer Aufeinanderfolge, wann immer der Systemtakt SCLK ansteigt.
Andererseits wird, nachdem sich das Spaltenadressenentscheidungs-Referenzsignal RWL zum Pegel "H" geändert hat, der mit dem Systemtakt 5013 synchronisierte interne Takt ICLK erzeugt. Weiterhin wird auf der Basis der Zeit t2, zu welcher der interne Takt ICLK ansteigt, der Takt CLK zum Treiben des Synchronisationszählers 7 (der zur Zeit t21 abfällt) ausgebildet. Weiterhin wird zur Zeit t1, zu welcher sich das Spaltenadressenentscheidungs-Referenzsignal RWL zum Pegel "H" ändert, eine Spaltenadresse vom Spaltenadressenpuffer zum Ausgabevorbereitungsknoten des Synchronisationszählers 7 auf der Basis des Spaltenadressenentscheidungs-Referenzsignals RWL erlangt. Die Adresse AD1 wird zum Knoten N3 und zum Knoten N6 übertragen, die beide in Fig. 3 gezeigt sind, und vom Synchronisationszähler 7 als das Ausgabevorbereitungssignal OP ausgegeben, und auch als Zählerausgangssignal C0, wie es durch (G) gezeigt ist, sofort darauffolgend. Daher wird die Adresse des durch den Synchronisationszähler 7 ausgegebenen Ausgabevorbereitungssignals OP durch die Vergleichsschaltung 49 diesbezüglich unterschieden, ob die Adresse die Normaladresse oder die Reserveadresse ist. Das Vergleichsergebnis, das erhalten wird, wie es durch (M) gezeigt ist, wird zur Reserve/Normal-Unterscheidungssignal- Erzeugungsschaltung 50 gegeben. Weiterhin gibt die Reserve/Normal-Unterscheidungssignal-Erzeugungsschaltung 50, wie es durch (N) gezeigt ist, das Reserve/Normal- Unterscheidungssignal SNJ auf der Basis des Vergleichsergebnisses der Vergleichsschaltung 49 und des Reserveadressen-Verwendungssignals SU der Reserveadressen- Erzeugungsschaltung 47 aus.
Darauffolgend gibt, wie es in Fig. 11 durch (F) gezeigt ist, der Reserveselektor 3 oder der Normalselektor 4 dann, wenn sich der Takt CLK vom Pegel "L" zum Pegel "H" zur Zeit t3 ändert, wie es durch (L) gezeigt ist, ein Signal zum Entscheiden über das Reserve/Normal-Unterscheidungssignal SNJ aus. Als Ergebnis ändert sich, wie es durch (0) und (P) gezeigt ist, auf der Basis des Ausgabevorbereitungssignals OP das Normalspalten-Auswahlsignal NCSL zum Pegel "H" im Fall der Normaladresse, und das Reservespalten-Auswahlsignal SCSL ändert sich zum Pegel "H" im Fall der Reserveadresse.
Andererseits, wie es durch (F) gezeigt ist, wird dann, wenn sich der Takt CLK vom Pegel "L" zum Pegel "H" zur Zeit t3 ändert, die Adresse des Ausgabevorbereitungssignals OP des Synchronisationszählers 7, d. h. die nachfolgende Adresse AD2, entschieden. Daher wird die Adresse AD2 des durch den Synchronisationszähler 7 ausgegebenen Ausgabevorbereitungssignals OP durch die Vergleichsschaltung 49 und die Reserve/Normal-Unterscheidungssignal- Erzeugungsschaltung 50 diesbezüglich unterschieden, ob die Adresse die Normaladresse oder die Reserveadresse ist, so daß das Reserve/Normal-Unterscheidungssignal SNJ, wie es durch (N) gezeigt ist, ausgegeben werden kann.
Danach beginnt dann, wenn der Systemtakt SCLK zur Zeit t4 ansteigt, der darauffolgende Zyklus. Auf ein Ansteigen des internen Takts ICLK hin ändert sich der Takt CLK vom Pegel "H" zum Pegel "L" zur Zeit t41, wie es durch (F) gezeigt ist, so daß das Zählerausgangssignal CO des Synchronisationszählers 7 die nachfolgende Adresse AD2 wird. Vor der Zeit hat das Ausgabevorbereitungssignal OP des Synchronisationszählers 7 bereits die nachfolgende Adresse AD2 ausgegeben. Daher gibt die Reserve/Normal- Unterscheidungssignal-Erzeugungsschaltung 50 das Reserve/Normal-Unterscheidungssignal SNJ zur Zeit t31 aus, wie es durch (N) gezeigt ist. Demgemäß kann über die Adresse AD2 durch das Zählerausgangssignal C0 des Synchronisationszählers 7 zur Zeit t4 entschieden werden. Zu dieser Zeit ist die Unterscheidung diesbezüglich, ob die Adresse die Normaladresse oder die Reserveadresse ist, beendet worden. Daher wird dann, wenn sich der Takt CLK vom Pegel "L" zum Pegel "H" zur Zeit t5 ändert, das Normalspalten-Auswahlsignal NCSL oder das Reservespalten- Auswahlsignal SCSL ausgegeben, wie es durch (O) oder (P) gezeigt ist.
Fig. 16 ist ein Blockdiagramm, das eine detailliertere Konfiguration der in Fig. 6 gezeigten Schaltung zeigt, wobei ein 4-M-Bit-DRAM in 16 Einheiten von Zellenmatrizen aufgeteilt ist und die Unterscheidung zwischen der Reserveadresse und der Normaladresse für eine Hälfte des gesamten Chips bewirkt wird. Wie es in Fig. 16 gezeigt ist, kann die in Fig. 6 gezeigte Vergleichsschaltung 49 durch sowohl einen Vergleichsschaltungs-Anfangsstufenabschnitt 491 als auch einen Vergleichsschaltungs-Endstufenabschnitt 492 realisiert werden.
In Fig. 16 werden zwei Matrizen in Fig. 16 oder vier Matrizen im gesamten Chip durch Zweisystem-Zeilenadressen ausgewählt. Eine einzige Reserveadressen-Erzeugungsschaltung 47 ist für jede Matrix vorgesehen, um die Reserveadressen SA1 bis SA9 und das Reserveadressen-Verwendungssignal SU zu erzeugen. Das Vergleichsergebnis der Vergleichsschaltungs-Anfangsstufe 491 wird mit dem Vergleichsergebnis des Vergleichsschaltungs- Endstufenabschnitts 492 kombiniert, was das Reserveadressen- Verwendungssignal SU berücksichtigt, und das kombinierte Vergleichsergebnis wird zur Reserve/Normal- Unterscheidungssignal-Erzeugungsschaltung 50 ausgegeben. Als Ergebnis ist es möglich, das Reserve/Normal- Unterscheidungssignal SNJ von der Reserve/Normal- Unterscheidungssignal-Erzeugungsschaltung 50 zu erhalten. In dem Fall der in Fig. 16 gezeigten Schaltungskonfiguration ist die Anzahl der für die Reserveadressen-Erzeugungsschaltung 47 erforderlichen Sicherungen insgesamt 160.
Fig. 17 ist ein Blockdiagramm, das eine weitere detailliertere Konfiguration der in Fig. 6 gezeigten Schaltung zeigt, wobei ein 4-M-Bit-DRAM in 16 Einheiten von Zellenmatrizen aufgeteilt ist, wie bei dem Fall, der in Fig. 16 gezeigt ist, und die Unterscheidung zwischen der Reserveadresse und der Normaladresse wird für eine Hälfte des gesamten Chips bewirkt. Wie es in Fig. 17 gezeigt ist, kann die in Fig. 6 gezeigte Vergleichsschaltung 49 durch sowohl einen Vergleichsschaltungs-Anfangsstufenabschnitt 491 als auch einen Vergleichsschaltungs-Endstufenabschnitt 492 realisiert werden.
In Fig. 17 werden zwei Matrizen in Fig. 17 oder vier Matrizen im gesamten Chip durch Zweisystem-Zeilenadressen ausgewählt. Eine einzige Reserveadressen-Erzeugungsschaltung 47 ist für jede Matrix vorgesehen, um die Reserveadressen SA1 bis SA9 und das Reserveadressen-Verwendungssignal SU zu erzeugen. Das Vergleichsergebnis der Vergleichsschaltungs-Anfangsstufe 491 wird mit dem Vergleichsergebnis des Vergleichsschaltungs- Endstufenabschnitts 492 kombiniert, was das Reserveadressen- Verwendungssignal SU berücksichtigt, und das kombinierte Vergleichsergebnis wird zur Reserve/Normal- Unterscheidungssignal-Erzeugungsschaltung 50 ausgegeben. Als Ergebnis ist es möglich, das Reserve/Normal- Unterscheidungssignal SNJ von der Reserve/Normal- Unterscheidungssignal-Erzeugungsschaltung 50 zu erhalten. Im Fall der in Fig. 17 gezeigten Schaltungskonfiguration ist die Anzahl der für die Reserveadressen-Erzeugungsschaltung 47 erforderlichen Sicherungen insgesamt 144.
In der in den Fig. 16 und 17 gezeigten Schaltungskonfiguration werden der einzige Latch-Abschnitt 48, die einzige Vergleichsschaltung 49 und die einzige Reserve/Normal-Unterscheidungssignal-Erzeugungsschaltung 50 gemeinsam für eine Vielzahl (in den Fig. 16 und 17 Vier) der Reserveadressen-Erzeugungsschaltung 47 verwendet. Daher ist es möglich, den Chipbereich auf dem Halbleiterchip zu reduzieren, der für die Latch-Schaltungen 48, die Vergleichsschaltung 49 und die Reserve/Normal- Unterscheidungssignal-Erzeugungsschaltungen 50 erforderlich ist.
Die Fig. 18 und 19 sind Schaltungsdiagramme, die weitere Beispiele der Reserveadressen-Erzeugungsschaltung 47 zeigen. In dem Fall der Reserveadressen-Erzeugungsschaltung 47, wie sie in Fig. 18 gezeigt ist, sind N-Typ-MOS-Transistoren 62 bis 65, deren Gate-Anschlüsse mit dem Knoten Nc verbunden sind, für jeden der Knoten zum Erzeugen der Reserveadresse SA vorgesehen. In dem Fall der Reserveadressen- Erzeugungsschaltung 47, wie sie in Fig. 19 gezeigt ist, sind N-Typ-MOS-Transistoren 62 bis 65, deren Gate-Anschlüsse mit dem Knoten Nc verbunden sind, parallel an die N-Typ-MOS- Transistoren 66 bis 69 angeschlossen, deren Gate-Anschlüsse mit dem Knoten Nd verbunden sind.
In der Schaltungskonfiguration, wie sie oben beschrieben ist, ist es dann, wenn der einzige Latch-Abschnitt 48, die einzige Vergleichsschaltung 49 und die einzige Reserve/Normal- Unterscheidungssignal-Erzeugungsschaltung 50 gemeinsam für eine Vielzahl von Reserveadressen-Erzeugungsschaltungen 47 verwendet werden, wie es in den Fig. 16 und 17 gezeigt ist, möglich, die Kapazität bei den Knoten durch Abtrennen der Knoten der anderen Reserveadressen-Erzeugungsschaltungen 47 (die jeweils keine Reserveadresse SA übertragen) von den N- Typ-MOS-Transistoren 62 bis 65 und den N-Typ-MOS-Transistoren 66 bis 69 zu reduzieren, wenn die Reserveadresse SA übertragen wird. Daher ist es dann, wenn die Reserveadresse SA und das Reserveadressen-Verwendungssignal SU von der Reserveadressen-Erzeugungsschaltung 47 übertragen werden, möglich, den Einfluß durch die Kapazität bei den Knoten zu reduzieren, wodurch ein Hochgeschwindigkeitsbetrieb realisiert werden kann.
Fig. 20 ist eine Tabelle zum Auflisten der numerischen Beziehung zwischen der Anzahl der Reserve/Normal- Unterscheidungsschaltungen, der Anzahl der Reservespalten, des Ablöseverhältnisses von defekten Zellen und der Anzahl von zu verwendenden Sicherungen, die erhalten wird, wenn ein 4-M-Bit-Speicher in 16 Matrizen unterteilt wird. In der in Fig. 20 gezeigten Tabelle sind fünf Fälle gezeigt, die die herkömmliche Schaltungskonfiguration enthalten. Hier ist das Ablösungsverhältnis durch getrenntes Nehmen von drei Fällen angezeigt, wobei die Anzahl von defekten Zellen pro zwei Matrizen jeweils Eins, Zwei und Drei ist.
Wie es in Fig. 20 deutlich verstanden wird, kann die Anzahl von Sicherungen, die erforderlich sind, um dasselbe Defektzellen-Ablöseverhältnis wie das herkömmliche Ablöseverhältnis zu erhalten, von 112 (der herkömmlichen Anzahl) auf 64 (der Anzahl der Erfindung) merklich reduziert werden. Andererseits ist es dann, wenn die Anzahl von Sicherungen fest auf 112 ist, möglich, das Ablöseverhältnis von defekten Zellen merklich zu verbessern.
Weiterhin kann das Verfahren zum Unterscheiden der Reserveadresse von einer Normaladresse oder umgekehrt in einem Zyklus, bevor über die Normaladresse entschieden worden ist, auf den Schreibzyklus in dem schnellen Seitenmode des Pipeline-Systems angewendet werden. In diesem Fall wird einem Zyklus, der dem Zyklus am nächsten ist, in welchem die · Adresse erlangt wird, das Spaltenadressensignal entsprechend der Adresse ausgewählt. Daher ist es möglich, die Reserveadresse von der Normaladresse oder umgekehrt in einem Zyklus vordem Zyklus zu unterscheiden, in welchem das Spaltenauswahlsignal ausgewählt wird, und zwar durch Unterscheiden von beiden auf der Basis der vom Spaltenadressenpuffer eingegebenen Adresse, so daß es möglich ist, einen Zugriff hoher Geschwindigkeit auf die Speichervorrichtung zu realisieren.
Wie es oben beschrieben ist, ist es bei der Halbleiterspeichervorrichtung gemäß der vorliegenden Erfindung deshalb, weil über die Reservespaltenadresse zum Ablösen defekter Zellen der Speichervorrichtung entschieden werden kann, bevor über die Normalspaltenadresse entschieden wird, möglich, nicht nur die Zugriffsgeschwindigkeit der Speichervorrichtung zu verbessern, sondern auch die Anzahl von Sicherungen und die Schaltungsgröße durch gemeinsames Verwenden einiger Schaltungen zu reduzieren.
Bezugszeichen in den Ansprüchen dienen einem besseren Verstehen und sollen den Schutzumfang nicht beschränken.

Claims

1. Halbleiterspeichervorrichtung mit Normalspalten und wenigstens einer Reservespalte, wobei eine Spalte auf der Basis eines Spaltenauswahlsignals (NCSL, SCSL) ausgewählt wird, das durch Auswahlschaltungen (3, 4) ausgegeben wird und von einer Spaltenadresse abhängt, wobei die Halbleiterspeichervorrichtung weiterhin folgendes aufweist:

eine Unterscheidungseinrichtung (2, 5, 47 bis 50) zum Unterscheiden, ob die Spaltenadresse einer Normalspaltenadresse oder einer Reservespaltenadresse entspricht,

dadurch gekennzeichnet, daß

die Unterscheidungseinrichtung geeignet ist, ein Normal/Reserve-Auswahlsignal (SNJ) zu den Auswahlschaltungen in einem Taktzyklus vor dem Taktzyklus auszugeben, in welchem die Spaltenadresse zu den Auswahlschaltungen eingegeben wird.

2. Halbleiterspeichervorrichtung nach Anspruch 1, wobei:

weiterhin ein Synchronisationszähler (1, 7) mit einer Signalübertragungseinrichtung zum Empfangen einer Spaltenadresse und zum Übertragen eines Ausgangssignals in Antwort auf ein Zeitgabesignal (RWL) zum Ausgeben eines Ausgangssignals als Zählerausgangssignal (CO) zu der Auswahlschaltung (3, 4) und im voraus als ein Ausgabevorbereitungssignal (OP) zu der Unterscheidungseinrichtung vorgesehen ist; und

die Unterscheidungseinrichtung (2, 5) die Unterscheidung, ob die Reservespalte oder die Normalspalte verwendet wird, in Antwort auf das Ausgabevorbereitungssignal (OP) durchführt.

3. Halbleiterspeichervorrichtung nach Anspruch 2, wobei ein Impuls auf der Basis des Zeitgabesignals (RWL) ausgebildet wird, um die Spaltenadresse zu erlangen und die Entscheidung in einem ersten Taktzyklus durch Verwendung des ausgebildeten Impulses ausgeführt wird.

4. Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 3, wobei:

ein Spaltenadressenpuffer (6) vorgesehen ist, um die Spaltenadresse auszugeben; und

eine Signalzwischenspeicherungseinrichtung die Spaltenadresse bis zu einem Taktzyklus nach dem Taktzyklus hält, in welchem die Spaltenadresse vom Spaltenadressenpuffer eingegeben wird, wobei das von der gehaltenen Spaltenadresse erhaltene Spaltenauswahlsignal zur Unterscheidungseinrichtung (2, 5) in dem Taktzyklus nach dem Taktzyklus ausgegeben wird, in welchem die Spaltenadresse eingegeben wird.

5. Halbleiterspeichervorrichtung nach Anspruch 1 oder 2, wobei

ein Decodierer (46) zum Erzeugen eines Matrizenauswahlsignals (AS) zum Auswählen einer Matrix des Speichers auf der Basis einer Zeilenadresse (RA) vorgesehen ist; und

die Unterscheidungseinrichtung folgendes aufweist:

eine Reserveadressen-Erzeugungsschaltung (47) zum Ausgeben einer Reserveadresse (SA) und eines Reserveadressen-Verwendungssignals (SU) als Reservespaltenadresse (SU, SA), die auf der Basis des Matrizenauswahlsignals (AS) vom Decodierer (46) erzeugt werden; und

eine Vergleichsunterscheidungseinrichtung (49, 50) zum Durchführen der Unterscheidung auf der Basis eines Vergleichs zwischen der Reserveadresse (SA) von der Reserveadressen-Erzeugungsschaltung (47) und einer zu der Vergleichsunterscheidungseinrichtung (49, 50) eingegebenen Spaltenadresse.

6. Halbleiterspeichervorrichtung nach Anspruch 5, wobei die Vergleichsunterscheidungseinrichtung (49, 50) die Spaltenadresse vom Synchronisationszähler (7) empfängt.

7. Halbleiterspeichervorrichtung nach Anspruch 5 oder 6, wobei die Spaltenadresse durch einen Spaltenadressenpuffer (6) angelegt wird.

8. Halbleiterspeichervorrichtung nach einem der Ansprüche 5 bis 7, wobei die Reserveadressen-Erzeugungsschaltung (47) mit einer Vielzahl von Sicherungen (36, 37,...) versehen ist und die Reservespaltenadresse demgemäß ausgibt, ob die Sicherungen aufgetrennt sind oder nicht.

9. Halbleiterspeichervorrichtung nach einem der Ansprüche 5 bis 8, wobei die Vergleichsschaltung (49) das Vergleichsergebnis eines "0"-Pegels ausgibt, wenn die Spaltenadresse mit der Reservespaltenadresse (SU, SA) übereinstimmt, und das Vergleichsergebnis eines "1"- Pegels, wenn die Spaltenadresse nicht mit der Reservespaltenadresse (SU, SA) übereinstimmt.

10. Halbleiterspeichervorrichtung nach einem der Ansprüche 5 bis 9, wobei die Reservespaltenadresse (SU, SA) der Reserveadressen-Erzeugungsschaltung (47) an die Vergleichsunterscheidungseinrichtung (49, 50) angelegt wird, nachdem sie durch einen Latch-Abschnitt (48) zwischengespeichert worden ist.

11. Halbleiterspeichervorrichtung nach Anspruch 10, wobei wenigstens einer des Latch-Abschnitts (48) und der Vergleichsunterscheidungseinrichtung (49, 50) gemeinsam bei der Reserveadressen-Erzeugungsschaltung (47) verwendet wird.

12. Halbleiterspeichervorrichtung nach einem der Ansprüche 5 bis 11, wobei die Reserveadressen-Erzeugungsschaltung (47) mit einer in Reihe geschalteten Einheit eines Ladetransistors (26), einer Sicherung (36) und eines Entladetransistors (30) versehen ist, die zwischen einer hohen Versorgungsspannung und einer niedrigen Versorgungsspannung angeschlossen ist, für jedes von Bits der Reservespaltenadresse; eine Verbindungsstelle zwischen dem Ladetransistor (26) und der Sicherung (36) ein Reservespaltenadressen-Erzeugungsknoten für ein Bit ist; und die Reservespaltenadresse (SU, SA) für jedes Bit durch Entladen oder nicht Entladen des geladenen Knotens gemäß der aufgetrennten Sicherung oder der nicht aufgetrennten Sicherung (36) ausgegeben wird, nachdem der Knoten durch den Ladetransistor (26) geladen worden ist.

13. Halbleiterspeichervorrichtung nach einem der Ansprüche 5 bis 11, wobei die Reserveadressen-Erzeugungsschaltung (47) mit einer in Reihe geschalteten Einheit eines Ladetransistors (31), einer Sicherung (36) und eines Entladetransistors (32) versehen ist, die zwischen einer hohen Versorgungsspannung und einer niedrigen Versorgungsspannung angeschlossen ist, für jedes von Bits der Reservespaltenadresse; eine Verbindungsstelle zwischen dem Entladetransistor (32) und der Sicherung (36) ein Reservespaltenadressen-Erzeugungsknoten für ein Bit ist; und die Reservespaltenadresse für jedes Bit durch Laden oder nicht Laden des entladenen Knotens gemäß der aufgetrennten Sicherung oder der nicht aufgetrennten Sicherung (36) ausgegeben wird, nachdem der Knoten durch den entladenen Transistor (32) entladen worden ist.

14. Halbleiterspeichervorrichtung nach Anspruch 12, wobei ein einziger Entladetransistor (30) für eine Vielzahl der in Reihe geschalteten Einheiten gemeinsam verwendet wird.

15. Halbleiterspeichervorrichtung nach Anspruch 13, wobei ein einziger Ladetransistor (31) für eine Vielzahl der in Reihe geschalteten Einheiten gemeinsam verwendet wird.

16. Halbleiterspeichervorrichtung nach einem der Ansprüche 5 bis 11, wobei die Reserveadressen-Erzeugungsschaltung (47) mit einer in Reihe geschalteten Einheit eines Ladetransistors (26), einer Sicherung (36) und eines Entladetransistors (30) versehen ist, die zwischen einer hohen Versorgungsspannung und einer niedrigen Versorgungsspannung angeschlossen ist, für jedes von Bits der Reservespaltenadresse; eine Verbindungsstelle zwischen dem Ladetransistor (26) und dem Entladetransistor (30) ein Reservespaltenadressen- Erzeugungsknoten für ein Bit ist; und die Reservespaltenadresse für jedes Bit durch Entladen oder nicht Entladen des geladenen Knotens gemäß der aufgetrennten Sicherung oder nicht aufgetrennten Sicherung (36) ausgegeben wird, nachdem der Knoten durch den Ladetransistor (26) geladen worden ist.

17. Halbleiterspeichervorrichtung nach einem der Ansprüche 5 bis 11, wobei die Reserveadressen-Erzeugungsschaltung (47) mit einer in Reihe geschalteten Einheit eines Ladetransistors (31), einer Sicherung (36) und eines Entladetransistors (32) versehen ist, die zwischen einer hohen Versorgungsspannung und einer niedrigen Versorgungsspannung angeschlossen ist, für jedes von Bits der Reservespaltenadresse; eine Verbindungsstelle zwischen dem Ladetransistor (31) und dem Entladetransistor (32) ein Reservespaltenadressen- Erzeugungsknoten für ein Bit ist; und die Reservespaltenadresse für jedes Bit durch Laden oder nicht Laden des entladenen Knotens gemäß der aufgetrennten Sicherung oder der nicht aufgetrennten Sicherung (36) ausgegeben wird, nachdem der Knoten durch den Entladetransistor (32) entladen worden ist.