JP2754953B2 - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JP2754953B2 JP2754953B2 JP3141370A JP14137091A JP2754953B2 JP 2754953 B2 JP2754953 B2 JP 2754953B2 JP 3141370 A JP3141370 A JP 3141370A JP 14137091 A JP14137091 A JP 14137091A JP 2754953 B2 JP2754953 B2 JP 2754953B2
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- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
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- Static Random-Access Memory (AREA)
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリ装置に関
し、特に冗長回路により、カラム不良を救済可能なスタ
ティック型ランダムアクセスメモリ装置（以下、ＲＡＭ
と略す）に関する。
し、特に冗長回路により、カラム不良を救済可能なスタ
ティック型ランダムアクセスメモリ装置（以下、ＲＡＭ
と略す）に関する。
【０００２】
【従来の技術】従来、この種のカラム不良を救済可能な
スタティックＲＡＭの構成は図２に示されている。本図
Ｄ，Ｄ(オ-ハ゛-ライン)は正規ビット線、ＤR，ＤR(オ-ハ゛-ライン)
は冗長ビット線である。救済行アドレスプログラム回路
２０１は予備テストの際、不良となった行アドレスをフ
ューズ切断などの手段を用いてプログラムする。救済行
アドレスプログラム回路２０１の出力信号Ｒc(オ-ハ゛-ライ
ン)は救済行アドレスを外部から選択したときには低レベ
ルとなり、非選択時には高レベルとなる。
スタティックＲＡＭの構成は図２に示されている。本図
Ｄ，Ｄ(オ-ハ゛-ライン)は正規ビット線、ＤR，ＤR(オ-ハ゛-ライン)
は冗長ビット線である。救済行アドレスプログラム回路
２０１は予備テストの際、不良となった行アドレスをフ
ューズ切断などの手段を用いてプログラムする。救済行
アドレスプログラム回路２０１の出力信号Ｒc(オ-ハ゛-ライ
ン)は救済行アドレスを外部から選択したときには低レベ
ルとなり、非選択時には高レベルとなる。
【０００３】Ｑ4，Ｑ5は正規ビット線（Ｄ，Ｄ(オ-ハ゛-ライ
ン)）の行選択トランジスタである。外部アドレス入力信
号により、行アドレスデコーダ２０２が正規ビット線
Ｄ，Ｄ(オ-ハ゛-ライン)を選択し、前記正規ビット線Ｄ，Ｄ(オ
-ハ゛-ライン)の行アドレスが救済行アドレスとしてプログラ
ム回路２０１にプログラムされていない場合、すなわ
ち、Ｒc(オ-ハ゛-ライン)が高レベルの時のみ行選択信号Ｙjが
高レベルとなり、行選択トランジスタＱ4，Ｑ5はオン
し、Ｄ，Ｄ(オ-ハ゛-ライン)は共通データバス線２０３と電気
的に接続される。
ン)）の行選択トランジスタである。外部アドレス入力信
号により、行アドレスデコーダ２０２が正規ビット線
Ｄ，Ｄ(オ-ハ゛-ライン)を選択し、前記正規ビット線Ｄ，Ｄ(オ
-ハ゛-ライン)の行アドレスが救済行アドレスとしてプログラ
ム回路２０１にプログラムされていない場合、すなわ
ち、Ｒc(オ-ハ゛-ライン)が高レベルの時のみ行選択信号Ｙjが
高レベルとなり、行選択トランジスタＱ4，Ｑ5はオン
し、Ｄ，Ｄ(オ-ハ゛-ライン)は共通データバス線２０３と電気
的に接続される。
【０００４】外部アドレス入力信号が予めプログラムさ
れた救済行アドレスに一致した場合は、Ｒc(オ-ハ゛-ライン)
が低レベルとなるため、正規ビット線Ｄ，Ｄ(オ-ハ゛-ライン)
を選択すべき行選択信号Ｙjは、強制的に低レベルとな
り、全ての正規ビット線に接続された行選択トランジス
タＱ4，Ｑ5はオフする。一方、Ｒc(オ-ハ゛-ライン)が低レベ
ルになると、インバータ２０４は冗長カラム選択信号Ｙ
Rを高レベルとし、冗長カラム選択トランジスタＱ8，Ｑ
９がオンし、冗長ビット線ＤR，ＤR(オ-ハ゛-ライン)が共通デ
ータバス線２０３と電気的に接続される。
れた救済行アドレスに一致した場合は、Ｒc(オ-ハ゛-ライン)
が低レベルとなるため、正規ビット線Ｄ，Ｄ(オ-ハ゛-ライン)
を選択すべき行選択信号Ｙjは、強制的に低レベルとな
り、全ての正規ビット線に接続された行選択トランジス
タＱ4，Ｑ5はオフする。一方、Ｒc(オ-ハ゛-ライン)が低レベ
ルになると、インバータ２０４は冗長カラム選択信号Ｙ
Rを高レベルとし、冗長カラム選択トランジスタＱ8，Ｑ
９がオンし、冗長ビット線ＤR，ＤR(オ-ハ゛-ライン)が共通デ
ータバス線２０３と電気的に接続される。
【０００５】以上、説明したようにして、正規メモリセ
ルアレイ内に不良セルを含む正規ビット線が存在した場
合、その行アドレスをプログラムすることにより、冗長
ビット線ＤR，ＤR(オ-ハ゛-ライン)と電気的に置換すること
で、不良カラムを救済することができる。
ルアレイ内に不良セルを含む正規ビット線が存在した場
合、その行アドレスをプログラムすることにより、冗長
ビット線ＤR，ＤR(オ-ハ゛-ライン)と電気的に置換すること
で、不良カラムを救済することができる。
【０００６】
【発明が解決しようとする課題】この従来のスタティッ
クＲＡＭの構成では、不良ビット線を救済する際に行選
択信号をコントロールすることのみによって、不良ビッ
ト線を冗長ビット線に置換していたため、以下のような
場合、余分な消費電流が流れるという問題点があった。
クＲＡＭの構成では、不良ビット線を救済する際に行選
択信号をコントロールすることのみによって、不良ビッ
ト線を冗長ビット線に置換していたため、以下のような
場合、余分な消費電流が流れるという問題点があった。
【０００７】すなわち、正規ビット線Ｄ，Ｄ(オ-ハ゛-ライン)
の一方、または両方が接地レベルと接触した場合、当
然、該正規ビット線Ｄ，Ｄ(オ-ハ゛-ライン)は不良となる。こ
の場合、上述した方法により不良ビット線を、冗長ビッ
ト線ＤR，ＤR(オ-ハ゛-ライン)と置換することで救済可能であ
る。しかしながら、読み出しまたは書き込み動作後、ま
たはスタティックＲＡＭが待機状態にある場合、すべて
のビット線を所定のレベルに復帰させるために、プリチ
ャージ信号φpが高レベルとなり、プリチャージトラン
ジスタＱ1，Ｑ2及びイコライズトランジスタＱ3がオン
する。これにより、トランジスタＱ1，Ｑ2，Ｑ3を介し
て、不良ビット線Ｄ，Ｄ(オ-ハ゛-ライン)はプリチャージされ
る。この時、ビット線ＤもしくはＤ(オ-ハ゛-ライン)が接地レ
ベルと接触していると、余分な貫通電流が流れるので、
特に待機時の消費電流が大きくなる。
の一方、または両方が接地レベルと接触した場合、当
然、該正規ビット線Ｄ，Ｄ(オ-ハ゛-ライン)は不良となる。こ
の場合、上述した方法により不良ビット線を、冗長ビッ
ト線ＤR，ＤR(オ-ハ゛-ライン)と置換することで救済可能であ
る。しかしながら、読み出しまたは書き込み動作後、ま
たはスタティックＲＡＭが待機状態にある場合、すべて
のビット線を所定のレベルに復帰させるために、プリチ
ャージ信号φpが高レベルとなり、プリチャージトラン
ジスタＱ1，Ｑ2及びイコライズトランジスタＱ3がオン
する。これにより、トランジスタＱ1，Ｑ2，Ｑ3を介し
て、不良ビット線Ｄ，Ｄ(オ-ハ゛-ライン)はプリチャージされ
る。この時、ビット線ＤもしくはＤ(オ-ハ゛-ライン)が接地レ
ベルと接触していると、余分な貫通電流が流れるので、
特に待機時の消費電流が大きくなる。
【０００８】
【課題を解決するための手段】本願第１発明の要旨は複
数のスタティック型メモリセル列と、該メモリセル列に
それぞれ接続された複数のビット線対と、該ビット線対
をそれぞれプリチャージする複数のプリチャージ回路
と、上記複数のメモリセル列のいずれかが不良のとき置
換される冗長メモリセル列と、該冗長メモリセル列に接
続された冗長ビット線対とを備えた半導体メモリ装置に
おいて、上記冗長メモリセル列と置換された不良のメモ
リセル列に接続されるプリチャージ回路を構成するトラ
ンジスタのゲートとプリチャージ信号源との間に設けら
れたフューズ素子を切断し、上記ゲートを抵抗素子を介
して上記トランジスタをオフさせる固定電源に接続する
とともに上記抵抗素子を上記スタティック型メモリセル
の負荷抵抗と同じ抵抗素子で構成したことである。
数のスタティック型メモリセル列と、該メモリセル列に
それぞれ接続された複数のビット線対と、該ビット線対
をそれぞれプリチャージする複数のプリチャージ回路
と、上記複数のメモリセル列のいずれかが不良のとき置
換される冗長メモリセル列と、該冗長メモリセル列に接
続された冗長ビット線対とを備えた半導体メモリ装置に
おいて、上記冗長メモリセル列と置換された不良のメモ
リセル列に接続されるプリチャージ回路を構成するトラ
ンジスタのゲートとプリチャージ信号源との間に設けら
れたフューズ素子を切断し、上記ゲートを抵抗素子を介
して上記トランジスタをオフさせる固定電源に接続する
とともに上記抵抗素子を上記スタティック型メモリセル
の負荷抵抗と同じ抵抗素子で構成したことである。
【０００９】本願第２発明の要旨は複数のスタティック
型メモリセル列と、該メモリセル列にそれぞれ接続され
た複数のビット線対と、該ビット線対と電源との間にそ
れぞれ介在する負荷トランジスタと、上記複数のメモリ
セル列のいずれかが不良のとき置換される冗長メモリセ
ル列と、該冗長メモリセル列に接続された冗長ビット線
対とを備えた半導体メモリ装置において、上記冗長メモ
リセル列と置換された不良のメモリセル列に接続される
負荷トランジスタのゲートと電源との間に設けられたフ
ューズ素子を切断し、上記ゲートを抵抗素子を介して負
荷トランジスタをオフさせる固定電源に接続するととも
に前記抵抗素子を上記スタティック型メモリセルの負荷
抵抗と同じ抵抗素子で構成したことである。
型メモリセル列と、該メモリセル列にそれぞれ接続され
た複数のビット線対と、該ビット線対と電源との間にそ
れぞれ介在する負荷トランジスタと、上記複数のメモリ
セル列のいずれかが不良のとき置換される冗長メモリセ
ル列と、該冗長メモリセル列に接続された冗長ビット線
対とを備えた半導体メモリ装置において、上記冗長メモ
リセル列と置換された不良のメモリセル列に接続される
負荷トランジスタのゲートと電源との間に設けられたフ
ューズ素子を切断し、上記ゲートを抵抗素子を介して負
荷トランジスタをオフさせる固定電源に接続するととも
に前記抵抗素子を上記スタティック型メモリセルの負荷
抵抗と同じ抵抗素子で構成したことである。
【００１０】
【発明の作用】いずれかのメモリセル列の不良、例え
ば、接地レベルとの不所望の接触があると、該不良メモ
リセル列は冗長メモリセル列に置換される。また、フュ
ーズが切断され、プリチャージ回路または負荷トランジ
スタのゲートには、これらをオフさせる固定電位が供給
される。したがって、これらのトランジスタにより不良
箇所は電源から遮断される。
ば、接地レベルとの不所望の接触があると、該不良メモ
リセル列は冗長メモリセル列に置換される。また、フュ
ーズが切断され、プリチャージ回路または負荷トランジ
スタのゲートには、これらをオフさせる固定電位が供給
される。したがって、これらのトランジスタにより不良
箇所は電源から遮断される。
【００１１】
【実施例】次に本発明の実施例について図面を参照して
説明する。図１は本発明の第１実施例を示すスタティッ
クＲＡＭの回路図である。従来例と同一構成部分には同
一符号を付して説明を省略する。本実施例と従来例との
相違点は、プリチャージ信号φpとプリチャージ及びイ
コライズトランジスタＱ1，Ｑ2，Ｑ3のゲート間にフュ
ーズＦ1を接続し、トランジスタＱ1，Ｑ2，Ｑ3のゲート
と接地間に高抵抗素子Ｒ1を接続した点である。
説明する。図１は本発明の第１実施例を示すスタティッ
クＲＡＭの回路図である。従来例と同一構成部分には同
一符号を付して説明を省略する。本実施例と従来例との
相違点は、プリチャージ信号φpとプリチャージ及びイ
コライズトランジスタＱ1，Ｑ2，Ｑ3のゲート間にフュ
ーズＦ1を接続し、トランジスタＱ1，Ｑ2，Ｑ3のゲート
と接地間に高抵抗素子Ｒ1を接続した点である。
【００１２】以下に本実施例の動作について説明する。
正規ビット線（Ｄ，Ｄ（オーバーライン））が救済不要
の場合、フューズＦ１は未切断とする。この時、プリチ
ャージ信号φｐが高レベルとなり、プリチャージ状態に
なると高抵抗素子Ｒ１を介して微小電流が接地レベルに
流れるが、ＳＲＡＭの場合、メモリセルの負荷抵抗とし
て高抵抗素子を使用しており、該高抵抗素子を本回路の
高抵抗素子Ｒ１として利用すれば、数ＴΩ以上の高抵抗
が小さい面積で製造可能である。したがって、高抵抗素
子Ｒ１の貫通電流も無視できるほど小さい。
正規ビット線（Ｄ，Ｄ（オーバーライン））が救済不要
の場合、フューズＦ１は未切断とする。この時、プリチ
ャージ信号φｐが高レベルとなり、プリチャージ状態に
なると高抵抗素子Ｒ１を介して微小電流が接地レベルに
流れるが、ＳＲＡＭの場合、メモリセルの負荷抵抗とし
て高抵抗素子を使用しており、該高抵抗素子を本回路の
高抵抗素子Ｒ１として利用すれば、数ＴΩ以上の高抵抗
が小さい面積で製造可能である。したがって、高抵抗素
子Ｒ１の貫通電流も無視できるほど小さい。
【００１３】したがって、フューズＦ1が未切断時に
は、ほぼ従来と同様な動作となり、プリチャージ後、ワ
ード線Ｗで選択されたメモリセルＭ1のデータが正規ビ
ット線Ｄ，Ｄ(オ-ハ゛-ライン)に読み出される。
は、ほぼ従来と同様な動作となり、プリチャージ後、ワ
ード線Ｗで選択されたメモリセルＭ1のデータが正規ビ
ット線Ｄ，Ｄ(オ-ハ゛-ライン)に読み出される。
【００１４】次に、正規ビット線（Ｄ，Ｄ(オ-ハ゛-ライン)）
を救済する場合、まず従来例と同様に救済行アドレスプ
ログラム回路２０１に救済すべき行アドレスをプログラ
ムする。さらに、該当する正規ビット線Ｄ，Ｄ(オ-ハ゛-ライ
ン)に割り当てられたフューズＦ１を切断する。フューズ
Ｆ1切断後は、プリチャージ及びイコライズトランジス
タＱ1〜Ｑ3のゲートは、高抵抗素子Ｒ1を介して接地レ
ベルとなるのですべてオフする。
を救済する場合、まず従来例と同様に救済行アドレスプ
ログラム回路２０１に救済すべき行アドレスをプログラ
ムする。さらに、該当する正規ビット線Ｄ，Ｄ(オ-ハ゛-ライ
ン)に割り当てられたフューズＦ１を切断する。フューズ
Ｆ1切断後は、プリチャージ及びイコライズトランジス
タＱ1〜Ｑ3のゲートは、高抵抗素子Ｒ1を介して接地レ
ベルとなるのですべてオフする。
【００１５】したがって、正規ビット線Ｄ，Ｄ(オ-ハ゛-ライ
ン)のいずれか一方が、接地レベルと接触した場合でも、
正規ビット線Ｄ，Ｄ(オ-ハ゛-ライン)が電源レベルと電気的に
接続されないので貫通電流は流れない。
ン)のいずれか一方が、接地レベルと接触した場合でも、
正規ビット線Ｄ，Ｄ(オ-ハ゛-ライン)が電源レベルと電気的に
接続されないので貫通電流は流れない。
【００１６】図３は本発明の第２実施例の要部を示して
いる。プリチャージ回路３００をＰチャンネルＭＯＳＦ
ＥＴＱ10〜Ｑ12で構成しており、ＰチャンネルＭＯＳＦ
ＥＴＱ10〜Ｑ11のゲートは高抵抗素子Ｒ2を介して電源
レベルに接続されている。第２実施例の動作は第１実施
例と同様なので説明は省略する。
いる。プリチャージ回路３００をＰチャンネルＭＯＳＦ
ＥＴＱ10〜Ｑ12で構成しており、ＰチャンネルＭＯＳＦ
ＥＴＱ10〜Ｑ11のゲートは高抵抗素子Ｒ2を介して電源
レベルに接続されている。第２実施例の動作は第１実施
例と同様なので説明は省略する。
【００１７】複数の正規ビット線４００〜４０３を同時
に複数の冗長ビット線（不図示）と置換するような場
合、図４に示すように複数ビット線４００〜４０３に高
抵抗素子Ｒ3とフューズＦ3を共通して具備すればよく、
パタン面積的にもロスが非常に少なくて済む。
に複数の冗長ビット線（不図示）と置換するような場
合、図４に示すように複数ビット線４００〜４０３に高
抵抗素子Ｒ3とフューズＦ3を共通して具備すればよく、
パタン面積的にもロスが非常に少なくて済む。
【００１８】また図５に示すように、ビット線負荷とし
てＭＯＳＦＥＴＱ13，Ｑ14を常時導通状態にしている場
合には、負荷トランジスタＱ13，Ｑ14のゲートをフュー
ズ５００を介して電源電位に接続し、高抵抗素子５０１
を介して接地レベルに接続する。該当ビットＤ，Ｄ(オ-ハ
゛-ライン)線を救済する場合には、フューズ５００を切断す
ることにより、負荷トランジスタＱ13，Ｑ14を非導通と
することができ、上述の実施例と同様な効果を得ること
ができる。
てＭＯＳＦＥＴＱ13，Ｑ14を常時導通状態にしている場
合には、負荷トランジスタＱ13，Ｑ14のゲートをフュー
ズ５００を介して電源電位に接続し、高抵抗素子５０１
を介して接地レベルに接続する。該当ビットＤ，Ｄ(オ-ハ
゛-ライン)線を救済する場合には、フューズ５００を切断す
ることにより、負荷トランジスタＱ13，Ｑ14を非導通と
することができ、上述の実施例と同様な効果を得ること
ができる。
【００１９】
【発明の効果】以上説明したように本発明のスタティッ
クＲＡＭは、不良ビット線救済時フューズを切断するこ
とによって、プリチャージトランジスタを強制的にオフ
させるため、不良ビット線がＧＮＤレベルと接触してい
る場合でも余分な消費電流は、流れないという効果を有
する。
クＲＡＭは、不良ビット線救済時フューズを切断するこ
とによって、プリチャージトランジスタを強制的にオフ
させるため、不良ビット線がＧＮＤレベルと接触してい
る場合でも余分な消費電流は、流れないという効果を有
する。
【図１】本願第１実施例を示す回路図である。
【図２】従来例の回路図である。
【図３】第２実施例の要部を示す回路図である。
【図４】第１実施例の変形例を示す回路図である。
【図５】第１実施例のさらに他の変形例を示す。
Ｍ1 正規メモリセル Ｍn 冗長メモリセル Ｄ，Ｄ(オ-ハ゛-ライン) 正規ビット線 ＤR，ＤR(オ-ハ゛-ライン) 冗長ビット線 Ｑ1，Ｑ2，Ｑ6，Ｑ7，Ｑ10，Ｑ11 プリチャージトラ
ンジスタ Ｑ3，Ｑ8，Ｑ12 イコライズトランジスタ φp，φ(オ-ハ゛-ライン) プリチャージ信号 Ｆ1，Ｆ2，Ｆ3，５００ フューズ Ｒ1，Ｒ2，Ｒ3，５０１ 高抵抗素子 Ｑ13，Ｑ14 負荷トランジスタ
ンジスタ Ｑ3，Ｑ8，Ｑ12 イコライズトランジスタ φp，φ(オ-ハ゛-ライン) プリチャージ信号 Ｆ1，Ｆ2，Ｆ3，５００ フューズ Ｒ1，Ｒ2，Ｒ3，５０１ 高抵抗素子 Ｑ13，Ｑ14 負荷トランジスタ
Claims (2)
- 【請求項１】 複数のスタティック型メモリセル列と、
該メモリセル列にそれぞれ接続された複数のビット線対
と、該ビット線対をそれぞれプリチャージする複数のプ
リチャージ回路と、上記複数のメモリセル列のいずれか
が不良のとき置換される冗長メモリセル列と、該冗長メ
モリセル列に接続された冗長ビット線対とを備えた半導
体メモリ装置において、上記冗長メモリセル列と置換さ
れた不良のメモリセル列に接続されるプリチャージ回路
を構成するトランジスタのゲートとプリチャージ信号源
との間に設けられたフューズ素子を切断し、上記ゲート
を抵抗素子を介して上記トランジスタをオフさせる固定
電源に接続するとともに上記抵抗素子を上記スタティッ
ク型メモリセルの負荷抵抗と同じ抵抗素子で構成したこ
とを特徴とする半導体メモリ装置。 - 【請求項２】 複数のスタティック型メモリセル列と、
該メモリセル列にそれぞれ接続された複数のビット線対
と、該ビット線対と電源との間にそれぞれ介在する負荷
トランジスタと、上記複数のメモリセル列のいずれかが
不良のとき置換される冗長メモリセル列と、該冗長メモ
リセル列に接続された冗長ビット線対とを備えた半導体
メモリ装置において、上記冗長メモリセル列と置換され
た不良のメモリセル列に接続される負荷トランジスタの
ゲートと電源との間に設けられたフューズ素子を切断
し、上記ゲートに抵抗素子を介して負荷トランジスタを
オフさせる固定電源に接続するとともに上記抵抗素子を
上記スタティック型メモリセルの負荷抵抗と同じ抵抗素
子で構成したことを特徴とする半導体メモリ装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3141370A JP2754953B2 (ja) | 1991-05-17 | 1991-05-17 | 半導体メモリ装置 |
| EP92107723A EP0513665A1 (en) | 1991-05-17 | 1992-05-07 | Semiconductor memory device having precharge control circuit for prohibiting digit line pair from precharging after replacement with redundant digit line pair |
| KR1019920008236A KR920022311A (ko) | 1991-05-17 | 1992-05-15 | 용장성 디지트 라인 쌍으로 교체한 후에 디지트 라인 쌍이 프리차징되는 것을 방지하기 위한 프리차지 제어 회로를 포함하는 반도체 메모리 디바이스 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3141370A JP2754953B2 (ja) | 1991-05-17 | 1991-05-17 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04342000A JPH04342000A (ja) | 1992-11-27 |
| JP2754953B2 true JP2754953B2 (ja) | 1998-05-20 |
Family
ID=15290414
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3141370A Expired - Fee Related JP2754953B2 (ja) | 1991-05-17 | 1991-05-17 | 半導体メモリ装置 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0513665A1 (ja) |
| JP (1) | JP2754953B2 (ja) |
| KR (1) | KR920022311A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5323353A (en) * | 1993-04-08 | 1994-06-21 | Sharp Microelectronics Technology Inc. | Method and apparatus for repair of memory by redundancy |
| KR0157339B1 (ko) * | 1995-06-28 | 1998-12-01 | 김광호 | 반도체 메모리의 불량셀 구제회로 |
| US6018488A (en) * | 1997-06-26 | 2000-01-25 | Kabushiki Kaisha Toshiba | Semiconductor memory device and method relieving defect of semiconductor memory device |
| JP4722804B2 (ja) | 2006-09-26 | 2011-07-13 | 富士通セミコンダクター株式会社 | 半導体記憶装置 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4228528B2 (en) * | 1979-02-09 | 1992-10-06 | Memory with redundant rows and columns | |
| JPS59121699A (ja) * | 1982-12-28 | 1984-07-13 | Toshiba Corp | 冗長性回路変更装置 |
| JPS59178691A (ja) * | 1983-03-29 | 1984-10-09 | Fujitsu Ltd | 半導体記憶装置 |
| FR2576133B1 (fr) * | 1985-01-15 | 1991-04-26 | Eurotechnique Sa | Memoire en circuit integre a haute fiabilite |
| EP0213044A3 (en) * | 1985-08-20 | 1989-03-22 | STMicroelectronics, Inc. | Defective element disabling circuit having a laser-blown fuse |
| JPH02146185A (ja) * | 1988-11-28 | 1990-06-05 | Nec Corp | 半導体メモリ装置 |
| JPH03245400A (ja) * | 1990-02-21 | 1991-10-31 | Mitsubishi Electric Corp | 半導体メモリ装置 |
-
1991
- 1991-05-17 JP JP3141370A patent/JP2754953B2/ja not_active Expired - Fee Related
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1992
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- 1992-05-15 KR KR1019920008236A patent/KR920022311A/ko not_active Application Discontinuation
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| Publication number | Publication date |
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| EP0513665A1 (en) | 1992-11-19 |
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