JPH04342000A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH04342000A JPH04342000A JP3141370A JP14137091A JPH04342000A JP H04342000 A JPH04342000 A JP H04342000A JP 3141370 A JP3141370 A JP 3141370A JP 14137091 A JP14137091 A JP 14137091A JP H04342000 A JPH04342000 A JP H04342000A
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- Japan
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- memory cell
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- 239000004065 semiconductor Substances 0.000 title claims description 8
- 230000002950 deficient Effects 0.000 claims abstract description 23
- 230000015654 memory Effects 0.000 claims description 38
- 230000003068 static effect Effects 0.000 claims description 10
- 230000002159 abnormal effect Effects 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 3
- 230000007547 defect Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000035515 penetration Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Classifications
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/83—Masking faults in memories by using spares or by reconfiguring using programmable devices with reduced power consumption
-
- G—PHYSICS
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-
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-
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- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリ装置に関し
、特に冗長回路により、カラム不良を救済可能なスタテ
ィック型ランダムアクセスメモリ装置（以下、ＲＡＭと
略す）に関する。
、特に冗長回路により、カラム不良を救済可能なスタテ
ィック型ランダムアクセスメモリ装置（以下、ＲＡＭと
略す）に関する。
【０００２】
【従来の技術】従来、この種のカラム不良を救済可能な
スタティックＲＡＭの構成は図２に示されている。本図
Ｄ，Ｄ（オーハ゛ーライン）は正規ビット線、ＤＲ，Ｄ
Ｒ（オーハ゛ーライン）は冗長ビット線である。救済行
アドレスプログラム回路２０１は予備テストの際、不良
となった行アドレスをフューズ切断などの手段を用いて
プログラムする。救済行アドレスプログラム回路２０１
の出力信号Ｒｃ（オーハ゛ーライン）は救済行アドレス
を外部から選択したときには低レベルとなり、非選択時
には高レベルとなる。
スタティックＲＡＭの構成は図２に示されている。本図
Ｄ，Ｄ（オーハ゛ーライン）は正規ビット線、ＤＲ，Ｄ
Ｒ（オーハ゛ーライン）は冗長ビット線である。救済行
アドレスプログラム回路２０１は予備テストの際、不良
となった行アドレスをフューズ切断などの手段を用いて
プログラムする。救済行アドレスプログラム回路２０１
の出力信号Ｒｃ（オーハ゛ーライン）は救済行アドレス
を外部から選択したときには低レベルとなり、非選択時
には高レベルとなる。
【０００３】Ｑ４，Ｑ５は正規ビット線（Ｄ，Ｄ（オー
ハ゛ーライン））の行選択トランジスタである。外部ア
ドレス入力信号により、行アドレスデコーダ２０２が正
規ビット線Ｄ，Ｄ（オーハ゛ーライン）を選択し、前記
正規ビット線Ｄ，Ｄ（オーハ゛ーライン）の行アドレス
が救済行アドレスとしてプログラム回路２０１にプログ
ラムされていない場合、すなわち、Ｒｃ（オーハ゛ーラ
イン）が高レベルの時のみ行選択信号Ｙｊが高レベルと
なり、行選択トランジスタＱ４，Ｑ５はオンし、Ｄ，Ｄ
（オーハ゛ーライン）は共通データバス線２０３と電気
的に接続される。
ハ゛ーライン））の行選択トランジスタである。外部ア
ドレス入力信号により、行アドレスデコーダ２０２が正
規ビット線Ｄ，Ｄ（オーハ゛ーライン）を選択し、前記
正規ビット線Ｄ，Ｄ（オーハ゛ーライン）の行アドレス
が救済行アドレスとしてプログラム回路２０１にプログ
ラムされていない場合、すなわち、Ｒｃ（オーハ゛ーラ
イン）が高レベルの時のみ行選択信号Ｙｊが高レベルと
なり、行選択トランジスタＱ４，Ｑ５はオンし、Ｄ，Ｄ
（オーハ゛ーライン）は共通データバス線２０３と電気
的に接続される。
【０００４】外部アドレス入力信号が予めプログラムさ
れた救済行アドレスに一致した場合は、Ｒｃ（オーハ゛
ーライン）が低レベルとなるため、正規ビット線Ｄ，Ｄ
（オーハ゛ーライン）を選択すべき行選択信号Ｙｊは、
強制的に低レベルとなり、全ての正規ビット線に接続さ
れた行選択トランジスタＱ４，Ｑ５はオフする。一方、
Ｒｃ（オーハ゛ーライン）が低レベルになると、インバ
ータ２０４は冗長カラム選択信号ＹＲを高レベルとし、
冗長カラム選択トランジスタＱ８，Ｑ９がオンし、冗長
ビット線ＤＲ，ＤＲ（オーハ゛ーライン）が共通データ
バス線２０３と電気的に接続される。
れた救済行アドレスに一致した場合は、Ｒｃ（オーハ゛
ーライン）が低レベルとなるため、正規ビット線Ｄ，Ｄ
（オーハ゛ーライン）を選択すべき行選択信号Ｙｊは、
強制的に低レベルとなり、全ての正規ビット線に接続さ
れた行選択トランジスタＱ４，Ｑ５はオフする。一方、
Ｒｃ（オーハ゛ーライン）が低レベルになると、インバ
ータ２０４は冗長カラム選択信号ＹＲを高レベルとし、
冗長カラム選択トランジスタＱ８，Ｑ９がオンし、冗長
ビット線ＤＲ，ＤＲ（オーハ゛ーライン）が共通データ
バス線２０３と電気的に接続される。
【０００５】以上、説明したようにして、正規メモリセ
ルアレイ内に不良セルを含む正規ビット線が存在した場
合、その行アドレスをプログラムすることにより、冗長
ビット線ＤＲ，ＤＲ（オーハ゛ーライン）と電気的に置
換することで、不良カラムを救済することができる。
ルアレイ内に不良セルを含む正規ビット線が存在した場
合、その行アドレスをプログラムすることにより、冗長
ビット線ＤＲ，ＤＲ（オーハ゛ーライン）と電気的に置
換することで、不良カラムを救済することができる。
【０００６】
【発明が解決しようとする課題】この従来のスタティッ
クＲＡＭの構成では、不良ビット線を救済する際に行選
択信号をコントロールすることのみによって、不良ビッ
ト線を冗長ビット線に置換していたため、以下のような
場合、余分な消費電流が流れるという問題点があった。
クＲＡＭの構成では、不良ビット線を救済する際に行選
択信号をコントロールすることのみによって、不良ビッ
ト線を冗長ビット線に置換していたため、以下のような
場合、余分な消費電流が流れるという問題点があった。
【０００７】すなわち、正規ビット線Ｄ，Ｄ（オーハ゛
ーライン）の一方、または両方が接地レベルと接触した
場合、当然、該正規ビット線Ｄ，Ｄ（オーハ゛ーライン
）は不良となる。この場合、上述した方法により不良ビ
ット線を、冗長ビット線ＤＲ，ＤＲ（オーハ゛ーライン
）と置換することで救済可能である。しかしながら、読
み出しまたは書き込み動作後、またはスタティックＲＡ
Ｍが待機状態にある場合、すべてのビット線を所定のレ
ベルに復帰させるために、プリチャージ信号φｐが高レ
ベルとなり、プリチャージトランジスタＱ１，Ｑ２及び
イコライズトランジスタＱ３がオンする。これにより、
トランジスタＱ１，Ｑ２，Ｑ３を介して、不良ビット線
Ｄ，Ｄ（オーハ゛ーライン）はプリチャージされる。こ
の時、ビット線ＤもしくはＤ（オーハ゛ーライン）が接
地レベルと接触していると、余分な貫通電流が流れるの
で、特に待機時の消費電流が大きくなる。
ーライン）の一方、または両方が接地レベルと接触した
場合、当然、該正規ビット線Ｄ，Ｄ（オーハ゛ーライン
）は不良となる。この場合、上述した方法により不良ビ
ット線を、冗長ビット線ＤＲ，ＤＲ（オーハ゛ーライン
）と置換することで救済可能である。しかしながら、読
み出しまたは書き込み動作後、またはスタティックＲＡ
Ｍが待機状態にある場合、すべてのビット線を所定のレ
ベルに復帰させるために、プリチャージ信号φｐが高レ
ベルとなり、プリチャージトランジスタＱ１，Ｑ２及び
イコライズトランジスタＱ３がオンする。これにより、
トランジスタＱ１，Ｑ２，Ｑ３を介して、不良ビット線
Ｄ，Ｄ（オーハ゛ーライン）はプリチャージされる。こ
の時、ビット線ＤもしくはＤ（オーハ゛ーライン）が接
地レベルと接触していると、余分な貫通電流が流れるの
で、特に待機時の消費電流が大きくなる。
【０００８】
【課題を解決するための手段】本願第１発明の要旨は複
数のスタティック型メモリセル列と、該メモリセル列に
それぞれ接続された複数のビット線対と、該ビット線対
をそれぞれプリチャージする複数のプリチャージ回路と
、上記複数のメモリセル列のいずれかが不良のとき置換
される冗長メモリセル列と、該冗長メモリセル列に接続
された冗長ビット線対とを備えた半導体メモリ装置にお
いて、上記冗長メモリセル列と置換された不良のメモリ
セル列に接続されるプリチャージ回路を構成するトラン
ジスタのゲートとプリチャージ信号源との間に設けられ
たフューズ素子を切断し、上記ゲートを上記トランジス
タをオフさせる固定電源に接続するようにしたことであ
る。
数のスタティック型メモリセル列と、該メモリセル列に
それぞれ接続された複数のビット線対と、該ビット線対
をそれぞれプリチャージする複数のプリチャージ回路と
、上記複数のメモリセル列のいずれかが不良のとき置換
される冗長メモリセル列と、該冗長メモリセル列に接続
された冗長ビット線対とを備えた半導体メモリ装置にお
いて、上記冗長メモリセル列と置換された不良のメモリ
セル列に接続されるプリチャージ回路を構成するトラン
ジスタのゲートとプリチャージ信号源との間に設けられ
たフューズ素子を切断し、上記ゲートを上記トランジス
タをオフさせる固定電源に接続するようにしたことであ
る。
【０００９】本願第２発明の要旨は複数のスタティック
型メモリセル列と、該メモリセル列にそれぞれ接続され
た複数のビット線対と、該ビット線対と電流源との間に
それぞれ介在する負荷トランジスタと、上記複数のメモ
リセル列のいずれかが不良のとき置換される冗長メモリ
セル列と、該冗長メモリセル列に接続された冗長ビット
線対とを備えた半導体メモリ装置において、上記冗長メ
モリセル列と置換された不良のメモリセル列に接続され
る負荷トランジスタのゲートと電流源との間に設けられ
たフューズ素子を切断し、上記ゲートに負荷トランジス
タをオフさせる固定電源に接続するようにしたことであ
る。
型メモリセル列と、該メモリセル列にそれぞれ接続され
た複数のビット線対と、該ビット線対と電流源との間に
それぞれ介在する負荷トランジスタと、上記複数のメモ
リセル列のいずれかが不良のとき置換される冗長メモリ
セル列と、該冗長メモリセル列に接続された冗長ビット
線対とを備えた半導体メモリ装置において、上記冗長メ
モリセル列と置換された不良のメモリセル列に接続され
る負荷トランジスタのゲートと電流源との間に設けられ
たフューズ素子を切断し、上記ゲートに負荷トランジス
タをオフさせる固定電源に接続するようにしたことであ
る。
【００１０】
【発明の作用】いずれかのメモリセル列の不良、例えば
、接地レベルとの不所望の接触があると、該不良メモリ
セル列は冗長メモリセル列に置換される。また、フュー
ズが切断され、プリチャージ回路または負荷トランジス
タのゲートには、これらをオフさせる固定電位が供給さ
れる。したがって、これらのトランジスタにより不良箇
所は電源から遮断される。
、接地レベルとの不所望の接触があると、該不良メモリ
セル列は冗長メモリセル列に置換される。また、フュー
ズが切断され、プリチャージ回路または負荷トランジス
タのゲートには、これらをオフさせる固定電位が供給さ
れる。したがって、これらのトランジスタにより不良箇
所は電源から遮断される。
【００１１】
【実施例】次に本発明の実施例について図面を参照して
説明する。図１は本発明の第１実施例を示すスタティッ
クＲＡＭの回路図である。従来例と同一構成部分には同
一符号を付して説明を省略する。本実施例と従来例との
相違点は、プリチャージ信号φｐとプリチャージ及びイ
コライズトランジスタＱ１，Ｑ２，Ｑ３のゲート間にフ
ューズＦ１を接続し、トランジスタＱ１，Ｑ２，Ｑ３の
ゲートと接地間に高抵抗素子Ｒ１を接続した点である。
説明する。図１は本発明の第１実施例を示すスタティッ
クＲＡＭの回路図である。従来例と同一構成部分には同
一符号を付して説明を省略する。本実施例と従来例との
相違点は、プリチャージ信号φｐとプリチャージ及びイ
コライズトランジスタＱ１，Ｑ２，Ｑ３のゲート間にフ
ューズＦ１を接続し、トランジスタＱ１，Ｑ２，Ｑ３の
ゲートと接地間に高抵抗素子Ｒ１を接続した点である。
【００１２】以下に本実施例の動作について説明する。
正規ビット線（Ｄ，Ｄ（オーハ゛ーライン））が救済不
要の場合、フューズＦ１は未切断とする。この時、プリ
チャージ信号φｐが高レベルとなり、プリチャージ状態
になると高抵抗素子Ｒ１を介して微小電流が接地レベル
に流れるが、ＳＲＡＭの場合、メモリセルの負荷抵抗と
して高抵抗素子を使用しており、該高抵抗素子を本回路
の高抵抗素子Ｒ１として利用すれば、数十Ω以上の高抵
抗が小さい面積で製造可能である。したがって、高抵抗
素子Ｒ１の貫通電流も無視できるほど小さい。
要の場合、フューズＦ１は未切断とする。この時、プリ
チャージ信号φｐが高レベルとなり、プリチャージ状態
になると高抵抗素子Ｒ１を介して微小電流が接地レベル
に流れるが、ＳＲＡＭの場合、メモリセルの負荷抵抗と
して高抵抗素子を使用しており、該高抵抗素子を本回路
の高抵抗素子Ｒ１として利用すれば、数十Ω以上の高抵
抗が小さい面積で製造可能である。したがって、高抵抗
素子Ｒ１の貫通電流も無視できるほど小さい。
【００１３】したがって、フューズＦ１が未切断時には
、ほぼ従来と同様な動作となり、プリチャージ後、ワー
ド線Ｗで選択されたメモリセルＭ１のデータが正規ビッ
ト線Ｄ，Ｄ（オーハ゛ーライン）に読み出される。
、ほぼ従来と同様な動作となり、プリチャージ後、ワー
ド線Ｗで選択されたメモリセルＭ１のデータが正規ビッ
ト線Ｄ，Ｄ（オーハ゛ーライン）に読み出される。
【００１４】次に、正規ビット線（Ｄ，Ｄ（オーハ゛ー
ライン））を救済する場合、まず従来例と同様に救済行
アドレスプログラム回路２０１に救済すべき行アドレス
をプログラムする。さらに、該当する正規ビット線Ｄ，
Ｄ（オーハ゛ーライン）に割り当てられたフューズＦ１
を切断する。フューズＦ１切断後は、プリチャージ及び
イコライズトランジスタＱ１〜Ｑ３のゲートは、高抵抗
素子Ｒ１を介して接地レベルとなるのですべてオフする
。
ライン））を救済する場合、まず従来例と同様に救済行
アドレスプログラム回路２０１に救済すべき行アドレス
をプログラムする。さらに、該当する正規ビット線Ｄ，
Ｄ（オーハ゛ーライン）に割り当てられたフューズＦ１
を切断する。フューズＦ１切断後は、プリチャージ及び
イコライズトランジスタＱ１〜Ｑ３のゲートは、高抵抗
素子Ｒ１を介して接地レベルとなるのですべてオフする
。
【００１５】したがって、正規ビット線Ｄ，Ｄ（オーハ
゛ーライン）のいずれか一方が、接地レベルと接触した
場合でも、正規ビット線Ｄ，Ｄ（オーハ゛ーライン）が
電源レベルと電気的に接続されないので貫通電流は流れ
ない。
゛ーライン）のいずれか一方が、接地レベルと接触した
場合でも、正規ビット線Ｄ，Ｄ（オーハ゛ーライン）が
電源レベルと電気的に接続されないので貫通電流は流れ
ない。
【００１６】図３は本発明の第２実施例の要部を示して
いる。プリチャージ回路３００をＰチャンネルＭＯＳＦ
ＥＴＱ１０〜Ｑ１２で構成しており、ＰチャンネルＭＯ
ＳＦＥＴＱ１０〜Ｑ１１のゲートは高抵抗素子Ｒ２を介
して電源レベルに接続されている。第２実施例の動作は
第１実施例と同様なので説明は省略する。
いる。プリチャージ回路３００をＰチャンネルＭＯＳＦ
ＥＴＱ１０〜Ｑ１２で構成しており、ＰチャンネルＭＯ
ＳＦＥＴＱ１０〜Ｑ１１のゲートは高抵抗素子Ｒ２を介
して電源レベルに接続されている。第２実施例の動作は
第１実施例と同様なので説明は省略する。
【００１７】複数の正規ビット線４００〜４０３を同時
に複数の冗長ビット線（不図示）と置換するような場合
、図４に示すように複数ビット線４００〜４０３に高抵
抗素子Ｒ３とフューズＦ３を共通して具備すればよく、
パタン面積的にもロスが非常に少なくて済む。
に複数の冗長ビット線（不図示）と置換するような場合
、図４に示すように複数ビット線４００〜４０３に高抵
抗素子Ｒ３とフューズＦ３を共通して具備すればよく、
パタン面積的にもロスが非常に少なくて済む。
【００１８】また図５に示すように、ビット線負荷とし
てＭＯＳＦＥＴＱ１３，Ｑ１４を常時導通状態にしてい
る場合には、負荷トランジスタＱ１３，Ｑ１４のゲート
をフューズ５００を介して電源電位に接続し、高抵抗素
子５０１を介して接地レベルに接続する。該当ビットＤ
，Ｄ（オーハ゛ーライン）線を救済する場合には、フュ
ーズ５００を切断することにより、負荷トランジスタＱ
１３，Ｑ１４を非導通とすることができ、上述の実施例
と同様な効果を得ることができる。
てＭＯＳＦＥＴＱ１３，Ｑ１４を常時導通状態にしてい
る場合には、負荷トランジスタＱ１３，Ｑ１４のゲート
をフューズ５００を介して電源電位に接続し、高抵抗素
子５０１を介して接地レベルに接続する。該当ビットＤ
，Ｄ（オーハ゛ーライン）線を救済する場合には、フュ
ーズ５００を切断することにより、負荷トランジスタＱ
１３，Ｑ１４を非導通とすることができ、上述の実施例
と同様な効果を得ることができる。
【００１９】
【発明の効果】以上説明したように本発明のスタティッ
クＲＡＭは、不良ビット線救済時フューズを切断するこ
とによって、プリチャージトランジスタを強制的にオフ
させるため、不良ビット線がＧＮＤレベルと接触してい
る場合でも余分な消費電流は、流れないという効果を有
する。
クＲＡＭは、不良ビット線救済時フューズを切断するこ
とによって、プリチャージトランジスタを強制的にオフ
させるため、不良ビット線がＧＮＤレベルと接触してい
る場合でも余分な消費電流は、流れないという効果を有
する。
【図１】本願第１実施例を示す回路図である。
【図２】従来例の回路図である。
【図３】第２実施例の要部を示す回路図である。
【図４】第１実施例の変形例を示す回路図である。
【図５】第１実施例のさらに他の変形例を示す。
Ｍ１ 正規メモリセル
Ｍｎ 冗長メモリセル
Ｄ，Ｄ（オーハ゛ーライン） 正規ビット線ＤＲ，Ｄ
Ｒ（オーハ゛ーライン） 冗長ビット線Ｑ１，Ｑ２，
Ｑ６，Ｑ７，Ｑ１０，Ｑ１１ プリチャージトラン
ジスタ Ｑ３，Ｑ８，Ｑ１２ イコライズトランジスタφｐ，
φ（オーハ゛ーライン） プリチャージ信号Ｆ１，Ｆ
２，Ｆ３，５００ フューズＲ１，Ｒ２，Ｒ３，５０
１ 高抵抗素子Ｑ１３，Ｑ１４ 負荷トランジスタ
Ｒ（オーハ゛ーライン） 冗長ビット線Ｑ１，Ｑ２，
Ｑ６，Ｑ７，Ｑ１０，Ｑ１１ プリチャージトラン
ジスタ Ｑ３，Ｑ８，Ｑ１２ イコライズトランジスタφｐ，
φ（オーハ゛ーライン） プリチャージ信号Ｆ１，Ｆ
２，Ｆ３，５００ フューズＲ１，Ｒ２，Ｒ３，５０
１ 高抵抗素子Ｑ１３，Ｑ１４ 負荷トランジスタ
Claims (2)
- 【請求項１】 複数のスタティック型メモリセル列と
、該メモリセル列にそれぞれ接続された複数のビット線
対と、該ビット線対をそれぞれプリチャージする複数の
プリチャージ回路と、上記複数のメモリセル列のいずれ
かが不良のとき置換される冗長メモリセル列と、該冗長
メモリセル列に接続された冗長ビット線対とを備えた半
導体メモリ装置において、上記冗長メモリセル列と置換
された不良のメモリセル列に接続されるプリチャージ回
路を構成するトランジスタのゲートとプリチャージ信号
源との間に設けられたフューズ素子を切断し、上記ゲー
トを上記トランジスタをオフさせる固定電源に接続する
ようにしたことを特徴とする半導体メモリ装置。 - 【請求項２】 複数のスタティック型メモリセル列と
、該メモリセル列にそれぞれ接続された複数のビット線
対と、該ビット線対と電流源との間にそれぞれ介在する
負荷トランジスタと、上記複数のメモリセル列のいずれ
かが不良のとき置換される冗長メモリセル列と、該冗長
メモリセル列に接続された冗長ビット線対とを備えた半
導体メモリ装置において、上記冗長メモリセル列と置換
された不良のメモリセル列に接続される負荷トランジス
タのゲートと電流源との間に設けられたフューズ素子を
切断し、上記ゲートに負荷トランジスタをオフさせる固
定電源に接続するようにしたことを特徴とする半導体メ
モリ装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3141370A JP2754953B2 (ja) | 1991-05-17 | 1991-05-17 | 半導体メモリ装置 |
| EP92107723A EP0513665A1 (en) | 1991-05-17 | 1992-05-07 | Semiconductor memory device having precharge control circuit for prohibiting digit line pair from precharging after replacement with redundant digit line pair |
| KR1019920008236A KR920022311A (ko) | 1991-05-17 | 1992-05-15 | 용장성 디지트 라인 쌍으로 교체한 후에 디지트 라인 쌍이 프리차징되는 것을 방지하기 위한 프리차지 제어 회로를 포함하는 반도체 메모리 디바이스 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3141370A JP2754953B2 (ja) | 1991-05-17 | 1991-05-17 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04342000A true JPH04342000A (ja) | 1992-11-27 |
| JP2754953B2 JP2754953B2 (ja) | 1998-05-20 |
Family
ID=15290414
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3141370A Expired - Fee Related JP2754953B2 (ja) | 1991-05-17 | 1991-05-17 | 半導体メモリ装置 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0513665A1 (ja) |
| JP (1) | JP2754953B2 (ja) |
| KR (1) | KR920022311A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0917194A (ja) * | 1995-06-28 | 1997-01-17 | Samsung Electron Co Ltd | 半導体メモリの不良救済回路 |
| KR100315066B1 (ko) * | 1997-06-26 | 2002-02-19 | 니시무로 타이죠 | 반도체기억장치및그불량구제방법 |
| JP2008084391A (ja) * | 2006-09-26 | 2008-04-10 | Fujitsu Ltd | 半導体記憶装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5323353A (en) * | 1993-04-08 | 1994-06-21 | Sharp Microelectronics Technology Inc. | Method and apparatus for repair of memory by redundancy |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS59178691A (ja) * | 1983-03-29 | 1984-10-09 | Fujitsu Ltd | 半導体記憶装置 |
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Also Published As
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| EP0513665A1 (en) | 1992-11-19 |
| KR920022311A (ko) | 1992-12-19 |
| JP2754953B2 (ja) | 1998-05-20 |
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