KR100379532B1 - 칼럼 제어 회로 - Google Patents

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KR100379532B1
KR100379532B1 KR10-2001-0020739A KR20010020739A KR100379532B1 KR 100379532 B1 KR100379532 B1 KR 100379532B1 KR 20010020739 A KR20010020739 A KR 20010020739A KR 100379532 B1 KR100379532 B1 KR 100379532B1
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Abstract

본 발명은 테스트 모드에서 오동작을 방지하기 위한 칼럼 제어 회로에 관한 것으로, 외부로부터 입력된 어드레스에 의해 칼럼 선택 제어신호를 출력하는 회로에 있어서, 외부로부터 입력된 카스 신호를 지연시키는 제 1 선택 지연부와, 라스 신호, 제 1, 2 뱅크 어드레스 신호, 상기 제 1 선택 지연부의 출력 신호를 연산하는 연산부와, 반전된 상기 연산부의 출력 신호를 지연시키는 제 2 선택 지연부와, 상기 제 2 선택 지연부의 출력 신호에 의해 정상 모드 및 테스트 모드에 따라 각각 서로 다른 펄스 폭을 갖는 제 1 신호를 출력하는 펄스 제어부와, 클럭 신호를 지연시키는 제 3 선택 지연부와, 상기 연산부의 출력 신호, 전원 신호, 반전된 제 3 선택 지연부의 출력 신호를 래치시켜 제 2 신호를 출력하는 래치부를 포함하여 구성된다.

Description

칼럼 제어 회로{CIRCUIT FOR CONTROLLING COLUMN}
본 발명은 반도체 회로에 관한 것으로 특히, 테스트 모드에서 오동작을 방지하기 위한 칼럼 제어 회로에 관한 것이다.
도 1은 디램의 동작을 설명하기 위해 디램 셀의 동작과 관련된 회로를 개략적으로 도시한 것으로, 엔모스(NMOS)형 트랜지스터와 캐패시터로 구성된 복수개의 디램 셀(cell)들로 구성되는 셀 어레이(도시하지 않음)와, 디램 셀(cell)의 데이터가 전달되는 비트라인(BL, /BL)을 비트 라인 프리차지 전압(vblp)으로 유지시키기 위한 프리차지 회로(1)와, 칼럼 제어 회로로부터 입력된 칼럼 선택 제어(Column Select Control)신호에 의해 비트라인(BL, /BL)과 데이터 버스(DB, /DB)를 선택적으로 연결해주는 데이터 버스 게이트(DB Gate)(2)와, 비트라인(BL, /BL) 중 하나를 선택하기 위한 비트라인 선택부(3)와, 비트라인(BL, /BL)으로 전달되는 셀의 데이터를 감지·증폭하는 비트 라인 센스 앰프(4)가 도시되어 있다.
상기와 같은 종래 기술에 따른 디램의 동작은 다음과 같다.
먼저, 데이터 읽기 동작 시, 워드라인이 인에이블 되고 셀에 있는 데이터가 비트라인(BL, /BL)으로 흘러나오면 센스 앰프(4)를 통해 증폭된 후 데이터 버스(DB, /DB)로 전달된다.
그리고, 데이터 쓰기 동작 시는 외부로부터 입력된 데이터가 데이터 버스(DB, /DB)로부터 비트라인(BL, BL/)으로 연결되어 센스 앰프(4)를 통해 증폭된 후 셀에 전달된다.
이때, 칼럼 선택 제어신호는 데이터 버스(DB, /DB)와 비트라인(BL, /BL)을 외부에서부터 입력된 칼럼 어드레스(Column Address)에 따라 선택적으로 연결해준다.
상기 칼럼 선택 제어신호는 하이 레벨을 유지할 때에만 데이터 버스(DB, /DB)와 비트라인(BL, /BL)을 연결하므로 읽기 동작 시 비트라인(BL, /BL)에서 데이터 버스(DB, /DB)로 데이터를 넘겨주거나 쓰기 동작 시 데이터 버스(DB, /DB)에서 비트라인(BL, /BL)으로 데이터를 넘겨 받을 때 반드시 칼럼 선택 제어신호가 하이 레벨로 유지되어야 한다.
이러한 상기 칼럼 선택 제어신호는 센스 앰프(4)와 데이터 버스(DB, /DB) 간의 데이터 전송을 실행하고 고속 동작 시 프리차지 타이밍을 확보하기 위한 펄스 폭(Pulse Width)을 갖도록 설정되어 있다.
그러나, 상기 칼럼 선택 제어신호는 정상 모드와 테스트 모드에 상관없이 동일한 펄스 폭을 갖도록 설정되어 있어, 정상 모드 시에는 정상적으로 동작하지만 여러 개의 워드라인을 동시에 인에이블시켜 쓰기 동작을 수행하여 테스트하는 멀티 워드라인 활성화 테스트 모드(Multi Wordline Activation Test Mode)에서는 펄스 폭이 좁아 오동작을 일으킨다.
즉, 여러 개의 워드라인에 대응하는 셀에 데이터를 다 쓰지 못한 상태에서 칼럼 선택 제어신호가 로우 레벨로 천이되어 데이터 버스(DB, /DB)로부터 비트라인(BL, /BL)으로 데이터를 전달하는 동작을 중단시킨다.
이하, 첨부된 도면을 참조하여 종래 기술에 따른 칼럼 제어 회로를 설명하면다음과 같다.
도 2는 외부로부터 입력된 어드레스 신호에 의해 칼럼 선택 제어신호를 출력하는 종래의 제 1 칼럼 제어 회로를 나타낸 회로도이고, 도 3은 내부에서 발생된 어드레스 신호에 의해 칼럼 선택 제어신호를 출력하는 종래의 제 2 칼럼 제어 회로를 나타낸 회로도이다.
도 2에 도시된 바와 같이, 종래 기술에 따른 제 1 칼럼 제어 회로는 외부로부터 카스(Column Address Strobe ; CAS) 신호를 입력받아 소정시간 지연시켜 출력하는 제 1 선택 지연부(200)와, 라스(Row Address Strobe ; RAS) 신호, 제 1 뱅크 어드레스 신호, 제 2 뱅크 어드레스 신호, 상기 제 1 선택 지연부(200)의 출력 신호를 입력받아 연산하여 출력하는 연산부(21)와, 반전된 상기 연산부(21)의 출력 신호를 입력받아 소정시간 지연시켜 출력하는 제 2 선택 지연부(210)와, 상기 제 2 선택 지연부(210)의 출력 신호를 입력받아 일정한 펄스 폭을 갖는 제 1 신호를 출력하는 펄스 제어부(220)와, 클럭 신호를 소정시간 지연시켜 출력하는 제 3 선택 지연부(230)와, 상기 연산부(21)의 출력 신호, 전원 신호, 반전된 제 3 선택 지연부(230)의 출력 신호를 입력받아 래치시켜 제 2 신호를 출력하는 래치부(240)로 구성된다.
여기서, 상기 제 1, 2, 3 선택 지연부(200)(210)(230)는 각각 3, 2, 4개의 지연부로 구성되며, 각각의 지연부는 스위치에 의해 선택적으로 연결된다.
그리고, 상기 펄스 제어부(220)는 상기 제 2 선택 지연부(210)의 출력 신호를 입력받아 소정시간 지연시켜 출력하는 제 1 펄스 지연부(22)와, 상기 제 1 펄스지연부(22)의 출력 신호를 소정시간 지연시켜 출력하는 제 1 지연부(23)와, 상기 제 2 선택 지연부(210)와 제 1 지연부(23)의 출력 신호를 연산하여 출력하는 제 1 NAND 게이트(24)와, 상기 제 2 선택 지연부(210)의 출력 신호와 반전된 제 1 NAND 게이트(24)의 출력 신호를 연산하여 출력하는 제 2 NAND 게이트(25)와, 상기 제 2 NAND 게이트(25)의 출력 신호를 입력받아 소정시간 지연시켜 출력하는 제 3 펄스 지연부(26)와, 상기 제 3 펄스 지연부(26)의 출력 신호를 소정시간 지연시켜 출력하는 제 2 지연부(27)와, 3개의 인버터를 출력단에 포함하며 상기 제 2 지연부(27)와 제 2 선택 지연부(210)의 출력 신호를 입력받아 연산하여 제 1 신호를 출력하는 제 3 NAND 게이트(28)로 구성된다.
여기서, 상기 제 1, 2 펄스 지연부(22)(26)는 각각 2개의 지연부로 구성되며 각각의 지연부는 스위치에 의해 선택적으로 연결된다.
그리고, 상기 래치부(240)는 상기 연산부(21)의 출력 신호를 입력받는 2단자 NAND 게이트(29)와, 반전된 제 3 선택 지연부(230)의 출력 신호, 전원 신호를 입력받는 3단자 NAND 게이트(30)로 구성되며, 출력단에 2개의 인버터를 포함한다.
그리고, 상기 제 1, 2 신호는 칼럼 선택 제어신호를 인에이블 시키는 신호로서 펄스 폭만 다를 뿐 같은 정보를 갖는다.
도 3에 도시된 바와 같이, 종래 기술에 따른 제 2 칼럼 제어 회로는 내부 카운터(Counter)로부터 제 1 카스 신호를 입력받아 소정시간 지연시켜 출력하는 제 1 선택 지연부(300)와, 외부로부터 입력된 제 2 카스 신호와 상기 제 1 선택 지연부(300)의 출력 신호를 입력받아 연산하여 출력하는 연산부(31)와, 반전된 상기 연산부(31)의 출력 신호를 입력받아 소정시간 지연시켜 출력하는 제 2 선택 지연부(310)와, 상기 제 2 선택 지연부(310)의 출력 신호를 입력받아 일정한 펄스 폭을 갖는 제 1 신호를 출력하는 펄스 제어부(320)와, 버스트(Burst)가 진행중임을 나타내는 버스트 신호를 소정시간 지연시켜 출력하는 제 3 선택 지연부(330)와, 상기 제 3 선택 지연부(330)의 출력 신호를 입력받아 소정시간 지연시켜 출력하는 제 4 선택 지연부(350)와, 상기 연산부(31)와 제 4 선택 지연부(350)의 출력 신호, 반전된 제 3 카스 신호를 입력받아 래치시켜 제 2 신호를 출력하는 래치부(340)로 구성된다.
여기서, 상기 제 1, 2, 3 선택 지연부(300)(310)(330)는 각각 3, 2, 2개의 지연부로 구성되며, 각각의 지연부는 스위치에 의해 선택적으로 연결된다.
그리고, 상기 제 4 선택 지연부(350)는 2개의 지연부와, 스위치에 의해 접지단에 선택적으로 연결되는 PMOS 캡으로 구성된다.
상기 펄스 제어부(320)는 상기 제 2 선택 지연부(310)의 출력 신호를 입력받아 소정시간 지연시켜 출력하는 제 1 펄스 지연부(32)와, 상기 제 1 펄스 지연부(32)의 출력 신호를 소정시간 지연시켜 출력하는 제 1 지연부(33)와, 상기 제 2 선택 지연부(310)와 제 1 지연부(33)의 출력 신호를 연산하여 출력하는 제 1 NAND 게이트(34)와, 상기 제 2 선택 지연부(310)의 출력 신호와 반전된 제 1 NAND 게이트(34)의 출력 신호를 연산하여 출력하는 제 2 NAND 게이트(35)와, 상기 제 2 NAND 게이트(35)의 출력 신호를 입력받아 소정시간 지연시켜 출력하는 제 2 펄스 지연부(36)와, 상기 제 2 펄스 지연부(36)의 출력 신호를 소정시간 지연시켜 출력하는 제 2 지연부(37)와, 3개의 인버터를 출력단에 포함하며 상기 제 2 지연부(37)와 제 2 선택 지연부(310)의 출력 신호를 입력받아 연산하여 제 1 신호를 출력하는 제 3 NAND 게이트(38)로 구성된다.
여기서, 상기 제 1, 2 펄스 지연부(32)(36)는 각각 2개의 지연부와 스위치로 구성되며 각각의 지연부는 스위치에 의해 선택적으로 연결된다.
또한, 상기 래치부(340)는 연산부(31)의 출력 신호를 입력받는 2단자 NAND 게이트(39)와, 제 4 선택 지연부(350)의 출력 신호와 반전된 제 3 카스 신호를 입력받는 3단자 NAND 게이트(40)로 구성되며, 출력단에 2개의 인버터를 포함한다.
도 4는 종래 기술에 따른 제 1 칼럼 제어 회로의 동작을 설명하기 위한 파형도이다.
도 4에 도시한 바와 같이, 라스 신호, 제 1, 2 뱅크 어드레스 신호, 제 1 선택 지연부(300)의 출력 신호가 연산부(31)에 입력되고, 상기 연산부(31)에 의해 연산된 신호가 펄스 제어부(320)의 제 1 펄스 지연부(32), 제 1 지연부(33), 제 2 펄스 지연부(36), 제 2 지연부(37)를 지나는 동안 걸리는 시간만큼의 펄스 폭을 갖게 된다.
그러나, 상기와 같은 종래의 칼럼 제어 회로는 다음과 같은 문제점이 있다.
칼럼 선택 제어신호가 정상 모드와 테스트 모드에 대해 동일한 펄스 폭을 갖음으로써, 여러 개의 워드라인을 인에이블시켜 테스트하는 경우에 동작 마진의 부족으로 오동작을 일으킨다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로, 정상 모드 및 테스트 모드에 대해 칼럼 선택 제어신호가 서로 다른 펄스 폭을 갖도록 제어함으로써 테스트 동작에 있어 동작 마진을 확보하여 오동작을 방지할 수 있는 칼럼 제어 회로를 제공하는데 그 목적이 있다.
도 1은 디램의 동작을 설명하기 위한 개략도
도 2는 종래의 제 1 칼럼 제어 회로를 나타낸 회로도
도 3은 종래의 제 2 칼럼 제어 회로를 나타낸 회로도
도 4는 종래의 제 1 칼럼 제어 회로의 동작을 설명하기 위한 파형도
도 5는 본 발명에 의한 제 1 칼럼 제어 회로를 나타낸 회로도
도 6은 본 발명에 의한 제 2 칼럼 제어 회로를 나타낸 회로도
도 7는 본 발명에 의한 제 1 칼럼 제어 회로의 동작을 설명하기 위한 파형도
도면의 주요 부분에 대한 부호 설명
51,61 : 연산부 52,62 : 제 1 펄스 지연부
53,63 : 제 2 펄스 지연부 54,64 : 제 1 NAND 게이트
55,65 : 제 2 NAND 게이트 56,66 : 제 3 펄스 지연부
57,67 : 펄스 폭 제어부 58,68 : 제 3 NAND 게이트
500,600 : 제 1 선택 지연부 510,610 : 제 2 선택 지연부
520,620 : 펄스 제어부 530,630 : 제 3 선택 지연부
540,640 : 래치부 650 : 제 4 선택 지연부
상기와 같은 목적을 달성하기 위한 본 발명에 따른 칼럼 제어 회로는 외부로부터 입력된 어드레스에 의해 칼럼 선택 제어신호를 출력하는 회로에 있어서, 외부로부터 입력된 카스 신호를 지연시키는 제 1 선택 지연부와, 라스 신호, 제 1, 2 뱅크 어드레스 신호, 상기 제 1 선택 지연부의 출력 신호를 연산하는 연산부와, 반전된 상기 연산부의 출력 신호를 지연시키는 제 2 선택 지연부와, 상기 제 2 선택 지연부의 출력 신호에 의해 정상 모드 및 테스트 모드에 따라 각각 서로 다른 펄스 폭을 갖는 제 1 신호를 출력하는 펄스 제어부와, 클럭 신호를 지연시키는 제 3 선택 지연부와, 상기 연산부의 출력 신호, 전원 신호, 반전된 제 3 선택 지연부의 출력 신호를 래치시켜 제 2 신호를 출력하는 래치부를 포함하여 구성되고, 내부에서 발생된 어드레스에 의해 칼럼 선택 제어신호를 출력하는 회로에 있어서, 제 1 카스 신호를 지연시키는 제 1 선택 지연부와, 제 2 카스 신호와 상기 제 1 선택 지연부의 출력 신호를 연산하는 연산부와, 반전된 상기 연산부의 출력 신호를 지연시키는 제 2 선택 지연부와, 상기 제 2 선택 지연부의 출력 신호에 의해 정상 모드 및 테스트 모드에 따라 각각 서로 다른 펄스 폭을 갖는 제 1 신호를 출력하는 펄스 제어부와, 버스트 신호를 지연시키는 제 3 선택 지연부와, 상기 제 3 선택 지연부의 출력 신호를 지연시키는 제 4 선택 지연부와, 상기 연산부와 제 4 선택 지연부의 출력 신호, 반전된 제 3 카스 신호를 래치시켜 제 2 신호를 출력하는 래치부를 포함하여 구성됨을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 칼럼 제어 회로를 설명하면 다음과 같다.
칼럼 제어 회로는 외부로부터 입력된 어드레스에 의해 칼럼 선택 제어신호를 출력하는 제 1 칼럼 제어 회로와, 내부에서 발생된 어드레스에 의해 칼럼 선택 제어신호를 출력하는 제 2 칼럼 제어 회로로 구분된다.
도 5는 본 발명에 의한 제 1 칼럼 제어 회로를 나타낸 회로도이고, 도 6은 본 발명에 의한 제 2 칼럼 제어 회로를 나타낸 회로도이다.
도 5에 도시된 바와 같이, 본 발명에 의한 제 1 칼럼 제어 회로는 외부로부터 카스 신호를 입력받아 소정시간 지연시켜 출력하는 제 1 선택 지연부(500)와, 라스 신호, 제 1 뱅크 어드레스 신호, 제 2 뱅크 어드레스 신호, 상기 제 1 선택 지연부(500)의 출력 신호를 입력받아 연산하여 출력하는 연산부(51)와, 반전된 상기 연산부(51)의 출력 신호를 입력받아 소정시간 지연시켜 출력하는 제 2 선택 지연부(510)와, 상기 제 2 선택 지연부(510)의 출력 신호를 입력받아 정상 모드와 테스트 모드에 따라 각각 서로 다른 펄스 폭을 갖는 제 1 신호를 출력하는 펄스 제어부(520)와, 클럭 신호를 소정시간 지연시켜 출력하는 제 3 선택 지연부(530)와, 상기 연산부(51)의 출력 신호, 전원 신호, 반전된 제 3 선택 지연부(530)의 출력 신호를 입력받아 래치시켜 제 2 신호를 출력하는 래치부(540)로 구성된다.
여기서, 상기 제 1, 2, 3 선택 지연부(500)(510)(530)는 각각 3, 2, 4개의 지연부로 구성되며, 각각의 지연부는 스위치에 의해 선택적으로 연결된다.
그리고, 상기 펄스 제어부(520)는 상기 제 2 선택 지연부(510)의 출력 신호를 입력받아 소정시간 지연시켜 출력하는 제 1 펄스 지연부(52)와, 상기 제 1 펄스 지연부(52)의 출력 신호를 소정시간 지연시켜 출력하는 제 2 펄스 지연부(53)와, 상기 제 2 선택 지연부(510)와 제 2 펄스 지연부(53)의 출력 신호를 연산하여 출력하는 제 1 NAND 게이트(54)와, 상기 제 2 선택 지연부(510)의 출력 신호와 반전된 제 1 NAND 게이트(54)의 출력 신호를 연산하여 출력하는 제 2 NAND 게이트(55)와, 상기 제 2 NAND 게이트(55)의 출력 신호를 입력받아 소정시간 지연시켜 출력하는 제 3 펄스 지연부(56)와, 상기 제 3 펄스 지연부(56)의 출력 신호와 외부로부터 테스트 신호를 입력받아 정상 모드와 테스트 모드에 따라 서로 다른 펄스 폭을 갖도록 제어하는 펄스 폭 제어부(57)와, 3개의 인버터를 출력단에 포함하며 상기 펄스 폭 제어부(57)와 제 2 선택 지연부(510)의 출력 신호를 입력받아 연산하여 제 1 신호를 출력하는 제 3 NAND 게이트(58)로 구성된다.
여기서, 상기 제 1, 2 펄스 지연부(500)(510)는 각각 2개의 지연부로 구성되며 각각의 지연부는 스위치에 의해 선택적으로 연결되고, 상기 제 2 펄스 지연부(53)는 지연부와 소오스/드레인에 전원전압이 인가되는 PMOS 캡을 포함한다.
또한, 상기 펄스 폭 제어부(57)는 테스트 신호와 반전된 제 3 펄스 지연부(56)의 출력 신호를 입력받아 연산하는 NOR 게이트와, 상기 NOR 게이트의 출력 신호를 입력받아 지연 및 반전시켜 출력하는 홀수개의 인버터들과, 상기 홀수개의 인버터들의 출력 신호와 반전된 제 3 펄스 지연부(56)의 출력 신호를 연산하여 출력하는 NAND 게이트로 구성된다.
그리고, 상기 래치부(540)는 상기 연산부(51)의 출력 신호를 입력받는 2단자 NAND 게이트(59)와, 반전된 제 3 선택 지연부(530)의 출력 신호, 전원 신호를 입력받는 3단자 NAND 게이트(60)로 구성되며, 출력단에 2개의 인버터를 포함한다.
여기서, 상기 전원 신호는 전원이 인가될 시에 로우 레벨로 천이되었다가 계속 하이 레벨로 유지되어 3단자 NAND 게이트(60)의 출력단의 초기값을 설정해 준다.
그리고, 상기 제 1, 2 신호는 칼럼 선택 제어신호를 인에이블 시키는 신호로서 펄스 폭만 다를 뿐 같은 정보를 갖는다.
도 6에 도시된 바와 같이, 본 발명에 의한 제 2 칼럼 제어 회로는 버스트 동작에 의해 내부 카운터로부터 제 1 카스 신호를 입력받아 소정시간 지연시켜 출력하는 제 1 선택 지연부(600)와, 내부 어드레스에 의해 버스트 동작을 진행시키는 제 2 카스 신호와 상기 제 1 선택 지연부(600)의 출력 신호를 입력받아 연산하여 출력하는 연산부(61)와, 반전된 상기 연산부(61)의 출력 신호를 입력받아 소정시간 지연시켜 출력하는 제 2 선택 지연부(610)와, 상기 제 2 선택 지연부(610)의 출력 신호를 입력받아 정상 모드와 테스트 모드에 따라 각각 서로 다른 펄스 폭을 갖는 제 1 신호를 출력하는 펄스 제어부(620)와, 버스트가 진행중임을 나타내는 버스트 신호를 소정시간 지연시켜 출력하는 제 3 선택 지연부(630)와, 상기 제 3 선택 지연부(630)의 출력 신호를 입력받아 소정시간 지연시켜 출력하는 제 4 선택지연부(650)와, 상기 연산부(61)와 제 4 선택 지연부(650)의 출력 신호, 반전된 제 3 카스 신호를 입력받아 래치시켜 제 2 신호를 출력하는 래치부(640)로 구성된다.
여기서, 상기 제 1 카스 신호는 버스트 동작에 의해 내부 카운터로부터 발생하고, 제 3 카스 신호는 외부로부터 칼럼 엑세스에 대한 명령이 인가될 때마다 펄스 형태로 입력된다.
그리고, 제 2 카스 신호는 제 3 카스 신호에 의해 하이 레벨로 출력되며 버스트 동작이 중단되면 로우 레벨로 천이된다.
상기 제 1, 2, 3 선택 지연부(600)(610)(630)는 각각 3, 2, 2개의 지연부로 구성되며, 각각의 지연부는 스위치에 의해 선택적으로 연결된다.
그리고, 상기 제 4 선택 지연부(650)는 2개의 지연부와, 소오스/드레인에 접지단이 연결되는 PMOS 캡으로 구성되며 상기 PMOS 캡은 스위치에 의해 선택적으로 연결된다.
그리고, 상기 펄스 제어부(620)는 상기 제 2 선택 지연부(610)의 출력 신호를 입력받아 소정시간 지연시켜 출력하는 제 1 펄스 지연부(62)와, 상기 제 1 펄스 지연부(62)의 출력 신호를 소정시간 지연시켜 출력하는 제 2 펄스 지연부(63)와, 상기 제 2 선택 지연부(610)와 제 2 펄스 지연부(63)의 출력 신호를 연산하여 출력하는 제 1 NAND 게이트(64)와, 상기 제 2 선택 지연부(610)의 출력 신호와 반전된 제 1 NAND 게이트(64)의 출력 신호를 연산하여 출력하는 제 2 NAND 게이트(65)와, 상기 제 2 NAND 게이트(65)의 출력 신호를 입력받아 소정시간 지연시켜 출력하는 제 3 펄스 지연부(66)와, 상기 제 3 펄스 지연부(66)의 출력 신호와 외부로부터 테스트 신호를 입력받아 정상 모드와 테스트 모드에 따라 서로 다른 펄스 폭을 갖도록 제어하는 펄스 폭 제어부(67)와, 3개의 인버터를 출력단에 포함하며 상기 펄스 폭 제어부(67)와 제 2 선택 지연부(610)의 출력 신호를 입력받아 연산하여 제 1 신호를 출력하는 제 3 NAND 게이트(68)로 구성된다.
여기서, 상기 제 1, 3 펄스 지연부(62)(66)는 각각 2개의 지연부로 구성되며 각각의 지연부는 스위치에 의해 선택적으로 연결되고, 상기 제 2 펄스 지연부(63)는 지연부와 소오스/드레인에 전원전압이 인가되는 PMOS 캡으로 구성된다.
또한, 상기 펄스 폭 제어부(67)는 테스트 신호와 반전된 제 3 펄스 지연부(66)의 출력 신호를 입력받아 연산하는 NOR 게이트와, 상기 NOR 게이트의 출력 신호를 입력받아 지연 및 반전시켜 출력하는 홀수개의 인버터들과, 상기 홀수개의 인버터들의 출력 신호와 반전된 제 3 펄스 지연부(66)의 출력 신호를 연산하여 출력하는 NAND 게이트로 구성된다.
또한, 상기 래치부(640)는 연산부(61)의 출력 신호를 입력받는 2단자 NAND 게이트(69)와, 제 4 선택 지연부(650)의 출력 신호와 반전된 제 3 카스 신호를 입력받는 3단자 NAND 게이트(70)로 구성되며, 출력단에 2개의 인버터를 포함한다.
도 7는 본 발명에 의한 제 1 칼럼 제어 회로의 동작을 설명하기 위한 파형도이다.
도 7에 도시한 바와 같이, 정상 모드의 경우, 라스 신호, 제 1, 2 뱅크 어드레스 신호, 제 1 선택 지연부(500)의 출력 신호가 연산부(51)에 입력되고, 상기 연산부(51)의 출력 신호가 펄스 제어부(520)의 제 1 펄스 지연부(52), 제 2 펄스 지연부(53), 제 3 펄스 지연부(56)를 거치면서 설정된 펄스 폭을 갖는 제 1 신호로 출력된다.
그러나, 테스트 모드의 경우, 테스트 신호가 펄스 폭 제어부(57)로 입력되어 멀티 워드라인 활성화 테스트 조건에 충분한 펄스 폭을 확보하도록 제어한다.
즉, 테스트 신호가 로우 레벨인 경우에는 종래의 정상 모드와 같은 펄스 폭을 갖는 제 1 신호를 출력하고, 하이 레벨의 테스트 신호가 인에이블되면 테스트 조건에 충분한 펄스 폭을 갖는 제 1 신호를 출력한다.
상기와 같은 본 발명의 칼럼 제어 회로는 다음과 같은 효과가 있다.
정상 모드 및 테스트 모드에 따라 각각 서로 다른 펄스 폭을 갖는 칼럼 선택 제어신호를 출력함으로써 동작 마진을 확보할 수 있다.
이는 테스트 모드 시에 마진 부족으로 인한 오동작을 방지하고, 고속 동작 시에 프리차지 마진을 확보할 수 있는 효과가 있다.

Claims (8)

  1. 외부로부터 입력된 어드레스에 의해 칼럼 선택 제어신호를 출력하는 회로에 있어서,
    외부로부터 입력된 카스 신호를 지연시키는 제 1 선택 지연부와,
    라스 신호, 제 1, 2 뱅크 어드레스 신호, 상기 제 1 선택 지연부의 출력 신호를 연산하는 연산부와,
    반전된 상기 연산부의 출력 신호를 지연시키는 제 2 선택 지연부와,
    상기 제 2 선택 지연부의 출력 신호에 의해 정상 모드 및 테스트 모드에 따라 각각 서로 다른 펄스 폭을 갖는 제 1 신호를 출력하는 펄스 제어부와,
    클럭 신호를 지연시키는 제 3 선택 지연부와,
    상기 연산부의 출력 신호, 전원 신호, 반전된 제 3 선택 지연부의 출력 신호를 래치시켜 제 2 신호를 출력하는 래치부를 포함하여 구성되는 것을 특징으로 하는 칼럼 제어 회로.
  2. 제 1 항에 있어서, 상기 펄스 제어부는 제 2 선택 지연부의 출력 신호를 지연시키는 제 1 펄스 지연부와, 상기 제 1 펄스 지연부의 출력 신호를 지연시키는 제 2 펄스 지연부와, 제 2 선택 지연부와 제 2 펄스 지연부의 출력 신호를 연산하는 제 1 NAND 게이트와, 상기 제 2 선택 지연부의 출력 신호와 반전된 제 1 NAND 게이트의 출력 신호를 연산하는 제 2 NAND 게이트와, 상기 제 2 NAND 게이트의 출력 신호를 지연시키는 제 3 펄스 지연부와, 상기 제 3 펄스 지연부의 출력 신호와 테스트 신호에 의해 정상 모드 및 테스트 모드에 따라 서로 다른 펄스 폭을 갖도록 제어하는 펄스 폭 제어부와, 3개의 인버터를 출력단에 포함하며 상기 펄스 폭 제어부와 제 2 선택 지연부의 출력 신호를 연산하는 제 3 NAND 게이트로 구성되는 것을 특징으로 하는 칼럼 제어 회로.
  3. 제 2 항에 있어서, 상기 펄스 폭 제어부는 NOR 게이트, NAND 게이트, 홀수개의 인버터로 구성되는 것을 특징으로 하는 칼럼 제어 회로.
  4. 제 1 항 또는 제 2 항에 있어서, 상기 제 1, 2, 3 선택 지연부 및 제 1, 3 펄스 지연부는 각각 복수개의 지연부와 스위치로 구성되며, 각각의 지연부는 스위치에 의해 선택적으로 연결되는 것을 특징으로 하는 칼럼 제어 회로.
  5. 내부에서 발생된 어드레스에 의해 칼럼 선택 제어신호를 출력하는 회로에 있어서,
    제 1 카스 신호를 지연시키는 제 1 선택 지연부와,
    제 2 카스 신호와 상기 제 1 선택 지연부의 출력 신호를 연산하는 연산부와,
    반전된 상기 연산부의 출력 신호를 지연시키는 제 2 선택 지연부와,
    상기 제 2 선택 지연부의 출력 신호에 의해 정상 모드 및 테스트 모드에 따라 각각 서로 다른 펄스 폭을 갖는 제 1 신호를 출력하는 펄스 제어부와,
    버스트 신호를 지연시키는 제 3 선택 지연부와,
    상기 제 3 선택 지연부의 출력 신호를 지연시키는 제 4 선택 지연부와,
    상기 연산부와 제 4 선택 지연부의 출력 신호, 반전된 제 3 카스 신호를 래치시켜 제 2 신호를 출력하는 래치부를 포함하여 구성되는 것을 특징으로 하는 칼럼 제어 회로.
  6. 제 5 항에 있어서, 상기 펄스 제어부는 제 2 선택 지연부의 출력 신호를 지연시키는 제 1 펄스 지연부와, 상기 제 1 펄스 지연부의 출력 신호를 지연시키는 제 2 펄스 지연부와, 제 2 선택 지연부와 제 2 펄스 지연부의 출력 신호를 연산하는 제 1 NAND 게이트와, 상기 제 2 선택 지연부의 출력 신호와 반전된 제 1 NAND 게이트의 출력 신호를 연산하는 제 2 NAND 게이트와, 상기 제 2 NAND 게이트의 출력 신호를 지연시키는 제 3 펄스 지연부와, 상기 제 3 펄스 지연부의 출력 신호와 테스트 신호에 의해 정상 모드 및 테스트 모드에 따라 서로 다른 펄스 폭을 갖도록 제어하는 펄스 폭 제어부와, 3개의 인버터를 출력단에 포함하며 상기 펄스 폭 제어부와 제 2 선택 지연부의 출력 신호를 연산하는 제 3 NAND 게이트로 구성되는 것을 특징으로 하는 칼럼 제어 회로.
  7. 제 6 항에 있어서, 상기 펄스 폭 제어부는 NOR 게이트, NAND 게이트, 홀수개의 인버터로 구성되는 것을 특징으로 하는 칼럼 제어 회로.
  8. 제 5 항 또는 제 6 항에 있어서, 상기 제 1, 2, 3 선택 지연부 및 제 1, 3 펄스 지연부는 각각 복수개의 지연부와 스위치로 구성되며, 각각의 지연부는 스위치에 의해 선택적으로 연결되는 것을 특징으로 하는 칼럼 제어 회로.
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