JP3390111B2 - 半導体記憶装置、及びスクリーニング方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体記憶装置のスク
リーニング技術に関し、例えば、スタティック・ランダ
ム・アクセス・メモリ（ＳＲＡＭ）、及びそれのスクリ
ーニングに適用して有効な技術に関する。

【０００２】

【従来の技術】欠陥を潜在的に含むデバイスを試験によ
り除去する技術として、スクリーニングが知られてい
る。スクリーニングは原則として、対象デバイス全数に
ついて非破壊的に行われる。スクリーニング方法には、
内部目視、熱的及び機械的ストレス印加、高温動作、高
温保存などによるものを挙げることができる。信頼性を
保証するために最も一般的な手法としては、半導体チッ
プをパッケージに封止した後に行われるバーンインがあ
る。このバーンインでは、定挌若しくはそれより厳しい
動作条件（電源電圧、周囲温度など）の下で一定時間の
動作試験を行うもので、初期動作不良を起す可能性のあ
るデバイスに対して有効とされる。

【０００３】尚、デバイスのスクリーニングについて記
載された文献の例としては、昭和５９年１１月３０日に
株式会社オーム社から発行された「ＬＳＩハンドブック
（第６８４頁）がある。

【０００４】

【発明が解決しようとする課題】半導体チップをパッケ
ージに封止した後に行われるバーンインにおいて、欠陥
を内在するデバイスは不良とされるが、そのように不良
とされたデバイスは、既にパッケージ封止されているこ
とから救済不可能とされる。

【０００５】通常、半導体記憶装置には冗長構成が設け
られており、欠陥部分を冗長構成に置換えることで救済
できることがある。そこで、もし、パッケージ封止前、
例えばウェーハ状態でバーンインを行うようにすれば、
そのバーンにおいて不良とされた場合でも、上記冗長構
成による救済が可能とされ、ウェーハ当りの完成デバイ
ス数を増やすことができる。

【０００６】しかしながら、例えばダイナミック・ラン
ダム・アクセス・メモリ（ＤＲＡＭ）のウェーハ状態で
のバーンインを考えた場合、バーンインの際に全てのワ
ード線を選択レベルに駆動しなければ、メモリセルに電
圧ストレスを印加できないから、全ワード線選択のため
の論理回路を半導体チップ単位で組込んでおく必要があ
る。そのような論理回路の組込みはチップサイズの縮小
化を阻害する。

【０００７】また、ＳＲＡＭにおいては、上記ＤＲＡＭ
の場合と同様に、バーンインの際に全てのワード線を選
択レベルに駆動する必要があり、そのための論理回路を
半導体チップ単位で組込んでおく必要があるが、それだ
けでは不十分とされる。なぜなら、ＳＲＡＭの場合、メ
モリセルがフリップフロップで構成されることから、フ
リップフロップを形成する一対のトランジスタのうちの
一方への電圧ストレス印加が不十分となる。つまり、フ
リップフロップを形成する一対のトランジスタのうち、
ゲート電極がハイレベルとなているトランジスタには、
バーンインのためのストレスを与えることができない。
これを可能とするには、メモリセルへの情報書込みを行
って、フリップフロップの状態を反転させる必要があ
る。そのような書込みが必要とされることから、ＳＲＡ
Ｍのウェーハ状態でのバーンインは、ＤＲＡＭの場合に
比べて長時間を要する。しかも、ウェーハ状態で、多数
のデバイスについての書込みを行うためには、バーンイ
ンのための設備、特に制御系が複雑にならざるを得な
い。

【０００８】本発明の目的は、半導体記憶装置のウェー
ハ状態でのバーンインの容易化を図るための技術を提供
することにある。

【０００９】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【００１０】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【００１１】すなわち、ワード線に複数のメモリセルが
結合されて成るメモリセルアレイ（ＭＣＡ）と、上記ワ
ード線を駆動可能なワード線駆動素子（Ｑ２４）と、上
記ワード線駆動素子の接地配線に結合された第１接地パ
ッド（Ｐ１）とを含んで半導体記憶装置が形成されると
き、上記第１接地パッドとは別の第２接地パッド（Ｐ
２）を設け、それに上記メモリセルアレイのウェル領域
を結合する。このとき、上記メモリセルアレイのウェル
領域及び接地配線を第２接地パッドに結合することがで
きる。

【００１２】また、電圧ストレス印加範囲を広げるた
め、ワード線駆動素子以外の周辺回路（Ｑ２２）の接地
配線を、上記第２接地パッドに結合することができる。

【００１３】そして、上記第１接地パッドの電位よりも
低い電位を上記第２接地パッドに印加することでスクリ
ーニングを行う。このとき、第１接地パッドと、第２接
地パッドとの間の電位差は、上記半導体記憶装置の動作
保証電源電圧を越える値に設定される。

【００１４】

【作用】上記した手段によれば、上記第１接地パッド、
及び上記第２接地パッドを介して、ウェル領域とＭＯＳ
トランジスタのゲート電極との間に電圧ストレスを印加
することができる。そのような電圧ストレス印加におい
ては、メモリセルアレイのワード線選択の必要は無い。
このことが、バーンインの容易化を達成する。

【００１５】

【実施例】図２には本発明の一実施例方法が適用される
ＳＲＡＭの構成例が示される。

【００１６】図２に示される回路は、１ポートＳＲＡＭ
の代表的な構成であり、主にデコーダＡＤＣ、内部パル
ス発生回路ＣＧ、メモリセルアレイＭＣＡ、セレクタＳ
Ｌ、プリチャージ回路ＰＲＩ、出力回路ＲＤＯにより構
成される。

【００１７】デコーダＡＤＣは、行デコーダＤＣ１、ラ
イト系の列デコーダＤＣ２、及びリード系の列デコーダ
ＤＣ３を含む。メモリセルアレイＭＣＡは、複数のスタ
ティック型メモリセルをマトリクス配置して成る。複数
のワード線ＷＸＡ、ＷＸＢと、それに交差するように配
置されたビット線ＤＡＡ、ＤＡＢ、ＤＢＡ、ＤＢＢを有
する。メモリセルＭＣは選択端子とデータ端子とを有
し、選択端子は対応するワード線ＷＸＡ、ＷＸＢに結合
され、データ端子は対応するビット線ＤＡＡ、ＤＡＢ、
ＤＢＡ、ＤＢＢに結合される。セレクタＳＬは、列デコ
ーダＤＣ２のデコード出力に基づいて動作制御されるｎ
チャンネル型ＭＯＳトランジスタＱ７〜Ｑ１０、列デコ
ーダＤＣ３の出力に基づいて動作制御されるｐチャンネ
ル型ＭＯＳトランジスタＱ１１〜Ｑ１４を含む。そし
て、入力データＤＩＮを相補レベルにするためのインバ
ータ７、８が設けられている。プリチャージ回路ＰＲＩ
は、ｎチャンネル型ＭＯＳトランジスタＱ１〜Ｑ４を含
み、内部タイミング信号φＣＬＫに同期してビット線プ
リチャージが行われるようになっている。出力回路ＲＤ
Ｏはメモリセルデータを増幅するためのセンスアンプＳ
Ａや、その出力を反転するインバータ１６を含んで成
る。

【００１８】入力クロックＣＬＫが回路の接地電位と同
じローレベルであれば、内部タイミング信号φＣＬＫも
ローレベルであり、プリチャージ回路ＰＲＩのｐチャン
ネル型ＭＯＳトランジスタＱ１、Ｑ２、Ｑ３、Ｑ４がオ
ンされ、ビット線ＤＡＡ、ＤＡＢ、ＤＢＡ、ＤＢＢは回
路の電源電圧と同じ高電位側電源Ｖｄｄレベルに固定さ
れ、データ書込み、データ読出しはできなくなり、ＳＲ
ＡＭはオフ状態となる。入力クロックＣＬＫが高電位側
電源Ｖｄｄと同じハイレベルとなったとき、内部タイミ
ング信号φＣＬＫもハイレベルとなり、プリチャージ回
路ＰＲＩのｐチャンネル型ＭＯＳトランジスタＱ１、Ｑ
２、Ｑ３、Ｑ４がオフし、その出力がハイインピーダン
スとなることにより、メモリセルＭＣのデータ書込み、
及びデータ読出しが可能な状態、すなわち、ＳＲＡＭは
オン状態となる。ＳＲＡＭがオン状態であるとき、行ア
ドレスＡＤＸに基づいてワード線ＷＸＡが選択された場
合、ワード線ＷＸＡは内部タイミング信号φＣＬＫがハ
イレベルであるときの高電位側電源Ｖｄｄと同じハイレ
ベルに駆動され、このワード線ＷＸＡに接続されている
全てのメモリセルＭＣが選択される。メモリセルＭＣへ
のデータ書込み時、リードライト信号ＲＷをローレベル
にすることによりライト系の列デコーダＤＣ２が選択さ
れ、列アドレスＡＤＹにより任意の列ワード線が選択さ
れる。例えば、列ワード線ＷＹＡが選択された場合、列
ワード線ＷＹＡはハイレベルになり、セレクタＳＬのｎ
チャンネル型ＭＯＳトランジスタＱ７、Ｑ８がオンされ
る。データ入力信号ＤＩＮがインバータ回路７、８によ
り、それぞれ反転、非反転されたデータがセレクタＳＬ
のｎチャンネル型ＭＯＳトランジスタＱ７、Ｑ８、及び
ビット線ＤＡＡ、ＤＡＢ、さらにはメモリセルＭＣへ伝
達される。

【００１９】また、ＳＲＡＭがオン状態のとき、データ
書込み動作の場合と同様に、プリチャージ回路ＰＲＩの
ｐチャンネル型ＭＯＳトランジスタＱ１、Ｑ２、Ｑ３、
Ｑ４はオフし、ビット線はハイインピーダンスレベルに
ある。行アドレスＡＤＸによりワード線ＷＸＡが選択さ
れたとすると、ワード線ＷＸＡは、内部タイミング信号
φＣＬＫがハイレベルであるときに、高電位側電源Ｖｄ
ｄと同じハイレベルになり、メモリセルＭＣが選択され
る。このとき、リードライト信号ＲＷをハイレベルにす
ることにより、インバータ回路１５を介してリード系の
列デコーダＤＣ３が選択され、列アドレス信号ＡＤＹに
より列ワード線ＲＹＡが選択された場合、列ワード線Ｒ
ＹＡは回路の接地電位と同じローレベルになり、セレク
タＳＬのｐチャンネル型ＭＯＳトランジスタＱ１１、Ｑ
１２がオンされる。リードコモンデータ線ＲＤＡには、
ＭＯＳトランジスタＱ１２を介してビット線ＤＡＡの高
電位側電源Ｖｄｄレベルより数百ｍＶ下降した電位が伝
達され、リードコモンデータ線ＲＤＢにはビット線ＤＡ
Ｂと同じハイレベルが伝達される。リードコモンデータ
線ＲＤＡ、ＲＤＢの信号は、数百ｍＶのレベル差をもつ
差動入力信号として、センスアンプＳＡに入力される。
センスアンプＳＡにより数百ｍＶのレベル差が、回路の
接地電位から高電位側電源Ｖｄｄまでの振幅に変換さ
れ、後段のインバータ回路１６により、波形成形が行わ
れて出力データＤＯＵＴが得られる。

【００２０】図１には、上記ＳＲＡＭの主要部の構成例
が示される。

【００２１】図１に示されるように、一つのメモリセル
ＭＣは、特に制限されないが、ｎチャンネル型ＭＯＳト
ランジスタＱ２７、Ｑ２８、及びそれの負荷抵抗Ｒ１、
Ｒ２が結合され成るフリップフロップと、ワード線ＷＸ
Ａの信号レベルによって駆動されるｎチャンネル型ＭＯ
ＳトランジスタＱ２５、Ｑ２６とを含む。ｎチャンネル
型ＭＯＳトランジスタＱ２７のドレイン電極を第１ノー
ドＮ１とし、ｎチャンネル型ＭＯＳトランジスタＱ２８
のドレイン電極を第２ノードＮ２とするとき、上記ｎチ
ャンネル型ＭＯＳトランジスタＱ２５は第１ノードＮ１
とビット線ＤＡＢとを導通可能に結合され、上記ｎチャ
ンネル型ＭＯＳトランジスタＱ２６は第２ノードＮ２と
ビット線ＤＡＡを導通可能に設けられる。すなわち、ワ
ード線ＷＸＡがハイレベルに駆動されたとき、ｎチャン
ネル型ＭＯＳトランジスタＱ２５、Ｑ２６がオンされる
ことによって、第１ノードＮ１とビット線ＤＡＢ、第２
ノードＮ２とビット線ＤＡＡがそれぞれ導通される。そ
の状態で、メモリセルＭＣへのデータ書込み、あるいは
メモリセルデータの読出しが可能とされる。

【００２２】また、行デコーダＤＣ１は、入力された行
アドレスをデコードするためのデコード論理、及びその
デコード結果に基づいて対応するワード線を選択レベル
に駆動するためのバッファ回路を含む。図１において
は、そのような構成の一部が代表的に示されている。ｐ
チャンネル型ＭＯＳトランジスタＱ２１とｎチャンネル
型ＭＯＳトランジスタＱ２２とが直列接続されて成るイ
ンバータは、上記デコード論理の出力段回路とされ、ｐ
チャンネル型ＭＯＳトランジスタＱ２３とｎチャンネル
型ＭＯＳトランジスタＱ２４とが直列接続されて成るイ
ンバータは、上記デコード論理の出力信号に基づいてワ
ード線ＷＸＡを選択レベルに駆動するためのバッファ回
路とされる。

【００２３】ＳＲＡＭは一つのウェーハに多数形成さ
れ、通常はウェーハプロービングを経てダイシング工程
に移行され、そこで個々の半導体チップに切出される。
ウェーハには、半導体チップ形成領域毎に多数のパッド
が形成される。このパッドは、チップ切出し後におい
て、外部ピン形成のためのリードフレームにワイヤボン
ディングによって結合される。図１においては、Ｐ０、
Ｐ１、Ｐ２で示されるパッドが代表的に示されている。

【００２４】Ｐ０は、高電位側電源Ｖｄｄを供給するた
めの電源パッドとされ、この電源パッドＰ０はＳＲＡＭ
内の高電位側電源Ｖｄｄラインに結合されている。Ｐ１
は第１接地パッドとされ、この第１接地パッドＰ１に
は、第１接地ラインＧＮＤ１を介して、メモリセルＭＣ
を形成するｎチャンネル型ＭＯＳトランジスタＱ２７、
Ｑ２８のソース電極、及びワード線ＷＸＡを駆動するた
めのｎチャンネル型ＭＯＳトランジスタＱ２４のソース
電極が結合される。Ｐ２は第２接地パッドとされ、この
第２接地パッドＰ２には、第２接地ラインＧＮＤ２を介
して、全てのメモリセルＭＣにおけるｎチャンネル型Ｍ
ＯＳトランジスタＱ２５〜Ｑ２８のウェル領域や、ｎチ
ャンネル型ＭＯＳトランジスタＱ２４以外の周辺回路の
接地配線が結合される。例えば、この周辺回路には、図
１に示されるように、ＭＯＳトランジスタＱ２３、Ｑ２
４から成るインバータの前段に配置されたｎチャンネル
型ＭＯＳトランジスタＱ２２が含まれる。

【００２５】上記第１接地パッドＰ１、及び第２接地パ
ッドＰ２は、リードフレームとの結合などにおいて同一
の外部ピンに共通接続されることによって短絡され、完
成されたデバイスにおいて上記第１接地パッドＰ１、及
び第２接地パッドＰ２は、接地系の同電位レベルとされ
る。つまり、この実施例では、メモリセルＭＣへの電圧
ストレス印加を可能とするために、少なくともウェーハ
段階においては、回路の接地配線が分離され、それぞれ
パッドＰ１、Ｐ２に結合されている。

【００２６】上記のように構成されたＳＲＡＭは、ウェ
ーハ状態で以下のようにバーンインが行われる。

【００２７】バーンインにおいて、パッドＰ０、Ｐ１間
には電圧Ｖ１が、パッドＰ１、Ｐ２間には電圧Ｖ２が印
加される。電圧Ｖ１、Ｖ２は、それぞれ個別的に電圧レ
ベルを変化させることができる。電圧Ｖ１は、特に制限
されないが、ＰＮ接合のオンしないレベル（−ＶＦ）以
上で、且つ、電圧Ｖ２よりも低い値、例えば１Ｖに設定
される。電圧Ｖ２は、電圧ストレス印加のため、バーン
イン対象とされるＳＲＡＭの動作保証電源電圧を越える
値、例えば７〜８Ｖに設定される。このような電圧印加
は、ウェーハ・プローバを介して行われる。パッドＰ
０、Ｐ１間に電圧Ｖ１＝１Ｖが印加されることによっ
て、第１ノードＮ１、及び第２ノードＮ２の電位は１Ｖ
となる。そして、パッドＰ１、Ｐ２間に電圧Ｖ２＝７〜
８Ｖが印加されることによって、ＭＯＳトランジスタＱ
２５〜Ｑ２８のウェル領域に負電位が供給されるので、
結局、ＭＯＳトランジスタＱ２５〜Ｑ２８のゲート電極
と、ウェル領域との間に、約８〜９Ｖの電圧印加（スト
レス印加）が可能とされる。つまり、フリップフロップ
（Ｑ２７、Ｑ２８）の論理状態にかかわらず、ＭＯＳト
ランジスタＱ２５〜Ｑ２への電圧ストレス印加を行うこ
とができる。

【００２８】また、ＭＯＳトランジスタＱ２２のソース
電極に、電圧Ｖ２による負電位が印加されることから、
このＭＯＳトランジスタＱ２２のゲート・ソース間へも
電圧ストレスを印加することができる。

【００２９】上記のような電圧印加が、高温環境下で行
われることによって、バーンインが行われる。

【００３０】上記実施例によれば、以下の作用効果を得
ることができる。

【００３１】（１）第１接地パッドＰ１には、第１接地
ラインＧＮＤ１を介して、メモリセルアレイＭＣＡのＭ
ＯＳトランジスタＱ２７、Ｑ２８のソース電極、及びワ
ード線ＷＸＡを駆動するためのｎチャンネル型ＭＯＳト
ランジスタＱ２４の接地配線が結合される。第２接地パ
ッドＰ２には、第２接地ラインＧＮＤ２を介して、メモ
リセルＭＣを形成するｎチャンネル型ＭＯＳトランジス
タＱ２５〜Ｑ２８のウェル領域が結合されるので、パッ
ドＰ１、Ｐ２間への電圧Ｖ２の印加により、メモリセル
アレイＭＣＡにおけるＭＯＳトランジスタのウェル領域
に上記電圧Ｖ２による負電位を印加することができる。
つまり、メモリセルアレイＭＣＡにおける全メモリセル
ＭＣのＭＯＳトランジスタにおいて、ウェル領域とゲー
ト電極との間に、バーンインのための電圧ストレスを印
加することができる。そのような電圧ストレス印加にお
いては、専用の論理回路によってメモリセルアレイＭＣ
Ａにおける全ワード線を選択レベルに駆動する必要は無
いから、そのための論理回路をチップ形成領域毎に設け
る必要が無い。また、メモリセルＭＣを形成するフリッ
プフロップの論理状態も無関係とされるから、フリップ
フロップの論理状態切換えのためにメモリセルＭＣへの
データ書込みを行う必要も無い。故に、上記実施例によ
れば、バーンインのための電圧ストレス印加を容易に行
うことができる。

【００３２】（２）ワード線駆動用のｎチャンネル型Ｍ
ＯＳトランジスタＱ２４以外の周辺回路、例えばそれの
前段回路を形成するｎチャンネル型ＭＯＳトランジスタ
Ｑ２２の接地配線が、第２接地ラインＧＮＤ２を介して
第２接地パッドＰ２に結合されることによって、このｎ
チャンネル型ＭＯＳトランジスタＱ２２に対しても電圧
ストレスを印加することができる。そのように、ワード
線駆動用のｎチャンネル型ＭＯＳトランジスタＱ２４以
外の周辺回路の接地配線を第２接地パッドＰ２に結合す
ることによって、その周辺回路を形成するＭＯＳトラン
ジスタへの電圧ストレス印加が可能とされるから、メモ
リセルアレイＭＣＡのみに限定されずに、広範囲にわた
って電圧ストレス印加を行うことができる。

【００３３】（３）上記（１）、（２）の作用効果によ
り、ウェーハ状態でのバーンインにおける電圧ストレス
印加が容易に行うことができるので、初期動作不良を起
す可能性のあるデバイスをウェーハ状態で検出すること
ができる。このため、冗長救済な欠陥ビットについては
バーンイン後において冗長救済することができる。パッ
ケージによる封止後のバーンインで不良とされたデバイ
スが救済不可能であるの対して、上記実施例ではウェー
ハ状態でバーンインが行われることから、バーンイン後
の冗長救済が可能とされるので、良品デバイス数の増大
を図ることができる。さらに、ＳＲＡＭがウェーハ状態
でユーザに納品される場合においても、ウェーハ状態で
の適切なスクリーニングが行われることから、デバイス
の信頼性の向上を図ることができる。

【００３４】他の実施例について説明する。

【００３５】図３には他の実施例回路が示される。

【００３６】図３に示される回路が、図１に示されるの
と異なるのは、ｎチャンネル型ＭＯＳトランジスタＱ２
７、Ｑ２８のソース電極をも、ウェル領域と同様に第２
接地ラインＧＮＤ２を介して第２接地パッドＰ２に結合
させた点にある。つまり、メモリセルアレイＭＣＡのウ
ェル領域を含む全ての接地配線が第２接地パッドＰ２に
結合される。それによれば、ｎチャンネル型ＭＯＳトラ
ンジスタＱ２７、Ｑ２８のソース電極へも、電圧Ｖ２に
よる負電位を印加することができるから、ｎチャンネル
型ＭＯＳトランジスタＱ２７、Ｑ２８については、ゲー
ト電極と、ウェル領域との間、及びゲート電極とソース
電極との間への電圧ストレス印加が可能とされ、バーン
インのためのストレス印加の的確化を図ることができ
る。

【００３７】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。

【００３８】例えば、上記実施例ではＳＲＡＭについて
説明したが、それに限定されるものではなく、他の半導
体メモリ、例えばＤＲＡＭに適用することができる。す
なわち、図４に示されるように、一つのメモリセルＭＣ
が、ｎチャンネル型ＭＯＳトランジスタＱ３０と、それ
に結合された電荷蓄積容量３１とによって形成される場
合において、全メモリセルＭＣにおけるウェル領域が、
第２接地ラインＧＮＤ２を介して第２接地パッドＰ２に
結合され、ワード線ＷＸＡを駆動するための素子である
ｎチャンネル型ＭＯＳトランジスタＱ２４のソース電
極、つまり接地配線は第１接地ラインＧＮＤ１を介して
第１接地パッドＰ１に結合される。バーンインのための
電圧Ｖ１，Ｖ２は上記実施例の場合と同様であり、電圧
Ｖ２による負電位が、全メモリセルＭＣにおけるｎチャ
ンネル型ＭＯＳトランジスタのウェル領域に印加される
ことによって、当該ｎチャンネル型ＭＯＳトランジスタ
のウェル領域とゲート電極との間に、電圧ストレスを印
加することができるので、上記実施例の場合と同様の作
用効果を得ることができる。

【００３９】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＳＲＡ
Ｍ、及びＤＲＡＭについて説明したが、それに限定され
るものではなく、各種半導体記憶装置、及びそのスクリ
ーニングに広く適用することができる。

【００４０】本発明は少なくともメモリセルを含むこと
を条件に適用することができる。

【００４１】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００４２】すなわち、第１接地パッド、及び第２接地
パッドを介して、ウェル領域とＭＯＳトランジスタのゲ
ート電極との間に電圧ストレスを印加することができ
る。そのような電圧ストレス印加においては、専用の論
理回路によってメモリセルアレイＭＣＡにおける全ワー
ド線を選択レベルに駆動する必要が無いため、ウェーハ
状態でのバーンインの容易化を図ることができる。

【図面の簡単な説明】

【図１】本発明の一実施例方法が適用されるＳＲＡＭに
おける主要部の構成例回路図である。

【図２】上記ＳＲＡＭの全体的な構成例回路図である。

【図３】本発明の他の実施例についての回路図である。

【図４】本発明の他の実施例についての回路図である。

【符号の説明】

ＭＣＡ メモリセルアレイ ＰＲＩ プリチャージ回路 ＳＬ セレクタ ＲＤＯ 出力回路 ＭＣ メモリセル ＤＣ１ 行デコーダ ＤＣ２ ライト系の列デコーダ ＤＣ３ リード系の列デコーダ Ｐ０ 電源パッド Ｐ１ 第１接地パッド Ｐ２ 第２接地パッド ＧＮＤ１ 第１接地ライン ＧＮＤ２ 第２接地ライン Ｑ２１、Ｑ２３、ｐチャンネル型ＭＯＳトランジスタ Ｑ２２、Ｑ２４、Ｑ２５〜Ｑ２８ ｎチャンネル型ＭＯ
Ｓトランジスタ

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】 複数のワード線と複数のビット線とに接
   続された複数のメモリセルと、 入力された行アドレスをデコードするためのデコード論
   理と、上記デコード論理のデコード結果に基づいて対応
   するワード線を選択レベルに駆動するためのバッファ回
   路とを具備する行デコーダと、 第１パッドと、 上記複数のメモリセルのウェル領域と接続された第２パ
   ッドと、を含み、 上記行デコーダは、上記デコード論理の出力段回路を形
   成するための第１インバータと、上記バッファ回路を形
   成するための第２インバータとを含み、 上記第１パッドは上記第２インバータ内のｎチャネル型
   ＭＯＳトランジスタと接続され、 上記第２パッドは上記第１インバータ内のｎチャネル型
   ＭＯＳトランジスタと接続されて成ることを特徴とする
   半導体記憶装置。
2. 【請求項２】 上記複数のメモリセルは、フリップフロ
   ップと、ワード線の信号レベルによって駆動される第１
   ｎチャネル型ＭＯＳトランジスタ及び第２ｎチャネル型
   ＭＯＳトランジスタとを有するスタティック型メモリセ
   ルとされ、 上記第１パッドは、上記フリップフロップ内のｎチャネ
   ル型ＭＯＳトランジスタのソース電極に接続され、 上記第２パッドは、上記フリップフロップ内のｎチャネ
   ル型ＭＯＳトランジスタ、上記第１ｎチャネル型ＭＯＳ
   トランジスタ、及び上記第２ｎチャネル型ＭＯＳトラン
   ジスタにおけるウェル領域に接続されて成る請求項１記
   載の半導体記憶装置。
3. 【請求項３】 上記第２インバータ以外の周辺回路の接
   地線が上記第２パッドに結合された請求項１又は２記載
   の半導体記憶装置。
4. 【請求項４】 上記周辺回路は、アドレス信号をデコー
   ドするデコーダと、上記メモリセルからの読み出しデー
   タを増幅するセンスアンプとを含む請求項３記載の半導
   体記憶装置。
5. 【請求項５】 請求項１乃至４の何れか１項記載の半導
   体記憶装置のスクリーニング方法であって、上記第１パッドの電位よりも低い電位を上記第２パッド
   に印加し、ウェーハ状態でバーンインを行うこと を特徴
   とするスクリーニング方法。
6. 【請求項６】 上記第１パッドと、上記第２パッドとの
   間の電位差が、上記半導体記憶装置の動作保証電源電圧
   を越える値に設定される請求項５記載のスクリーニング
   方法。