JP2009251252A - 表示装置用駆動回路、テスト回路、及びテスト方法 - Google Patents

Abstract

【課題】表示装置用駆動回路に対するテスト時間を短くする。
【解決手段】本発明による表示装置用駆動回路１００は、高圧負電圧ＶＧＬと高圧正電圧ＶＧＨとの間で表示パネル１０を駆動する。表示装置用駆動回路１００は、電源電圧ＶＤＣの低下に応じて、高圧負電圧ＶＧＬが供給される第１端子４を接地電圧ＧＮＤの第２端子２に接続する電荷放電回路３３と、テスト用外部端子６とを具備する。ここで、高圧負電圧ＶＧＬは電荷放電回路の基板に供給される。電荷放電回路３３は、テスト用外部端子６からの制御信号に基づき、第１端子４と第２端子２との接続を遮断する。
【選択図】図４

Description

本発明は、表示装置用駆動回路、テスト回路、及びテスト方法に関し、特に、高圧負電圧と高圧正電圧との間で表示パネルを駆動する表示装置用駆動回路、及びその表示装置用駆動回路が出力する高圧負電圧を測定するテスト回路、及びテスト方法に関する。

携帯電話やデジタルカメラ等、着脱可能なバッテリを備えた携帯電子機器用の表示装置用駆動回路（たとえば、液晶表示パネル駆動ＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ））では、バッテリの脱落等により電源電圧の供給が遮断又は急激な電源電圧の低下が発生する場合がある。

図１は、従来技術による液晶表示パネル駆動ＩＣ２００の構成の一例を示す図である。電源電圧の遮断や低下が発生した場合、直前に表示されていた画像が残像として残らないようにするために、液晶表示パネル駆動ＩＣ２００は、残像処理回路２３を内蔵していることが好ましい。残像処理回路２３は、装置電源が突然低下した場合でも液晶表示パネルに直前の画像が残像として残らないようにし、液晶表示パネル１０の焼き付きや劣化を防止する。

残像処理回路に関する技術が、例えば特開２００７−９４０１６（特許文献１参照）や特開２００５−３３１９２７（特許文献２参照）に記載されている。

又、液晶表示パネル駆動ＩＣ２００は、液晶表示パネル１０を駆動するための駆動信号電圧を生成する電源回路を内蔵している。この電源回路は、高電圧を必要とするゲートドライバ回路１２に高圧電圧（高圧正電圧ＶＧＨ及び高圧負電圧ＶＧＬ）を供給するためのゲートドライバ用電源部２５を有する。このような電源回路は、特に、高圧負電圧を取り扱えるプロセスで回路を構成する必要がある。例えば、接地電圧ＧＮＤより低い電圧の高圧負電圧を生成するチャージポンプ回路２５２には、高圧負電圧が基板電圧として供給される。

残像処理回路２３は、図２に示すような電荷放電回路部２３０を備える。電荷放電回路部２３０は、接地電圧ＧＮＤの電源端子２と、高圧負電圧ＶＧＬが供給される端子４と間に接続されたスイッチ回路（例えばＮＭＯＳトランジスタＭＮ１０）を備える。ＮＭＯＳトランジスタＭＮ１０はゲートに入力される制御信号Ｖｃｏｎのレベルに応じて電源端子２と端子４との接続を制御する。例えば、電源電圧ＶＤＣが正常な値を示す場合、ローレベルの制御信号Ｖｃｏｎが入力され、ＮＭＯＳトランジスタＭＮ１０は、オフ状態となり電源端子２と端子４とを切り離す。一方、電源電圧ＶＤＣの電圧が異常低下、又は遮断されると、ハイレベルの制御信号Ｖｃｏｎが入力され、ＮＭＯＳトランジスタＭＮ１０はオン状態となり、電源端子２と端子４とを接続する。これにより、端子４の電圧は高圧負電圧ＶＧＬから接地電圧ＧＮＤに収束するように変化し、液晶表示パネル１０における各画素のトランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）は半ばオンの半導通状態となる。この結果、各画素のＴＦＴのインピーダンスが低下し、液晶容量に蓄積されていた電荷が放電されることにより、残像の発生を防止できる。

チャージポンプ回路２５２も、図２に示すような電荷放電回路部２３０を備える。チャージポンプ回路２５２は、入力される制御信号Ｖｃｏｎに基づいてその動作モードが変更される。例えば、ハイレベルの制御信号Ｖｃｏｎに応じてオフ状態（出力電圧は０Ｖ（接地電圧ＧＮＤ））、ローレベルの制御信号Ｖｃｏｎに応じて動作状態（出力電圧は高圧負電圧ＶＧＬ）となる。詳細には、ローレベルの制御信号Ｖｃｏｎが入力されると、ＮＭＯＳトランジスタＭＮ１０はオフ状態となり、電源端子２と端子４とを切り離す（動作状態）。一方、ハイレベルの制御信号Ｖｃｏｎが入力されると、ＮＭＯＳトランジスタＭＮ１０はオン状態となり、電源端子２と端子４とを接続する（オフ状態）。これにより、端子４の電圧は高圧負電圧ＶＧＬから接地電圧ＧＮＤに収束するように変化する。尚、残像処理回路２３に設けられる電荷放電回路２３０と、チャージポンプ回路２５２に設けられる電荷放電回路２３０は、それぞれ別の回路であることはいうまでもない。

液晶表示パネル駆動ＩＣ２００は、高圧正電圧ＶＧＨ、高圧負電圧ＶＧＬを出力するゲートドライバ用電源部２５が必要であるため、高圧プロセス、特に高圧負電圧を取り扱えるプロセスで回路を構成する必要がある。又、ＰＮ接合分離のみで素子分離を行ない、ＩＣチップの基板がＰ型基板である場合は、基板電圧はそのチップ上の最も低い電圧である必要がある。このような場合、液晶表示パネル駆動ＩＣ２００の基板電圧として高圧負電圧ＶＧＬが供給される。
特開２００７−９４０１６ 特開２００５−３３１９２７

一方、携帯電話やデジタルカメラ等の市場は拡大傾向、価格は低下傾向にあり、液晶表示パネル駆動ＩＣは、できるかぎりの原価低減が必要な状況となっている。このため、チップサイズや製造原価を低減することはもちろんのこと、テストコストも低減することが望まれる。

テストコスト低減のためのテスト方法として、複数のチップ（例えば複数の液晶表示パネル駆動ＩＣ２００）を同時的にテストするマルチ測定がある。マルチ測定とは、１ウエハ上の複数のチップに対して同時にプロービングを行い、同時又は順次にテストを行うことで、チップ１個当たりのテスト時間を短縮し、テストコストを低減する手法である。

残像処理回路２３などのような付加機能や高圧負電源（例えばチャージポンプ回路２５２）などの回路を内蔵する液晶表示パネル駆動ＩＣ２００に対しても、テストコストが低減できる回路構成とすることが重要となる。同時に、より安定したテストを行うことも重要となる。

ここで、同時にプロービングされる複数のＩＣチップをＤＵＴ（被測定デバイス：Ｄｅｖｉｃｅ Ｕｎｄｅｒ Ｔｅｓｔ）と呼ぶ。ＤＵＴの各ＩＣチップの基板はウエハの基板（図示せず）として共通のため、その電圧は等しくなる。また、Ｐ型半導体のウエハ基板上に作製されたＩＣチップの基板（半導体基板）にはそのＩＣチップ内の最低電圧（上述の例では高圧負電圧ＶＧＬ）を供給する必要がある。その結果、ＤＵＴ内の全てのＩＣチップのＶＧＬ端子（上述の例では端子４）は、各ＩＣチップの基板からウエハ基板を通して電気的に接続されてしまう。

又、ＤＵＴ内の各ＩＣチップにおける接地端子（ＧＮＤ）にはＩＣテスタに設定した接地端子（ＧＮＤ１）が接続されるが、通常、ＤＵＴ内の各ＩＣチップの接地端子（ＧＮＤ）間には、テスト時の電源インピーダンスを低くするため、スイッチ等は設けられない。そのため、ＤＵＴの全てのＩＣチップの接地端子（ＧＮＤ）が共通に接地電圧（ＧＮＤ１に接続されてしまう。

図３を参照して、従来技術による液晶表示パネルＩＣ２００に対するマルチ測定方法の詳細を説明する。ここでは、２つの液晶表示パネル駆動ＩＣ２００−１、２００−２をＤＵＴとしてテストするマルチ測定について説明する。尚、液晶表示パネル駆動ＩＣ２００−１、２００−２の構成は、図１に示す液晶表示パネル駆動ＩＣ２００の構成と同様である。

ゲートドライバ用電源部２５が設けられた液晶表示パネル駆動ＩＣ２００−１、２００−２は、プロセス上の理由から高圧負電圧である高圧負電圧ＶＧＬが基板電圧となる。又、ＤＵＴ内の液晶表示パネル駆動ＩＣ２００−１、２００−２のそれぞれの基板（端子４）は、ウエハ基板を介して電気的に接続されている。このため、液晶表示パネル駆動ＩＣ２００−１、２００−２のそれぞれの高圧負電圧ＶＧＬを測定する場合、互いの干渉をなくすため、マルチ測定においても同時測定ではなく、順次測定が行われる必要がある。

ここで、液晶表示パネル駆動ＩＣ２００−１、２００−２の残像処理回路２３に図２に示す電荷放電回路部２３０が搭載されている場合の高圧負電圧ＶＧＬの測定について説明する。液晶表示パネル駆動ＩＣ２００−１の高圧負電圧ＶＧＬを測定する際、液晶表示パネル駆動ＩＣ２００−２に対する測定は行われない。このとき、電源電圧ＶＤＣや、その他のシステム系の電源電圧は液晶表示パネル駆動ＩＣ２００−２には印加されない。しかし、電源電圧ＶＤＣが印加されない状態では、高圧正電圧ＶＧＨが接地電圧ＧＮＤと同電圧となるため、高圧負電圧ＶＧＬが印加されると電荷放電回路部２３０は動作する。この際、残像処理回路２３における電荷放電回路部２３０内のＮＭＯＳトランジスタＭＮ１０は、電源電圧ＶＤＣの遮断に応じてオン状態となり、液晶表示パネル駆動ＩＣ２００−２における電源端子２と端子４とを接続する。このため、液晶表示パネル駆動ＩＣ２００−２に電源電圧ＶＤＣや、その他のシステム系の電源電圧が供給されない場合、内蔵する残像処理回路２３（電荷放電回路部２３０）によって電源端子２と端子４とが接続される。

液晶表示パネル駆動ＩＣ２００−１の検査及び測定が開始されると、液晶表示パネル駆動ＩＣ２００−１のチャージポンプ回路２５２が起動することにより高圧負電圧ＶＧＬが低下し始めマイナス電圧が生成される。この際、残像処理回路２３やチャージポンプ回路２５２のそれぞれに設けられた電荷放電回路部２３０内のＮＭＯＳトランジスタＭＮ１０はオフ状態である。ところが液晶表示パネル駆動ＩＣ２００−２によって、接地電圧ＧＮＤの接地端子２と高圧負電圧ＶＧＬが供給される端子４とが接続されているため、接地端子２、液晶表示パネル駆動ＩＣ２００−２における電荷放電用のＮＭＯＳトランジスタＭＮ１０、液晶表示パネル駆動ＩＣ２００−２の基板（端子４）、各ＩＣチップ（液晶表示パネル駆動ＩＣ２００−１、２００−２）に共通のウエハ基板、液晶表示パネル駆動ＩＣ２００−１の基板（端子４）の経路で過電流が流れる。この電流は、液晶表示パネル駆動ＩＣ２００−１における端子４に流れ込む負荷電流となる。これにより、液晶表示パネル駆動ＩＣ２００−１による高圧負電圧ＶＧＬの立ち上がり時間（液晶表示パネル駆動ＩＣ２００−１の起動時間）が長くなり、高圧負電圧ＶＧＬの検査及び測定が可能となるまでの時間が長大化してしまう。以上にように、電荷放電回路２３０を搭載した液晶表示パネル駆動ＩＣに対してマルチテストを行うと、テスト時間が長くなるという不具合が生じる。又、最悪の場合、検査及び測定の対象ではない、液晶表示パネル駆動ＩＣ２００−２からの過電流によって、液晶表示パネル駆動ＩＣ２００−１にラッチアップ等が発生し、検査や測定ができなくなることもあり得る。

又、液晶表示パネル駆動ＩＣ２００−１、２００−２のチャージポンプ回路部２５２に図２に示す電荷放電回路部２３０が搭載されている場合の高圧負電圧ＶＧＬの検査及び測定について説明する。上述と同様に、液晶表示パネル駆動ＩＣ２００−１の高圧負電圧ＶＧＬに対して検査及び測定を行う場合、液晶表示パネル駆動ＩＣ２００−２への電源電圧ＶＤＣ等の供給が遮断される。この場合、液晶表示パネル駆動ＩＣ２００−１内の電荷放電回路部２３０に入力する制御信号Ｖｃｏｎは中間電位（約０Ｖと高圧負電圧ＶＧＬの中間電位）となる。液晶表示パネル駆動ＩＣ２００−１の検査（測定）が開始され、高圧負電圧ＶＧＬが低下することにより、ＮＭＯＳトランジスタＭＮ１０はオン状態となり、接地端子２と端子４とが接続される。これにより、上述と同様な経路を介して液晶表示パネル駆動ＩＣ２００−１の端子４に対して過電流が流れ込む。従って、高圧負電圧ＶＧＬを生成するチャージポンプ２５２に電荷放電回路部２３０が搭載された場合でも、上述と同様にテスト時間の長大化、あるいは、ラッチアップの発生等の不具合が生じてしまう。

上記の課題を解決するために、本発明は、以下に述べられる手段を採用する。その手段を構成する技術的事項の記述には、［特許請求の範囲］の記載と［発明を実施するための最良の形態］の記載との対応関係を明らかにするために、［発明を実施するための最良の形態］で使用される番号・符号が付加されている。但し、付加された番号・符号は、［特許請求の範囲］に記載されている発明の技術的範囲を限定的に解釈するために用いてはならない。

本発明による表示装置用駆動回路（１００）は、単一の半導体基板上に設けられ、高圧負電圧（ＶＧＬ）と高圧正電圧（ＶＧＨ）との間の電圧で表示パネル（１０）を駆動する。表示装置用駆動回路（１００）は、電源電圧（ＶＤＣ）の低下に応じて、高圧負電圧（ＶＧＬ）が供給される第１端子（４）を接地電圧（ＧＮＤ）の第２端子（２）に接続する電荷放電回路（３３、５２）と、テスト用外部端子（６、７）とを具備する。ここで、高圧負電圧（ＶＧＬ）は半導体基板に供給される。電荷放電回路（３３、５２）は、テスト用外部端子（６、７）からの制御信号に基づき、第１端子（４）と第２端子（２）との接続を遮断する。このような構成により、表示装置用駆動回路（１００）に対する電源電圧（ＶＤＣ）の供給を遮断した場合でも、テスト用外部端子（６、７）に対し制御信号を入力することで、第１端子（４）と第２端子（２）の接続を遮断することができる。これにより、電荷放電回路の基板と接地電圧の第２端子（２）との接続を遮断することができる。

本発明によるテスト回路は、上述の表示装置用駆動回路を複数備えるＤＵＴ（Ｄｅｖｉｃｅ Ｕｎｄｅｒ Ｔｅｓｔ）と、ＤＵＴに対して順次検査（測定）を行うテスタと、複数の表示装置用駆動回路が設けられるウエハ基板とを具備する。ＤＵＴの接地端子はテスタの接地端子に接続される。検査（測定）対象となる表示装置用駆動回路（１００−１）のテスト用外部端子（６、７）には第１制御信号が入力され、検査（測定）対象外の他の表示装置用駆動回路（１００−２）のテスト用外部端子（６、７）には、第１制御信号と異なる第２制御信号が入力される。これにより、これにより、検査（測定）対象となる表示装置用駆動回路（１００−１）を通常動作状態とし、非検査（測定）の表示装置用駆動回路（１００−２）における第１端子（４）と第２端子（２）との接続を遮断することができる。

本発明によるテスト方法は、高圧負電圧と高圧正電圧との間の電圧で表示パネルを駆動する複数の表示装置用駆動回路に対して行われる。ここで、複数の表示装置用駆動回路は、第１表示装置用駆動回路（１００−２）と第２表示装置用駆動回路（１００−１）を含む。本発明によるテスト方法は、第１表示装置用駆動回路（１００−２）に対する電源電圧（ＶＤＣ）の供給を遮断するステップと、第１表示装置用駆動回路（１００−２）において、高圧負電圧（ＶＧＬ）が供給される第１端子（４）と接地電圧の第２端子（２）との接続を遮断するステップと、第１端子（４）と第２端子（２）との接続の遮断中に、第２表示装置用駆動回路（１００−１）の高圧負電圧（ＶＧＬ）を測定するステップとを具備する。このように、高圧負電圧（ＶＧＬ）を扱う回路を複数テストする場合、測定対象となる回路以外の回路の基板と、接地電圧の第２端子（２）との接続を遮断することができる。

以上のように、本発明によれば、テスト用外部端子によって、高圧負電圧が供給される基板と接地端子との接続を遮断することができるため、上述のような経路の過電流の発生を防ぐことができる。

従って、本発明によれば、高圧負電圧と高圧正電圧との間で表示パネルを駆動する表示装置用駆動回路に対するテスト時間を短くできる。

以下、添付図面を参照しながら本発明の実施の形態を説明する。図面において同一、又は類似の参照符号は、同一、類似、又は等価な構成要素を示している。又、同様な構成が複数の場合、その参照符号に追い番が付され、それぞれを区別せずに総称して説明する場合は、追い番を付けずに説明する。

１．液晶表示装置の構成
図４を参照して、本発明による液晶表示装置の構成を説明する。本発明による液晶表示装置は、液晶表示パネル１０と、液晶表示パネル駆動ＩＣ１００とを具備する。液晶表示パネル駆動ＩＣ１００は、ソースドライバ回路１１、ゲートドライバ回路１２、残像処理回路１３、ソースドライバ回路用電源部１４、ゲートドライバ用電源部１５を備える。

液晶表示パネル１０は、ソース駆動信号及びゲート駆動信号によって選択的に活性化される複数の画素を備える。ソースドライバ回路１１は、電源電圧ＶＤＤ２に応じて生成したソース駆動信号を、液晶表示パネル１０における各画素のトランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）のソースに対して出力する。ゲートドライバ回路１２は、電源電圧ＶＧＨ、ＶＧＬに応じて生成したゲート駆動信号を、液晶表示パネル１０内の各画素のＴＦＴのゲートに対して出力する。

ソースドライバ用電源部１４は、システムの電源電圧ＶＤＣからソースドライバ用の電源電圧ＶＤＤ２を生成するチャージポンプ回路１４０を備える。ゲートドライバ用電源部１５は、ゲートドライバ用の正電源電圧ＶＧＨ（以下、高圧正電圧ＶＧＨと称す）を生成するチャージポンプ回路１５１と、ゲートドライバ用の負電源電圧ＶＧＬ（以下、高圧負電圧ＶＧＬと称す）を生成するチャージポンプ回路１５２とを備える。ここで、高圧正電圧ＶＧＨは、電源電圧ＶＤＣよりも高電圧であり、高圧負電圧ＶＧＬは、接地電圧ＧＮＤ（０Ｖ）よりも低電圧である。このような電源電圧を生成する電源回路は、特に、高圧負電圧を取り扱えるプロセスで回路を構成する必要がある。例えば、接地電圧ＧＮＤより低い電圧の高圧負電圧ＶＧＬを生成するチャージポンプ回路１５２の基板電圧は、高圧負電圧ＶＧＬとする必要がある。

残像処理回路１３は、図５に示すように、装置電源から供給される電源電圧ＶＤＣの変化（低下）を検出すると、高圧負電圧ＶＧＬが供給される端子４を接地端子２（接地電圧ＧＮＤ）に接続し、ゲートドライバ回路１２に供給される高圧負電圧ＶＧＬを０Ｖに収束させる。このように、残像処理回路１３は、装置電源が突然低下した場合でも液晶表示パネル１０に直前の画像が残像として残らないようにし、液晶表示パネル１０の焼き付きや劣化を防止する。

２．残像処理回路の構成及び動作
図５及び図７を参照して、本発明による残像処理回路１３の実施の形態における構成及び動作の詳細を説明する。図７を参照して、本発明による残像処理回路１３は、電圧検出回路部３１、レベル変換回路部３２、電荷放電回路部３３を備える。

電圧検出回路部３１は、高圧正電圧ＶＧＨが供給される端子３と接地端子２との間に接続される抵抗Ｒ１１及びＮＭＯＳトランジスタＭＮ１１を備える。抵抗Ｒ１１の一端は、端子３に接続され、他端は、ノードＮを介してＮＭＯＳトランジスタＭＮ１１のドレインに接続される。ＮＭＯＳトランジスタＭＮ１１のゲートは電源電圧ＶＤＣが供給される電源端子１に接続され、ソースは接地端子２に接続される。抵抗Ｒ１１の抵抗値はトランジスタＭＮ１１のＯＮ抵抗と比較して十分大きな値である。このような構成により、電源電圧ＶＤＣの電圧レベルに応じてノードＮ１１の電圧値が決定する。

レベル変換回路部３２は、ノードＮ１１の電圧を適切な駆動電圧（高圧正電圧ＶＧＨレベル又は高圧負電圧ＶＧＬレベル）に変換するためのレベルシフト回路（ＮＭＯＳトランジスタＭＮ２１、ＭＮ２２、ＰＭＯＳトランジスタＭＰ２１、ＭＰ２２、インバータＩＮＶ２１）を備える。ＰＭＯＳトランジスタＭＰ２１、ＭＰ２２のソースは、端子３に共通接続される。ＰＭＯＳトランジスタＭＰ２１のゲートはノードＮ１１に接続され、ドレインは、ＮＭＯＳトランジスタＭＮＭＮ２１のドレイン及びＮＭＯＳトランジスタＭＮ２２のゲートに接続される。ＰＭＯＳトランジスタＭＰ２２のゲートはインバータＩＮＶ２１を介してノードＮ１１に接続され、ドレインは、出力ノードＮ２０を介してＮＭＯＳトランジスタＭＮＭＮ２２のドレイン及びＮＭＯＳトランジスタＭＮ２１のゲートに接続される。ＮＭＯＳトランジスタＭＮ２１、ＭＮ２２のソースは、端子４に共通接続される。

電荷放電回路部３３は、テスト用外部端子６に接続されるプルアップ抵抗Ｒ３０、高圧正電圧ＶＧＨと高圧負電圧ＶＧＬとの間で動作するＡＮＤゲート３０、ＡＮＤゲート３０の出力に応じて、高圧負電圧ＶＧＬが供給される端子４と接地端子２との接続を制御するスイッチ回路（ＮＭＯＳトランジスタ３０）を備える。プルアップ抵抗Ｒ３０は、一端が端子３に接続され、他端がノードＮ３０を介してテスト用外部端子６に接続される。ＡＮＤゲート３０は、テスト用外部端子６に接続するノードＮ３０と、出力ノードＮ２０とを入力とし、その論理積をＮＭＯＳトランジスタＭＮ３０のゲートに出力する。ＮＭＯＳトランジスタＭＮ３０は、端子２と端子４との間に接続され、ゲートへ入力される電圧レベルに応じて、端子２と端子４とを接続する。ここで、ＮＭＯＳトランジスタＭＮ３０は、接地電圧ＧＮＤと高圧負電圧ＶＧＬとの間で動作するため、その基板には、高圧負電圧ＶＧＬが供給される。

次に、残像処理回路１３の動作を説明する。通常動作状態のとき、テスト用外部端子６はＯＰＥＮに設定される。通常動作状態では、液晶表示パネル駆動ＩＣ１００には、正常な電源電圧ＶＤＣが供給されている。このため、電圧検出回路部３１のＮＭＯＳトランジスタＭＮ１１はオンとなり、ノードＮ１１の電圧は接地電圧ＧＮＤとなる。ノードＮ１１が接地電圧ＧＮＤのとき、レベル変換回路部３２のＰＭＯＳトランジスタＭＰ２１、ＮＭＯＳトランジスタＭＮ２２はオン、ＮＭＯＳトランジスタＭＮ２１、ＰＭＯＳトランジスタＭＰ２２はオフとなり、出力ノードＮ２０は高圧負電圧ＶＧＬとなる。又、テスト用外部端子６はＯＰＥＮであるため、ＡＮＤゲート３０の入力（ノードＮ３０）は、プルアップ抵抗Ｒ３０によって高圧正電圧ＶＧＨとなる。このため、ＡＮＤゲート３０の出力はローレベル（高圧負電圧ＶＧＬ）となる。このとき、ＮＭＯＳトランジスタＭＮ３０はオフとなり、端子４における高圧負電圧ＶＧＬは所定の電圧に保たれる。

そこで、電池脱落などにより電源電圧ＶＤＣが低下した場合（電源電圧異常時）について説明する。この場合、電源電圧ＶＤＣの供給が遮断される、あるいは所定の値以下となるため、チャージポンプ回路１４０、１５１、１５２は停止するが、高圧正電圧ＶＧＨ、高圧負電圧ＶＧＬは平滑コンデンサに残電荷として存在する。電源電圧ＶＤＣが、ＮＭＯＳトランジスタＭＮ１１の閾値電圧以下になるとＮＭＯＳトランジスタＭＮ１１はＯＦＦとなり、ノードＮ１１の電圧は高圧正電圧ＶＧＨとなる。ノードＮ１１が高圧正電圧ＶＧＨのとき、レベレベル変換回路部３２のＮＭＯＳトランジスタＭＮ２１、ＰＭＯＳトランジスタＭＰ２２はオン、ＰＭＯＳトランジスタＭＰ２１、ＮＭＯＳトランジスタＭＮ２２はオフとなり、出力ノードＮ２０は高圧正電圧ＶＧＨとなる。又、テスト用外部端子６はＯＰＥＮであるため、ＡＮＤゲート３０の入力（ノードＮ３０）は、プルアップ抵抗Ｒ３０によって高圧正電圧ＶＧＨとなる。このため、ＡＮＤゲート３０の出力はハイレベル（高圧正電圧ＶＧＨ）となる。このとき、ＮＭＯＳトランジスタＭＮ３０はオンとなり、端子４は接地端子２に接続され、図５に示すように、高圧負電圧ＶＧＬは０Ｖに収束する。これにより、各画素のトランジスタ（ＴＦＴ）が半ばオンの半導通状態となり、そのインピーダンスが低下し、液晶容量に蓄積されていた電荷が放電される。以上のように、残像処理回路１３によって、電源電圧異常時における残像の発生が防止される。

３．液晶表示パネル駆動ＩＣ１００に対するマルチ測定方法（その１）
図８を参照して、本発明による液晶表示パネル駆動ＩＣ１００に対するマルチ測定方法について説明する。図８は、本発明によるテスト回路の実施の形態における構成を示す概念図である。ここでは、ウエハ基板上に設けられた複数の液晶表示パネル駆動ＩＣ１００をＤＵＴとしてマルチ測定が行われる。以下では、２つの液晶表示パネル駆動ＩＣ１００−１、１００−２をＤＵＴとしてテストするマルチ測定について説明する。液晶表示パネル駆動ＩＣ１００−１、１００−２の構成は、図４に示す液晶表示パネル駆動ＩＣ１００の構成と同様である。

上述したように、基板電圧が接地電圧ＧＮＤと異なる電圧（ここでは、高圧負電圧ＶＧＬ）である場合、液晶表示パネル駆動ＩＣ１００−１、１００−２のそれぞれの高圧負電圧ＶＧＬは、順次検査（測定）される。すなわち、液晶表示パネル駆動ＩＣ１００−１の高圧負電圧ＶＧＬを検査（測定）する際、液晶表示パネル駆動ＩＣ１００−２への電源電圧ＶＤＣの供給を遮断し、液晶表示パネル駆動ＩＣ１００−２の動作を停止する。次に、液晶表示パネル駆動ＩＣ１００−２の高圧負電圧ＶＧＬを検査（測定）する際、液晶表示パネル駆動ＩＣ１００−１への電源電圧ＶＤＣの供給を遮断し、液晶表示パネル駆動ＩＣ１００−１の動作を停止する。当然ながら、検査（測定）対象となる液晶表示パネル駆動ＩＣ１００には電源電圧ＶＤＣが供給される。以下では、液晶表示パネル駆動ＩＣ１００−１を検査（測定）対象とし、液晶表示パネル駆動ＩＣ１００−２を検査（測定）しない待機系（非測定）とした場合について説明する。

本発明によるマルチ測定（順次測定）を実施する際、検査（測定）対象の液晶表示パネル駆動ＩＣ１００−１のテスト用外部端子６はＯＰＥＮに設定される。液晶表示パネル駆動ＩＣ１００−１には、電源電圧ＶＤＣが供給され、テスト用外部端子６がＯＰＥＮ（開放端）に設定されているため、上述のような通常動作状態となる。

一方、非測定の液晶表示パネル駆動ＩＣ１００−２のテスト用外部端子６は、テスト時に使用する治具（プローブカード；図示せず）により、測定対象の液晶表示パネル駆動ＩＣ１００−１の端子４に接続する。すなわち、液晶表示パネル駆動ＩＣ１００−２のテスト用外部端子６は基板電圧（ここでは高圧負電圧ＶＧＬ）となる。このため、液晶表示パネル駆動ＩＣ１００−２の電荷放電回路部３３におけるＡＮＤゲートの入力（ノードＮ３０）は高圧負電圧ＶＧＬ（ローレベル）となる。このため、ＡＮＤゲート３０の出力は高圧負電圧ＶＧＬ（ローレベル）、ＮＭＯＳトランジスタＭＮ３０はオフとなり、液晶表示パネル駆動ＩＣ１００−２の端子４は、接地端子２から遮断される。

従って、液晶表示パネル駆動ＩＣ１００−１のチャージポンプ回路１５２が起動し高圧負電圧ＶＧＬが低下し始めても、従来技術のような過電流が流れることはない。つまり、液晶表示パネル駆動ＩＣ１００−１は液晶表示パネル駆動ＩＣ１００−２の影響を受けることなく検査（測定）が可能となる。

これにより、液晶表示パネル駆動ＩＣ１００−１の高圧負電圧ＶＧＬは通常の時間で立ち上がり、テスト時間が長くなることはない。又、従来技術のようにラッチアップ等も起こさないため、正常な検査（測定）ができる。更に、ＩＣテスタに対する特殊機能の要求や特殊なプログラム記述が不要となるばかりでなく、ＤＵＴの接地電圧ＧＮＤとしてＩＣテスタに設定した接地電圧（ＧＮＤ１）を使用できるため、安定した検査（測定）が可能となる。これらの結果、検査（測定）時間の短縮によるテストコストの削減、安定な検査（測定）による歩留まりの改善が可能となる。

４．チャージポンプ回路１５２の構成及び動作
図６及び図９を参照して、本発明によるチャージポンプ回路１５２の実施の形態における構成及び動作の詳細を説明する。ここでは、ゲートドライバ用負電源である高圧負電圧ＶＧＬを生成する−２×ＶＲチャージポンプ回路を一例に説明する（ＶＲは後述するＰＭＯＳトランジスタＭＰ５１、ＭＰ５２のソース側のライン電圧である）。図９を参照して、本発明によるチャージポンプ回路１５２は、電圧生成回路部５１と電荷放電回路部５２を備える。

電圧生成回路部４２は、コンデンサＣ５１、Ｃ５２、トランスファゲートＴＧ５０、ＮＭＯＳトランジスタＭＮ５０、ＭＮ５１、ＭＮ５２、ＭＮ５３、ＰＭＯＳトランジスタＭＰ５１、ＭＰ５２を備える。コンデンサＣ５１の正側端子は、ＰＭＯＳトランジスタＭＰ５１を介して、電圧ＶＲが供給されるラインＶＲに接続され、負側端子は、ＮＭＯＳトランジスタＭＮ５１を介して接地端子２に接続される。又、コンデンサＣ５１の正側端子は、ＮＭＯＳトランジスタＭＮ５０を介して接地端子２に接続される。コンデンサＣ５２の正側端子は、ＰＭＯＳトランジスタＭＰ５２を介して、電圧ＶＲが供給されるラインＶＲに接続され、負側端子は、ＮＭＯＳトランジスタＭＮ５２を介して接地端子２に接続される。又、コンデンサＣ５２の負側端子は、ＮＭＯＳトランジスタＭＮ５３を介して端子４に接続される。コンデンサＣ５１の負側端子は、トランスファゲートＴＧ５０を介してコンデンサＣ５２の正側端子に接続される。

充電動作期間において、コンデンサＣ５１、Ｃ５２に電圧ＶＲが充電される。ＮＭＯＳトランジスタＭＮ５１、ＭＮ５２、ＰＭＯＳトランジスタＭＰ５１、ＭＰ５２はスイッチ回路として機能し、充電動作期間においてコンデンサＣ５１、Ｃ５２を、電圧ＶＲが供給されるライン（ＶＲ）と接地端子２（ＧＮＤ）との間に接続する。又、放電動作期間において、ＮＭＯＳトランジスタＭＮ５１、ＭＮ５２、ＰＭＯＳトランジスタＭＰ５１、ＭＰ５２は、コンデンサＣ５１、Ｃ５２とライン（ＶＲ）及び接地端子２（ＧＮＤ）との接続を遮断する。ＮＭＯＳトランジスタＭＮ５０はスイッチ回路として機能し、放電動作期間において、コンデンサＣ５１の正側端子と接地端子２とを接続する。同様に、ＮＭＯＳトランジスタＭＮ５３はスイッチ回路として機能し、放電動作期間において、コンデンサＣ５２の負側端子と端子４とを接続する。トランスファゲートＴＧ５０は、充電動作期間において、コンデンサＣ５１の負側端子とコンデンサＣ５２の正側端子との接続を遮断し、放電動作期間においてコンデンサＣ５１の負側端子とコンデンサＣ５２の正側端子とを接続する。

電荷放電回路部５２は、テスト用外部端子７に接続されるプルアップ抵抗Ｒ６０、ＡＮＤゲート６０、ＡＮＤゲート６０の出力に応じて、高圧負電圧ＶＧＬが供給される端子４と接地端子２との接続を制御するスイッチ回路（ＮＭＯＳトランジスタ６０）を備える。プルアップ抵抗Ｒ６０は、一端がラインＶＲに接続され、他端がノードＮ６０を介してテスト用外部端子７に接続される。ＡＮＤゲート６０は、テスト用外部端子７に接続するノードＮ６０からの信号と、制御信号Ｖｃｏｎとを入力とし、その論理積をＮＭＯＳトランジスタＭＮ６０のゲートに出力する。ＮＭＯＳトランジスタＭＮ６０は、端子２と端子４との間に接続され、ゲートへ入力される電圧レベルに応じて、端子２と端子４とを接続する。ここで、ＮＭＯＳトランジスタＭＮ６０は、接地電圧ＧＮＤと高圧負電圧ＶＧＬとの間で動作するため、その基板には、高圧負電圧ＶＧＬが供給される。

次に、チャージポンプ回路１５２の動作を説明する。通常動作状態のとき、テスト用外部端子７はＯＰＥＮに設定される。図６を参照して、チャージポンプ回路１５２が動作停止状態（ＯＦＦ状態）のときハイレベルの制御信号Ｖｃｏｎが入力され、動作状態のときローレベルの制御信号Ｖｃｏｎが入力される。ＯＦＦ状態の際、制御信号Ｖｃｏｎがハイレベル、ノードＮ６０はプルアップ抵抗Ｒ６０によってハイレベルとなる。このため、ＡＮＤゲートの出力はハイレベル、ＮＭＯＳトランジスタＭＮ６０はＯＮとなり、端子４は接地端子２に接続される。又、この際、チャージポンプ動作クロックは停止しているため、ＮＭＯＳトランジスタＭＮ５３はオフとなり、高圧負電圧ＶＧＬは０Ｖとなる。

チャージポンプ回路１５２が動作状態に移行すると、制御信号Ｖｃｏｎがローレベルとなり、チャージポンプクロックが供給され、充電期間（ＰＭＯＳトランジスタＭＰ５１、ＭＰ５２、ＮＭＯＳトランジスタＭＮ５１、ＭＮ５２がオン、ＮＭＯＳトランジスタＭＮ５０、ＭＮ５３、トランスファゲートＴＧ５０がオフ）と放電期間（ＰＭＯＳトランジスタＭＰ５１、ＭＰ５２、ＮＭＯＳトランジスタＭＮ５１、ＭＮ５２がオフ、ＮＭＯＳトランジスタＭＮ５０、ＭＮ５３、トランスファゲートＴＧ５０がオン）を繰り返す。充電期間にコンデンサＣ５１、Ｃ５２にＶＲが充電される。又、放電期間にコンデンサＣ５１、Ｃ５２に充電された電荷がが足し合わされ、且つＣ５１の正側が接地端子２に接続されることで平滑容量Ｃ４には−２×ＶＲが蓄えられ、高圧負電圧ＶＧＬが生成される。

５．液晶表示パネル駆動ＩＣ１００に対するマルチ測定方法（その２）
図８を参照して、本発明による液晶表示パネル駆動ＩＣ１００に対するマルチ測定方法について説明する。ここでは、２つの液晶表示パネル駆動ＩＣ１００−１、１００−２をＤＵＴとしてテストするマルチ測定について説明する。液晶表示パネル駆動ＩＣ１００−１、１００−２の構成は、図４に示す液晶表示パネル駆動ＩＣ１００の構成と同様である。以下では、図８に示すテスト用外部端子６、ＮＭＯＳトランジスタＭＮ３０をそれぞれテスト用外部端子７、ＮＭＯＳトランジスタ６０に読み替えて説明する。

本発明によるマルチ測定（順次測定）を実施する際、検査（測定）対象の液晶表示パネル駆動ＩＣ１００−１のテスト用外部端子７はＯＰＥＮに設定される。液晶表示パネル駆動ＩＣ１００−１には、電源電圧ＶＤＣが供給され、テスト用外部端子７がＯＰＥＮに設定されているため、液晶表示パネル駆動ＩＣ１００−１は、上述のとおり動作状態となる。

一方、非測定の液晶表示パネル駆動ＩＣ１００−２のテスト用外部端子６は、テスト時に使用する治具（プローブカード；図示せず）により、測定対象の液晶表示パネル駆動ＩＣ１００−１の端子４に接続される。このため、液晶表示パネル駆動ＩＣ１００−２の電荷放電回路部５２におけるＡＮＤゲート６０の入力（ノードＮ６０）は高圧負電圧ＶＧＬ（ローレベル）となる。このため、ＡＮＤゲート６０の出力は高圧負電圧ＶＧＬ（ローレベル）、ＮＭＯＳトランジスタＭＮ６０はオフとなり、液晶表示パネル駆動ＩＣ１００−２の端子４は、接地端子２から遮断される。

従って、液晶表示パネル駆動ＩＣ１００−１のチャージポンプ回路１５２が起動し高圧負電圧ＶＧＬが低下し始めても、従来技術のような過電流が流れることはない。つまり、液晶表示パネル駆動ＩＣ１００−１は液晶表示パネル駆動ＩＣ１００−２の影響を受けることなく検査（測定）が可能となる。

これにより、液晶表示パネル駆動ＩＣ１００−１の高圧負電圧ＶＧＬは通常の時間で立ち上がり、テスト時間が長くなることはない。又、従来技術のようにラッチアップ等も起こさないため、正常な検査（測定）ができる。更に、ＩＣテスタに対する特殊機能の要求や特殊なプログラム記述が不要となるばかりでなく、ＤＵＴの接地電圧ＧＮＤとしてＩＣテスタに設定した接地電圧（ＧＮＤ１）を使用できるため、安定した検査（測定）が可能となる。これらの結果、検査（測定）時間の短縮によるテストコストの削減、安定な検査（測定）による歩留まりの改善が可能となる。

以上のように、本発明は、残像処理回路又は高圧負電源生成チャージポンプ回路の電荷放電回路部に、外部端子（テスト用外部端子）からの制御信号が入力される。これにより、マルチ測定時に非測定チップ側のテスト用外部端子を制御することにより、非測定チップに電源電圧ＶＤＣ等のシステム電源が供給されていない状態でも、非測定チップの高圧負電圧ＶＧＬが供給される端子４が接地端子２（接地電圧ＧＮＤ）に接続されないようにすることができる。

すなわち、本発明によるテスト回路によれば、測定チップの動作による非測定チップ内での過電流の発生を防止することにより、測定チップの高圧負電圧ＶＧＬの起動時間の増大を防止し、テスト時間の増加を防止することができる。

図３に示す従来技術のテスト回路において、検査（測定）が行われていない液晶表示パネル駆動ＩＣ２００−２から流れ込む過電流の発生を回避するため、以下の方法が考えられる。すなわち、液晶表示パネル駆動ＩＣ２００−２にも電源電圧ＶＤＣなどを印加することで、過電流の発生を回避する。しかし、この場合、ＩＣテスタに特殊機能やプログラミングを付加する必要がある。あるいは、各ＩＣの接地端子（接地電圧ＧＮＤ）をチップ毎に切離し、検査（測定）を行う液晶表示パネル駆動ＩＣ２００−１の接地端子２のみにＩＣテスタから０Ｖを印加することで過電流の発生を回避する方法も考えられる。しかし、液晶表示パネル駆動ＩＣ２００−１の接地端子２に対するインピーダンスを十分に下げられないことから、安定した検査（測定）ができないという問題が生じる。

図８に示す構成のテスト回路によって、本発明による液晶表示パネル駆動ＩＣ１００の検査（測定）を行った場合、検査（測定）しない液晶表示パネル駆動ＩＣ２００−２に対する電源供給制御を従来通り行えるため、ＩＣテスタに対して特殊機能や特殊なプログラム記述を付加する必要がない。又、ＤＵＴの接地電圧ＧＮＤとしてＩＣテスタのシステムＧＮＤ（ＧＮＤ１）を使用できるため、接地端子２に対するインピーダンスを十分に下げることができ、安定した検査（測定）が可能となる。これらの結果、検査（測定）時間の短縮によるテストコストの削減、安定な検査（測定）による歩留まりの改善が可能となる。

以上、本発明の実施の形態を詳述してきたが、具体的な構成は上記実施の形態に限られるものではなく、本発明の要旨を逸脱しない範囲の変更があっても本発明に含まれる。例えば電荷放電回路部３３、５２に設けられるＡＮＤゲートを他の論理演算回路に替えても良い。

図１は、従来技術による液晶表示装置の構成を示すブロック図である。 図２は、従来技術による電荷放電回路部の構成を示す回路図である。 図３は、従来技術によるマルチ測定方法を説明する概念図である。 図４は、本発明による液晶表示装置の実施の形態における構成を示すブロック図である。 図５は、残像処理回路の動作を示す信号波形図である。 図６は、チャージポンプ回路の動作を示す信号波形図である。 図７は、本発明による残像処理回路の実施の形態における構成を示す回路図である。 図８は、本発明によるテスト回路の実施の形態における構成を示す図である。 図９は、本発明によるチャージポンプ回路の実施の形態における構成を示す回路図である。

符号の説明

１：電源端子
２：接地端子
３、４、５：端子
６、７：テスト用外部端子
１０：液晶表示パネル
１１：ソースドライバ回路
１２：ゲートドライバ回路
１３：残像処理回路
１４：ソースドライバ用電源部
１５：ゲートドライバ用電源部
１００、１００−１、１００−２：液晶表示パネル駆動ＩＣ
１４０、１５１、１５２：チャージポンプ回路
ＭＮ１１、ＭＮ２１、ＭＮ２２、ＭＮ３０、ＭＮ５０〜ＭＮ５３、ＭＮ６０：ＮＭＯＳトランジスタ
ＭＰ２１、ＭＰ２２、ＭＰ３０、ＭＰ５１、ＭＰ５２：ＰＭＯＳトランジスタ
Ｒ１１：抵抗
Ｒ３０、Ｒ６０：プルアップ抵抗
ＡＮＤ３０、ＡＮＤ６０：ＡＮＤゲート
ＩＮＶ２１：インバータ
Ｃ４：平滑容量
Ｃ５１、Ｃ５２：コンデンサ
ＶＧＨ：高圧正電圧
ＶＧＬ：高圧負電圧
ＶＤＣ：電源電圧
ＧＮＤ：接地電圧

Claims (7)

1. 単一の半導体基板上に設けられ、高圧負電圧と高圧正電圧との間の電圧で表示パネルを駆動する表示装置用駆動回路において、
   電源電圧の低下に応じて、前記高圧負電圧が供給される第１端子を接地電圧の第２端子に接続する電荷放電回路と、
   テスト用外部端子と、
   を具備し、
   前記高圧負電圧は前記半導体基板に供給され、
   前記電荷放電回路は、前記テスト用外部端子からの制御信号に基づき、前記第１端子と前記第２端子との接続を遮断する
   表示装置用駆動回路。
2. 請求項１に記載の表示装置用駆動回路において、
   前記電荷放電回路は、
   一端がテスト用外部端子に接続され、他端が前記高圧負電圧より高い電圧が供給される電源線に接続されるプルアップ抵抗と、
   電源電圧の低下に応じて電圧レベルが変化するノードと、
   前記テスト用外部端子と前記ノードを入力とする論理回路と、
   前記論理回路の出力に応じて前記第１端子と前記第２端子との間に接続を制御するスイッチ回路と、
   を備える
   表示装置用駆動回路。
3. 請求項１又は２に記載の表示装置用駆動回路において、
   前記電荷放電回路は、残像処理回路に設けられ、
   前記残像処理回路は、
   電源電圧の変化を検出する電圧検出回路部と、
   前記電圧検出回路部で検出された電源電圧の変化を所定の電圧レベルに増幅し、第１制御信号として出力するレベル変換回路部と、
   を備え、
   前記スイッチ回路は、前記第１レベル信号に基づき、前記第１端子と前記第２端子とを接続する
   表示装置用駆動回路。
4. 請求項１又は２に記載の表示装置用駆動回路において、
   前記電荷放電回路は、チャージポンプ回路に設けられ、
   前記チャージポンプ回路は、前記電源電圧に基づいて、前記高圧負電圧を生成する電圧生成回路部を備える
   表示装置用駆動回路。
5. 請求項１から４いずれか１項に記載の表示装置用駆動回路を複数備えるＤＵＴ（Ｄｅｖｉｃｅ Ｕｎｄｅｒ Ｔｅｓｔ）と、
   前記ＤＵＴに対して順次測定を行うテスタと、
   前記複数の表示装置用駆動回路が設けられるウエハ基板と、
   を具備し、
   前記ＤＵＴの接地端子は、前記テスタの接地端子に接続され、
   測定対象となる表示装置用駆動回路の前記テスト用外部端子には第１制御信号が入力され、
   測定対象外の他の表示装置用駆動回路の前記テスト用外部端子には、前記第１制御信号と異なる第２制御信号が入力される
   テスト回路。
6. 請求項５に記載のテスト回路において、
   前記測定対象となる表示装置用駆動回路の前記テスト用外部端子は開放端に設定され、
   前記測定対象外の他の表示装置用駆動回路の前記テスト用外部端子は、前記ウエハ基板を介して前記ＤＵＴの基板に接続される
   テスト回路。
7. 高圧負電圧と高圧正電圧との間の電圧で表示パネルを駆動する複数の表示装置用駆動回路に対するテスト方法において、
   前記複数の表示装置用駆動回路は、第１表示装置用駆動回路と第２表示装置用駆動回路を含み、
   前記第１表示装置用駆動回路に対する電源電圧の供給を遮断するステップと、
   前記第１表示装置用駆動回路において、前記高圧負電圧が供給される第１端子と接地電圧の第２端子との接続を遮断するステップと、
   前記第１端子と前記第２端子との接続の遮断中に、前記第２表示装置用駆動回路の高圧負電圧を測定するステップと、
   を具備するテスト方法。

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