JPH02183178A

JPH02183178A - 半導体装置

Info

Publication number: JPH02183178A
Application number: JP1002457A
Authority: JP
Inventors: Tsukasa Shiratori; 白鳥　司; Takayasu Sakurai; 貴康桜井; Kazuhiro Sawada; 沢田　和宏
Original assignee: Toshiba Corp; Toshiba Microelectronics Corp
Current assignee: Toshiba Corp; Toshiba Electronic Device Solutions Corp
Priority date: 1989-01-09
Filing date: 1989-01-09
Publication date: 1990-07-17

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）本発明は半導体装置の性能評価に関するもので、特にロ
ジック回路に大容量メモリ回路を混載したような構成を
もつ半導体装置に使用されるものである。

（従来の技術）ＬＳＩ化すべき回路ブロックの入力から出力への信号経
路のうちから、最高速を要求される信号経路（以下「ク
リティカルパス」という。）は回路め性能を決めるため
、これを正確に把握することが開発において必須である
。また、ロジック回路とメモリ回路とが混載したＬＳＩ
において、メモリ回路のアクセスタイム等のＡＣ特性を
測定すべき信号経路の数は回路の複雑化により増加の一
途をたどっている。しかし、回路の複雑化は外部からこ
のクリティカルパスについての測定をも困難としている
のが現状である（第５図参照）。

例えば、第６図に示すようなロジック回路とメモリ回路
とが混載された構成では、その混載するメモリの高速化
及び大容量化の要求から汎用メモリと同様な回路及びプ
ロセスが使用されている。

また、混載されるメモリ回路１１の性能がその混載され
た構成の回路自体のクリティカルパスとなっている場合
が多い。ところが、この構成において、メモリ回路１１
は半導体装置内部で閉じられており、外部からこのメモ
リ回路のＡＣ特性を得るのは困難である。なお、第７図
に示すようなテスト回路１２が設けられた構成もあるが
、これは内部信号をバッファー回路１３により増幅して
直接外部に出力している。従って、第８図に示すような
タイムラグにより内部信号の正確な値を得るのが困難で
、回路のパフォーマンスを著しく劣化させてしまう欠点
がある。

（発明が解決しようとする課題）このように、従来は、ロジック回路とメモリ回路とが混
載したデバイスのクリティカルパスについてＡＣ特性を
正確に測定することができない欠点があった。

よって、本発明の目的は、クリティカルパスについてＡ
Ｃ特性の測定をデバイスの性能を劣化させることなく実
現できる半導体装置を提供することである。

［発明の構成］（課題を解決するための手段）上記目的を達成するために、本発明の半導体装置は、測
定したい信号経路にラッチ回路を設け、このラッチ回路
にラッチ制御信号を与えて内部信号を保持することによ
り、その信号経路について内部信号の状態を知るという
ものである。

また、前記ラッチ回路はメモリ回路とロジック回路とが
混載した構成のメモリ入出力系に設ければさらに効果的
である。

なお、ラッチ回路に入力するラッチ制御信号は半導体装
置内部の動作を制御するシステムクロックと非同期であ
る。

（作　用）このような構成によれば、例えばクリティカルパスにラ
ッチ回路を設けることにより、内部信号の状態を保持す
ることができる。従って、回路の性能評価を容易化する
ことができ、また、クリティカルパスについてアクセス
タイム等のＡＣ特性のＭ１定を正確に行なうことができ
る。

（実施例）以下、図面を参照して本発明の一実施例を詳細に説明す
る。

第１図は本発明の半導体装置の構成を示したものである
。

半導体装置内部ｌにおいて、回路ブロックの入力から出
力への信号経路のうち測定したい信号経路、例えばクリ
ティーカルパスにはラッチ回路２が設けられている。こ
のラッチ回路２には、外部から回路ブロックの動作を制
御するシステムクロックとは非同期のタイミングがラッ
チ制御入力として入力する。そして、このタイミングに
よりクリティカルパスにおける内部信号の変化を保持す
ることができる。従フて、ラッチ回路２により保持され
た内部信号をバッファー回路３により増幅した後、外部
パッドにラッチ出力として出力すればクリティカルパス
における内部信号の状態を知ることができる。また、こ
の内部信号の測定により回路の性能を評価することがで
きる。なお、このようにして得られる回路の動作波形図
は第２図に示すようになる。

第３図は、本発明をメモリ回路（回路ブロック）４とロ
ジック回路（回路ブロック）５とが混載したデバイスの
メモリ入出力系に適用したものである。この場合は、ラ
ッチ制御入力のタイミングをラッチ回路２に入力するこ
とでメモリのアクセスタイムを測定することができる。

また、第４図は、本発明をＣＰＵ　（回路ブロック）６
に混載したキャッシュメモリ　（回路ブロック）７のデ
ータ入出力と、キャシュメモリ　７内に所望のデータが
あることをＣＰＵ　６に知らせるＨＩＴ出力との２つの
クリティカルパスに適用したものである。この場合は、
キャッシュメモリ　７のデータ入出力系と、１（ＪＴ出
力系とにそれぞれラッチ回路２ａ、　２ｂを設ける。ま
た、これらラッチ回路２ａ、　２ｂにはＣＰＵ回路６及
びキャッシュメモリ　７の動作を制御するシステムクロ
ックとは非同期のラッチ制御入力を与える。そして、ラ
ッチ回路２ａ、　２ｂにより保持された内部信号をそれ
ぞれバッファー回路３ａ、　３ｂを介して出力すること
により、ＨＩＴアクセスタイム及びメモリアクセスタイ
ムを測定することができる。

なお、ラッチ回路としては、例えばクロックドインバー
タで構成されたものを使用することができる。

［発明の効果］以上、説明したように本発明の半導体装置によれば次の
ような効果を奏する。

１ｊ定したい信号経路にラッチ回路を設けることにより
、半導体装置内部の動作を制御するシステムクロックと
は非同期のラッチ制御信号で内部信号の状態を保持する
ことができる。従って、回路の性能評価を容易化するこ
とができ、また、クリティカルバスでのアクセスタイム
等のＡＣ特性の測定を正確に行なうことができる。

【図面の簡単な説明】

第１図は本発明の一実施例に係わる半導体装置の構成を
示すブロック図、第２図は本発明における動作を示す動
作波形図、第３図はメモリ回路とロジック回路とが混載
したデバイスに本発明を適用した場合の構成を示すブロ
ック図、第４図はＣＰＵにキャッシュメモリを混載した
デバイスに本発明を適用した場合の構成を示すブロック
図、第５図及び第６図はそれぞれをメモリ回路とロジッ
ク回路とが混載したデバイスの構成を示すブロック図、
第７図は従来のテスト回路が設けられた半導体装置の構
成を示すブロック図、第８図は前記第７図の構成におけ
る動作を示す動作波形図である。２・・・ラッチ回路、３・・・バッファー回路、４・・
・メモリ回路、５・・・ロジック回路、６・・・ＣＰＵ
。７・・・キャッシュメモリ。出願人代理人　弁理士　鈴江武彦ラッチ刺違入力う・ｌチ出力第１図第３図第２図第４図５５Ｅｉ出力第６図第図第８図

Claims

【特許請求の範囲】

（１）第１の回路ブロックと第２の回路ブロックとを結
ぶ信号経路にテスト用のラッチ回路を設けたことを特徴
とする半導体装置。
（２）前記第１の回路ブロックはメモリ回路であり、前
記第２の回路ブロックはロジック回路であることを特徴
とする請求項１記載の半導体装置。
（３）請求項１又は２記載の半導体装置において、ラッ
チ回路の動作は第１及び第２の回路ブロックの動作に非
同期であることを特徴とする半導体装置。