JPH05176446A - 周波数異常検出回路 - Google Patents
周波数異常検出回路Info
- Publication number
- JPH05176446A JPH05176446A JP35778691A JP35778691A JPH05176446A JP H05176446 A JPH05176446 A JP H05176446A JP 35778691 A JP35778691 A JP 35778691A JP 35778691 A JP35778691 A JP 35778691A JP H05176446 A JPH05176446 A JP H05176446A
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- JP
- Japan
- Prior art keywords
- frequency
- terminal
- signal
- input
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- Pending
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Abstract
(57)【要約】
【目的】 商用電源と並列運転を行う電源装置の周波数
異常検出回路に関する。 【構成】 複数個の周波数設定値を出力するタイマー１
とリセット端子，プリセット端子を備えた２つのＤ型フ
リップ・フロップ２と３、およびインバータ５，ＡＮＤ
ゲート４，ＯＲゲート６によって構成した。基準周波数
に許容される上限値と下限値を設定しておき、これを越
える周波数を検出した場合には周波数異常信号を送出す
る。
異常検出回路に関する。 【構成】 複数個の周波数設定値を出力するタイマー１
とリセット端子，プリセット端子を備えた２つのＤ型フ
リップ・フロップ２と３、およびインバータ５，ＡＮＤ
ゲート４，ＯＲゲート６によって構成した。基準周波数
に許容される上限値と下限値を設定しておき、これを越
える周波数を検出した場合には周波数異常信号を送出す
る。
Description
【０００１】
【産業上の利用分野】この発明は、商用電源と並列運転
を行う各種電源装置における周波数の異常を検出する回
路に関する。
を行う各種電源装置における周波数の異常を検出する回
路に関する。
【０００２】
【従来の技術】商用電源と並列運転して負荷に電力を供
給する各種電源装置においては、系統周波数の異常が発
生したときは迅速に周波数異常を検出して電源装置を保
護すると共に、正常な周波数となるように系統の周波数
制御を行うことが肝要である。このため、従来よりアナ
ログ式またはディジタル式の各種の周波数異常検出回路
が提案されていた。図４はディジタル方式の周波数異常
検出回路を示すブロック図である。図４において、被測
定周波数は単安定マルチバイブレータ１１に入力されて
おり、また基準クロックと共にＡＮＤゲート１４にも入
力されている。リップルカウンタ１２は前記ＡＮＤゲー
ト１４の出力信号をカウントしてデータラッチ１３へ出
力するが、このリップルカウンタ１２とデータラッチ１
３は前記単安定マルチバイブレータ１１の出力信号によ
って作動する。図５は図４における，，の波形図
であって、被測定周波数の区間Ａの周波数のＡＮＤゲ
ート１４の出力信号はに示すようになり、単安定マル
チバイブレータ１１の出力信号により区間Ａのリップ
ルカウンタ値がラッチされる。このカウンタ値が設定値
より大きいか小さいかをディジタルコンパレータ１５と
１６において比較し、ＯＲゲート１７，フリップ・フロ
ップ１８を介して周波数異常を検出していた。
給する各種電源装置においては、系統周波数の異常が発
生したときは迅速に周波数異常を検出して電源装置を保
護すると共に、正常な周波数となるように系統の周波数
制御を行うことが肝要である。このため、従来よりアナ
ログ式またはディジタル式の各種の周波数異常検出回路
が提案されていた。図４はディジタル方式の周波数異常
検出回路を示すブロック図である。図４において、被測
定周波数は単安定マルチバイブレータ１１に入力されて
おり、また基準クロックと共にＡＮＤゲート１４にも入
力されている。リップルカウンタ１２は前記ＡＮＤゲー
ト１４の出力信号をカウントしてデータラッチ１３へ出
力するが、このリップルカウンタ１２とデータラッチ１
３は前記単安定マルチバイブレータ１１の出力信号によ
って作動する。図５は図４における，，の波形図
であって、被測定周波数の区間Ａの周波数のＡＮＤゲ
ート１４の出力信号はに示すようになり、単安定マル
チバイブレータ１１の出力信号により区間Ａのリップ
ルカウンタ値がラッチされる。このカウンタ値が設定値
より大きいか小さいかをディジタルコンパレータ１５と
１６において比較し、ＯＲゲート１７，フリップ・フロ
ップ１８を介して周波数異常を検出していた。
【０００３】
【発明が解決しようとする課題】図４から明らかなよう
に、従来使用されていたディジタル式の周波数異常検出
回路では回路を構成する部品数が多くて複雑であり、ま
た周波数の設定の変更が簡単ではなかった。この発明
は、上述した従来技術の欠点を解消するためになされた
ものであって、シンプルな回路構成を備え、かつ、周波
数の検出設定を容易に行うことのできる周波数異常検出
回路を提供することを目的とするものである。
に、従来使用されていたディジタル式の周波数異常検出
回路では回路を構成する部品数が多くて複雑であり、ま
た周波数の設定の変更が簡単ではなかった。この発明
は、上述した従来技術の欠点を解消するためになされた
ものであって、シンプルな回路構成を備え、かつ、周波
数の検出設定を容易に行うことのできる周波数異常検出
回路を提供することを目的とするものである。
【０００４】
【課題を解決するための手段】上述した目的を達成する
ために、この発明による周波数異常検出回路は、被測定
周波数と基準クロックを入力して基準周波数に対する上
限値と下限値を出力するタイマーと、前記被測定周波数
をインバータを介してポジティブ・エッジトリガ端子に
入力すると共に、前記タイマーの基準周波数に対する上
限値を示す出力信号をリセット信号と共に入力するＡＮ
Ｄゲートの出力信号をリセット端子に入力する第１のＤ
型フリップ・フロップと、前記被測定周波数をポジティ
ブ・エッジトリガ端子に入力すると共に、リセット端子
とプリセット端子に前記リセット信号と前記タイマーの
基準周波数に対する下限値を示す出力信号とを夫々入力
て、前記第１のＤ型フリップ・フロップの出力信号をＯ
Ｒゲートを介してＤ端子に入力する第２のＤ型フリップ
・フロップによって構成したものである。
ために、この発明による周波数異常検出回路は、被測定
周波数と基準クロックを入力して基準周波数に対する上
限値と下限値を出力するタイマーと、前記被測定周波数
をインバータを介してポジティブ・エッジトリガ端子に
入力すると共に、前記タイマーの基準周波数に対する上
限値を示す出力信号をリセット信号と共に入力するＡＮ
Ｄゲートの出力信号をリセット端子に入力する第１のＤ
型フリップ・フロップと、前記被測定周波数をポジティ
ブ・エッジトリガ端子に入力すると共に、リセット端子
とプリセット端子に前記リセット信号と前記タイマーの
基準周波数に対する下限値を示す出力信号とを夫々入力
て、前記第１のＤ型フリップ・フロップの出力信号をＯ
Ｒゲートを介してＤ端子に入力する第２のＤ型フリップ
・フロップによって構成したものである。
【０００５】
【作用】タイマーにより基準周波数の上下限値を任意に
設定し２つのＤ型フリップ・フロップのリセット信号お
よびプリセット信号として入力させる。リセット入力と
プリセット入力は負論理動作であってクロック動作に優
先するので、リセット信号“Ｌ”をリセット端子に入力
している第２のＤ型フリップ・フロップはタイマーから
基準周波数の下限値を示す出力信号を入力すると、出力
端子Ｑから周波数異常信号を出力する。また、前記タイ
マーから基準周波数の上限値を示す出力信号をリセット
信号と共にＡＮＤゲートを介してリセット端子に入力す
る第１のＤ型フリップ・フロップはＯＲゲートを介して
前記第２のＤ型フリップ・フロップ出力端子Ｑから周波
数異常信号を出力する。
設定し２つのＤ型フリップ・フロップのリセット信号お
よびプリセット信号として入力させる。リセット入力と
プリセット入力は負論理動作であってクロック動作に優
先するので、リセット信号“Ｌ”をリセット端子に入力
している第２のＤ型フリップ・フロップはタイマーから
基準周波数の下限値を示す出力信号を入力すると、出力
端子Ｑから周波数異常信号を出力する。また、前記タイ
マーから基準周波数の上限値を示す出力信号をリセット
信号と共にＡＮＤゲートを介してリセット端子に入力す
る第１のＤ型フリップ・フロップはＯＲゲートを介して
前記第２のＤ型フリップ・フロップ出力端子Ｑから周波
数異常信号を出力する。
【０００６】
【実施例】以下、この発明に係る周波数異常検出回路の
実施例を図面を参照しなから説明する。
実施例を図面を参照しなから説明する。
【０００７】図１はこの発明の実施例を示す周波数異常
検出回路のブロック図であり、周波数の検出設定を行う
回路に例えば８２５３タイマー等のプログラマブルな回
路を使用している。タイマー１のＣＬＫ0 端子とＣＬＫ
1 端子には基準クロックを入力させ、Ｇ0 端子とＧ1 端
子には被測定周波数ｆを入力させる。このタイマー１に
よって設定された基準周波数の上限値（例えば基準周波
数＋１０％）はＯＵＴ0 端子から出力され、また基準周
波数の下限値（例えば基準周波数−１０％）はＯＵＴ1
端子から出力される。第１と第２のＤ型フリップ・フロ
ップはＤ入力とＣ入力のほかに、独立したリセット入力
端子とプリセット入力端子が備えられており、共に負論
理動作であってクロック動作に優先動作する。前記第１
のＤ型フリップ・フロップ（以下、ＦＦ−1 という）は
インバータ５を介してＣ端子に被測定周波数数１を入力
しており、前記タイマー１のＯＵＴ0 端子の出力信号と
リセット信号を入力して作動するＡＮＤゲート４の出力
信号をリセット端子に入力する。また、Ｄ端子とプリセ
ット端子には常時信号“Ｈ”が入力している。
検出回路のブロック図であり、周波数の検出設定を行う
回路に例えば８２５３タイマー等のプログラマブルな回
路を使用している。タイマー１のＣＬＫ0 端子とＣＬＫ
1 端子には基準クロックを入力させ、Ｇ0 端子とＧ1 端
子には被測定周波数ｆを入力させる。このタイマー１に
よって設定された基準周波数の上限値（例えば基準周波
数＋１０％）はＯＵＴ0 端子から出力され、また基準周
波数の下限値（例えば基準周波数−１０％）はＯＵＴ1
端子から出力される。第１と第２のＤ型フリップ・フロ
ップはＤ入力とＣ入力のほかに、独立したリセット入力
端子とプリセット入力端子が備えられており、共に負論
理動作であってクロック動作に優先動作する。前記第１
のＤ型フリップ・フロップ（以下、ＦＦ−1 という）は
インバータ５を介してＣ端子に被測定周波数数１を入力
しており、前記タイマー１のＯＵＴ0 端子の出力信号と
リセット信号を入力して作動するＡＮＤゲート４の出力
信号をリセット端子に入力する。また、Ｄ端子とプリセ
ット端子には常時信号“Ｈ”が入力している。
【０００８】
【数１】
【０００９】次に第２のＤ型フリップ・フロップ（以
下、ＦＦ−２という）はＣ端子に被測定周波数ｆを入力
しており、リセット端子にリセット信号を、プリセット
端子に前記タイマー１のＯＵＴ1 端子からの出力信号を
夫々入力している。前記ＦＦ−１とＦＦ−２の夫々のＱ
端子はＯＲゲート６の入力端子に接続されており、前記
ＯＲゲート６の出力端子は前記ＦＦ−２のＤ端子に接続
されている。即ち、ＦＦ−２の出力信号はそのＱ端子か
ら直接出力されるが、ＦＦ−１の出力信号はＯＲゲート
６を介してＦＦ−２のＱ端子から出力される。
下、ＦＦ−２という）はＣ端子に被測定周波数ｆを入力
しており、リセット端子にリセット信号を、プリセット
端子に前記タイマー１のＯＵＴ1 端子からの出力信号を
夫々入力している。前記ＦＦ−１とＦＦ−２の夫々のＱ
端子はＯＲゲート６の入力端子に接続されており、前記
ＯＲゲート６の出力端子は前記ＦＦ−２のＤ端子に接続
されている。即ち、ＦＦ−２の出力信号はそのＱ端子か
ら直接出力されるが、ＦＦ−１の出力信号はＯＲゲート
６を介してＦＦ−２のＱ端子から出力される。
【００１０】図２は被測定周波数が基準値より高い場合
における周波数異常信号の動作タイミングチャートであ
り、図３は被測定周波数が基準値より低い場合における
周波数異常信号の動作タイミングチャートである。図２
と図３における〔ＦＦ−２（Ｃ）〕は被測定周波数ｆを
そのまま入力するＦＦ−２のＣ端子への信号波形を示し
ており、〔ＦＦ−１（Ｃ）〕はインバータ５を介して被
測定周波数外１を入力するＦＦ−１のＣ端子への信号波
形を示している。また、〔ＯＵＴ0 〕と〔ＯＵＴ1 〕は
タイマー１の２つの出力端子から送出される（基準周波
数＋１０％）と（基準周波数−１０％）のタイミングを
もった出力信号である。図２において、〔ＯＵＴ0 〕を
ＡＮＤゲート４を介して入力するＦＦ−１のリセット端
子の信号波形は、〔ＦＦ−１（Ｒ）〕の通りであり〔Ｏ
ＵＴ0 〕と同一である。ＦＦ−１の出力信号は〔ＦＦ−
１（Ｃ）〕と〔ＦＦ−１（Ｒ）〕によって合成され〔Ｆ
Ｆ−１（Ｑ）〕となる。この出力信号はＯＲゲート６を
介してＦＦ−２のＤ端子に入力されるので、〔ＦＦ−２
（Ｃ）〕の入力信号をトリガとするＦＦ−２の出力信号
は〔ＦＦ−２（Ｑ）〕となり周波数異常信号を送出す
る。図３において〔ＯＵＴ1 〕をそのまま入力するＦＦ
−２のプリセット端子の信号波形は〔ＦＦ−２（Ｐ
Ｒ）〕であって〔ＯＵＴ1 〕と同一である。この信号を
受けてＦＦ−２の出力信号は〔ＦＦ−２（Ｑ）〕に示す
ようになり周波数異常信号を送出する。
における周波数異常信号の動作タイミングチャートであ
り、図３は被測定周波数が基準値より低い場合における
周波数異常信号の動作タイミングチャートである。図２
と図３における〔ＦＦ−２（Ｃ）〕は被測定周波数ｆを
そのまま入力するＦＦ−２のＣ端子への信号波形を示し
ており、〔ＦＦ−１（Ｃ）〕はインバータ５を介して被
測定周波数外１を入力するＦＦ−１のＣ端子への信号波
形を示している。また、〔ＯＵＴ0 〕と〔ＯＵＴ1 〕は
タイマー１の２つの出力端子から送出される（基準周波
数＋１０％）と（基準周波数−１０％）のタイミングを
もった出力信号である。図２において、〔ＯＵＴ0 〕を
ＡＮＤゲート４を介して入力するＦＦ−１のリセット端
子の信号波形は、〔ＦＦ−１（Ｒ）〕の通りであり〔Ｏ
ＵＴ0 〕と同一である。ＦＦ−１の出力信号は〔ＦＦ−
１（Ｃ）〕と〔ＦＦ−１（Ｒ）〕によって合成され〔Ｆ
Ｆ−１（Ｑ）〕となる。この出力信号はＯＲゲート６を
介してＦＦ−２のＤ端子に入力されるので、〔ＦＦ−２
（Ｃ）〕の入力信号をトリガとするＦＦ−２の出力信号
は〔ＦＦ−２（Ｑ）〕となり周波数異常信号を送出す
る。図３において〔ＯＵＴ1 〕をそのまま入力するＦＦ
−２のプリセット端子の信号波形は〔ＦＦ−２（Ｐ
Ｒ）〕であって〔ＯＵＴ1 〕と同一である。この信号を
受けてＦＦ−２の出力信号は〔ＦＦ−２（Ｑ）〕に示す
ようになり周波数異常信号を送出する。
【００１１】タイマーによる周波数の設定変更は容易で
あり、かつ複数個の設定値を備えているので自由にプロ
グラミング可能である。
あり、かつ複数個の設定値を備えているので自由にプロ
グラミング可能である。
【００１２】
【発明の効果】以上説明したように、この発明による周
波数異常検出回路はタイマーと２つＤ型フリップ・フロ
ップおよび複数個の論理ゲートを使用した簡単な回路構
成を備えている。従って、コンパクトな小型軽量化され
た検出回路を実現でき、かつ周波数設定調整も容易であ
るので検出設定を自由にプログラムできる効果を有す
る。
波数異常検出回路はタイマーと２つＤ型フリップ・フロ
ップおよび複数個の論理ゲートを使用した簡単な回路構
成を備えている。従って、コンパクトな小型軽量化され
た検出回路を実現でき、かつ周波数設定調整も容易であ
るので検出設定を自由にプログラムできる効果を有す
る。
【図１】この発明による周波数異常検出回路のブロック
図。
図。
【図２】周波数が高い場合の動作タイミングチャート。
【図３】周波数が低い場合の動作タイミングチャート。
【図４】従来の周波数異常検出回路のブロック図。
【図５】波形図。
１ タイマー ２，３ Ｄ型フリップ・フロップ ４，５，６ 論理ゲート
Claims (1)
- 【請求項１】 基準クロックおよび被測定周波数を入力
し、予め設定した基準周波数に対する上限値および下限
値を示す２つの異なる信号を出力するタイマーと、 前記被測定周波数をインバータを介してポジティブ・エ
ッジトリガ端子に入力すると共にＤ端子とプリセット端
子に信号“Ｈ”を入力させておき、さらに、前記タイマ
ーの基準周波数に対する上限値を示す信号とリセット信
号を入力するＡＮＤゲートの出力信号をリセット端子に
入力する第１のＤ型フリップ・フロップと前記被測定周
波数ををポジティブ・エッジトリガ端子に入力すると共
にリセット端子とプリセット端子には夫々前記リセット
信号と前記タイマーの基準周波数に対する下限値を示す
信号を入力させておき、さらに、前記第１のＤ型フリッ
プ・フロップの出力信号をＯＲゲートを介してＤ端子に
入力すると共に出力端子を前記ＯＲゲートの他方の入力
端子と接続し、前記被測定周波数が予め設定した前記基
準周波数に対する上限値または下限値になった場合には
前記出力端子から周波数異常信号を出力する第２のＤ型
フリップ・フロップと、 によって構成したことを特徴とする周波数異常検出回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35778691A JPH05176446A (ja) | 1991-12-26 | 1991-12-26 | 周波数異常検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35778691A JPH05176446A (ja) | 1991-12-26 | 1991-12-26 | 周波数異常検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05176446A true JPH05176446A (ja) | 1993-07-13 |
Family
ID=18455916
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35778691A Pending JPH05176446A (ja) | 1991-12-26 | 1991-12-26 | 周波数異常検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05176446A (ja) |
-
1991
- 1991-12-26 JP JP35778691A patent/JPH05176446A/ja active Pending
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