JPS6267476A - 論理値比較判定回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は論理回路試験装置の論理値比較判定回路に係シ
、特に、被試験論理回路からの出力と期待データとの不
一致の時間的位置を効率よく検出するのに好適な論理値
比較判定回路に関する。

〔発明の背景〕

従来の論理回路試験装置では、被試験論理回路の出力と
期待データとの不一致の時間的位置を効率よく検出する
ため、例えば特開昭５４−１３２４１号公報に記載され
ているように、位相の異なる多数のストローブを発生さ
せておき、各基本周期ごとにその一つを選択的に取り出
して判定動作を行なっている。しかるに、位相の異なる
多数のストローブを使用することによシ、１回の試験で
論理回路の試験を完了することができるようにするには
、かなシの数のストローブが必要となる。このため、上
記従来技術は、ストローブ数の増加に伴って判定回路等
のハードウェア量が大きくなってしまうという不具合が
ある。

〔発明の目的〕

本発明の目的は、ストローブ数を少なくしてハードウェ
ア量を減らし、且つ試験効率が高い論理値比較判定回路
を提供することにある。

〔発明の概要〕

上記目的を達成する為、本発明の論理値比較判定回路で
は、設定時刻が可変な２つのストロープを用い、このス
トローブ間に発生する一致／不一致の結果を知ることに
よシ、不一致が発生した時刻を限定し、さらに、この限
定した範囲の中でいずれかのストローブが与えるタイミ
ングで判定結果をサンプリングすることによシ、正確な
不一致発生時刻を知る。

〔発明の実施例〕

以下、本発明の一実施例を第１図及び第２図を参照して
説明する。

第１図は論理値比較判定回路の全体構成図であシ、第２
図はタイムチャートである。本実施例における論理値比
較判定回路は、モード設定回路１０１と、パターン比較
回路１０２と、２つの判定結果保持回路１１２及び１１
３と、リセット制御回路１１４から成る。

モード設定回路１０１は、端子１２１から入力されるデ
ータ人をデコードして、２つの判定結果保持回路１１２
　、１１３のいずれかを選択的に動作させる制御信号Ｅ
を出力する。尚、本実施例においては、七−ド設定回路
１０１から出力される制御信号Ｅが”ｏ”のときは判定
保持回路１１２が動作し、′ｌ″′のときは判定保持回
路１１３が動作するようＫしである。

パターン比較回路１０２は、端子１２０から入力される
被試験論理回路（図示せず）の出力信号Ｃと、端子１２
２から入力される期待値データＢとを比較し、一致して
いる場合にＩＯ″、不一致の場合には′ｌ＃となる比較
結果りを出力する。

判定結果保持回路１１２は、２人カオア回路１０３とリ
セット優先のＤフリップ７０ツブ１０４とで成シ、オア
回路１０３にはモード設定回路１０１の出力信号Ｅと端
子１２３から入力される第１ストローブ信号Ｆとが入力
され、Ｄフリップフロップ１０４のＤ端子にはパターン
比較回路１０２の出力りが、　ＣＫ端子にはオア回路１
０３の出力が、几端子にはリセット制御回路１１４の出
力が夫々入力される。

判定結果保持回路１１３は、　ＲＳフリップ７０ツブ１
０９及びリセット優先のＲ８７リツプフロツプ１１１と
３人カアンド回路１１０とで成、９、Ｒ，Ｓフリップ７
０ツブ１０９の８端子には端子１２３からの第１ストロ
ーブ信号Ｆが、Ｒ端子には端子１２４からの第２ストロ
ーブ信号Ｇが夫々入力される。アンド回路１１０には、
バタ、−ン比較回路１０２の出力りと、モード設定回路
１０１の出力Ｅと、　ＲＳフリップ７０ッフ１０９のＱ
出力Ｈとが入力され、Ｒ８７リツプ７０ツブ１１１のＳ
端子にはアンド回路１１０の出力Ｊが、凡端子にはリセ
ット制御回路１１４の出力が夫々入力される。

リセット制御回路１１４は、データデコード回路１０６
と２人カオア回路１０７．１０８で成り、データデコー
ド回路１０６は、端子１２１がら入力されるデータＡを
デコードし、判定結果保持回路１１２．１１３が共に動
作しない非判定モード時に６１ｍとなる信号Ｍを出力す
る。第２図の例では、Ｎ＋２サイクル目を非判定モード
としている。オア回路１０７゜１０８には夫々、端子１
２４から入力された第２ストローブ信号Ｇを遅延手段１
４０で遅延させた信号工と、データグコード回路１０６
の出力信号Ｍとが入力され、オア回路１０７の出力がＲ
８７リツプフロツプ１１１のリセット信号とされ、オア
回路１０８の出力がＤ７リツプ７０ッグ１０４のリセッ
ト信号とされている。

そして、Ｄフリップフロップ１０４のＱ出力ド間クリッ
プ７０ツブ１１１のＱ出力との論理和をオア回路１０５
でとり、オア回路１０５の出力即ち端子１３５に現われ
る信号Ｐを、本実施例における論理値比較判定回路の出
力信号としている。

斯かる構成で成る論理値比較判定回路の各判定結果保持
回路の動作を次に説明する。

基本周期毎に数ビットのデータＡが端子１２１に入力し
、モード設定回路１０１がこれをデコードして制御信号
Ｅが１０′となる信号を出力すると、判定結果保持回路
１１３のアンド回路１１０の出力Ｊは常に１ｏｌｆとな
って判定結果保持回路１１３は非動作状態となる。一方
、判定結果保持回路１１２のオア回路１０３の一入力端
子に入力される第１ストローグ信号Ｆはそのままクロッ
ク信号としてＤ型フリップフロップ１０４に入力し、判
定結果保持回路１１２が動作状態になる。

判定結果保持回路１１２では、第１ストローブＦの与え
るタイミングでパターン比較回路１０２の比較結果りを
Ｄスリップ７０ツブ１０４に取り込み、これを保持する
。従って、任意に設定できる第１ストローブＦの基本周
期毎の設定時刻Ｔ１を調整してゆくことによシ、不一致
発生時刻を知ることができる。しかし、ストローブＦの
設定時刻Ｔ工を細かく調整してゆくのは、効率的によく
ない。そこで、本実施例では判定結果保持回路１１３を
用い、不一致発生時刻がある範囲内にあることを先ず検
出し、その後、判定結果保持回路１１２用いるようにす
る。

そこで、判定結果保持回路１１３では、第１ストローブ
Ｆと、第１ストローブＦよシ任意時間遅れて設定される
第２ストローブＧ（１周期内での設定時刻Ｔ２はＴ□＜
Ｔ２なる任意時刻）とにょシパルス信号Ｈを作夛、この
パルス信号Ｈとパターン比較回路１０２の比較結果りと
の論理積をアンド回路１１０でとる。つ！シ、モード設
定回路１０１の制御信号Ｅが１ｍのとき、不一致（比較
結果Ｄ）がストローブＦとＧとの間で発生すると、アン
ド回路１１０の出力Ｊにより７リツブ７０ツブ１１１が
セットされる。この様にして、判定結果保持回路１１３
は、不一致発生時刻を限定する判定結果りを出する。尚
、第１．第２ストローブＦ、Ｇとも設定時刻Ｔ１．Ｔ２
が任意なため、パルスＨの幅′ｒも一周期毎に任意に設
定でき、不一致発生時刻を限定する範囲を任意に設定で
きる。また、オア回路１０５の出力パルスＰは、必要に
応じて、第２ストローブＧとこれを遅延させたストロー
ブＩとの間に発生するタイミングクロックによシタイミ
ングして保持すればよい。

以上説明したように、本実施例によれば、各基本周期毎
に任意の時刻に設定可能な位相の異なる２つのストロー
ブを使用し、先ず、２つのストローブ間で被試験ＩＣの
不良出力があることを知って不良出力発生時間範囲を限
定し、さらに、いずれか一方のストローブの設定時刻を
変化させ、ストローブの与えるタイミングで不良出力の
正確な発生時刻を知ることができる。従って、効率の良
い試験が可能となる。

〔発明の効果〕

本発明によれば、複雑な出力応答をする被試験論理回路
を、ハード量が少ない簡易な回路構成で効率よく試験す
ることができる。

【図面の簡単な説明】 第１図は本発明の一実施例に係る論理値比較判定回路の
構成図、第２図はタイミングチャートである。 １０１・・・モード設定回路、１０２・・・パターン比
較回路、１１２，１１３・・・判定結果保持回路、１１
４・・・リセット制御回路。 代理人　弁理士　秋　本　正　実 第２図

Claims (1)

【特許請求の範囲】
1. 被試験論理回路の出力信号を期待値データと比較判定し
   、該比較判定結果から不良出力を検出する論理値比較判
   定回路において、設定時刻が任意の位相の異なる２つの
   ストローブの位相差に等しい時間内に前記比較判定結果
   を取り込み保持する第１の判定結果保持手段と、いずれ
   か一方のストローブが与えるタイミングで前記比較判定
   結果を取り込み保持する第２の判定結果保持手段とを備
   えることを特徴とする論理値比較判定回路。