SU1684756A1 - Устройство дл функционального контрол цифровых интегральных схем - Google Patents

Abstract

Изобретение относитс  к контрольно-измерительной технике и может быть использовано в устройствах контрол  динамического функппонировчни  цифровых интегральных схем. устройстпо содержит бпок 1 анл кп глых компараторов , элементы 4 и пам ти, выходной триггер 6, D-трш гсры 7, 8, 24, 25, блок 9 задержки ,Гиюк 10 коммутации , блок 26 коррекции. Устройство повыйдет частоту фупхпи. тальн тго контрол  за счет обеспечени  синхронности сигналов на входах выходного триггера 6 . 2 ил .

Description

Изобретение относится к контрольноизмерительной технике и может быть использовано для контроля динамического функционирования больших интегральных схем.

Целью изобретения является повышение частоты функционального контроля за счет обеспечения синхронности сигналов на входах выходного триггера jq устройства.

На фиг. 1 приведена схема устройства для функционального контроля цифровых интегральных схем (для одного вывода)5 на фиг. 2 - временные 15 диаграммы, пояснякщие'работу устройства.

Устройство содержит блок 1 аналоговых компараторов, выполненный на усилителях-компараторах 2 и 3, триг- 20 геры 4 и 5 памяти, выходной триггер 6, D-триггеры 7 и 8, первый элемент 9 задержки, первый коммутатор 10, выполненный на логических элементах И 11, 12 и элементе ИЛИ 13, инфор- 25 мационный вход 14, первый, второй и третий управляющие входы 15-17 устройства, выход 18 устройства, источники 19 и 20 опорных напряжений, второй элемент 21 задержки и второй jq коммутатор 22, образующие блок 23 коррекции, четвертый управляющий вход 24 устройства и D-триггеры 25 и 26.

³⁵

Объединенные входы усилителеи-компараторов 2 и 3 блока 1 аналоговых- . компараторов образуют информационный вход 14 устройства. Вторые входы усилителей-компараторов 2 и 3 раз- дд дельно соединены с источниками 19 и 20 опорных напряжений, предназначенными для задания программируемых значений логических уровней 1 и 0 соответственно. Выходы усилителей-компараторов 2 и 3 соединены с первыми входами триггеров 4 и 5 памяти, вторые входы которых соединены с первым управляющим входом 15 устройства, входом элемента 21 задержки и первым входом коммутатора 22, второй вход которого соединен с выходом элемента 21 задержки, третий вход - с четвертым управляющим входом 24 устройства, а выход - с вхо- $$ дом элемента 9 задержки и с С-входами D-триггеров 7, 8, 25 и 26. Выходы D-триггера 7 соединены с первыми входами элементов 11, 12 И, образующи ми первый и второй входы коммутатора 10J выходы триггеров 4 и 5 памяти соединены с D-входами триггеров 25, 26, выходы которых соединены со вторыми входами элементов 11, 12 И, образующими третий и четвертый входы коммутатора 10, пятый вход которого, образованный третьими объединенными входами элементов 11, 12 И, соединен с выходом второго D-триггера 8. Выходы элементов 11, 12 соединены со входами элемента 13 ИЛИ, выход которого, образующий выход коммутатора 10, соединен с первым входом выходного триггера 6, второй вход которого соединен с выходом элемента 9 задержки, а выход - с выходом 18 устройства. Первые входы D-триггеров 7 и 8 соединены со вторым и третьим управляющими входами 16 и 17 устройства соответственно.

Блок 1 аналоговых компараторов предназначен для сравнения сигналов, поступающих с контролируемой схемы через информационный вход 14 на объединенные первые входы усилителейкомпараторов 2 и 3, с опорными напряжениями (уровнями 1 и 0), поступающими на вторые входы усилителей-компараторов 2, 3 с выходов программируемых источников 19, 20 питания соответственно. Триггеры 4 и 5. памяти предназначены для запоминания выходных состояний соответствующих усилителей-компараторов 2 и 3.

Выходной триггер 6 служит для формирования выходного сигнала, несущего информацию о результатах контроля (годен-брак), D-триггер 7 - для временного хранения сигнала управления выбором соответствующего усилителя-компаратора блока 1, D-триггер 8 - для временного хранения сигнала разрешения прохождения информации через узлы коммутатора 10 на первый вход выходного триггера 6 (сигнала маскирования).

Элемент 9 задержки предназначен для задержки строб-импульса, поступающего на управляющий вход 15 устройства и проходящего через коммутатор 22 (с задержкой посредством элемента 21 или без задержки) на вход элемента 9 задержки. Время задержки сигнала в элементе 9 определяется временем распространения сигналов через коммутатор 10 и триггеры 7, 8, 25 и 26.

Логические элементы 11, 12 И коммутатора 10 служат для пропускания информации с выходов D-триггеров 25, 26 на логический элемент 13 по сигналам управления с D-триггеров 7 и 8. Логический элемент 13 ИЛИ предназначен для пропускания сигналов на первый вход выходного триггера 6.

Информационный вход 14 устройства служит для подключения контактного устройства с испытуемой цифровой интегральной схемой. Первый управляющий вход 15 служит для подключения источника строб-импульсов, 15 вход 16 - для подключения источника эталонной информации, вход 17 - для подключения источника управляющих сигналов (сигналов маскирования), а выход 18 - для подключения средств 20 обработки информации.

Элемент 21 задержки служит для задержки строб-импульса, поступающего с управляющего входа 15, на величину, несколько большую максималь- 25 но возможной величины зоны неопределенности эталонной информации и сигналов маскирования.

Коммутатор 22 предназначен для пропускания либо задержанного, либо 30 незадержанного строб-импульса на входы D-триггеров 7, 8, 25, 26 и элемента 9 задержки в зависимости от сигнала управления, поступающего на третий вход коммутатора 22 с четверто-35 го управляющего входа 24 устройства.

Четвертый управляющий вход 24 служит для подключения источника управляющих сигналов, в качестве которого может быть использован блок ₄q памяти, подключенный к информационной шине ЭВМ.

ний и_оп₄ . Uonо , задаваемыми соответственно источниками 19 и 20 опор ных напряжений. На выходе усилителя компара-горл 2 ЭТОМ формируо на фиг.2 б, компараторе меру.не го уровня при гт сигнал, приведенный на выходе усилителянижнего уровня форми руется сигла.., приведенный на Фиг.2 в, где % - задержка сигнала усилителями-компараторами 2 и 3. С приходом строб-импульса на управляющий вход 15 (фиг.2 г) и, следовательно, на вторые входы триггеров 4 и 5, в по следние записывается информация, ус тановленная данный момент на выхо дах усилителей-компараторов 2 и 3 (фиг,2 д,е). Запись информации осуществляется по переднему фронту строб-импульса, 0, - задержка сигнала триггерами 4 и 5. На управляющий вход 16 и, следовательно, на первый вход триггера 7 поступает сигнал эталонной информации (фиг.2з), а на управляющий вход 17 - сигнал максирования (разрешения компарирования, фиг.2 и). На управляющий вход 24 подается сигнал управления работой коммутатора 22. Этот сигнал управляет работой коммутатора 22 таким образом, что на его выход проходит строб-импульс либо непосредственно с управляющего входа 15 (фиг.2 ж, пунктиром, момент времени , если его местоположение на временной диаграмме работы устрой ства не приходится на зону неопределенности эталонной информации и сигналов маскирования, либо черед элемент 21 задержки, величина которой выбирается несколько большей максимально возможной величины зоны неТриггеры 25 и 26 предназначены для выравнивания во вермени информации, приходящей с блока 1 аналоговых компараторов через элементы памяти 4 и 5,. и информации, приходящей с выходов триггеров 7 и 8 (эталонной информации и сигналов маскирования).

Устройство для функционального контроля цифровых интегральных схем работает следующим .образом.

На информационный вход 14 устройства поступает выходной сигнал с испытуемой микросхемы с заданной частотой контроля Т_о (фиг.2,а). В блоке 1 аналоговых компараторов происходит сравнение выходных сигналов микросхемы с опорными уровнями напряжеопределенности эталонной информации и сигналов маскирования. На фиг.2 з,и 45 зона неопределенности эталонной информации и сигналов маскирования имеет длительность % .

При установке строб-импульса в начале периода (момент времени t/, 5Q фиг.2 г) и коммутатора 22 в положен ние, при котором строб-импульс с входа 15 проходит через линию 21 задержки на выход коммутатора 22 (момент времени tg, фиг.2 ж) стробимпульсом с выхода коммутатора 22, 'задержанным на время (задержка линии 21 задержки и коммутатора 22), осуществляется стробирование выходной информации триггеров 4 и 5, а также эталонной информации, приходятей на управляющий вход 16 (фиг.2 з) , и сигналов маскирования, приходящих на вход 17 (фиг.2 и)’, при этом сигналы маскирования и эталонной информации, синхронно поступающие на управляющие входы 17, 16, должны быть установлены таким образом, чтобы передним фронтом строб-импульса (момент времени , см.фиг.2 ж) надежно фиксировались указанные выше сигналы сразу же после их зоны неопределенности. Выходные сигналы прямых выходов триггеров 7 и 8 приведены на фиг.2 к,л ^соответственно. Оба эти сигнала, а также сигнал эталонной информации с инверсного выхода триггера 7 поступают в коммутатор 10, куда также поступают сигналы с выходов триггеров 25 и 26. Эти сигналы приведены на фиг.2 м н. Выравненные во времени сигналы с выходов триггеров 25, 26, 7, 8 и поступающие в комьгутатор Ю обрабатываются им: сигнал l на выходе коммутатора 10 формируется при условии 1 на выходе триггера 8, триггера 25 и прямом выходе триггера 7 или при условии ”1’' на выходе триггера 8, триггера 26 и инверсном выходе триггера 7. Выходной сигнал коммутатора 10 приведен на фиг.2 п. Строб-импульс с выхода коммутатора 22 через элемент 9 задержки, значение которой выбирается несколько большим величины времени переключения триггеров 7, 8, 25, 26 и задержки элементов коммутатора 10, поступает на С-вход триггера 6(фиг.2 р) , фиксируя по переднему фронту информацию, приходящую с выхода коммутатора 10 на первый вход триггера 6.

На выходе триггера 6 при этом формируется сигнал, представленный на фпг.2 с. Если контролируемая информация на выходе испытуемой схемы соответствует по своим логическим уровням заданным значениям 0 и 1. а также своему ожидаемому местоположению, то сигнал на выходе триггера 6 отсутствует. Это означает, что контролируемая цифровая микросхема функционирует верно, в противном случае на выходе триггера 6 формируется сигнал 1 - брак (в приведенном примере момент времени tg, фиг.2 с).

При увеличении задержки строб-импульса до его положения tj (фиг.2 г) задержанный линией 21 задержки и коммутатором 22 строб-импульс '.задержка ьф в момент времени t !фг.· .? ж) передним фронтом фиксирует ьталоиную информацию и сигнал маски.ровлння того же цикла (фиг.2 з,и), но дальнейшее увеличение задержки строб-импульса приведет к тому·, что строб-импулъсом с выхода коммутатора 22 недостоверно фиксируются эталонная информация и сигнал маскирования (строб-импульс заходит в зону неопределенности) . При этом на управляющий вход 24 подается сигнал, при котором коммутатор 22 передает строб-импульс с входа 15 непосредственно на выход с задержкой (фиг.2 ж, момент времени 1^.).Для надежного фиксирования информации с выходов триггеров 4 и 5 величина задержки должна быть несколько больше величины задержки триггеров 4 и 5 (задержка С ^ ) .

Таким образом, в устройстве обеспечивается си!гхроннссть всех сигналов, поступающих в коммутатор 10, независимо от состояния коммутатора 22, следствием чего является расширение частотного диапазона устройства (частота функционального контроля увеличивается до 200 МГц при использовании для построения устройства микросхем серии 1500).

Предложенное устройство для функционального контроля цифровых ИС планируется использовать в комплексе контроля статических параметров и динамического функционирования сверхбсльших интегральных схем с рабочей частотой, превышающей 100 МГц.

Claims (1)

1. Формула изобретения Устройство для функционального контроля цифровых интегральных схем, содержащее блок аналоговых компараторов, первый и второй триггеры памяти, четыре D-триггера, выходной триггер, блок задержки, блок коммутации, блок коррекции, первую, вторую, третью, четвертую входные клеммы, выходную клемму и клемму для подключения объекта контроля, соединенную с входом блока аналоговых компараторов, выходы которого соединены соответственно с первыми входами первого и второго триггеров памяти, вторые входы которых соединены с первой входной клеммой, вторая и третья входные клеммы соединены соответственно с первыми входами первого и второго D-триггеров, вторые входы которых подключены к выходу блока коррекции, первый и второй входы которого соединены соответственно с первой и четвертой входными клеммами, выход третьего D-триггера соединен с первым входом блока коммутации, выход которого соединен с первым входом выходного триггера, соединеиного вторым входом с выходом блока задержки, а выходом -с выходной клеммой, вторые входы третьего и четвертого D-триггеров соединены с входом блока задержки, отличаю- 15 щ е е с я тем, что, с целью повыше ния частоты функционального контроля за счет обеспечения синхронности сигналов на входах выходного триггера, вход блока задержки соединен с выходом блока коррекции, прямой и инверсный выходы первого D-триггера соединены соответственно с вторым и третьим входами блока коммутации, выход второго D-триггера соединен с четвертым входом блока коммутации, а выход четвертого D-триггера - с пятым входом блока коммутации, первые входы третьего и четвертого D-триггеров соединены соответстенно с выходами первого и второго триггеров памяти.