SU1674019A1 - Устройство дл контрол цифровых интегральных схем - Google Patents

Abstract

Изобретение относитс  к контрольно-измерительной технике. Цель - повышение достоверности контрол  и сокращение аппаратурных затрат - достигаетс  введением в устройство элементов И 17, 18 и триггера 19. Устройство содержит также элемент 2 задержки, приемный регистр 3, логический компаратор 4, триггер 5, амплитудный компаратор 6, амплитудный формирователь 7, шину 8 дл  подачи тактовых частот, шины 9 и 10 устройства, шины 11 и 12 дл  подачи стробимпульса и опорного напр жени  соответственно, шины 13 и 15 сигналов "Сброс" и брака соответственно, оперативное запоминающее устройство 1. 1 ил.

Description

Изобретение относится к контрольноизмерительной технике и может быть использовано при контроле цифровых интегральных микросхем.

Целью изобретения является повышение достоверности контроля и сокращение аппаратурных затрат за счет упрощения схемы устройства.

На чертеже приведена функциональная схема предлагаемого устройства.

Устройство содержит оперативное запоминающее устройство 1 (ОЗУ), элемент 2 задержки, приемный регистр 3, логический компаратор 4, первый триггер 5 регистрации брака, амплитудный компаратор 6, амплитудный формирователь 7, шину 8 для подачи тактовой частоты, шину 9 для подачи задержанных на заданное время тактовых импульсов, служащих меткой времени для формирования перехода из Г в ”0 сигнала из ОЗУ, шину 10 для подачи задержанных на заданное время тактовых импульсов, слу. жащих меткой времени для формирования перехода из 0 в 1, шину 11 для подачи строб-импульсов, шину 12 для подачи опорного напряжения, шину 13 сигнала Сброс, клемму 14 для подключения контролируемой цифровой интегральной схемы (ЦИС), выходную шину 15 брака, три элемента И 16-18, второй триггер 19, с соответствующими связями.

Устройство работает следующим образом.

Оперативное запоминающее устройство 1 в каждом такте формирует четырехразрядное слово, которое по тактовым импульсам переписывается в приемный регистр 3. ‘

Первый выход регистра 3 обеспечивает выдачу ожидаемой реакции ЦИС, второй разрешение контроля реакции проверяемой ЦИС, третий - разрешение установки амплитудного формирователя в состояние 0, четвертый - разрешение установки амплитудного формирователя в состояние 1^я.

1” на четвертом выходе приемного регистра разрешает прохождение сигнала с входной шины 9 для подачи задержанных на заданное время тактовых импульсов, служащих меткой времени для формирования перехода из Г в 0 сигнала из ОЗУ через элемент И 16 на S-вход триггера 19. Высокий уровень, установившийся при этом на выходе триггера 19, поступает через амплитудный формирователь 7 на клемму 14 для подключения проверяемой ЦИС.

на третьем выходе приемного регистра 3 разрешает прохождение сигнала с входной шины 10 для подачи задержанных на заданное время тактовых импульсов, слу жащих меткой времени для формирования перехода из 0 в 1 сигнала из ОЗУ на вход проверяемой цифровой интегральной схемы через элемент И 18 на R-вход триггера 19, в результате чего последний сбрасывается.

Если на третьем й четвертом выходе приемного регистра 3 уровни 1, то на входы триггера 19 поступают импульсы с шин 9 и 10 в одном такте, т.е. триггер 19 переключается два раза за такт, что соответствует режиму Длительность импульса меньше такта. Уровни 0” на третьем и четвертом выходах приемного регистра 3 запрещают прохождение этих импульсов, триггер 19 находится в предыдущем состоянии, а элемент И 17 переводит амплитудный формирователь 7 в третье состояние, характеризующееся высоким импендансом, и клемма 14 может служить выходом контролируемой ЦИС.

Сигнал с выхода ЦИС поступает через клемму 14 на сигнальный вход амплитудного формирователя, на второй вход которого подается опорное напряжение с шины

12. Результат сравнения запоминается на выходе логического компаратора 6 на время, определяемое длительностью строб-импульса. За это время на логическом компараторе 4 происходит сравнение реакции контролируемой микросхемы, поступающей с компаратора 6, с эталонной информацией, поступающей с приемного регистра 3 (первый выход). Результат сравнения с логического компаратора 4 при наличии разрешения сравнения в данном такте контроля, поступающего с приемного регистра 3 (второй выход) по началу строб-импульса. задержанного элементом задержки 2, записывается в первый триггер 5. Величина задержки элемента задержки выбирается такой, чтобы выходной сигнал амплитудного компаратора 6 успел после сравнения с эталонной информацией на логическом компараторе 4 поступить на вход D первого триггера 5. Если к моменту появления строб-импульса реакция контролируемой ЦИС не соответствует ожидаемой, первый триггер 5 устанавливает шину 15 брака в состояние Г - признак того, что результат контроля отрицательный. Для установления первого триггера 5 в исходное состояние служит шина 13.

Если вывод контролируемой ЦИС не двунаправленный, можно отключить сигнальный вход амплитудного компаратора 6 от выхода амплитудного формирователя 7. В этом случае устройство контролирует два вывода ЦИС, но при этом выход амплитудного формирователя 7 подключается толь5 ко на вход ЦИС, а вход амплитудного компаратора 6 только на выход проверяемой

ЦИС.

Claims (1)

1. Формула изобретения

   Устройство для контроля цифровых интегральных схем, содержащее элемент задержки, приемный регистр, логический компаратор, первый триггер, амплитудный компаратор, амплитудный формирователь, шину для подачи тактовой частоты, первую и вторую шину устройства, шину для подачи строб-импульса, шину для подачи опорного напряжения, шину сигнала Сброс, шину брака, клеммы для подключения объекта 15 контроля, оперативное запоминающее устройство, выходы которого соединены со входами приемного регистра, вход синхронизации которого соединен с шиной для подачи тактовой частоты, первый и второй 20 выходы - с первым входом логического компаратора и Е-входом первого триггера соответственно, вход синхронизации последнего через элемент задержки соединен с шиной для подачи строб-импульсов, 25 R-вход - с шиной сигнала Сброс, D-вход с выходом логического компаратора, а выход-с шиной брака, второй вход логического компаратора соединен с выходом амплитудного компаратора, опорный вход которого соединен с шиной для подачи опорного напряжения, сигнальный вход - с выходом амплитудного формирователя и клеммой для подключения объекта контроля, а стробирующий вход - с входом элемента задержки, первый элемент И, о т л и ч а10 ю щ и й с я тем, что, с целью повышения достоверности контроля и сокращения аппаратурных затрат, в него введены два элемента И, второй триггер, S-вход которого соединен с выходом второго элемента И, R-вход - с выходом первого элемента И, а выход - с D-входом амплитудного формирователя, управляющий вход которого соединен с инверсным выходом третьего элемента И, первый вход которого соединен с первым входом третьего элемента И и третьим выходом приемного регистра, второй вход- с первым входом второго элемента И и четвертым выходом приемного регистра, второй вход первого элемента И соединен с первой шиной устройства, второй вход второго элемента И соединен со второй шиной устройства.