JPS62122324A - プログラマブル・カウンタ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はプログラマブル・カウンタ回路に関し、特にｎ
個の分周数設定用のプログラム入力端子金ｉｆるプログ
ラマブル・カウンタ回路。

〔従来の技術〕

集積回路化しやすいディジタル回路において。

タイマ回路や、位相同期回路（ＰＬＬ回路）やその他制
御回路等で、プログラマブルカウンタは広く応用されて
きている。こうしたプログラマブル・カウンタは、プロ
グラマブル・カウンタだけで集積回路化されることもあ
れば、装置システム中に含み集積回路化されることもあ
るが、集積回路化するうえで、そうした集積回路自体士
テストしたい場合やド’ＡＭシステムにシステム・リセ
ットを行ないたい場合が多く見られる。

従来この種のプログラマブルカウンタ回路ヲ第４図に示
す。プログラマブル・カウンタｌは、ｎ個の分周数設定
用端子２と、クロック入力端子３と１分周出力端子５お
よびリセット端子４を有し、クロック入力端子３より、
クロック信号が入力さｎ１リセヴト端子４の信号が、プ
ログラマブル・カウンタ内部をセットしている状態であ
ｎば、分周数設定端子２の信号に応じた分周出力が分周
数端子５より出力さｎる。ここでリセット端子４からの
信号は、プログラマブル・カウンタ１の内部フリップ・
フロップのリセットに用いられ、プログラマブル・カウ
ンタ１の内部状態を一意的に決定するのに用いられる。

集積回路化さ扛たプログラマブル・カウンタによっては
、このリセット端子４のないものも見うけられるが、こ
うした回路では、友しかに分周動作２行なうが、電源投
入時から、分周動作にうつるまでの状態が一意的に決定
さｒｔないため、回路動作のチェック等を行なうのに長
いパターン検出を必要とじ７Ｃり、テストパターン検出
が複雑になってしまう。さらにプログラマブル・カウン
タ１を一部とし、プログラマブル・カウンタｌの分周出
力５が他のディジタル回路の入力端子に内部接続される
ようなディジタル集積回路では、集積回路全体のテスト
はさらにいっそう田無となってくる。

一部、第４図に示したプログラマブル・カウンタ回路の
ように、リセット端子４會もち、リセット機能ケ外部よ
シ与えることはテスト機能や１回路システムのリセット
をかけるうえで有利でめるが、プログラマプルカラ／り
回路を含むディジタル集積回路とし罠場合に、集積回路
同に外部回路とのインターフヱイス會とるための端子が
必要となってくる。

〔発明が解決しようとする問題点〕

上述し友従来のプログラマブル・カウンタや。

プログラマブル・カウンタ回路金一部とするような集積
回路で、リセット機能を有する場合には。

特別にリセット端子をもうけるため、集積回路化した時
の端子数の増化につながる欠点があった。

さらに外部端子音もうけることは、外部からの不用な信
号によシ、端子部分の破壊をうける確率が多くなシ、ま
文集積回路を組立てる際の歩留シ等の低下にもつながる
。

〔問題点を解決する友めの手段〕

本発明ｔｉ、ｌＪセット端子を外部に特別にもうけるこ
となく、リセット機能と等価な機能ｆｆｉ！するプログ
ラマブル・カウンタ回路を提供することにある。

〔実施例〕

次に、本発明について図面を参照して設明する。

第１図は本発明の一実施例の回路図である。プログラム
・カウンタｌは１分周数設定のためのｎ個のプログラム
人力２と、クロック入力端子３とリセット端子４と分周
出力５とを有し、ｎ個のプログラム入力２社デコーダ回
路６のｎ個の入力ともそｎ（ＪｌｒＬ接続さｎ、デコー
ダ回路６の出力はプログラマブル・カラ／りｌのリセッ
ト端子４と接続さｎる。ｎ個のプログラム入力端子２に
分局数設定の信号が印加されさらに、デコード回路６か
らリセット解除状態の信号がプログラマブル・カウンタ
１のリセット端子に印加さｔ″Ｌ７′ｃＬ７′ｃ場合ッ
ク入力端午３から入力さ詐るクロック・パルスは、プロ
グラムによシ設足さｎた分周数に応じプログラマブル・
カウンタｌの分周出力端子５よ多出力さｎる。一方デコ
ーダ回路の出力がプログラマブル・カウンタ１のリセッ
ト状態にすると。

クロッ夛入力端子３の信号にかかわらず分周出力端子５
からは、信号は出力されず、ある状態に保たｎたままと
なる。

ここでプログラマ・プルカウンタ１が正論理で動作する
とすｎばｎ個のプログラム入力がすべてローレベル（以
下″′Ｌ″と略す。）であれは分周数は０であり、プロ
グラマブル・カウンタｌがリセット状態であるかがリセ
ット解除状態であるかにかかわらず分周出力４はある状
態のままである。

上述のことより、ｎ個のプログラム入力端子２がすべて
＠Ｌ”であった時にリセット端子４の信号をリセット状
態にするようなデコード回路６ケ構成することで、クロ
ック入力端午２のクロック・パルスの分周数ｋＯ分周か
ら任意に設定でき、分周出力５から出力できる。ｎ個の
プログラム入力端子２がすべて１Ｌ”でプログラマブル
・カラ／り１がリセットがかかり、内部状態を一意的に
決定でき、ｎ個のプログラム入力端子２のうち少なくと
も１つハイレベル（以下″′Ｈ”と略す。）となった時
に、そのプログラム入力信号に応じた分周出力が出力さ
れる回路ならば、従来のプログラマブル・カウンタ回路
のように外部にリセット端子をもうける必要はなくリセ
ット機能を付加でき、集積回路化した時のテストも容易
に行なうことができる。

さらにｎ個のプログラム入力信号をデコードして作られ
たリセット信号は、プログラマブル・カラ／り回路を含
む集積回路に応用さｎる。第２図は、本発明を用いた具
体例を示すディジタル位相同期回路（ＰＬＬ回路）の一
部の一実施例會示す回路図である。第１のプログラマブ
ルカウンタ７（以下Ａカウンタ）と第２のプログラマブ
ル・カラ／り８（以下Ｎカラ／り）の２つのプログラマ
ブルカラ／りにより楓成さ１するプログラマブル・カウ
ンタ回路１は、プログラム人力端子２は、１２個の入力
からなり、そのうち４つの入力はへカウンタ４へ、のこ
シの８個の入力はＮカウンタ８へ接続されている。シフ
トレジスタ回ｊｉ３１３とラッチ回路１２は、プログラ
ム入力端子が並列端子となっているのを直列端子となる
よう並列−直列変換して外部端子を減少でき゛るように
しである。この変換により１２個のプログラム入力テー
タは、シフトレジスタ回路１３の直列プログラム入力デ
ータ信号入力端子１４とシフトレジスタ回路の転送用の
クロック端子１４と、ラッチ回路１２とラッチするため
ストローブ端子１６の３個となる。

プログラマブル・カウンタ回路１の分周出力は。

ディジタル位相比較器２２の一方の入力と接続さｎるＮ
カウンタ８の出力端子５と、２モジエラスブ）１ソスケ
一ラ回路２０のモード切替端子１７に接続さｎるＡカウ
ンタの出力のド２つの端子より出力される。プログラマ
ブル・カウンタｌのクロック入力端子３は、２モジエラ
スプリスケーラ２゜の入力端子２１を分周し比出力端子
と接続する。

Ｎカウンタの出力端子からは２モジニラス・プリスケー
ラの入力端子２１からの入力パルスと、プログラムデー
タ入力端子１４の入力情報に応じ整数分周後の信号が出
力さルる。−万、ディジタル位相比較器２２の他方の入
力は、リファレンス・クロック入力端子１９より入力さ
れた信号をリファレンス・カウンタ１８によって分周さ
れた出力と接続する。位相比較器２２は、前記のプログ
ラマブル・カウンタ回路１のＮカウンタ８の出力とリフ
ァレンス・カウンタ１８の出力との位相を比較し出力端
子２３よシ出力する。ＰＬＬ回路としての機能は上述の
構成が一般的てめるが、プログラマブル・カウンタの１
２個の入力端子と２つのＮ０Ｒｕ路９．ｌＯと１つのＮ
ＡＮＤ　　回路１１にニジ構成されるデコーダ回路６を
付加し、デコーダ回路の出力ｔプログラマブルカウンタ
回路ｌと２モジ工ラスプリスケー２回路２０とリファレ
ンス・カウンタ回路１８と位相比較器２２のそれぞｎの
リセット端子に後続する。プログラマブル・カウンタ回
路ｌや２モジ工ラスゲリスケーラ回路２０やリファレン
ス・カウンタ回路１８ではトグル型フリップフロップ（
ＴＦＦ）やそｎに類似のフリップフロップを多く用いる
ため、リセット機能がない場合には、電源投入時から一
意的に内部状態が決らない。ＰＬＬ回路全体でループ會
かけているためロヅクした状態では、内部状態がすべて
決るが第２図で示した部分だけをとシ出して集積回路化
した場合に、この集積回路だけをチェックするためには
、すべての回路の状態を一意的に決めてνかなくてはテ
ストが固難となるのでリセット機能は必要である。

第２図の回路ではプログラマブル・カウンタ１のプログ
ラム入力端子２が丁べて′Ｌ″になう九時のみ、デコー
ダ回ｗｒ６の出力が’Ｌ”になシリセプト状態となる。

したがってプログラム・データ入力端子１４と端子１５
．端子１６の入力信号とデコーダ回路の出力４のタイミ
ングチャート図は第３図のようになる。端子１５工）入
力される転送用クロック入力信号が１２個とその後に来
る端子１６から入力さｎるストローブ信号との間のプロ
グラムデータ、入力信号が１Ｌ″でる詐はストローブ信
号が米た時から必ずリセット機能となる。

その後プログラムデータ入力音入力することによシ分周
動作ケ行なう。このことによシ第２図の回路を集積回路
化した時に集積回路自体の機能をテストするためにはま
ず、リセット状態にしすべての内部状態を一意的に決定
しその後に動作確認を行なえばテストは容易に行なうこ
とができる。さらに装置システムにリセット金かける場
合にもシステムリセット機能と等価の動作が行なうこと
ができる。本実施例では外部端子としては、電源。

グランド端子金含め８端子と少なく、外部にリセット端
子をなくすことができた。

〔発明の効果〕

以上説明したように本発明は、プログラマブルカウンタ
のプログラム入力端子の信号音デコードし、デコーダ出
力の偏量によシ、プログラマブルカウンタおよびプログ
ラマブルカウンタを含む回路のリセット機能を有するこ
とができ、ことに集積回路化した時の回路機能テストが
容易にできる効果がある。さらに集積回路化した時に外
部端子として特にリセット端子上もうける必要がないた
め、外部端子数を減少できる効果がある。

【図面の簡単な説明】

第１図は本発明のプログラマブルカウンタ回路図、第２
図は％Ｗｃ１図の回路図を含むＰＬＬ１路図、第３図は
第２図の回路のタイムチャートの一部に示す図、第４図
は、従来のプログラマブル・カウンタ回路崗である。 １・・・・・・プログラマブル・カウンタ、２・・・・
・・プログラム入力端子、３・・・・・・クロック入力
端子、４・・・・・・リセット端子、５・・・・・・分
周出力端子、６・・・・・・デコーダ回路、７・・・・
・・Ａカラ／り、８・・・・・・Ｎカウンタ、９・・・
・・・Ｎ（ＪＲ回路、１０・・・・・・ＮＯＲ回路。 １１・・・・・・ＮＡＮ　Ｄ　　回路、１２・・・・・
・ラッチ回路、１３・・・・・・シフトレジスタ回路、
１４・・・・・・プログラム入力端子、１５・・・・・
・転送用クロック入力端子、１６・・・・・・ストロー
ブ入力端子、１７・・・・・・モード切替端子、１８・
・・・・・リフレノスカウンタ、１９・・・・・・ＩＪ
　７アレンス・クロック入力端子、２０・・・・・・２
モジ工ラスプリスケーラ回路、２１・・・・・・グリス
ケーラ入力端子２２・・・・・・位相比較器、２３・・
・・・・位相比較出力。 ゛・二、− 芽　２　凹

Claims (1)

【特許請求の範囲】
1. ｎ個のプログラム入力端子、リセット端子を有するプロ
   グラマブル・カウンタおよび、ｎ個のプログラム入力端
   子の信号をデコードするためのデコーダ回路を有し、デ
   コーダ回路のｎ個入力とｎ個のプログラム入力端子とを
   接続し、デコード回路の出力を前記リセット端子に接続
   したことを特徴とするプログラマブル・カウンタ回路。