JPH0341824A - プリセッタブルカウンタ回路 - Google Patents
プリセッタブルカウンタ回路Info
- Publication number
- JPH0341824A JPH0341824A JP17668689A JP17668689A JPH0341824A JP H0341824 A JPH0341824 A JP H0341824A JP 17668689 A JP17668689 A JP 17668689A JP 17668689 A JP17668689 A JP 17668689A JP H0341824 A JPH0341824 A JP H0341824A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- counter circuit
- frequency division
- stage
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000001514 detection method Methods 0.000 claims abstract description 7
- 238000010586 diagram Methods 0.000 description 2
Landscapes
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は２値パルスのカウンタ回路に関し、特に、分周
値を外部から自由に設定できるプリセッタブルカウンタ
回路に関する。
値を外部から自由に設定できるプリセッタブルカウンタ
回路に関する。
［従来の技術］
従来の２値パルスのカウンタ回路においては、その分周
値を外部から自由に設定する手段を持たず、その回路固
有の分周値で動作するものとなっている。例えば、一般
的に市販されているＴＴＬのＩＣにおいては、その分周
値は２ｎであり、ｎの値として１種類の固定された値を
持っている。
値を外部から自由に設定する手段を持たず、その回路固
有の分周値で動作するものとなっている。例えば、一般
的に市販されているＴＴＬのＩＣにおいては、その分周
値は２ｎであり、ｎの値として１種類の固定された値を
持っている。
従来のカウンタ回路は、前述したようにその分周値は固
定されたものとなっているため、任意の分周値で動作さ
せる場合、カウンタ回路の出力を監視し、その出力値が
所定の計数値に一致した場合にリセット信号を発生して
カウンタ回路をリセットする外部回路を設けなければな
らないという欠点があった。
定されたものとなっているため、任意の分周値で動作さ
せる場合、カウンタ回路の出力を監視し、その出力値が
所定の計数値に一致した場合にリセット信号を発生して
カウンタ回路をリセットする外部回路を設けなければな
らないという欠点があった。
さらに、前記外部回路を付加したカウンタ回路において
も、分周値を変更しようとする場合には、外部回路によ
って組みＱてられている制御論理を改造しなければなら
ず、容易に変更をなし得ないという欠点があった。
も、分周値を変更しようとする場合には、外部回路によ
って組みＱてられている制御論理を改造しなければなら
ず、容易に変更をなし得ないという欠点があった。
本発明の目的は前記課題を解決したプリセッタブルカウ
ンタ回路を提供することにある。
ンタ回路を提供することにある。
［課題を解決するための手段］
前記目的を達成するため、本発明のプリセッタブルカウ
ンタ回路においては、基準クロックパルスを入力し、２
進計数するｎ段のカウンタ回路と、前記ｎ段のカウンタ
回路の各段の出力を入力としてＯＲ論理計算を行い、そ
の結果を出力するＯＲ回路と、前記ｎ段のカウンタ回路
の分周値を設定するｎ個のスイッチ群と、前記ｎ段のカ
ウンタ回路の出力及び前記ｎ個のスイッチ群による前記
分周値を入力として前記ｎ段のカウンタ回路の出力と、
前記分周値とが一致した場合にリセット信号を発生して
前記ｎ段のカウンタ回路をリセットする一致検出回路と
を有するものである。
ンタ回路においては、基準クロックパルスを入力し、２
進計数するｎ段のカウンタ回路と、前記ｎ段のカウンタ
回路の各段の出力を入力としてＯＲ論理計算を行い、そ
の結果を出力するＯＲ回路と、前記ｎ段のカウンタ回路
の分周値を設定するｎ個のスイッチ群と、前記ｎ段のカ
ウンタ回路の出力及び前記ｎ個のスイッチ群による前記
分周値を入力として前記ｎ段のカウンタ回路の出力と、
前記分周値とが一致した場合にリセット信号を発生して
前記ｎ段のカウンタ回路をリセットする一致検出回路と
を有するものである。
［実施例］
次に本発明の一実施例を図を参照して説明する。
第１図は本発明の一実施例を示すブロック図である。
図において、９は本発明に関わるプリセッタブルカウン
タ回路を示す。■はプリセッタブルカウンタ回路に入力
させる基準クロックパルス、２は前記基準クロックパル
スを計数するｎ段カウンタ回路、３はｎ段カウンタ回路
２の各段の出力信号、４は出力信号３を入力としてＯＲ
論理計算を行い、その結果を出力するＯＲ回路である。
タ回路を示す。■はプリセッタブルカウンタ回路に入力
させる基準クロックパルス、２は前記基準クロックパル
スを計数するｎ段カウンタ回路、３はｎ段カウンタ回路
２の各段の出力信号、４は出力信号３を入力としてＯＲ
論理計算を行い、その結果を出力するＯＲ回路である。
また、５はＯＲ回路４の出力信号、６は任意の分周値を
設定するためのスイッチ群、７はスイッチ群６に設定さ
れた分周値及びｎ段カウンタ回路２の各段の出力信号３
を入力としてその比較を行い、両者が一致した場合にリ
セット信号８を出力する一致検出回路である。リセット
信号８は、ｎ段カウンタ回路２のリセット入力に接続さ
れており、−数構出時にｎ段カウンタ回路２はリセット
されるようになっている。出力信号５がプリセッタブル
カウンタ回路９の最終分周出力信号であり、スイッチ群
６に設定された分周値に等しいパルス数が計算されるた
びに信号出力が行われる。
設定するためのスイッチ群、７はスイッチ群６に設定さ
れた分周値及びｎ段カウンタ回路２の各段の出力信号３
を入力としてその比較を行い、両者が一致した場合にリ
セット信号８を出力する一致検出回路である。リセット
信号８は、ｎ段カウンタ回路２のリセット入力に接続さ
れており、−数構出時にｎ段カウンタ回路２はリセット
されるようになっている。出力信号５がプリセッタブル
カウンタ回路９の最終分周出力信号であり、スイッチ群
６に設定された分周値に等しいパルス数が計算されるた
びに信号出力が行われる。
［発明の効果］
以上説明したように本発明は基準クロックパルスを入力
として２進計数するｎ段カウンタ回路と、このカウンタ
回路の各段の出力を入力としてＯＲ論理を取って出力す
るＯＲ回路と、分周値設定用のｎ個のスイッチ群と、こ
のスイッチ群に設定された任意の分周値及びｎ段カウン
タ回路の各段の出力を入力として、両者が一致した場合
にリセット信号を発生してｎ段カウンタ回路をリセット
する一致検出回路とを有することにより、任意の分周値
を容易に設定することができるパルスカウンタ回路を実
現することができるという効果を有する。
として２進計数するｎ段カウンタ回路と、このカウンタ
回路の各段の出力を入力としてＯＲ論理を取って出力す
るＯＲ回路と、分周値設定用のｎ個のスイッチ群と、こ
のスイッチ群に設定された任意の分周値及びｎ段カウン
タ回路の各段の出力を入力として、両者が一致した場合
にリセット信号を発生してｎ段カウンタ回路をリセット
する一致検出回路とを有することにより、任意の分周値
を容易に設定することができるパルスカウンタ回路を実
現することができるという効果を有する。
第１図は本発明の一実施例を示すブロック図である。
ｌ・・・基準クロックパルス
２・・・ｎ段カウンタ回路
３・・・カウンタ回路出力信号
４・・・ＯＲ回路
５・・・ＯＲ論理出力信号
６・・・分周値設定用スイッチ群
７・・・−数構出回路
・リセット信号
９・・・プリセッタブルカウンタ回路
Claims (1)
- （１）基準クロックパルスを入力し、２進計数するｎ段
のカウンタ回路と、前記ｎ段のカウンタ回路の各段の出
力を入力としてＯＲ論理計算を行い、その結果を出力す
るＯＲ回路と、前記ｎ段のカウンタ回路の分周値を設定
するｎ個のスイッチ群と、前記ｎ段のカウンタ回路の出
力及び前記ｎ個のスイッチ群による前記分周値を入力と
して前記ｎ段のカウンタ回路の出力と、前記分周値とが
一致した場合にリセット信号を発生して前記ｎ段のカウ
ンタ回路をリセットする一致検出回路とを有することを
特徴とするプリセッタブルカウンタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17668689A JPH0341824A (ja) | 1989-07-07 | 1989-07-07 | プリセッタブルカウンタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17668689A JPH0341824A (ja) | 1989-07-07 | 1989-07-07 | プリセッタブルカウンタ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0341824A true JPH0341824A (ja) | 1991-02-22 |
Family
ID=16017956
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17668689A Pending JPH0341824A (ja) | 1989-07-07 | 1989-07-07 | プリセッタブルカウンタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0341824A (ja) |
-
1989
- 1989-07-07 JP JP17668689A patent/JPH0341824A/ja active Pending
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