JPS6222874Y2 - - Google Patents

Description

【考案の詳細な説明】 本考案は、例えばタイマー付ラジオ受信機に用
いられるタイマー回路のような論理回路に、タイ
マー設定時刻等のデータを入力するための論理入
力回路に関する。

例えばタイマー付ラジオ受信機のタイマー回路
には、タイマー設定時刻のデータの他に、タイマ
ーのオンオフ、例えば５分おきの繰り返しタイマ
ーのセツト等の種々のデータを入力する必要があ
る。その場合に、例えばタイマー回路をIC化し
ていると、上述の各データごとに入力ピンを設け
ることになるが、このように入力ピンの数が増え
ることはICの大形化、高価格などの面から好ま
しくない。これに対して、データをダイナミツク
駆動により時分割で入力することが提案されてい
るが、このようなダイナミツク駆動の場合、外部
にダイオードマトリクス等の回路素子が必要にな
り、部品点数が大幅に増加すると共に、時分割の
ためのパルスによつて無線ノイズ障害が発生し、
特にラジオ受信機等と共に使用することは困難で
ある。

本考案はこのような点にかんがみ、簡単な構成
で、入力ピン数を増さず、上述のデータの入力が
行えるようにしたものである。以下に図面を参照
しながら本考案の一実施例について説明しよう。

図において、１は午前・午後のPA設定回路、
２は１〜12の時設定回路、３は00〜55の５分おき
の分設定回路である。ここでPA設定回路１は１
ビツト、時設定回路２及び分設定回路３はそれぞ
れ12通りの４ビツト８，４，２，１の設定データ
を出力する。

これらの１＋４＋４＝９ビツトのデータがデー
タ処理回路すなわちこの場合タイマーIC１０の
入力端子すなわち入力ピンａ〜ｉに供給される。

このIC１０において、入力ピンａ〜ｉからの
信号が一致検出回路１１に供給される。また時計
回路１２が設けられ、この時計回路１２に水晶振
動子２１からの信号が供給され、この時計回路１
２からの時刻データが表示装置２２に供給される
と共に、一致検出回路１１に供給される。そして
一致検出回路１１にて、入力ピンａ〜ｉからの設
定データと時計回路１２からの時刻データとの一
致が検出され、これらが一致するとラジオ回路２
３に制御信号が供給される。

２進信号を入力する４ビツトの設定回路は16通
りの組合せの数の論理データを表現（出力）する
ことが出来るが、本実施に於いては設定回路２，
３からはそれぞれ12通り（０〜11）のデータが出
力され、これらのデータは４ビツトの２進信号で ０＝〔0000〕 〓 11＝〔1011〕 である。従つてこの場合に設定回路２，３から
は12以上の値が出力されることはなく、２進信号
の上位２ビツトが〔11〕になることはない。

そこで時設定回路２の上位２ビツト８，４の端
子に入力手段を並列に接続するすなわち上位２ビ
ツト８，４の端子にそれぞれ逆方向のダイオード
４ａ，４ｂを通じて互いに接続し、この接続点を
タイマーオフスイツチ５を通じて電源端子６に接
続する。また分設定回路３の上位２ビツト８，４
の端子に入力手段を並列に接続するすなわち上位
２ビツト８，４の端子にそれぞれ逆方向のダイオ
ード７ａ，７ｂを通じて互いに接続し、この接続
点を繰り返しタイマーセツトスイツチ８を通じて
電源端子６に接続する。

さらにIC１０において、入力ピンｂ，ｃから
の信号をアンド回路１３に供給し、アンド回路１
３の出力信号を一致検出回路１１のタイマーオフ
端子に供給する。また入力ピンｆ，ｇからの信号
をアンド回路１４に供給し、アンド回路１４の出
力信号を一致検出回路１１の繰り返しタイマーセ
ツト端子に供給する。

従つてこの回路において、通常時は設定回路１
〜３からの設定データと時計回路１２からの時刻
データとが一致検出回路１１で比較され、これら
が一致するとラジオ回路２３が駆動され、受信音
あるいはブザーが発せられる。それと共にスイツ
チ５がオンされると、アンド回路１３でそれが検
出され、一致検出回路１１の出力信号が遮断され
る。またスイツチ８がオンされると、アンド回路
１４でそれが検出され、一致検出回路１１にて例
えば時計回路１２からの５分ごとの時刻データの
変化が検出されて出力信号が取り出される。

そしてこの場合に、設定回路２，３からのデー
タは、上位２ビツトが〔11〕になることがないの
で、設定データによつてアンド回路１３，１４が
誤検出することはない。またタイマーオフ時及び
繰り返しタイマーセツト時は設定回路１〜３から
のデータを検出する必要がないので、スイツチ
５，８からの信号によつて一致検出回路１１が誤
検出するおそれもない。

こうしてタイマー回路が形成されるわけである
が、本考案によれば入力ピンの数を増すことな
く、タイマーオフ、繰り返しタイマーセツト等の
データの入力を行うことができる。

なお本考案は、入力が４ビツトの論理回路に10
進値を入力する場合にも適用できる。また入力の
４ビツトをデコーダ回路に供給し、12あるいは10
以上の数値をそれぞれ検出してさらに多様なモー
ド切換を行うこともできる。

【図面の簡単な説明】

図は本考案の一例の構成図である。 １，２，３は設定回路、５，８はスイツチ、１
０はIC、１１は一致検出回路、１２は時計回
路、１３，１４はアンド回路である。

Claims (1)

【実用新案登録請求の範囲】
1. 設定回路よりの複数のビツトと、この複数のビ
   ツトが接続され、この複数のビツトと対応する入
   力端子を有するデータ処理回路とを有し、上記複
   数のビツトで表現される組合せ数の論理データよ
   り少ない数の入力データを扱う論理入力回路にお
   いて、上記入力データで用いられてない上記論理
   データを検出する検出回路と、上記入力データで
   用いられない上記論理データに対応する上記設定
   回路のビツトの端子に並列に入力手段を設けて成
   る論理入力回路。