JPH07153293A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH07153293A JPH07153293A JP5295723A JP29572393A JPH07153293A JP H07153293 A JPH07153293 A JP H07153293A JP 5295723 A JP5295723 A JP 5295723A JP 29572393 A JP29572393 A JP 29572393A JP H07153293 A JPH07153293 A JP H07153293A
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- JP
- Japan
- Prior art keywords
- signal
- clock
- reset
- signal processing
- frequency
- Prior art date
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- Pending
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Abstract
(57)【要約】
【目的】 チップ面積を縮小でき、リセット時間を短縮
できる半導体装置を提供することを目的とする。 【構成】 リセット信号ＲＳＴが発生した時、分周クロ
ックＤＣＫのｎ倍の周波数を有するクロックＣＫを切換
回路４を介して信号処理部２に印加する。従って、信号
処理部２のリセット時間を短縮でき、更にチップ面積を
縮小できる。
できる半導体装置を提供することを目的とする。 【構成】 リセット信号ＲＳＴが発生した時、分周クロ
ックＤＣＫのｎ倍の周波数を有するクロックＣＫを切換
回路４を介して信号処理部２に印加する。従って、信号
処理部２のリセット時間を短縮でき、更にチップ面積を
縮小できる。
Description
【０００１】
【産業上の利用分野】本発明は、チップ面積を縮小する
のに好適な半導体装置に関する。
のに好適な半導体装置に関する。
【０００２】
【従来の技術】一般に、マイクロコンピュータ等の集積
回路は、各種論理演算を実行する為に、複数のＤ型フリ
ップフロップ（以下ＤＦＦと表す）をカスケード接続し
たシフトレジスタを内蔵している。図４は、通常使用す
るシフトレジスタを示している。図４において、（１−
１）〜（１−ｎ）はＤＦＦであり、Ｑ（出力）端子及び
Ｄ（データ）端子がカスケード接続され、Ｃ（クロッ
ク）端子が共通接続され、Ｒ（リセット）端子が共通接
続されている。又、初段のＤＦＦ（１−１）のＤ端子は
「０」又は「１」のデータＤＡＴＡが印加され、ＤＦＦ
（１−１）〜（１−ｎ）のＣ端子は所定周波数のクロッ
クＣＫが共通印加され、ＤＦＦ（１−１）〜（１−ｎ）
のＲ端子はリセット信号ＲＳＴが共通印加される。従っ
て、ＤＦＦ（１−１）〜（１−ｎ）は、リセット信号Ｒ
ＳＴが「１」の時にリセットされ、該リセット信号が
「０」に反転してリセット解除された後、クロックＣＫ
の立上りに同期してデータＤＡＴＡを次段のＤＦＦに順
次転送する様になっている。ところで、最近のマイクロ
コンピュータ等の集積回路は、多機能化に伴い、複数の
シフトレジスタを内蔵する場合が多い。
回路は、各種論理演算を実行する為に、複数のＤ型フリ
ップフロップ（以下ＤＦＦと表す）をカスケード接続し
たシフトレジスタを内蔵している。図４は、通常使用す
るシフトレジスタを示している。図４において、（１−
１）〜（１−ｎ）はＤＦＦであり、Ｑ（出力）端子及び
Ｄ（データ）端子がカスケード接続され、Ｃ（クロッ
ク）端子が共通接続され、Ｒ（リセット）端子が共通接
続されている。又、初段のＤＦＦ（１−１）のＤ端子は
「０」又は「１」のデータＤＡＴＡが印加され、ＤＦＦ
（１−１）〜（１−ｎ）のＣ端子は所定周波数のクロッ
クＣＫが共通印加され、ＤＦＦ（１−１）〜（１−ｎ）
のＲ端子はリセット信号ＲＳＴが共通印加される。従っ
て、ＤＦＦ（１−１）〜（１−ｎ）は、リセット信号Ｒ
ＳＴが「１」の時にリセットされ、該リセット信号が
「０」に反転してリセット解除された後、クロックＣＫ
の立上りに同期してデータＤＡＴＡを次段のＤＦＦに順
次転送する様になっている。ところで、最近のマイクロ
コンピュータ等の集積回路は、多機能化に伴い、複数の
シフトレジスタを内蔵する場合が多い。
【０００３】
【発明が解決しようとする課題】しかしながら、図４に
示す様に、全ＤＦＦ（１−１）〜（１−ｎ）のＲ端子に
リセット信号ＲＳＴを印加する仕組みを取っている為、
リセット信号ＲＳＴを伝達する配線本数が多くなり、集
積回路の規模が大きくなる問題があった。特に、複数の
シフトレジスタを内蔵する集積回路は、深刻な問題を抱
えている。
示す様に、全ＤＦＦ（１−１）〜（１−ｎ）のＲ端子に
リセット信号ＲＳＴを印加する仕組みを取っている為、
リセット信号ＲＳＴを伝達する配線本数が多くなり、集
積回路の規模が大きくなる問題があった。特に、複数の
シフトレジスタを内蔵する集積回路は、深刻な問題を抱
えている。
【０００４】そこで、本発明は、チップ面積を縮小で
き、リセット時間を短縮できる半導体装置を提供するこ
とを目的とする。
き、リセット時間を短縮できる半導体装置を提供するこ
とを目的とする。
【０００５】
【課題を解決するための手段】本発明は、前記問題点を
解決する為に成されたものであり、その特徴とするとこ
ろは、初段の出力を次段に順次転送していく複数の論理
回路を含み、初段の論理回路にリセット信号を印加する
信号処理手段と、クロック信号を所定分周し、前記信号
処理手段を通常動作させる為の分周信号を発生する分周
手段と、前記リセット信号に応じて、前記クロック信号
及び前記分周信号を切り換える切換手段と、を備え、前
記リセット信号が発生した時、前記クロック信号を前記
切換手段を介して前記信号処理手段に印加し、前記信号
処理手段のリセット時間を短縮する点である。
解決する為に成されたものであり、その特徴とするとこ
ろは、初段の出力を次段に順次転送していく複数の論理
回路を含み、初段の論理回路にリセット信号を印加する
信号処理手段と、クロック信号を所定分周し、前記信号
処理手段を通常動作させる為の分周信号を発生する分周
手段と、前記リセット信号に応じて、前記クロック信号
及び前記分周信号を切り換える切換手段と、を備え、前
記リセット信号が発生した時、前記クロック信号を前記
切換手段を介して前記信号処理手段に印加し、前記信号
処理手段のリセット時間を短縮する点である。
【０００６】
【作用】本発明によれば、リセット信号が発生した時、
分周信号のｎ倍の周波数を有するクロック信号を切換手
段を介して信号処理手段に印加する。従って、信号処理
手段のリセット時間を短縮でき、更にチップ面積を縮小
できる。
分周信号のｎ倍の周波数を有するクロック信号を切換手
段を介して信号処理手段に印加する。従って、信号処理
手段のリセット時間を短縮でき、更にチップ面積を縮小
できる。
【０００７】
【実施例】本発明の詳細を図面に従って具体的に説明す
る。図１は本発明の半導体装置を示している。図１にお
いて、（２）は信号処理部であり、複数のシフトレジス
タを含み、各種論理演算を実行するものである。（３）
は分周器であり、クロックＣＫを１／ｎ分周し、信号処
理部（２）を通常動作させる為の分周クロックＤＣＫを
発生するものである。（４）は切換回路であり、信号処
理部（２）の為のリセット信号ＲＳＴに応じて、クロッ
クＣＫ又は分周クロックＤＣＫを切換出力するものであ
る。即ち、リセット信号ＲＳＴが「１」の時、切換回路
（４）はクロックＣＫを切換出力し、信号処理部（２）
は、分周クロックＤＣＫのｎ倍の周波数を有するクロッ
クＣＫに同期してｎ倍速でリセット動作を行う。又、リ
セット信号ＲＳＴが「０」の時、切換回路（４）は分周
クロックＤＣＫを切換出力し、信号処理部（２）は、分
周クロックＤＣＫに同期して通常動作を行う。
る。図１は本発明の半導体装置を示している。図１にお
いて、（２）は信号処理部であり、複数のシフトレジス
タを含み、各種論理演算を実行するものである。（３）
は分周器であり、クロックＣＫを１／ｎ分周し、信号処
理部（２）を通常動作させる為の分周クロックＤＣＫを
発生するものである。（４）は切換回路であり、信号処
理部（２）の為のリセット信号ＲＳＴに応じて、クロッ
クＣＫ又は分周クロックＤＣＫを切換出力するものであ
る。即ち、リセット信号ＲＳＴが「１」の時、切換回路
（４）はクロックＣＫを切換出力し、信号処理部（２）
は、分周クロックＤＣＫのｎ倍の周波数を有するクロッ
クＣＫに同期してｎ倍速でリセット動作を行う。又、リ
セット信号ＲＳＴが「０」の時、切換回路（４）は分周
クロックＤＣＫを切換出力し、信号処理部（２）は、分
周クロックＤＣＫに同期して通常動作を行う。
【０００８】図２はシフトレジスタを示している。尚、
信号処理部（２）は、各種論理演算を実行する為に、複
数のシフトレジスタを内蔵しているものとする。図２に
おいて、（５）はシフトレジスタであり、「０」又は
「１」のデータＤＡＴＡをシリアル転送するものであ
る。シフトレジスタ（５）内部において、（６−１）〜
（６−ｎ）はＤＦＦであり、Ｑ端子及びＤ端子がカスケ
ード接続され、Ｃ端子が共通接続されている。又、初段
のＤＦＦ（６−１）のＤ端子はデータＤＡＴＡが印加さ
れ、ＤＦＦ（６−１）〜（６−ｎ）のＣ端子は所定周波
数のクロックＣＫが共通印加され、初段のＤＦＦ（６−
１）のＲ端子はリセット信号ＲＳＴが印加される様にな
っている。即ち、ＤＦＦ（６−２）〜（６−ｎ）は、リ
セット信号ＲＳＴを伝達する為の配線を持っていない。
信号処理部（２）は、各種論理演算を実行する為に、複
数のシフトレジスタを内蔵しているものとする。図２に
おいて、（５）はシフトレジスタであり、「０」又は
「１」のデータＤＡＴＡをシリアル転送するものであ
る。シフトレジスタ（５）内部において、（６−１）〜
（６−ｎ）はＤＦＦであり、Ｑ端子及びＤ端子がカスケ
ード接続され、Ｃ端子が共通接続されている。又、初段
のＤＦＦ（６−１）のＤ端子はデータＤＡＴＡが印加さ
れ、ＤＦＦ（６−１）〜（６−ｎ）のＣ端子は所定周波
数のクロックＣＫが共通印加され、初段のＤＦＦ（６−
１）のＲ端子はリセット信号ＲＳＴが印加される様にな
っている。即ち、ＤＦＦ（６−２）〜（６−ｎ）は、リ
セット信号ＲＳＴを伝達する為の配線を持っていない。
【０００９】図３は複数のシフトレジスタを制御する状
態を示している。尚、各シフトレジスタ（５）の間は、
カスケード接続に限らず、何らかの関係を有していれば
良い。以上より、信号処理部（２）は、リセット解除時
に分周クロックＤＣＫに同期して動作し、リセット時に
クロックＣＫに同期して高速動作する。従って、シフト
レジスタ（５）の初段のＤＦＦ（６−１）にリセット信
号ＲＳＴを印加するだけで、従来と同様のリセット動作
を実現できる。これより、配線本数を削減でき、集積回
路の規模を縮小できる。
態を示している。尚、各シフトレジスタ（５）の間は、
カスケード接続に限らず、何らかの関係を有していれば
良い。以上より、信号処理部（２）は、リセット解除時
に分周クロックＤＣＫに同期して動作し、リセット時に
クロックＣＫに同期して高速動作する。従って、シフト
レジスタ（５）の初段のＤＦＦ（６−１）にリセット信
号ＲＳＴを印加するだけで、従来と同様のリセット動作
を実現できる。これより、配線本数を削減でき、集積回
路の規模を縮小できる。
【００１０】
【発明の効果】本発明によれば、信号処理手段は、リセ
ット解除時に分周信号に同期して動作し、リセット時に
クロック信号に同期して高速動作する。従って、信号処
理手段を構成する初段の論理回路にリセット信号を印加
するだけで、従来と同様のリセット動作を実現できる。
これより、配線本数を削減でき、集積回路の規模を縮小
できる利点が得られる。
ット解除時に分周信号に同期して動作し、リセット時に
クロック信号に同期して高速動作する。従って、信号処
理手段を構成する初段の論理回路にリセット信号を印加
するだけで、従来と同様のリセット動作を実現できる。
これより、配線本数を削減でき、集積回路の規模を縮小
できる利点が得られる。
【図１】本発明の半導体装置を示す図である。
【図２】本発明に使用するシフトレジスタを示す図であ
る。
る。
【図３】本発明の信号処理部を示す図である。
【図４】従来のシフトレジスタを示す図である。
（２） 信号処理部 （３） 分周器 （４） 切換回路 （５） シフトレジスタ
Claims (2)
- 【請求項１】 初段の出力を次段に順次転送していく複
数の論理回路を含み、初段の論理回路にリセット信号を
印加する信号処理手段と、 クロック信号を所定分周し、前記信号処理手段を通常動
作させる為の分周信号を発生する分周手段と、 前記リセット信号に応じて、前記クロック信号及び前記
分周信号を切り換える切換手段と、を備え、 前記リセット信号が発生した時、前記クロック信号を前
記切換手段を介して前記信号処理手段に印加し、前記信
号処理手段のリセット時間を短縮することを特徴とする
半導体装置。 - 【請求項２】 前記複数の論理回路は、複数のフリップ
フロップをカスケード接続して成り、初段のフリップフ
ロップのリセット端子にリセット信号を印加することを
特徴とする請求項１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5295723A JPH07153293A (ja) | 1993-11-25 | 1993-11-25 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5295723A JPH07153293A (ja) | 1993-11-25 | 1993-11-25 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07153293A true JPH07153293A (ja) | 1995-06-16 |
Family
ID=17824338
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5295723A Pending JPH07153293A (ja) | 1993-11-25 | 1993-11-25 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07153293A (ja) |
-
1993
- 1993-11-25 JP JP5295723A patent/JPH07153293A/ja active Pending
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