JPH02135921A - 分周器 - Google Patents
分周器Info
- Publication number
- JPH02135921A JPH02135921A JP29132888A JP29132888A JPH02135921A JP H02135921 A JPH02135921 A JP H02135921A JP 29132888 A JP29132888 A JP 29132888A JP 29132888 A JP29132888 A JP 29132888A JP H02135921 A JPH02135921 A JP H02135921A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- output
- input signal
- latch
- frequency division
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000010586 diagram Methods 0.000 description 9
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 235000021395 porridge Nutrition 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Landscapes
- Manipulation Of Pulses (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は分局器に関する。
従来、この種の分周器においては、カクンタ回路、およ
びデコーダ回路を用いて分局出力を発生していた。
びデコーダ回路を用いて分局出力を発生していた。
第５図は、このような従来の分周回路の回路ブロック図
である。第５図において、インバータ１゜２．３，４，
５，６，７およびナンド回路８，９で構成されるカウン
トロック発生回路１０は、入力信号Ｔｉ を入力し、こ
の入力信号ｔｉ と同相の信号ｔａおよび入力信号ｔｉ
と逆相の信号ｔｂを発生させ、インバータ２，３およ
びインバータ４，５の遅延時間によシ、信号ｔａおよび
信号ｔｂの立上り波形が遅延するため、信号ｔａと信号
ｔｂがともに低（ロウ）レベルである期間が確保されて
いる。
である。第５図において、インバータ１゜２．３，４，
５，６，７およびナンド回路８，９で構成されるカウン
トロック発生回路１０は、入力信号Ｔｉ を入力し、こ
の入力信号ｔｉ と同相の信号ｔａおよび入力信号ｔｉ
と逆相の信号ｔｂを発生させ、インバータ２，３およ
びインバータ４，５の遅延時間によシ、信号ｔａおよび
信号ｔｂの立上り波形が遅延するため、信号ｔａと信号
ｔｂがともに低（ロウ）レベルである期間が確保されて
いる。
ポリノミナルカクンタ１１は、縦続接続されたマスター
スレーブ方式のラッチ回路１２，１３，１４゜１５と、
入力がラッチ回路１４の出力Ｑｎ−１およびラッチ回路
１５の出力ＱｎＫ接続され、出力がラッチ回路１２の入
力に接続され九ＥＯＲ回路１６とで構成される。ラッチ
回路１２，１３，１４．１５の各クロック人力Ｃ８およ
びＣ１には、カウントクロック発生回路１０の出力信号
ｔａおよびｔｂがそれぞれ接続されておシ、ポリノミナ
ルカウンタ１１は、入力信号ｔｉの周期の２１−１倍の
周期でカウント動作を行なう。従って、ポリノミナルカ
ラ／り１１を構成するラッチ回路１２，１３，１４，１
５の出力Ｑｏ ｅ Ｑ ｓ ＊ ・＝ ・・・ｐ Ｑｎ
−ｔ 、 Ｑｎ、および入力信号ｔｉに接続されたアン
ド回路１７の出力には、入力信号ｔｉＫ対し、分周比２
ｎ−１の分局出力信号が発生される。
スレーブ方式のラッチ回路１２，１３，１４゜１５と、
入力がラッチ回路１４の出力Ｑｎ−１およびラッチ回路
１５の出力ＱｎＫ接続され、出力がラッチ回路１２の入
力に接続され九ＥＯＲ回路１６とで構成される。ラッチ
回路１２，１３，１４．１５の各クロック人力Ｃ８およ
びＣ１には、カウントクロック発生回路１０の出力信号
ｔａおよびｔｂがそれぞれ接続されておシ、ポリノミナ
ルカウンタ１１は、入力信号ｔｉの周期の２１−１倍の
周期でカウント動作を行なう。従って、ポリノミナルカ
ラ／り１１を構成するラッチ回路１２，１３，１４，１
５の出力Ｑｏ ｅ Ｑ ｓ ＊ ・＝ ・・・ｐ Ｑｎ
−ｔ 、 Ｑｎ、および入力信号ｔｉに接続されたアン
ド回路１７の出力には、入力信号ｔｉＫ対し、分周比２
ｎ−１の分局出力信号が発生される。
前述した従来の分局器は、カウンタ回路を動作させるた
めの、カウントクロック発生回路１０が必要であシ、ま
たカウンタ回路のカウント値をデコードして所定の分周
信号を発生させるためのデコード回路（アンド回路等）
が必要であシ、回路規模が大きいという欠点がある。
めの、カウントクロック発生回路１０が必要であシ、ま
たカウンタ回路のカウント値をデコードして所定の分周
信号を発生させるためのデコード回路（アンド回路等）
が必要であシ、回路規模が大きいという欠点がある。
本発明の目的は、前記欠点を解決し、デコード回路が不
要で、回路規模を小さくするようＫした分局器を提供す
ることにある。
要で、回路規模を小さくするようＫした分局器を提供す
ることにある。
本発明の分局器の構成は半加算回路と、前記半加算回路
の出力に接続されかつ入力信号に同期して動作するｎビ
ットのシフトレジスタと、前記半加算回路の桁上げ出力
をラッチするラッチ回路と、前記入力信号の１ ／ ｎ
の分周回路と、前記ラッチ回路の出力および前記入力信
号の１ ／ ｎの分周回路の出力の論理和を生成するオ
ア回路と、前記シフトレジスタの出力と前記オア回路の
出力とを入力とする前記半加算回路と、前記入力信号の
１／ｎの分周回路の出力および前記ラッチ回路の出力を
入力とするアンド回路とを備えたことを特徴とする。
の出力に接続されかつ入力信号に同期して動作するｎビ
ットのシフトレジスタと、前記半加算回路の桁上げ出力
をラッチするラッチ回路と、前記入力信号の１ ／ ｎ
の分周回路と、前記ラッチ回路の出力および前記入力信
号の１ ／ ｎの分周回路の出力の論理和を生成するオ
ア回路と、前記シフトレジスタの出力と前記オア回路の
出力とを入力とする前記半加算回路と、前記入力信号の
１／ｎの分周回路の出力および前記ラッチ回路の出力を
入力とするアンド回路とを備えたことを特徴とする。
次に本発明について図面を参照して説明する。
第１図は本発明の第１の実施例の分局器の回路ブロック
図である。本実施例の分局器は、第１図に示すように、
半加算器２３と、この半加算回路２３の出力に接続され
、かつ入力信号に同期してシフト動作を行なうｎビット
のシフトレジスタ（ラッチ２４．２５からなる）と、半
加算回路２３の桁上げ出力をラッチするラッチ回路２２
と、入力信号に対し分局比ｎ（ここではｎ＝２）の分局
出力を発生する１ ／ ｎ分周回路２０と、前記ラッチ
回路および前記１ ／ ｎ分周回路の出力に接続され九
オア回路２１と、前記シフトレジスタの出力および前記
オア回路２１の出力に接続された半加算回路と、前記１
／ ｎ分周回路の出力および前記ラッチ回路の出力を
入力とするアンド回路とを含み、構成され、前記アンド
回路の出力において、入力信号に対し分周比ｎＸ２”の
分局出力を得るようＫなっている。
図である。本実施例の分局器は、第１図に示すように、
半加算器２３と、この半加算回路２３の出力に接続され
、かつ入力信号に同期してシフト動作を行なうｎビット
のシフトレジスタ（ラッチ２４．２５からなる）と、半
加算回路２３の桁上げ出力をラッチするラッチ回路２２
と、入力信号に対し分局比ｎ（ここではｎ＝２）の分局
出力を発生する１ ／ ｎ分周回路２０と、前記ラッチ
回路および前記１ ／ ｎ分周回路の出力に接続され九
オア回路２１と、前記シフトレジスタの出力および前記
オア回路２１の出力に接続された半加算回路と、前記１
／ ｎ分周回路の出力および前記ラッチ回路の出力を
入力とするアンド回路とを含み、構成され、前記アンド
回路の出力において、入力信号に対し分周比ｎＸ２”の
分局出力を得るようＫなっている。
ここで１分周回路２０は、入力信号ｔｉを２分周し、オ
ア回路２１の入力は分周回路２０の出力およびラッチ回
路２２のＱ出力Ｄ４に接続され、ＥＯＲ回路１８および
アンド回路１９で構成される半加算回路２３の入力は、
オア回路２１の出力Ｅおよびラッチ回路２４．２５で構
成されるシフトレジスタの最終段出力り、に接続され、
ラッチ回路２４の入力は半加算回路２３のＥＯＲ回路１
８の出力Ｓｕｍ Ｋ接続され、ラッチ回路２２の入力は
半加算回路２３のアンド回路１９の出力ＣＹＫ接続され
ておシ、ラッチ回路２２はあらかじめ「１」にセットさ
れ、ラッチ回路２４およびラッチ回路２５はあらかじめ
「０」Ｋリセットされている。
ア回路２１の入力は分周回路２０の出力およびラッチ回
路２２のＱ出力Ｄ４に接続され、ＥＯＲ回路１８および
アンド回路１９で構成される半加算回路２３の入力は、
オア回路２１の出力Ｅおよびラッチ回路２４．２５で構
成されるシフトレジスタの最終段出力り、に接続され、
ラッチ回路２４の入力は半加算回路２３のＥＯＲ回路１
８の出力Ｓｕｍ Ｋ接続され、ラッチ回路２２の入力は
半加算回路２３のアンド回路１９の出力ＣＹＫ接続され
ておシ、ラッチ回路２２はあらかじめ「１」にセットさ
れ、ラッチ回路２４およびラッチ回路２５はあらかじめ
「０」Ｋリセットされている。
カウントクロック発生回路１０は、入力信号ｔｉを入力
とし、ラッチ回路２２ 、２４ 、２５のクロック入力
信号ｔａ、ｔｂを発生し、アンド回路２７は分周回路２
０の出力およびラッチ回路２２のＱ出力ｊｏｕｔを発生
する。
とし、ラッチ回路２２ 、２４ 、２５のクロック入力
信号ｔａ、ｔｂを発生し、アンド回路２７は分周回路２
０の出力およびラッチ回路２２のＱ出力ｊｏｕｔを発生
する。
第２図は、第１図の実施例の回路動作を表わす真理値表
を示す図であり、第１図および第２図を用いて本実施例
の動作を説明する。半加算回路２３の出力Ｓｕｍ は、
オア回路２１の出力Ｅが「１」でラッチ回路２５の出力
り、が「０」、あるいはオア回路２１の出力Ｅが「０」
でラッチ回路２５の出力り、が「１」のときに、「１」
であり、サイクルＮＯＩおよびサイクルＮＯ４、５、６
の期間に「１」となる。またラッチ回路２４とラッチ回
路２５で構成されるシフトレジスタは、半加算回路２３
の出力Ｓｕｍ を入力し、信号ｔａおよびｔｂに同期し
て、シフト動作を行ない、ラッチ回路２４の出力り、は
サイクルＮＯ２およびサイクルＮＯ５，６，７の期間Ｋ
「１」となり、ラッチ回路２５の出力り。
を示す図であり、第１図および第２図を用いて本実施例
の動作を説明する。半加算回路２３の出力Ｓｕｍ は、
オア回路２１の出力Ｅが「１」でラッチ回路２５の出力
り、が「０」、あるいはオア回路２１の出力Ｅが「０」
でラッチ回路２５の出力り、が「１」のときに、「１」
であり、サイクルＮＯＩおよびサイクルＮＯ４、５、６
の期間に「１」となる。またラッチ回路２４とラッチ回
路２５で構成されるシフトレジスタは、半加算回路２３
の出力Ｓｕｍ を入力し、信号ｔａおよびｔｂに同期し
て、シフト動作を行ない、ラッチ回路２４の出力り、は
サイクルＮＯ２およびサイクルＮＯ５，６，７の期間Ｋ
「１」となり、ラッチ回路２５の出力り。
はサイクルＮＯ３およびサイクルＮＯ６，７，８の期間
に「１」となる。半加算回路２３の出力ＣＹは、オア回
路２１の出力Ｅが「１」でかつラッチ回路２５の出力り
、が「１」のときＫ「１」であり、サイクルＮＯ３およ
びサイクルＮＯ７およびサイクルＮＯ８の期間に「１」
となる。ラッチ回路２２は、信号ｔ３およびｔｂに同期
して半加算回路２３の出力ＣＹをラッチし、ラッチ回路
２２の出力Ｄ４はサイクルＮＯＩ、サイクルＮ０４．お
よびサイクルＮＯ８の期間にｒｌＪとなる。またアンド
回路２７の出力ｔ。ｕｔは、サイクルＮ０ＩＱ期間Ｋ「
１」となる。
に「１」となる。半加算回路２３の出力ＣＹは、オア回
路２１の出力Ｅが「１」でかつラッチ回路２５の出力り
、が「１」のときＫ「１」であり、サイクルＮＯ３およ
びサイクルＮＯ７およびサイクルＮＯ８の期間に「１」
となる。ラッチ回路２２は、信号ｔ３およびｔｂに同期
して半加算回路２３の出力ＣＹをラッチし、ラッチ回路
２２の出力Ｄ４はサイクルＮＯＩ、サイクルＮ０４．お
よびサイクルＮＯ８の期間にｒｌＪとなる。またアンド
回路２７の出力ｔ。ｕｔは、サイクルＮ０ＩＱ期間Ｋ「
１」となる。
従りて、第１図に示す本実施例の分周回路においては、
第２図の真理値表に示したように、入力信号８サイクル
の期間で繰シ返されるカウント動作が行なわれ、入力信
号を８分周した信号が発生される。
第２図の真理値表に示したように、入力信号８サイクル
の期間で繰シ返されるカウント動作が行なわれ、入力信
号を８分周した信号が発生される。
第３図は本発明の第２の実施例２の分周器の回路ブロッ
ク図、第４図は第２の実施例の動作を表わす真理値表を
示す図である。第３図、第４図において、本実施例が、
第１の実施例と異Ｊる主な部分は、シフトレジスタのラ
ッチ回路２９が追加された点と、分周回路２８の分周出
力とである。
ク図、第４図は第２の実施例の動作を表わす真理値表を
示す図である。第３図、第４図において、本実施例が、
第１の実施例と異Ｊる主な部分は、シフトレジスタのラ
ッチ回路２９が追加された点と、分周回路２８の分周出
力とである。
分周回路２８はクロックφを３分周し、半加算回路２３
の出力Ｓｕｍ は、互いに重ならないクロックφおよび
ｊをクロック入力とするラッチ回路２４ 、２５ 、２
９で構成される３ビツトのシフトレジスタの１段目に接
続され、アンド回路２７の入力は、分周回路２８の出力
とラッチ回路２２の出力に接続されている。ラッチ回路
２４の出力Ｄ１とラッチ回路２５の出力り、とラッチ回
路２９の出力Ｄ３ｒおよび半加算回路２３の出力Ｓｕｍ
と出力ＣＹ、およびラッチ回路２２の出力Ｄ４は、
第４図の真理値表に示すように変化し、２４クロツクサ
イクルで繰り返されるカウント動作が行なわれ、アンド
回路２７の出力ｔ。ｕｔは、サイクル鷹１の期間に「１
」となりクロックφの２４分周出力がアンド回路２７の
出力に発生される。本実施例では、分周比の大きな分周
回路がシフトレジスタのビット数の追加のみで実現され
、またラッチ回路のクロック入力として本実施例の分周
回路を搭載する装置のクロック信号を利用すれば、カウ
ントクロック発生回路が不要であるため、分周比の大き
な分周回路でも比較的回路規模が小さいという利点があ
る。
の出力Ｓｕｍ は、互いに重ならないクロックφおよび
ｊをクロック入力とするラッチ回路２４ 、２５ 、２
９で構成される３ビツトのシフトレジスタの１段目に接
続され、アンド回路２７の入力は、分周回路２８の出力
とラッチ回路２２の出力に接続されている。ラッチ回路
２４の出力Ｄ１とラッチ回路２５の出力り、とラッチ回
路２９の出力Ｄ３ｒおよび半加算回路２３の出力Ｓｕｍ
と出力ＣＹ、およびラッチ回路２２の出力Ｄ４は、
第４図の真理値表に示すように変化し、２４クロツクサ
イクルで繰り返されるカウント動作が行なわれ、アンド
回路２７の出力ｔ。ｕｔは、サイクル鷹１の期間に「１
」となりクロックφの２４分周出力がアンド回路２７の
出力に発生される。本実施例では、分周比の大きな分周
回路がシフトレジスタのビット数の追加のみで実現され
、またラッチ回路のクロック入力として本実施例の分周
回路を搭載する装置のクロック信号を利用すれば、カウ
ントクロック発生回路が不要であるため、分周比の大き
な分周回路でも比較的回路規模が小さいという利点があ
る。
なお、本発明の第１．第２の実施例では、シフトレジス
タが２ビツトおよび３ビツトの場合を説明したが、分周
回路２０が分周比ｎでシフトレジスタがｎビットの場合
には、分周比ｎ×２ｎ の分周回路が実現され得る。
タが２ビツトおよび３ビツトの場合を説明したが、分周
回路２０が分周比ｎでシフトレジスタがｎビットの場合
には、分周比ｎ×２ｎ の分周回路が実現され得る。
以上説明したように、本発明は、入力信号の所定の分周
信号を半加算回路や入力信号に同期して動作するシフト
レジスタ等で構成される回路に接続し、入力信号のｎＸ
Ｚｎ 分周出力を発生さすることにより、比較的小さい
回路規模で、分周比の大きな分周器を実現できる効果が
ある。
信号を半加算回路や入力信号に同期して動作するシフト
レジスタ等で構成される回路に接続し、入力信号のｎＸ
Ｚｎ 分周出力を発生さすることにより、比較的小さい
回路規模で、分周比の大きな分周器を実現できる効果が
ある。
第１図は本発明の第１の実施例の分周器の回路ブロック
図、第２図は第１図の実施例の回路動作の真理値表を示
す図、第３図は本発明の第２の実施例の回路ブロック図
、第４図は第３図の実施例の回路動作の真理値表を示す
図、第５図は従来の分周回路の回路ブロック図である。 １．２，３，４，５，６．７ ・・・・・・インバー
タ、８，９・・・・・・ナンド回路、１０・・・・・・
カウントクロック発生回路、１１・・・・・・ポリノミ
ナルカウンタ、１２，１３゜１４．１５，２２，２４，
２５．２９・・・・・・ラッチ回路、１６゜１８・・・
・・・ＥＯＲ回路、１７，１９．２７・・・・・・アン
ド回路、２１・・・・・・オア回路、２０．２８・・・
・・・分周回路、＼−ノ ４６１区 苧Ｚ図 粥３区 冬δ２
図、第２図は第１図の実施例の回路動作の真理値表を示
す図、第３図は本発明の第２の実施例の回路ブロック図
、第４図は第３図の実施例の回路動作の真理値表を示す
図、第５図は従来の分周回路の回路ブロック図である。 １．２，３，４，５，６．７ ・・・・・・インバー
タ、８，９・・・・・・ナンド回路、１０・・・・・・
カウントクロック発生回路、１１・・・・・・ポリノミ
ナルカウンタ、１２，１３゜１４．１５，２２，２４，
２５．２９・・・・・・ラッチ回路、１６゜１８・・・
・・・ＥＯＲ回路、１７，１９．２７・・・・・・アン
ド回路、２１・・・・・・オア回路、２０．２８・・・
・・・分周回路、＼−ノ ４６１区 苧Ｚ図 粥３区 冬δ２
Claims (1)
- 半加算回路と、この半加算回路の出力に接続されかつ入
力信号に同期して動作するｎビットのシフトレジスタと
、前記半加算回路の桁上げ出力をラッチ回路と、前記入
力信号のｎ分の１の分周回路と、前記ラッチ回路の出力
および前記分周回路の出力の論理和を生成する生成回路
と、前記分周回路の出力および前記ラッチ回路の出力を
入力とするアンド回路とを備え、前記半加算回路は前記
シフトレジスタの出力と前記生成回路の出力とを入力と
することを特徴とする分周器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29132888A JP2689539B2 (ja) | 1988-11-17 | 1988-11-17 | 分周器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29132888A JP2689539B2 (ja) | 1988-11-17 | 1988-11-17 | 分周器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02135921A true JPH02135921A (ja) | 1990-05-24 |
| JP2689539B2 JP2689539B2 (ja) | 1997-12-10 |
Family
ID=17767489
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29132888A Expired - Lifetime JP2689539B2 (ja) | 1988-11-17 | 1988-11-17 | 分周器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2689539B2 (ja) |
-
1988
- 1988-11-17 JP JP29132888A patent/JP2689539B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2689539B2 (ja) | 1997-12-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4443887A (en) | Frequency-dividing circuit | |
| JPH05500439A (ja) | 高速プリスケーラ | |
| US5335253A (en) | Non-integral frequency division using regulated digital divider circuits | |
| JP2007282080A (ja) | ４相出力２（２ｎ＋１）分周移相器 | |
| US4494243A (en) | Frequency divider presettable to fractional divisors | |
| EP0113935A2 (en) | Timer circuit | |
| JPH02135921A (ja) | 分周器 | |
| JPH1198007A (ja) | 分周回路 | |
| JPH052016B2 (ja) | ||
| KR200164990Y1 (ko) | 50% 듀티의 홀수분주기 | |
| KR0146649B1 (ko) | 홀수 클럭분주시의 정현파 분주클럭 생성회로 | |
| US3857102A (en) | Pulse counter | |
| JP4112699B2 (ja) | 集積回路 | |
| JP2841360B2 (ja) | タイミング・ジエネレータ | |
| JP2641964B2 (ja) | 分周器 | |
| JPH02305022A (ja) | 分周回路 | |
| JPS62227220A (ja) | 分周回路 | |
| JPH0766721A (ja) | 分周器とデジタルシグナルプロセッサ | |
| JPH03106124A (ja) | ３分周回路 | |
| JPH09223951A (ja) | 遅延回路及び信号処理装置 | |
| JPH06310996A (ja) | シーケンス信号生成回路 | |
| JPH0884069A (ja) | 可変分周器 | |
| JPH05183427A (ja) | カウンタ回路 | |
| JPH04186913A (ja) | エッジ検出回路 | |
| JPH05108196A (ja) | クロツクパルス切換回路 |