JPS6095651A - 記憶装置 - Google Patents
記憶装置Info
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- JPS6095651A JPS6095651A JP58203837A JP20383783A JPS6095651A JP S6095651 A JPS6095651 A JP S6095651A JP 58203837 A JP58203837 A JP 58203837A JP 20383783 A JP20383783 A JP 20383783A JP S6095651 A JPS6095651 A JP S6095651A
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/30007—Arrangements for executing specific machine instructions to perform operations on data operands
- G06F9/30032—Movement instructions, e.g. MOVE, SHIFT, ROTATE, SHUFFLE
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- Executing Machine-Instructions (AREA)
- Information Transfer Systems (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、内部で記憶されているデータの交換制御の
容易化を図った記憶装置に関する。
容易化を図った記憶装置に関する。
記憶装置を備えだデータ処理システムたとえばマイクロ
７’ｔ＝セツサ等において、上記記憶装置内に記憶され
ているデータの交換操作は基本的な動作の１つである。
７’ｔ＝セツサ等において、上記記憶装置内に記憶され
ているデータの交換操作は基本的な動作の１つである。
このようなデータ交換操作を必要とする記憶装置は従来
、第１図のように構成されている。
、第１図のように構成されている。
第１図において１はｎ個のレジスタＲ６，Ｒ１゜・・・
Ｒｎ−１からなるレジスタファイルである。上記レジス
タファイル１内のレジスタＲはレジ２夕選択回路２によ
ってそのうちの１つが選択されるようになっている。上
記レジスタ選択回路２には（ｍ＋４）ビットの選択情報
８ｊ（ｊ−０゜１、・・・ｍ）が入力されておシ、この
情報Ｓｊの組合せによＪｎビットの選択信号ＳＲ４（ｉ
＝０ 。
Ｒｎ−１からなるレジスタファイルである。上記レジス
タファイル１内のレジスタＲはレジ２夕選択回路２によ
ってそのうちの１つが選択されるようになっている。上
記レジスタ選択回路２には（ｍ＋４）ビットの選択情報
８ｊ（ｊ−０゜１、・・・ｍ）が入力されておシ、この
情報Ｓｊの組合せによＪｎビットの選択信号ＳＲ４（ｉ
＝０ 。
１、・・・ｎ−１）のうちの１つが選択され、さらにこ
の選択信号に対応して上記１つのレジスタＲが選択され
る。３は上記選択されたレジスタＲに対してデータの入
出力制御（■１０制御）を行なう入出力制御装置であシ
、この入出力制御装置３には、種々のデータが転送され
るデータバス４が接続されている。さらに第１図におい
て５は２つのテンポシリレジスタＴＭｏ、ＴＭ、からガ
るテンポラリレジスタファイルであシ、このテンポラリ
レノスタフアイル５と上記データバス４との間にはテン
ポラリレノスタフアイル用の入出力制御装置６が設けら
れている。
の選択信号に対応して上記１つのレジスタＲが選択され
る。３は上記選択されたレジスタＲに対してデータの入
出力制御（■１０制御）を行なう入出力制御装置であシ
、この入出力制御装置３には、種々のデータが転送され
るデータバス４が接続されている。さらに第１図におい
て５は２つのテンポシリレジスタＴＭｏ、ＴＭ、からガ
るテンポラリレジスタファイルであシ、このテンポラリ
レノスタフアイル５と上記データバス４との間にはテン
ポラリレノスタフアイル用の入出力制御装置６が設けら
れている。
このような構成でなる記憶装置において、ｋ入えばレジ
スタＲ１とＲｎ−１とのデータ交換は次のようにして行
なわれる。まず始めに、レジスタ選択回路２によってレ
ジスタＲ０を選択し、このレジスタＲ１内の記憶データ
を、入出力制御装置３、データバス４およびもう１つの
入出力制御装置６を通してテンポラリレジスタファイル
５内の１つのレジスタＴＭｏに一時的に記憶させる。同
様にレジスタＲ，−，を選択して、その記憶データをテ
ンポラリレジスタファイル５内の他のレジスタＴＭ、に
一時的に記憶させる。
スタＲ１とＲｎ−１とのデータ交換は次のようにして行
なわれる。まず始めに、レジスタ選択回路２によってレ
ジスタＲ０を選択し、このレジスタＲ１内の記憶データ
を、入出力制御装置３、データバス４およびもう１つの
入出力制御装置６を通してテンポラリレジスタファイル
５内の１つのレジスタＴＭｏに一時的に記憶させる。同
様にレジスタＲ，−，を選択して、その記憶データをテ
ンポラリレジスタファイル５内の他のレジスタＴＭ、に
一時的に記憶させる。
次に上記とは逆の経路で、すなわち入出力制御装置６、
データバス４および入出力制御装置３の経路を通じ上記
レジスタＴＭ、の記憶データをレジスタＲ１に書き込む
。最後に、レジスタＴＭ０を選択してその記憶データを
レジスタＲｎ−１に書き込む。以上の動作をまとめると
次のようになる。
データバス４および入出力制御装置３の経路を通じ上記
レジスタＴＭ、の記憶データをレジスタＲ１に書き込む
。最後に、レジスタＴＭ０を選択してその記憶データを
レジスタＲｎ−１に書き込む。以上の動作をまとめると
次のようになる。
■ Ｒ４→ＴＭ。
■ Ｒｎ−１→ＴＭＩ
■ ＴＭ１→Ｒ。
■ ＴＭ、 −＋ Ｒｎ−。
なお、アキュムレータを有するシステムでは、テンポシ
リレジスタＴＭｏ、ＴＭ、のいずれか一方がアキュムレ
ータで兼用される場合がある。。
リレジスタＴＭｏ、ＴＭ、のいずれか一方がアキュムレ
ータで兼用される場合がある。。
このように、従来の記憶装置では、データ交換を行なう
ためにレジスタファイル１以外に２個のレジスタが必要
であシ、レジスタ相互間のデータ転送動作が少なくとも
４回は必要である。
ためにレジスタファイル１以外に２個のレジスタが必要
であシ、レジスタ相互間のデータ転送動作が少なくとも
４回は必要である。
このうち前者はシステムの複雑化をもたらし、後者はデ
ータ交換に要する時間が長くなって高速化の達成を実現
できなくしている。
ータ交換に要する時間が長くなって高速化の達成を実現
できなくしている。
この発明は上記のような事情を考慮してなされたもので
あシ、その目的は高速にデータの交換が可能であシかつ
余分カレジスク等の記憶回路が不要な記憶装置を提供す
ることにある。
あシ、その目的は高速にデータの交換が可能であシかつ
余分カレジスク等の記憶回路が不要な記憶装置を提供す
ることにある。
この発明によれば、複数のレジスタを有し、選択信号に
応じていずれか１つのレジスタが選択されるレジスタフ
ァイルと、内部状態が予めＩａｆされこの内部状態およ
び上記選択信号を交換するための１対の交換情報に応じ
て内部状態が更新され、レジスタの選択時にはこの内部
状態と入力されるレジスタ選択情報に対応して上記選択
信号を出力する選択回路とを備えた記憶装置が提供され
ている。
応じていずれか１つのレジスタが選択されるレジスタフ
ァイルと、内部状態が予めＩａｆされこの内部状態およ
び上記選択信号を交換するための１対の交換情報に応じ
て内部状態が更新され、レジスタの選択時にはこの内部
状態と入力されるレジスタ選択情報に対応して上記選択
信号を出力する選択回路とを備えた記憶装置が提供され
ている。
以下図面を参照してこの発明の一実施例を説明する。第
２図はこの発明の記憶装置の一実施例に係る構成を示す
回路図である。図において１１はたとえば４個のレジス
タＲ６，Ｒ，，Ｒ。
２図はこの発明の記憶装置の一実施例に係る構成を示す
回路図である。図において１１はたとえば４個のレジス
タＲ６，Ｒ，，Ｒ。
からなるレジスタファイルである。また１２は上記レジ
スタファイルｌｌ内のいずれか１つのレジスタＲを選択
するだめのレジスタ選択回路であシ、このレジスタ選択
回路１２の動作は大別してレジスタＲの選択動作とこの
レジスタ選択動作時に用いられる選択信号の交換動作と
の２つがある。このうちのレジスタ選択動作時、上記レ
ジスタ選択回路１２には” １ ”のレジスタ選択タイ
ミングパルスφＲＥＧと２ビツトの選択情報Ｓ。＋ Ｓ
Ｉ とが入力され、このときの入力情報８０＋Ｓ、の組
合せおよび内訳状態に応じてレジスタ選択回路１２は４
ビツトの選択信号ＳＲｏ。
スタファイルｌｌ内のいずれか１つのレジスタＲを選択
するだめのレジスタ選択回路であシ、このレジスタ選択
回路１２の動作は大別してレジスタＲの選択動作とこの
レジスタ選択動作時に用いられる選択信号の交換動作と
の２つがある。このうちのレジスタ選択動作時、上記レ
ジスタ選択回路１２には” １ ”のレジスタ選択タイ
ミングパルスφＲＥＧと２ビツトの選択情報Ｓ。＋ Ｓ
Ｉ とが入力され、このときの入力情報８０＋Ｓ、の組
合せおよび内訳状態に応じてレジスタ選択回路１２は４
ビツトの選択信号ＳＲｏ。
ＳＲ，、ＳＲ２，ＳＲ，のうちの１つを“１＃にする。
選択信号の交換動作時、上記レジスタ選択回路１２には
”０”の選択信号交換タイミングパルスＥＸＣと２つの
タイミングパルスφＥＸＩ 、φｇＸ２および各２ビツ
トの交換情報（ＳＯ＋ ＳＩ ）と（Ｓ（１’＋８１）
が入力され、レジスタ選択回路１２はいままでの内部状
態と交換情報（’０＋ ８１）および（ｓＯ＋ｓ＋）に
応じて内部状態を更新する。１３は上記レジスタ選択回
路１２で選択された１つのレジスタＲに対してデータの
入出力制御を行なう入出力制御装置で６Ｄ、この入出力
制御装置１３には、種々のデータが転送されるデータバ
ス１４が接続されている。なお、上記データバス１４に
は図示しないＡＬＵ、入出力制御装置等が接続されてい
る。
”０”の選択信号交換タイミングパルスＥＸＣと２つの
タイミングパルスφＥＸＩ 、φｇＸ２および各２ビツ
トの交換情報（ＳＯ＋ ＳＩ ）と（Ｓ（１’＋８１）
が入力され、レジスタ選択回路１２はいままでの内部状
態と交換情報（’０＋ ８１）および（ｓＯ＋ｓ＋）に
応じて内部状態を更新する。１３は上記レジスタ選択回
路１２で選択された１つのレジスタＲに対してデータの
入出力制御を行なう入出力制御装置で６Ｄ、この入出力
制御装置１３には、種々のデータが転送されるデータバ
ス１４が接続されている。なお、上記データバス１４に
は図示しないＡＬＵ、入出力制御装置等が接続されてい
る。
第３図は第２図中のレジスタ選択回路１２大詳細に示す
回路図である。前記選択情報もしくは交換情報（’Ｏｒ
’Ｉ ）はインバータ３１．３２にそれぞれ供給され
るとともに排他的論理和ケ゛−１・（以下ＥＸ−ＯＲダ
ート） 、９ ｓ 、 ３４にそれぞれ供給される。ま
た前記交換情報（Ｓｊ＋”Ｉ’）は上記ＥＸ−ＯＲｒ−
ト３３．３４にそれぞれ供給される。まだ第３図におい
て４００〜４θ３は前記選択信号Ｓ Ｒｏ−８Ｒ，のレ
ベル設定を行なうだめの選択信号レベル設定回路であり
、信号ＳＲ，を設定するだめの１つの選択信号レベル設
定回路４０ｏは次のように構成されている。
回路図である。前記選択情報もしくは交換情報（’Ｏｒ
’Ｉ ）はインバータ３１．３２にそれぞれ供給され
るとともに排他的論理和ケ゛−１・（以下ＥＸ−ＯＲダ
ート） 、９ ｓ 、 ３４にそれぞれ供給される。ま
た前記交換情報（Ｓｊ＋”Ｉ’）は上記ＥＸ−ＯＲｒ−
ト３３．３４にそれぞれ供給される。まだ第３図におい
て４００〜４θ３は前記選択信号Ｓ Ｒｏ−８Ｒ，のレ
ベル設定を行なうだめの選択信号レベル設定回路であり
、信号ＳＲ，を設定するだめの１つの選択信号レベル設
定回路４０ｏは次のように構成されている。
ＡＮＤダート４１ｏは選択信号ＳＲ８を得るだめのもの
であシ、その−実入力端にはＡＮＤダート４２ｏからの
出力ｒ。が、他方入力端には前記レジスタ選択タイミン
グパルスφＲＥＧが入力されている。上記ＡＮＤケゞ−
ト４２ｏには２つのＥＸ−ＯＲダート４３ｏ 、４４ｏ
からの出力が並列的に入力されている。上記一方のＥＸ
−ＯＲ４３ｏには前記インバータ３１の出力として得ら
れる情報Ｓ。の反転情報筒およびＴ型フリツプフロツｆ
４５ｏの出力が並列的に入力されている。上記他方のＥ
、Ｘ−０ＲＩ” −） ４４ ｏには前記インバータ３
２の出力として得られる情報Ｓ、の反転情報耳およびも
う１つのＴ型７リツプフロツプ４６．の出力が並列的に
入力されている。
であシ、その−実入力端にはＡＮＤダート４２ｏからの
出力ｒ。が、他方入力端には前記レジスタ選択タイミン
グパルスφＲＥＧが入力されている。上記ＡＮＤケゞ−
ト４２ｏには２つのＥＸ−ＯＲダート４３ｏ 、４４ｏ
からの出力が並列的に入力されている。上記一方のＥＸ
−ＯＲ４３ｏには前記インバータ３１の出力として得ら
れる情報Ｓ。の反転情報筒およびＴ型フリツプフロツｆ
４５ｏの出力が並列的に入力されている。上記他方のＥ
、Ｘ−０ＲＩ” −） ４４ ｏには前記インバータ３
２の出力として得られる情報Ｓ、の反転情報耳およびも
う１つのＴ型７リツプフロツプ４６．の出力が並列的に
入力されている。
上記両Ｔ型フリツノフロツ７’４５ｏ 、４６０は、Ａ
ＮＤダート４７ｏの出力として得られるクロックパルス
φＲＯが“１″′に設定されているときに入力が０＃で
あればそのままの状態を保持し、入力が” １ ”であ
ればその状態を反転させるフリップフロップであシ、一
方のフリップフロップ４５ｏの入力として前記ＥＸ−Ｏ
Ｒゲート３３の出力ＥＸｏが入力され、他方のフリップ
フロップ４６ｏの入力として前記ＥＸ−ＯＲダート３４
の出力ＥＸ、が入力されている。上記ＡＮＤゲート４７
ｏにはリセット優先のＤ型７リツプフロツプ４８ｏの出
力と前記タイミング・にルスφＫＸ２が並列的に入力さ
れている。上記り型７リツプフロツｆ４８ｏには入力と
して前記ＡＮＤｒ−ト４２ｏの出力ｒ。が、リセット入
力として前記選択信号交換タイミングパルスＥＸＣが、
またクロックパルスとして前記タイミングパルスφＥＸ
Ｉがそれぞれ入力され、タイミングパルスφＥＸＩがパ
１”のときに入力が一度でも１″になればそれ以降パ１
”を保持し、そうでなければパ０”を保持するように制
御される。またリセット入力すなわちタイミング・ぐル
スＥＸＣが１”にされているときにはリセット状態にさ
れ、その出力は０′″にされる。上記１つの選択信号レ
ベル設定回路４０ｏ以外のものもこれとほぼ同様に構成
されておシ、対応する個所にはその符号の末尾に異なる
小文字の数字を伺してその説明は省略する。信号ＳＲ，
を設定するだめの選択信号レベル設定回路４０、が上記
のものと異なっている点は、ＥＸ−ＯＲゲート４３．に
前記情報８゜の代ｐに８゜が入力されているところにあ
る。信号ＳＲ，を設定するだめの選択信号レベル設定回
路４０２が上記回路４０ｏと異なっている点は、ＥＸ−
ＯＲダート４４２に前記情報■の代りにｇ。
ＮＤダート４７ｏの出力として得られるクロックパルス
φＲＯが“１″′に設定されているときに入力が０＃で
あればそのままの状態を保持し、入力が” １ ”であ
ればその状態を反転させるフリップフロップであシ、一
方のフリップフロップ４５ｏの入力として前記ＥＸ−Ｏ
Ｒゲート３３の出力ＥＸｏが入力され、他方のフリップ
フロップ４６ｏの入力として前記ＥＸ−ＯＲダート３４
の出力ＥＸ、が入力されている。上記ＡＮＤゲート４７
ｏにはリセット優先のＤ型７リツプフロツプ４８ｏの出
力と前記タイミング・にルスφＫＸ２が並列的に入力さ
れている。上記り型７リツプフロツｆ４８ｏには入力と
して前記ＡＮＤｒ−ト４２ｏの出力ｒ。が、リセット入
力として前記選択信号交換タイミングパルスＥＸＣが、
またクロックパルスとして前記タイミングパルスφＥＸ
Ｉがそれぞれ入力され、タイミングパルスφＥＸＩがパ
１”のときに入力が一度でも１″になればそれ以降パ１
”を保持し、そうでなければパ０”を保持するように制
御される。またリセット入力すなわちタイミング・ぐル
スＥＸＣが１”にされているときにはリセット状態にさ
れ、その出力は０′″にされる。上記１つの選択信号レ
ベル設定回路４０ｏ以外のものもこれとほぼ同様に構成
されておシ、対応する個所にはその符号の末尾に異なる
小文字の数字を伺してその説明は省略する。信号ＳＲ，
を設定するだめの選択信号レベル設定回路４０、が上記
のものと異なっている点は、ＥＸ−ＯＲゲート４３．に
前記情報８゜の代ｐに８゜が入力されているところにあ
る。信号ＳＲ，を設定するだめの選択信号レベル設定回
路４０２が上記回路４０ｏと異なっている点は、ＥＸ−
ＯＲダート４４２に前記情報■の代りにｇ。
が入力されているところにある。信号ＳＲ３を選択する
だめの選択信号レベル設定回路４０．が上記回路４００
と異なっている点は、ＥＸ−ＯＲダート４３３に前記情
報肩が入力される代りに情報Ｓ。が入力されているとこ
ろと、ＦＩＸ−ＯＲダート４４３に前記情報習が入力さ
れる代シに情報Ｓ１が入力されているところにある。
だめの選択信号レベル設定回路４０．が上記回路４００
と異なっている点は、ＥＸ−ＯＲダート４３３に前記情
報肩が入力される代りに情報Ｓ。が入力されているとこ
ろと、ＦＩＸ−ＯＲダート４４３に前記情報習が入力さ
れる代シに情報Ｓ１が入力されているところにある。
次に上記のように構成された記憶装置の動作を説明する
。まず、初期状態のとき、すなわち電源の投入後にいず
れのパルスおよび情報も入力されてい彦い状態のとき、
第３図中のすべてのＴ型フリツゾフロツゾ４５．４６の
状態は°゛０”にされている。次にこの状態でレジスタ
ファイル１１内の１つのレジスタＲ６を選択するために
、レジスタ選択回路１２に共に０”にされた選択情報（
ｓＯ＋ ８１）と１′″のレジスタ選択タイミングパル
スφＲＫＧを入力する。このとき、２つのインバータ３
１．３２によってＳＯ＋Ｓｌが共にパ１”に設定され、
選択信号し４ル設定回路４０ｏ内のＥＸ−ＯＲダート４
３ｏ 、４４ｏの出力が共に′１″にされ、これによっ
てＡＮＤダート４２゜の出力ｒ。が１ｎにされる。とこ
で他の選択信号レベル設定回路４０．．４０２．４０゜
では、各２つのＥＸ−ＯＲダート４３．４４のうちのい
ずれか一方もしくは両方が”０″にされるので、各ＡＮ
Ｄダート、４２．．４２２．４２３の出力ｒｌ＋ ｒ２
＋ ｒ３はずべて０”にされる。したがって、レジスタ
選択タイミングチャートφＲＥＧが１”にされたときに
ＡＮＤダート４１゜を通して１ビツトの選択信号ＳＲ８
のみが１”にされ、これによシンジスタフアイル１１内
の１つのレジスタＲ８が選択される。一方、選択情報ｓ
Ｏをパ１′″に、Ｓ、を０＃にすれば、今度は選択信号
レベル設定回路４０１内のＥＸ−ＯＲダート４３．。
。まず、初期状態のとき、すなわち電源の投入後にいず
れのパルスおよび情報も入力されてい彦い状態のとき、
第３図中のすべてのＴ型フリツゾフロツゾ４５．４６の
状態は°゛０”にされている。次にこの状態でレジスタ
ファイル１１内の１つのレジスタＲ６を選択するために
、レジスタ選択回路１２に共に０”にされた選択情報（
ｓＯ＋ ８１）と１′″のレジスタ選択タイミングパル
スφＲＫＧを入力する。このとき、２つのインバータ３
１．３２によってＳＯ＋Ｓｌが共にパ１”に設定され、
選択信号し４ル設定回路４０ｏ内のＥＸ−ＯＲダート４
３ｏ 、４４ｏの出力が共に′１″にされ、これによっ
てＡＮＤダート４２゜の出力ｒ。が１ｎにされる。とこ
で他の選択信号レベル設定回路４０．．４０２．４０゜
では、各２つのＥＸ−ＯＲダート４３．４４のうちのい
ずれか一方もしくは両方が”０″にされるので、各ＡＮ
Ｄダート、４２．．４２２．４２３の出力ｒｌ＋ ｒ２
＋ ｒ３はずべて０”にされる。したがって、レジスタ
選択タイミングチャートφＲＥＧが１”にされたときに
ＡＮＤダート４１゜を通して１ビツトの選択信号ＳＲ８
のみが１”にされ、これによシンジスタフアイル１１内
の１つのレジスタＲ８が選択される。一方、選択情報ｓ
Ｏをパ１′″に、Ｓ、を０＃にすれば、今度は選択信号
レベル設定回路４０１内のＥＸ−ＯＲダート４３．。
４４、の出力ｒ、が′１″にされて、パルスφＲＩＧが
１＃にされたときにはＡＮＤダート４１１を通して１ビ
ツトの選択信号ＳＲ，のみが１１”にされる。これと同
様に選択情報Ｓ。をパ０＃に、Ｓ、をパ１＃にすればパ
ルスφＲＩＧの°′１”の期間に選択信号ＳＲ２のみが
“１”にされ、ＩＩｏを１＃にかつＳｌを” １ ’に
すればパルスφＲＵＧのパ１”の期間に選択信号ＳＲ３
のみが１１＃にされる。したがって、初期状態のとき、
２ビツトの選択情報（’Ｏ＋ ８１）とこれの組合せに
対応して選択されるレジスタファイル１１内のレジスタ
との関係は下記の素工に示す通シである。
１＃にされたときにはＡＮＤダート４１１を通して１ビ
ツトの選択信号ＳＲ，のみが１１”にされる。これと同
様に選択情報Ｓ。をパ０＃に、Ｓ、をパ１＃にすればパ
ルスφＲＩＧの°′１”の期間に選択信号ＳＲ２のみが
“１”にされ、ＩＩｏを１＃にかつＳｌを” １ ’に
すればパルスφＲＵＧのパ１”の期間に選択信号ＳＲ３
のみが１１＃にされる。したがって、初期状態のとき、
２ビツトの選択情報（’Ｏ＋ ８１）とこれの組合せに
対応して選択されるレジスタファイル１１内のレジスタ
との関係は下記の素工に示す通シである。
上記２ビツトの選択情報（’Ｏ＋ Ｓｌ）に応じて選択
されるレジスタＲに対しては、入出力制御装置１３によ
ってデータの記憶（書き込み）もしくは読み出しが行な
われる。
されるレジスタＲに対しては、入出力制御装置１３によ
ってデータの記憶（書き込み）もしくは読み出しが行な
われる。
次にレジスタファイル１１内の２個のレジスタ相互間で
データ交換を行なう場合を説明する。
データ交換を行なう場合を説明する。
このデータ交換の際に、第３図のレジスタ選択回路１２
では、第４図のタイミングチャートに示すようなタイミ
ングで選択信号の交換動作が行なわれる。す々わち、前
記選択信号交換タイミングパルスＥＸＣが所定期間パ０
＃にされ、このパルスＥＸＣが°゛０”にされている期
間の初期の期間ｔ１＋ｔ２にタイミングパルスφＥＸＩ
が”１″にされ、さらに・ぐルスＥＸＣが°゛０”にさ
れている期間の後期の期間ｔ３にもう１つのタイミング
ノ＜？ルスφＩ！Ｘ２がＩＩ Ｉ ＩＩにされる。そし
て上記ｔ、の期応じた交換情報が、ｔ２の期間には他方
のレジスタＲｋ（ｋ＝ｏ、１，２．３）に対応した交換
情＼・報が、ｔ、の期間には一方のレジスタＲ４に対応
した交換情報がそれぞれ入力され、さらにｔ３の期間に
は情報（’Ｏ＋ ＳＬ）として上記他方のレジスタＲｋ
に対応した交換情報が入力される。
では、第４図のタイミングチャートに示すようなタイミ
ングで選択信号の交換動作が行なわれる。す々わち、前
記選択信号交換タイミングパルスＥＸＣが所定期間パ０
＃にされ、このパルスＥＸＣが°゛０”にされている期
間の初期の期間ｔ１＋ｔ２にタイミングパルスφＥＸＩ
が”１″にされ、さらに・ぐルスＥＸＣが°゛０”にさ
れている期間の後期の期間ｔ３にもう１つのタイミング
ノ＜？ルスφＩ！Ｘ２がＩＩ Ｉ ＩＩにされる。そし
て上記ｔ、の期応じた交換情報が、ｔ２の期間には他方
のレジスタＲｋ（ｋ＝ｏ、１，２．３）に対応した交換
情＼・報が、ｔ、の期間には一方のレジスタＲ４に対応
した交換情報がそれぞれ入力され、さらにｔ３の期間に
は情報（’Ｏ＋ ＳＬ）として上記他方のレジスタＲｋ
に対応した交換情報が入力される。
次にまず、レジスタＲ６とＲ，との間でデータ交換を行
なう場合の動作を説明する。このとき、一方のレジスタ
Ｒ４はＲ６に、他方のレジスタＲｋはＲ８に相当し、レ
ジスタＲ６に対応する交換情報（８０＋ ”１ ） と
して（０″、゛０″′）が入力され、レジスタＲ１に対
応する交換情報（Ｓｏｔ Ｓｓ）もしくは（Ｓ（１＋Ｓ
ｌ）として（”１”。
なう場合の動作を説明する。このとき、一方のレジスタ
Ｒ４はＲ６に、他方のレジスタＲｋはＲ８に相当し、レ
ジスタＲ６に対応する交換情報（８０＋ ”１ ） と
して（０″、゛０″′）が入力され、レジスタＲ１に対
応する交換情報（Ｓｏｔ Ｓｓ）もしくは（Ｓ（１＋Ｓ
ｌ）として（”１”。
”ｏ’）が入力される。まず、パルスＥＸＣがＭ ０７
１にされることによって、各選択信号レベル設定回路４
００〜４θ３内の各り型フリツノフロラｆ４８のリセッ
ト状態が解除される。各り型フリップフロラｆ４Ｂのリ
セット解除後にタイミングパルスφｇｘ＋が１”にされ
、これによって各り型フリツノフロップ４８は入力を読
み込む。上記Ａ？ルシスｇｘ＋が°゛１″にされている
ｔｌのとき、交換情報（’Ｑ＋ Ｓｌ）として（”０″
、Ｏ″）が入力されるので、この期間ではｒｏのみがパ
１”にされ、残りのｒ、〜ｒ、は０″にされ、Ｄ型フリ
ップフロッグ４８ｏのみが” １ ”に保持される。
１にされることによって、各選択信号レベル設定回路４
００〜４θ３内の各り型フリツノフロラｆ４８のリセッ
ト状態が解除される。各り型フリップフロラｆ４Ｂのリ
セット解除後にタイミングパルスφｇｘ＋が１”にされ
、これによって各り型フリツノフロップ４８は入力を読
み込む。上記Ａ？ルシスｇｘ＋が°゛１″にされている
ｔｌのとき、交換情報（’Ｑ＋ Ｓｌ）として（”０″
、Ｏ″）が入力されるので、この期間ではｒｏのみがパ
１”にされ、残りのｒ、〜ｒ、は０″にされ、Ｄ型フリ
ップフロッグ４８ｏのみが” １ ”に保持される。
次にパルスφｇｘ＋が１″にされているｔ２のとき、交
換情報（８０ｒ ｓｌ ）として（”１” 、 ”０”
）が入力されるので、この期間ではｒｌのみが°゛１
″にされ、残シのｒ。＋ ｒ２ ＋ ｒ３が“′０”に
されるので、今度はＤ型フリツノ７０ツブ４Ｂ、も“１
パに保持される。すなわち、１． 、 １２の期間経過
後では２つのＤ型フリツノフロップ４８０ ＋４８１の
出力が共に“′１”にされ、２つのＤ型フリツゾフロッ
グ４８２．４８３の出力は共にＯｎにされる。したがっ
て、このときには２つのＡＮＤダー）４７６ １４７１
が聞かれている。次にｔ。
換情報（８０ｒ ｓｌ ）として（”１” 、 ”０”
）が入力されるので、この期間ではｒｌのみが°゛１
″にされ、残シのｒ。＋ ｒ２ ＋ ｒ３が“′０”に
されるので、今度はＤ型フリツノ７０ツブ４Ｂ、も“１
パに保持される。すなわち、１． 、 １２の期間経過
後では２つのＤ型フリツノフロップ４８０ ＋４８１の
出力が共に“′１”にされ、２つのＤ型フリツゾフロッ
グ４８２．４８３の出力は共にＯｎにされる。したがっ
て、このときには２つのＡＮＤダー）４７６ １４７１
が聞かれている。次にｔ。
の期間に” １ ”となるタイミングパルスφｉｘ２が
入力すると、この期間にクロックツｅシスφＴｈＯ＋φ
Ｒ１が°′１″に設定され、２つの選択信号レベル設定
回路４０ｏ 、４０．内のＴ型フリップフロッグ４５ｏ
、４５．と４６８．４６．が動作可能状態にされる。
入力すると、この期間にクロックツｅシスφＴｈＯ＋φ
Ｒ１が°′１″に設定され、２つの選択信号レベル設定
回路４０ｏ 、４０．内のＴ型フリップフロッグ４５ｏ
、４５．と４６８．４６．が動作可能状態にされる。
またこのｔ、の期間では一方の交換情報（ＳＱ 、８．
）として（”ｏ” 、 ”ｏ” ）が、他方の交換情報
（ＳＯ＋Ｊ）として（”１” 、”０” ）がそれぞれ
入力されており、ＥＸ−ＯＲダート３３の出力ＥＸｏと
して′１″が、ＥＸ−ＯＲ，？４の出力として“Ｏ”が
得られている。このため、上記Ｔ型フリツプンロッ：７
’ ４５ｏ、 ４５ Ｉ と４６０ 。
）として（”ｏ” 、 ”ｏ” ）が、他方の交換情報
（ＳＯ＋Ｊ）として（”１” 、”０” ）がそれぞれ
入力されており、ＥＸ−ＯＲダート３３の出力ＥＸｏと
して′１″が、ＥＸ−ＯＲ，？４の出力として“Ｏ”が
得られている。このため、上記Ｔ型フリツプンロッ：７
’ ４５ｏ、 ４５ Ｉ と４６０ 。
４６、のうち１ｎにされているＥＸｏが入力しているＴ
型フリツノフロップ４５ｏ 、４５Ｈのみ、がその状態
を反転し、それぞれの出力は１”となる。そして・やシ
スＥＸＣが再び１”に戻ると、パ１”に保持されていた
２つのＤ型フリッグフロッグ４Ｂ。 、４Ｂ、がＯｎに
リセットされる。
型フリツノフロップ４５ｏ 、４５Ｈのみ、がその状態
を反転し、それぞれの出力は１”となる。そして・やシ
スＥＸＣが再び１”に戻ると、パ１”に保持されていた
２つのＤ型フリッグフロッグ４Ｂ。 、４Ｂ、がＯｎに
リセットされる。
ここで選択信号レベル設定回路４０ｏ内の一方のＴ型７
リツノフロツｆ４５ｏの状態が０”から”１″に更新さ
れておシ、もう１つの選択信号レベル設定回路４０１内
の一方のＴ型７リツプフロツｆ４５．の状態がＯ”から
Ｉ ＩＩに更新されている。
リツノフロツｆ４５ｏの状態が０”から”１″に更新さ
れておシ、もう１つの選択信号レベル設定回路４０１内
の一方のＴ型７リツプフロツｆ４５．の状態がＯ”から
Ｉ ＩＩに更新されている。
次にこの状態で、レジスフ選択回路１２に共に０″にさ
れた選択情報（ＳＯ＋Ｓ＋）と′ｌ″のタイミング・七
シスφＲＷを入力する。このとき、選択信号レベル設定
回路４０．内の一方のＴ型フリツプフロツｆ４５．の出
力が” １ ”に、他方の／ Ｔ型フリツｆ７０ツ７°４６□の出力が０”にそれぞれ
予め設定されておシ、情報Ｓ。が０″に、ｓＩがインバ
ータ３２によって”１”にそれぞれされるので、この回
路４０．内のＥＸ−ＯＲダート４３、．４４．の出力が
共にＩＨにされ、これによすＡＮＤダート４２．の出力
ｒ１が１”にされる。ここで他の選択信号レベル設定回
路４０ｏ。
れた選択情報（ＳＯ＋Ｓ＋）と′ｌ″のタイミング・七
シスφＲＷを入力する。このとき、選択信号レベル設定
回路４０．内の一方のＴ型フリツプフロツｆ４５．の出
力が” １ ”に、他方の／ Ｔ型フリツｆ７０ツ７°４６□の出力が０”にそれぞれ
予め設定されておシ、情報Ｓ。が０″に、ｓＩがインバ
ータ３２によって”１”にそれぞれされるので、この回
路４０．内のＥＸ−ＯＲダート４３、．４４．の出力が
共にＩＨにされ、これによすＡＮＤダート４２．の出力
ｒ１が１”にされる。ここで他の選択信号レベル設定回
路４０ｏ。
４０２．４０．では、各２つのＥＸ−ＯＲダート４３．
４４のうちのいずれか一方もしくは両方がＩｔ ＯＩＩ
にされるので、各ＡＮＤゲート４２ｏ 。
４４のうちのいずれか一方もしくは両方がＩｔ ＯＩＩ
にされるので、各ＡＮＤゲート４２ｏ 。
４２、．４２．の出力ｒ。＋ ｒ２ ＋ ”、はすべて
“′０＃にされる。したがって、この場合には、・ぐシ
スφＲｖ、Ｇが１″にされたときに選択信号ＳＲ，のみ
がパ１＃にされ、し・シスタフアイル１１内のレジスタ
Ｒ１が選択される。
“′０＃にされる。したがって、この場合には、・ぐシ
スφＲｖ、Ｇが１″にされたときに選択信号ＳＲ，のみ
がパ１＃にされ、し・シスタフアイル１１内のレジスタ
Ｒ１が選択される。
一方、上記選択情報（ＢＯ＋’ｌ）の代りにｓ６として
１″に、８．として０”にそれぞれ設定された選択情報
を入力すると、３Ｑがパ０”、選択信号レベル設定回路
４０ｏ内のＴ型フリッグ７０ツゾ４５ｏの出力が１″で
あるだめ、ＥＸ−ＯＲデー ） ４３ｏの出力が′１″
にされる。さらに８．がパ１”、選択信号レベル設定回
路４θ０内のＴｆｉ１フリッグフロツゾ４６ｏの出力が
“Ｏｎであるため、ＥＸ−ＯＲダート４４ｏの出力も”
１″にされる。この結果、上記両ＥＸ−ＯＲゲート４３
ｏ 。
１″に、８．として０”にそれぞれ設定された選択情報
を入力すると、３Ｑがパ０”、選択信号レベル設定回路
４０ｏ内のＴ型フリッグ７０ツゾ４５ｏの出力が１″で
あるだめ、ＥＸ−ＯＲデー ） ４３ｏの出力が′１″
にされる。さらに８．がパ１”、選択信号レベル設定回
路４θ０内のＴｆｉ１フリッグフロツゾ４６ｏの出力が
“Ｏｎであるため、ＥＸ−ＯＲダート４４ｏの出力も”
１″にされる。この結果、上記両ＥＸ−ＯＲゲート４３
ｏ 。
４４ｏの出力が入力されるＡＮＤダート４２゜の出力ｒ
。が１１１ ＩＩにされる。とこで他の選択信号レベル
設定回路４０．．４θ２．４θ、では、各２つのＥＸ−
ＯＲダート４３．４４のうちのいずれか一方もしくは両
方が０″にされるので、各ＡＮＤダート４２１．，４２
２．４２３の出力ｒＩ ＋ ”２ ＋ ｒ３はすべて”
０”にされる。したがって、この場合には、・やシスφ
ＲＩＧが” １ ＃にされたときに選択信号ＳＲｏのみ
が１″にされ、この信号によってレジスタファイル１ノ
内のレジスタＲ８が選択される。
。が１１１ ＩＩにされる。とこで他の選択信号レベル
設定回路４０．．４θ２．４θ、では、各２つのＥＸ−
ＯＲダート４３．４４のうちのいずれか一方もしくは両
方が０″にされるので、各ＡＮＤダート４２１．，４２
２．４２３の出力ｒＩ ＋ ”２ ＋ ｒ３はすべて”
０”にされる。したがって、この場合には、・やシスφ
ＲＩＧが” １ ＃にされたときに選択信号ＳＲｏのみ
が１″にされ、この信号によってレジスタファイル１ノ
内のレジスタＲ８が選択される。
また、残シ２つの選択信号レベル設定回路４０□ 、４
０３内のＴ型フリツプフロッｆ４５゜４６の状態は初期
状態から更新されていないので、一方の選択信号レベル
設定回路４０２では選択情報（８゜＋ ｓｌ）として（
”Ｏ” 、 ”１”）が入力されたときにその選択信号
ＳＲ２を１＃にし、他方の選択信号レベル設定回路４０
３では選択情報（’Ｏ＋ ｓｌ）として（”１”、“’
１”）が入力されたときＫその選択信号ＳＲ１を′１ｎ
にする。すなわち、Ｔ型フリツゾフロツプ４５．４６の
状態の更新後に、２ビツトの選択情報（Ｓθ＋ｓｌ）と
これの組合せに対応して選択されるレジスタファイル１
１内のレジスタとの関係は下記の表１１に示す通シであ
る。
０３内のＴ型フリツプフロッｆ４５゜４６の状態は初期
状態から更新されていないので、一方の選択信号レベル
設定回路４０２では選択情報（８゜＋ ｓｌ）として（
”Ｏ” 、 ”１”）が入力されたときにその選択信号
ＳＲ２を１＃にし、他方の選択信号レベル設定回路４０
３では選択情報（’Ｏ＋ ｓｌ）として（”１”、“’
１”）が入力されたときＫその選択信号ＳＲ１を′１ｎ
にする。すなわち、Ｔ型フリツゾフロツプ４５．４６の
状態の更新後に、２ビツトの選択情報（Ｓθ＋ｓｌ）と
これの組合せに対応して選択されるレジスタファイル１
１内のレジスタとの関係は下記の表１１に示す通シであ
る。
表 ■
上記表■および前記素工から明らかなように、Ｔ型フリ
ツノフロツノ４５．４６の状態更新前にレジスタＲ６＋
Ｒ１を選択するための選択情ＩＩＩ （Ｓｏ ｒ ８＋
）を更新後に入力すればレジスタＲＩ＋Ｒｏがそれぞれ
選択されている。すなわち、レジスタＲ６とＲ８との間
のデータ交換は、互いの選択信号ＳＲｏ、ＳＲ，を交換
することによって行なわれている。
ツノフロツノ４５．４６の状態更新前にレジスタＲ６＋
Ｒ１を選択するための選択情ＩＩＩ （Ｓｏ ｒ ８＋
）を更新後に入力すればレジスタＲＩ＋Ｒｏがそれぞれ
選択されている。すなわち、レジスタＲ６とＲ８との間
のデータ交換は、互いの選択信号ＳＲｏ、ＳＲ，を交換
することによって行なわれている。
さらに、Ｔ型フリツプフロツｆ４５ｏ、４５゜の出力が
共に更新され、Ｉｌ’ｌｌ＋にされている状態で今度は
レジスタＲ，とＲ５との間でデータ交換を行なう場合に
は、まずｔｌの期間に交換情報（ｓＯ＋ｓｌ）として（
”１” 、 ”Ｏ” ）が入力される。
共に更新され、Ｉｌ’ｌｌ＋にされている状態で今度は
レジスタＲ，とＲ５との間でデータ交換を行なう場合に
は、まずｔｌの期間に交換情報（ｓＯ＋ｓｌ）として（
”１” 、 ”Ｏ” ）が入力される。
このとき、ｓ、）は“０″、選択信号レベル設定回路４
０ｏ内のＴ型フリツゾフロツゾ４５ｏの出力が予め”１
″に設定されでいるので、ＥＸ−ＯＲゲート４３ｏの出
力がパ１″′にされる。さらに８．は′１＃であＪＴ型
タフリップフロッグ４６ｏ出力が予めｔｔＱ”に設定さ
れているので、ＥＸ−ＯＲダート４４ｏの出力も“′１
”にされる。この結果、ＡＮＤダート４２ｏの出力ｒ。
０ｏ内のＴ型フリツゾフロツゾ４５ｏの出力が予め”１
″に設定されでいるので、ＥＸ−ＯＲゲート４３ｏの出
力がパ１″′にされる。さらに８．は′１＃であＪＴ型
タフリップフロッグ４６ｏ出力が予めｔｔＱ”に設定さ
れているので、ＥＸ−ＯＲダート４４ｏの出力も“′１
”にされる。この結果、ＡＮＤダート４２ｏの出力ｒ。
が１”にされる。
したがって各り型フリラグフロツノ４８のリセット解除
後、タイミング／４’ルスφＥＸＩがＩＩ Ｉ ＩＮに
されると、Ｄ型フリツゾフロツゾ４８ｏが６１”に保持
される。次のｔ２の期間には、交換情報（ｓＯ＋８１）
として（１″、″′１″）が入力される。このとき、選
択信号レベル設定回路４０．内で２つのＥＸ−ＯＲダー
ト４３８，４４３の出力が共にｔｔ Ｉ ｎにされ、こ
れに続（’ＡＮＤゲート４２．の出力ｒ３も１″にされ
るので、この期間ではＤ型フリツノフロッゾ４８．が１
”に保持される。
後、タイミング／４’ルスφＥＸＩがＩＩ Ｉ ＩＮに
されると、Ｄ型フリツゾフロツゾ４８ｏが６１”に保持
される。次のｔ２の期間には、交換情報（ｓＯ＋８１）
として（１″、″′１″）が入力される。このとき、選
択信号レベル設定回路４０．内で２つのＥＸ−ＯＲダー
ト４３８，４４３の出力が共にｔｔ Ｉ ｎにされ、こ
れに続（’ＡＮＤゲート４２．の出力ｒ３も１″にされ
るので、この期間ではＤ型フリツノフロッゾ４８．が１
”に保持される。
したがって上記ｔ２の期間経過後では、２つのＡＮＤダ
ート４７ｏ 、４７３が開かれている。
ート４７ｏ 、４７３が開かれている。
次にｔ３の期間にタイミング・やシスφＥＸ２が入力ｆ
ると、この期間にクロックパルスφＲＯ，φＲ３７５”
ｔｔ １ ｒ＋に設定され、２つの選択信号レベル設定
回路”０ｒ４０３内のＴ型フリツノフロツノ４５ｏ’、
４５．と４６ｏ 、４６３が動作可能状態にされる。ま
たとのｔ、の期間では一方の交換情報（８６，Ｊ）とし
て（”１′″、”ｏ”）が、他方の交換情報（ａＱ、ｓ
ｌ’）として（“１”、”１”）がそれぞれ入力されて
おシ、ＥＸ−ＯＲゲート３３の出力ＥＸｏとして” ｏ
”が、ＥＸ−ＯＲゲート３４の出力ＥＸ、として′１
＃が得られている。このだめ、上記Ｔ型フリッグフロッ
プ４５ｏ 、４５３と４６ｏ 、４６．のうち、ａ１″
に示されているＥＸ、が入力しているＴ型フリップフロ
ッゾ４６ｏ。
ると、この期間にクロックパルスφＲＯ，φＲ３７５”
ｔｔ １ ｒ＋に設定され、２つの選択信号レベル設定
回路”０ｒ４０３内のＴ型フリツノフロツノ４５ｏ’、
４５．と４６ｏ 、４６３が動作可能状態にされる。ま
たとのｔ、の期間では一方の交換情報（８６，Ｊ）とし
て（”１′″、”ｏ”）が、他方の交換情報（ａＱ、ｓ
ｌ’）として（“１”、”１”）がそれぞれ入力されて
おシ、ＥＸ−ＯＲゲート３３の出力ＥＸｏとして” ｏ
”が、ＥＸ−ＯＲゲート３４の出力ＥＸ、として′１
＃が得られている。このだめ、上記Ｔ型フリッグフロッ
プ４５ｏ 、４５３と４６ｏ 、４６．のうち、ａ１″
に示されているＥＸ、が入力しているＴ型フリップフロ
ッゾ４６ｏ。
４６、のみがその状態を反転する。ここでこれ以前、上
記２つのＴ型フリツプフロッｆ４６ｏ。
記２つのＴ型フリツプフロッｆ４６ｏ。
４６３の出力は”Ｏ″″になっているので、クロックパ
ルスφＲＯ、φＲ３がＩ ＩＩにされると、上記２つの
Ｔ型フリツゾ７０ツ７０４６ｏ 、４．６３の田七３ 力が１１１１１にされる。したがって上記りｌの期間経
過後では、選択信号レベル設定回路４０ｏ内の他方のＴ
型フリツプフロツｆ４６ｏの状態が０”から”１″に更
新されており、選択信号レベル設定回路４０３内の他方
のＴ型フリップフロツｆ４６３の状態もｔｔ Ｏｎから
°゛ｌ”に更新されている。したがって、Ｔ型フリップ
フロッｆ４５ｏ。
ルスφＲＯ、φＲ３がＩ ＩＩにされると、上記２つの
Ｔ型フリツゾ７０ツ７０４６ｏ 、４．６３の田七３ 力が１１１１１にされる。したがって上記りｌの期間経
過後では、選択信号レベル設定回路４０ｏ内の他方のＴ
型フリツプフロツｆ４６ｏの状態が０”から”１″に更
新されており、選択信号レベル設定回路４０３内の他方
のＴ型フリップフロツｆ４６３の状態もｔｔ Ｏｎから
°゛ｌ”に更新されている。したがって、Ｔ型フリップ
フロッｆ４５ｏ。
４５、．４５２．４５．の状態はパ１” ｔｔ１＊。
”ｏ” 、”ｏ”となシ、Ｔ型フリップフロツノ４６ｏ
。
。
４６、．４６２．４６３の状態はＩｌ＃ 、 ＩＩＱｊ
ｌ。
ｌ。
０”、１”となっている。
次にこの状態で、レノスタ選択回路１２に共にパ０”に
された選択情報（’Ｏ＋ｓ＋） と“°１″のタイミン
グ・ぞシスφＲＩＧを入力する。このとき、選択信号レ
ベル設定回路４０．内の一方のＴ型フリップフロッグ４
５１の出力が１”に、他方のＴ型フリツゾフロツプ４６
．の出力が０″にそれぞれ予め設定されており１．情報
Ｓ。が” ｏ ”に、肩がインバータ３２によってＩＨ
にそれぞれされるので、この回路４０．内のＥＸ−ＯＲ
ｒ−）４３、．４４．の出力が共に“１″にされ、これ
によ、９ＡＮＤゲート４２．の出力ｒ、がＩＴ Ｉ Ｉ
Ｉにされる。ここで他の選択信号レベル設定回路４０ｏ
。
された選択情報（’Ｏ＋ｓ＋） と“°１″のタイミン
グ・ぞシスφＲＩＧを入力する。このとき、選択信号レ
ベル設定回路４０．内の一方のＴ型フリップフロッグ４
５１の出力が１”に、他方のＴ型フリツゾフロツプ４６
．の出力が０″にそれぞれ予め設定されており１．情報
Ｓ。が” ｏ ”に、肩がインバータ３２によってＩＨ
にそれぞれされるので、この回路４０．内のＥＸ−ＯＲ
ｒ−）４３、．４４．の出力が共に“１″にされ、これ
によ、９ＡＮＤゲート４２．の出力ｒ、がＩＴ Ｉ Ｉ
Ｉにされる。ここで他の選択信号レベル設定回路４０ｏ
。
４０、．４０．では、前記と同様にして各ＡＮＤダート
４２ｏ 、４２２．４２８の出力ｒＯ＋ｒ２＋ｒ、が共
に＠ ＯＩＩにされる。したがって、この場合には選択
信号ＳＲ，のみが” １ ”にされ、レジスタＲ０が選
択される。
４２ｏ 、４２２．４２８の出力ｒＯ＋ｒ２＋ｒ、が共
に＠ ＯＩＩにされる。したがって、この場合には選択
信号ＳＲ，のみが” １ ”にされ、レジスタＲ０が選
択される。
次に、上記選択情報（ｌＩＯ＋３１）として（“ｌ”。
０″）を入力すると、８ｏがパ１″′であシかつ選択信
号レベル設定回路４０．内の一方のＴ型フリップフロツ
ノ４５３の出力が” ｏ ”であるため、ＥＸ−ＯＲダ
ート４３３の出力が” １ ”にされる。
号レベル設定回路４０．内の一方のＴ型フリップフロツ
ノ４５３の出力が” ｏ ”であるため、ＥＸ−ＯＲダ
ート４３３の出力が” １ ”にされる。
サラに町が１１０ ＩＩであシかつＴ型フリツフ０フロ
ップ４６３の出力が”１″であるため、ＥＸ−ＯＲ）１
″−ト４４３の出力も°′１“にきれる。この結果、上
記両ＥＸ−ＯＲｒ−ト４３．，４４．（Ｄ出力が入力さ
れるＡＮＤゲート４２３の出力ｒ、がパ１”にされる。
ップ４６３の出力が”１″であるため、ＥＸ−ＯＲ）１
″−ト４４３の出力も°′１“にきれる。この結果、上
記両ＥＸ−ＯＲｒ−ト４３．，４４．（Ｄ出力が入力さ
れるＡＮＤゲート４２３の出力ｒ、がパ１”にされる。
したがって、この場合にはレジスタＲ８が選択される。
また、選択信号レベル設定回路４０．内のＴ型フリッグ
フロツノ４３２．４４．の状態は初期状態から更新され
ていないので、選択情報（’Ｏ＋ ｓｌ）として（”ｏ
”、”１”）が入力されたときにその選択信号ＳＲ２が
１″にされ、この信号ＳＲ２によってレジスタＲ２が選
択される。
フロツノ４３２．４４．の状態は初期状態から更新され
ていないので、選択情報（’Ｏ＋ ｓｌ）として（”ｏ
”、”１”）が入力されたときにその選択信号ＳＲ２が
１″にされ、この信号ＳＲ２によってレジスタＲ２が選
択される。
さらに次に、選択情報（ＢＯ＋ｓ＋）として（１″Ｚｔ
ｌｌ”）を入力すると、鷲がインバータ３１によって０
″にされかつ選択信号レベル設定回路４０ｏ内の一方の
Ｔ型フリッノフロッゾ４５゜の出力が′１″であるため
、ＥＸ−ＯＲダート４３゜の出力が１”にされる。さら
に肩がインバータ３２によって“０”にされかつ他方の
Ｔ型フリップフロップ４６ｏの出力が１”であるため、
ＥＸ−ＯＲダート４４ｏの出力も６１″にされる。
ｌｌ”）を入力すると、鷲がインバータ３１によって０
″にされかつ選択信号レベル設定回路４０ｏ内の一方の
Ｔ型フリッノフロッゾ４５゜の出力が′１″であるため
、ＥＸ−ＯＲダート４３゜の出力が１”にされる。さら
に肩がインバータ３２によって“０”にされかつ他方の
Ｔ型フリップフロップ４６ｏの出力が１”であるため、
ＥＸ−ＯＲダート４４ｏの出力も６１″にされる。
この結果、上記両ＥＸ−ＯＲダート４３ｏ、４４゜の出
力が入力されるＡＮＤゲート４２ｏの出力ｒＯが“１″
にされる。したがって、この場合にはレジスタＲ６が選
択される。すなわち、Ｔ型フリツゾフロツゾ４５．４６
の状態の更新後に、２ビツトの選択情報（ｓＯｒＪ）と
これの組合せに対応して選択されるレジスタファイル１
１内のレジスタとの関係は下記の表■に示す通りである
。
力が入力されるＡＮＤゲート４２ｏの出力ｒＯが“１″
にされる。したがって、この場合にはレジスタＲ６が選
択される。すなわち、Ｔ型フリツゾフロツゾ４５．４６
の状態の更新後に、２ビツトの選択情報（ｓＯｒＪ）と
これの組合せに対応して選択されるレジスタファイル１
１内のレジスタとの関係は下記の表■に示す通りである
。
表 ■
上記表から明らかなように、レジスタＲ６（これ以前に
レジスタＲ，に変更されている）とＲ５との間のデータ
変更は、互いの選択信号ＳＲ，。
レジスタＲ，に変更されている）とＲ５との間のデータ
変更は、互いの選択信号ＳＲ，。
ＳＲ８を交換することによシ行なわれている。
以下同様に、交換情報としてデータ交換をすべき１対の
レジスタに対応した情報と各Ｔ型フリッグフロツノ４．
５ 、４６の状態に応じてＴ型フリツゾフロソ７°４５
．４６の状態を更新することによって、レジスタ選択時
に任意のレジスタ間で実質的にデータ交換が行なわれる
。
レジスタに対応した情報と各Ｔ型フリッグフロツノ４．
５ 、４６の状態に応じてＴ型フリツゾフロソ７°４５
．４６の状態を更新することによって、レジスタ選択時
に任意のレジスタ間で実質的にデータ交換が行なわれる
。
ところで、従来の記憶装置では、そのデータ交換に少な
くとも２つのテンポラリレジスタが必要で、かつこのだ
めにレジスタ相互間のデータ転送動作が少なくとも４回
必要であった。これに対して上記実施例では、データ交
換のためにテンプラリレジスタは一切必要なく、加えて
レノスタ内データの交換動作を必要としない。
くとも２つのテンポラリレジスタが必要で、かつこのだ
めにレジスタ相互間のデータ転送動作が少なくとも４回
必要であった。これに対して上記実施例では、データ交
換のためにテンプラリレジスタは一切必要なく、加えて
レノスタ内データの交換動作を必要としない。
したがって、極めて高速のデータ交換動作を実行するこ
とができる。
とができる。
丑だ、レジスタＲがスタティックＲＡＭで構成される場
合、データ線を予めノリチャージするのが一般的である
。このため、従来のように実際にデータを読み出してデ
ータ交換を行なう鴫今に、レジスタからの読み出し動作
には、ＲＡＭのワード指定を行なうための１クロツクサ
イクル、指定されたワード線に接続されたメモリセルに
記憶されているデータを読み出すと共にテンプラリレジ
スタへ書き込むのに１クロツクサイクルとの合計２クロ
ツクサイクルの時間が少なくとも必要である。ところが
、上記実施例によれば、第４図のタイミングチャートに
おいてｔＩ＋ｔ！＋ｔ３の各期間を０．５クロツクサイ
クルとすれば、１．５クロツクサイクルの時間で交換動
作の実行が完了する。しだがって、２つのレジスタ間で
データ交換を行なう場合には、従来に比べて４倍以上の
動作速度の向上が実現できる。したがって、電卓、電子
ｒ−ム器等のように複数桁のデータを記憶する記憶装置
を備えたシステムでは、従来、レジスタの転送動作が４
×（桁数）回必要であったものが、この発明を実施すれ
ば１．５クロツクサイクル時間で実行することができる
ため、その高速化に大いに寄与する。
合、データ線を予めノリチャージするのが一般的である
。このため、従来のように実際にデータを読み出してデ
ータ交換を行なう鴫今に、レジスタからの読み出し動作
には、ＲＡＭのワード指定を行なうための１クロツクサ
イクル、指定されたワード線に接続されたメモリセルに
記憶されているデータを読み出すと共にテンプラリレジ
スタへ書き込むのに１クロツクサイクルとの合計２クロ
ツクサイクルの時間が少なくとも必要である。ところが
、上記実施例によれば、第４図のタイミングチャートに
おいてｔＩ＋ｔ！＋ｔ３の各期間を０．５クロツクサイ
クルとすれば、１．５クロツクサイクルの時間で交換動
作の実行が完了する。しだがって、２つのレジスタ間で
データ交換を行なう場合には、従来に比べて４倍以上の
動作速度の向上が実現できる。したがって、電卓、電子
ｒ−ム器等のように複数桁のデータを記憶する記憶装置
を備えたシステムでは、従来、レジスタの転送動作が４
×（桁数）回必要であったものが、この発明を実施すれ
ば１．５クロツクサイクル時間で実行することができる
ため、その高速化に大いに寄与する。
第５図は第３図中のＤ型フリツゾフロツプ４８の具体的
構成を示す回路図である。この回路は、一方の出力を他
方の一つの入力として入力する如く互いに入出力間が交
差接続されてフリラグフロップ５０を構成する２つのＮ
ＡＮＤダート５１゜５２と、タイミングチャートφＥＸ
＋および前記ＡＮＤダート４２の出力ｒが並列的に入力
され、その出力が上記一方のＮＡＮＤダート５１に入力
されるＮＡＮＤダート５３と、前記タイミングチャート
ＥＸＣが入力され、出力が上記他方のＮＡＮＤダート５
２に入力されるインバータ５４とで構成されている。
構成を示す回路図である。この回路は、一方の出力を他
方の一つの入力として入力する如く互いに入出力間が交
差接続されてフリラグフロップ５０を構成する２つのＮ
ＡＮＤダート５１゜５２と、タイミングチャートφＥＸ
＋および前記ＡＮＤダート４２の出力ｒが並列的に入力
され、その出力が上記一方のＮＡＮＤダート５１に入力
されるＮＡＮＤダート５３と、前記タイミングチャート
ＥＸＣが入力され、出力が上記他方のＮＡＮＤダート５
２に入力されるインバータ５４とで構成されている。
この回路では、インバータ５４の出力ＥＸＣが０＃のと
き、フリップフロラ７″ｓｏの出力Ｑは°゛１″にされ
る。このとき、φＥＸＴはｔｔ Ｏｕにされ、ＮＡＮＤ
ダート５３の出力も°゛１″にされているので、フリツ
ノフｒＪツプリの出力Ｑは０”にされる。一方、この状
態でＥＸＣが′１”にされる。
き、フリップフロラ７″ｓｏの出力Ｑは°゛１″にされ
る。このとき、φＥＸＴはｔｔ Ｏｕにされ、ＮＡＮＤ
ダート５３の出力も°゛１″にされているので、フリツ
ノフｒＪツプリの出力Ｑは０”にされる。一方、この状
態でＥＸＣが′１”にされる。
そしてφＥＸＩが“′１”の期間にｒが０″のままであ
れば出力Ｑもパ０”のままになるが、ｒが“ＩＨになれ
ばＮＡＮＤゲート５３の出力が” ｏ ”になって出力
Ｑは” １ ″に反転する。そしてこの状態はφＥＸＩ
、 ｒがパＯ”になっても持続される。したがって、こ
の回路ではＥＸＣが１′″の期間ではリセットされ、Ｅ
ＸＣがパ０”の期間にｒが１度でも′１”となれば出力
Ｑはそれ以降°′ｌ”を保持する。
れば出力Ｑもパ０”のままになるが、ｒが“ＩＨになれ
ばＮＡＮＤゲート５３の出力が” ｏ ”になって出力
Ｑは” １ ″に反転する。そしてこの状態はφＥＸＩ
、 ｒがパＯ”になっても持続される。したがって、こ
の回路ではＥＸＣが１′″の期間ではリセットされ、Ｅ
ＸＣがパ０”の期間にｒが１度でも′１”となれば出力
Ｑはそれ以降°′ｌ”を保持する。
なお、この発明は上記実施例に限定されるものではなく
種々の変形が可能であることはいうまでもない。たとえ
ば上記実施例ではレソスタファイル１１が４個のレジス
タＲ８−Ｒ３から構成されてお）、これに対応してレジ
スタ選択回路１２では選択信号レベル設定回路４０が４
個設けられる場合について説明したが、これはそれぞれ
必要に応じて増減することが可能である。さらに選択信
号レベル設定回路４０は必ずしも第３図のように構成さ
れている必要はなく、要するに過去の選択信号交換状態
を記憶しておシ、選択情報の入力時にこの情報と上記記
憶状態に応じて新たに選択信号のし４ル設定を行な９よ
うなものであればよい。
種々の変形が可能であることはいうまでもない。たとえ
ば上記実施例ではレソスタファイル１１が４個のレジス
タＲ８−Ｒ３から構成されてお）、これに対応してレジ
スタ選択回路１２では選択信号レベル設定回路４０が４
個設けられる場合について説明したが、これはそれぞれ
必要に応じて増減することが可能である。さらに選択信
号レベル設定回路４０は必ずしも第３図のように構成さ
れている必要はなく、要するに過去の選択信号交換状態
を記憶しておシ、選択情報の入力時にこの情報と上記記
憶状態に応じて新たに選択信号のし４ル設定を行な９よ
うなものであればよい。
以上説明したようにこの発明によれば、高速にデータの
交換が可能であυかつ余分なレジスタ等の記憶回路が不
要な記憶装置が提供できる。
交換が可能であυかつ余分なレジスタ等の記憶回路が不
要な記憶装置が提供できる。
第１図は従来の記憶装置の構成を示す回路図、第２図は
この発明の一実施例に係る構成を示す回路図、第３図は
第２図中の一部分を詳細に示す回路図、第４図は第２図
装置の動作を説明するだめのタイミングチャート、第５
図は第２図中の他の部分を詳細に示す回路図である。 １１・・・レジスタファイル、１２・・・レノスタ選択
回路、１３・・・入出力制御装置、１４・・・データバ
ス、３３．３４・・・排他的論理和ゲート、４０・パ選
択信号レベル設定回路、４１，４２．４７・・・ＡＮＤ
デート、４３．４４・・・排他的論理和ダート、４５．
４６・・・Ｔ型フリツノフロップ、４８・・・Ｄ型フリ
ップフロッゾ。
この発明の一実施例に係る構成を示す回路図、第３図は
第２図中の一部分を詳細に示す回路図、第４図は第２図
装置の動作を説明するだめのタイミングチャート、第５
図は第２図中の他の部分を詳細に示す回路図である。 １１・・・レジスタファイル、１２・・・レノスタ選択
回路、１３・・・入出力制御装置、１４・・・データバ
ス、３３．３４・・・排他的論理和ゲート、４０・パ選
択信号レベル設定回路、４１，４２．４７・・・ＡＮＤ
デート、４３．４４・・・排他的論理和ダート、４５．
４６・・・Ｔ型フリツノフロップ、４８・・・Ｄ型フリ
ップフロッゾ。
Claims (3)
- （１）複数のレジスタを有し選択信号に応じていずれか
１つのレジスタが選択されるレジスタファイルと、内部
状態が予め設定されこの内部状態および上記選択信号を
交換するための１対の交換情報に応じて内部状態が更新
され、レジスタの選択時にはこの内部状態と入力される
レジスタ選択情報に対応して上記選択信号を出力する選
択回路とを具備したことを特徴とする記憶装置。 - （２）前記選択回路は、前記各レジスタに対応して設け
られた状態記憶手段と、前記各レジスタに対応して設け
られ、上記状態記憶手段の記憶状態と前記１対の各交換
情報とに応じて上記状態記憶手段における記憶状態を変
更可能にせしめる手段と、前記１対の交換情報の一致、
不一致情報を得るダート手段と、記憶状態が変更可能に
された上記状態記憶手段の記憶状態を上記ダート手段の
出力に応じて変更せしめる手段とから構成されている特
許請求の範囲第１項に記載の記、憶装置。 - （３） 前記状態記憶手段が７リツプフロツプを含んで
いる特許請求の範囲第３項に記載の記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58203837A JPS6095651A (ja) | 1983-10-31 | 1983-10-31 | 記憶装置 |
| DE8484113029T DE3480960D1 (de) | 1983-10-31 | 1984-10-29 | Speichereinrichtung mit registerumtauschfunktion. |
| EP84113029A EP0143351B1 (en) | 1983-10-31 | 1984-10-29 | Memory device with a register interchange function |
| US06/666,449 US4641278A (en) | 1983-10-31 | 1984-10-30 | Memory device with a register interchange function |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58203837A JPS6095651A (ja) | 1983-10-31 | 1983-10-31 | 記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6095651A true JPS6095651A (ja) | 1985-05-29 |
| JPH057738B2 JPH057738B2 (ja) | 1993-01-29 |
Family
ID=16480518
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58203837A Granted JPS6095651A (ja) | 1983-10-31 | 1983-10-31 | 記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4641278A (ja) |
| EP (1) | EP0143351B1 (ja) |
| JP (1) | JPS6095651A (ja) |
| DE (1) | DE3480960D1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61288227A (ja) * | 1985-06-17 | 1986-12-18 | Toshiba Corp | レジスタ選択回路 |
| JPS63173134A (ja) * | 1987-01-13 | 1988-07-16 | Nec Corp | 引数レジスタ装置 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61265798A (ja) * | 1985-05-20 | 1986-11-25 | Fujitsu Ltd | 半導体記憶装置 |
| US4809222A (en) * | 1986-06-20 | 1989-02-28 | Den Heuvel Raymond C Van | Associative and organic memory circuits and methods |
| DE3801380A1 (de) * | 1987-01-20 | 1988-07-28 | Nec Corp | Zeichenfolge-erkennungsvorrichtung mit einem speicher, dessen speicherbereiche selektiv zugreifbar sind |
| US4903242A (en) * | 1987-05-06 | 1990-02-20 | Nec Corporation | Serial access memory circuit with improved serial addressing circuit composed of a shift register |
| US5081375A (en) * | 1989-01-19 | 1992-01-14 | National Semiconductor Corp. | Method for operating a multiple page programmable logic device |
| US5055712A (en) * | 1990-04-05 | 1991-10-08 | National Semiconductor Corp. | Register file with programmable control, decode and/or data manipulation |
| JPH0874275A (ja) * | 1994-09-07 | 1996-03-19 | Kokubu Kensetsu Kk | コンクリート壁及びその施工方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4280177A (en) * | 1979-06-29 | 1981-07-21 | International Business Machines Corporation | Implicit address structure and method for accessing an associative memory device |
| EP0072373B1 (en) * | 1981-08-19 | 1986-03-19 | International Business Machines Corporation | Improved microprocessor |
| US4592019A (en) * | 1983-08-31 | 1986-05-27 | At&T Bell Laboratories | Bus oriented LIFO/FIFO memory |
-
1983
- 1983-10-31 JP JP58203837A patent/JPS6095651A/ja active Granted
-
1984
- 1984-10-29 EP EP84113029A patent/EP0143351B1/en not_active Expired - Lifetime
- 1984-10-29 DE DE8484113029T patent/DE3480960D1/de not_active Expired - Lifetime
- 1984-10-30 US US06/666,449 patent/US4641278A/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61288227A (ja) * | 1985-06-17 | 1986-12-18 | Toshiba Corp | レジスタ選択回路 |
| JPS63173134A (ja) * | 1987-01-13 | 1988-07-16 | Nec Corp | 引数レジスタ装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3480960D1 (de) | 1990-02-08 |
| US4641278A (en) | 1987-02-03 |
| EP0143351A2 (en) | 1985-06-05 |
| EP0143351A3 (en) | 1987-09-09 |
| JPH057738B2 (ja) | 1993-01-29 |
| EP0143351B1 (en) | 1990-01-03 |
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