CN1677561A - 半导体存储器件和输出数据信号的方法 - Google Patents

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Abstract

一种半导体存储器件，包括第一至第三数据总线、第一连接电路和第二连接电路。第一连接电路位于第一数据总线和第二数据总线之间，响应第一选择信号来对从存储部分读出的第一数据总线上的第一输出信号进行反向并将其传输到第二数据总线上，响应第二选择信号来对从存储部分读出的第二数据总线上的第二输出信号进行反向并将其传输到第一数据总线上，并且响应复位信号将第一数据总线和第二数据总线连接起来。第二连接电路位于第二数据总线和第三数据总线之间，响应第一选择信号来对第二数据总线上经过反向的第一输出信号进行反向并将其传输到第三数据总线上，并且响应第二选择信号来将第二数据总线上的第二输出信号传输到第三数据总线。

Description

半导体存储器件和输出数据信号的方法
技术领域
本发明涉及半导体存储器件和从半导体存储器件输出数据信号的方法。
背景技术
近年，在半导体存储器件中需要高速操作。作为加速诸如读取操作和写入操作等半导体存储器件的操作的方法，需要考虑控制数据总线。在输出操作期间，常规地将电源电压Vcc的信号电平或接地电压GND施加到数据总线。不过，这种方法是不充分的。不过，由于数据总线的大的寄生电容，操作速度趋向于延迟。由于这个原因，在均衡周期中将(1/2)Vcc的电压施加到数据总线。这样，数据总线被预充电，并且在均衡周期后输出操作加速了。
图1为框图，示出了作为半导体存储器件的现有闪存的结构。闪存100位于半导体芯片上。闪存100包括地址缓存部分2、多个平板3-1～3-6、输出总线部分116、输入/输出缓存部分6、控制电路104和升压(boosting)电路5。引脚1-1～1-n(n为1或大于1的整数)与地址缓存部分2相连。引脚7-1～7-n与输入/输出缓存部分6相连。为引脚1-1～1-n分别提供了引脚7-1～7-n。输出总线部分116包括输出总线单元116-1～116-n。输出总线单元116-1～116-n分别被分配到引脚7-1～7-n。输出总线单元116-1～116-n与各个平板3-1～3-6以及输入/输出缓存部分6相连。
从闪存100的外部通过引脚1-j(j＝1、2、...、n)为地址缓存部分2提供了地址。地址缓存部分2根据内部电路的信号电平将地址信号输出到平板3-1～3-6中的每一个。平板3-k(k＝1～6)根据地址信号输出作为数据输出信号的数据。从平板3-k输出的数据输出信号聚集到输出总线单元116-j并且提供给输入/输出缓存部分6。输入/输出缓存部分6在根据外部信号电平调整输出数据信号的信号电平之后，产生输出数据，并且通过引脚7-j将输出数据输出到闪存100外部。控制电路104从输入/输出缓存部分6接收控制数据。控制电路104根据控制数据来确定闪存100的操作，以产生控制信号。控制电路104将控制信号分配给升压电路5、平板3-j和输出总线116-j，以控制闪存100。升压电路5将提升的电源电压分配给平板3-j。
平板3-k(k＝1，2，...，6)为闪存100的一个功能块单元，并且包括区段13-1～13-n、全局行解码器11-k、局部行解码器12-k、列解码器9-k、读出放大器电路15-k、参考胞元部分14-k和电源开关部分8-k。读出放大器电路15-k包括读出放大器15-k-j(15-k-1～15-k-n)。分别为读出放大器15-k-j提供了区段13-j(j＝1～n)。分别为输出总线单元116-j提供了读出放大器15-k-j。每一个区段13-j在擦除它所存储的数据时是最小单元，并且包括多个存储胞元。电源开关部分8-k响应来自控制电路104的控制信号，对来自升压电路5的电源电压进行开关，并且提供给全局行解码器11-k和列解码器9-k。
地址信号被分配到平板3-k中的全局行解码器11-k、局部行解码器12-k和列解码器9-k。地址信号的行地址由全局行解码器11-k和局部行解码器12-k进行解码，以选择一条字线。地址信号的列地址由列解码器9-k进行解码，以选择一条位线。所选字线和所选位线确定存储胞元中的一个，从中读出数据并且写入数据。通过读出放大器电路15-k，对从所选存储胞元中读出的数据和从参考胞元部分14读出的数据进行比较。读出放大器电路15-k将比较结果输出给输出总线部分116-j作为上述数据输出信号。
图2示出了控制电路104和输出总线部分116的输出总线单元116-j。如图2所示，控制电路104将第一选择信号A或第二选择信号B，以及复位信号C交替输出给输出总线单元116-j作为上述控制信号。例如，第一选择信号A当信号电平为低时表示有效状态，当信号电平为高时表示无效状态。第二选择信号B当信号电平为低时表示有效状态，当信号电平为高时表示无效状态。复位信号C当信号电平为低时表示有效状态，当信号电平为高时表示无效状态。
输出总线部分116-j包括数据总线120、第一输出部分121和第二输出部分122，以及P-沟道晶体管123。输入/输出缓存部分6与数据总线120相连。
第一输出部分121具有反相器121-1～121-3。反相器121-1的输入与平板3-1中的读出放大器15-1-j的输出相连，并且反相器121-2的输入与平板3-2中的读出放大器15-2-j的输出相连。反相器121-1～121-3的输出与数据总线120相连。反相器121-1～121-3与控制电路104相连并且受其控制。每一个反相器121-1～121-3响应来自控制电路104的低电平的第一选择信号A，对从相应的读出放大器输出的信号进行反向，并且输出经过反向的信号。第二输出部分122具有反相器122-1～122-3。反相器122-1的输入与平板3-4中的读出放大器15-4-j的输出相连，并且反相器122-2的输入与平板3-5中的读出放大器15-5-j的输出相连。反相器122-1～122-3的输出与数据总线120相连。反相器122-1～122-3与控制电路104相连并且受其控制。每一个反相器122-1～122-3响应来自控制电路104的低电平的第二选择信号B，对从相应的读出放大器输出的信号进行反向，并且输出经过反向的信号。
将只有电源电压VCC一半的电压(1/2)VCC供应给P-沟道晶体管123的源极。P-沟道晶体管123的漏极与数据总线120相连。P-沟道晶体管123的栅极与控制电路104相连。将来自控制电路104的低电平的复位信号C供应给P-沟道晶体管123的栅极。
图3A～3D为时序图，示出了在闪存100中的输出总线部分116-j的操作。控制电路104控制P-沟道晶体管123，以便交替重复有效周期ACT和均衡周期EQC。控制电路104输出低电平的第一选择信号A或低电平的第二选择信号B，以指定有效周期ACT。另外，控制电路104输出低电平的复位信号C，以指定均衡周期EQC。
首先，控制电路104根据来自地址缓存部分2的控制信号来确定待由闪存100执行的操作。结果，例如，假设控制电路104确定了平板3-1中的读出放大器电路15-1-1应该将数据输出信号输出到输出总线单元116-1。在这种情况下，控制电路104输出低电平的第一选择信号A，以指定有效周期ACT。
在有效周期ACT中，假设待从读出放大器电路15-1-1输出到输出总线单元116-1的数据输出信号的信号电平表示地电压GND。在输出总线单元116-1中的第一输出电路121的反相器121-1响应低电平的第一选择信号A，对来自读出放大器电路15-1-1的数据输出信号进行反向，并且将经过反向的信号输出给数据总线120。此时，反相器121-1输出电源电压VCC的数据输出信号。施加于数据总线120的信号电平O表示电源电压VCC。在有效周期ACT中，输入/输出缓存部分6对输出到数据总线120的信号进行反向。输入/输出缓存部分6生成根据地电压GND被调整到外部信号电平的输出数据，并且然后通过引脚7-1将输出数据输出到闪存100的外部。
接下来，控制电路104输出低电平的复位信号C，以指定均衡周期EQC。在均衡周期EQC中，响应低电平的复位信号C来导通输出总线单元116-1的P-沟道晶体管123，并且强制地将(1/2)VCC的电压施加于数据总线120。这样，在闪存100中的均衡周期EQC中，将电压(1/2)VCC施加于数据总线120。也就是说，将数据总线120预先充电到电压(1/2)VCC。因此，在接着均衡周期EQC的有效周期ACT中，诸如读取操作等操作被加速。不过，在均衡周期EQC中强制将数据总线120预先充电到(1/2)VCC的电压与在有效周期ACT中施加于数据总线120的电压不是没有任何关系。因此，电源电压VCC可能会下降。在这种情况下，闪存100不能以较高的速度来执行操作。
另外，在闪存100中，在均衡周期EQC中强制将数据总线120预先充电到(1/2)VCC的电压与在有效周期ACT中施加于数据总线120的电压没有任何关系。因此，增加了闪存100的功耗。
结合以上讲述，在日本未决专利申请(JP-P2000-149565A)中公开了另一个现有半导体存储器件。在该现有例子中的半导体存储器件包括数据总线驱动器、I/O线和数据总线。用I/O线来连接读出放大器的输出和数据总线驱动器的输出。数据总线驱动器的输出与数据总线相连。均衡电路与I/O线和数据总线相连。将来自读出放大器的信号施加于I/O线。数据总线驱动器对施加于I/O线的信号进行反向，以将所反向的信号输出给数据总线。响应均衡信号的均衡电路将施加于I/O线的信号存储在电容器中。均衡电路生成其信号电平处于电容器的电压电平和数据总线的电压电平之间的信号。因此，均衡电路将所生成的信号输出给数据总线。
发明内容
根据本发明的一个方面，半导体存储器件包括第一至第三数据总线、第一连接电路和第二连接电路。第一连接电路位于第一数据总线和第二数据总线之间，响应第一选择信号来对从存储部分读出的第一数据总线上的第一输出信号进行反向并将其传输到第二数据总线上，响应第二选择信号来对从存储部分读出的第二数据总线上的第二输出信号进行反向并将其传输到第一数据总线上，并且响应复位信号C将第一数据总线和第二数据总线连接起来。第二连接电路位于第二数据总线和第三数据总线之间，响应第一选择信号来对第二数据总线上经过反向的第一输出信号进行反向并将其传输到第三数据总线上，并且响应第二选择信号来将第二数据总线上的第二输出信号传输到第三数据总线上。
这里，优选情况下，第一数据总线的长度与第二数据总线的长度基本相等。
另外，半导体存储器件可以进一步包括：第一读出放大器部分，其构造为响应第一选择信号来对从存储部分读出的信号进行放大并将其作为第一输出信号输出到第一数据总线上；以及第二读出放大器部分，其构造为响应第二选择信号来对从存储部分读出的信号进行放大并将其作为第二输出信号输出到第二数据总线上。在这种情况下，当第一读出放大器部分的输出和第二读出放大器部分的输出中的一个是有效的时，则另一个是无效的。
另外，第三数据总线与第一读出放大器部分之间的总线长度比第三数据总线与第二读出放大器部分之间的长度长。
另外，第一读出放大器部分和第一数据总线可以位于芯片区域的第一区域中，并且第二读出放大器部分和第二数据总线可以位于芯片区域的第二区域中。在这种情况下，第一连接电路位于第一区域和第二区域之间的芯片区域的第三区域中。在这种情况下，第一读出放大器部分和第一数据总线可以位于芯片区域的第一区域中，并且第三数据总线和总线驱动器电路可以位于芯片区域的第二区域中。在这种情况下，第二读出放大器部分和第二数据总线位于芯片区域的第一区域和芯片区域的第二区域之间的芯片区域的第三区域中，并且第一连接电路位于第一区域和第三区域之间的芯片区域的第四区域中。
另外，第一连接电路可以包括反向单元，其位于第一数据总线和第二数据总线之间，响应第一选择信号来对第一数据总线上的第一输出信号进行反向并将其传输到第二数据总线上，响应第二选择信号来对第二数据总线上的第二输出信号进行反向并将其传输到第一数据总线上；以及均衡电路，其构造为响应复位信号来将第一数据总线和第二数据总线连接起来。在这种情况下，均衡电路可以包括传输门，其一个引脚与第一数据总线相连并且另一个引脚与第二数据总线相连。直接将复位信号供应给传输门的两个栅极中的一个，并且通过反相器将复位信号提供给传输门的另一个栅极。
另外，第二连接电路可以包括第一缓存部分，其构造为响应第一选择信号来对第二数据总线上经过反向的第一输出信号进行反向并将其传输到第三数据总线上；以及第二缓存部分，其构造为响应第二选择信号来将第二数据总线上的第二输出信号传输到第三数据总线上。
另外，半导体存储器件可以进一步包括控制电路，其构造为交替生成第一选择信号或第二选择信号，以及复位信号。
根据本发明的另一方面，在半导体存储器件中输出数据信号的方法是通过以下步骤实现的：响应第一选择信号来读出从存储部分中读出的信号，以作为第一输出信号输出到第一数据总线上；响应第一选择信号来对第一数据总线上的第一输出信号进行反向并将其传输到第二数据总线上；响应第一选择信号来对第二数据总线上经过反向的第一输出信号进行反向并将其传输到第三数据总线上；以及响应复位信号来将第一数据总线和第二数据总线连接起来，以对第一和第二数据总线的电压进行均衡。
这里，该方法进一步包括：响应第二选择信号来读出从存储部分中读出的信号，以作为第二输出信号输出到第二数据总线上；响应第二选择信号将第二数据总线上的第二输出信号传输到第一数据总线和第三总线上；以及响应复位信号来将第一数据总线和第二数据总线连接起来，以对第一和第二数据总线的电压进行均衡。
另外，优选情况下，第一数据总线的长度与第二数据总线的长度基本相等。
另外，本方法可以进一步包括交替生成第一选择信号或第二选择信号以及复位信号。
附图说明
图1为框图，示出了作为半导体存储器件的现有闪存的结构；
图2为框图，示出了在现有闪存中的输出总线单元；
图3A～3D为时序图，示出了在现有闪存中的输出总线部分的操作；
图4为框图，示出了作为本发明的半导体存储器件的闪存结构；
图5为框图，示出了在本发明的闪存中的输出总线单元；
图6A～6D为时序图，示出了在本发明的闪存中的输出总线部分的操作；
图7为框图，示出了本发明的闪存中的另一输出总线单元。
具体实施方式
下面参照附图来详细讲述本发明的半导体存储器件。
图4为框图，示出了作为本发明的半导体存储器件的闪存结构。闪存10位于半导体芯片上。闪存10包括地址缓存部分2、多个平板3-1～3-6、输出总线部分16、输入/输出缓存部分6、控制电路4和升压电路5。引脚1-1～1-m(m为1或大于1的整数)与地址缓存部分2相连。引脚7-1～7-n与输入/输出缓存部分6相连。输出总线部分16包括输出总线单元16-1～16-n。为每一个引脚7-i分别提供了输出总线单元16-i(i＝1，2，...，n)。输出总线单元16-i与各个平板3-j(j＝1，2，...，6)中的每一个以及输入/输出缓存部分6相连。
从闪存10的外部通过引脚1-1(1＝1、2、...、m)为地址缓存部分2提供地址。地址缓存部分2生成与内部电路的信号电平相适应的地址信号。地址信号被供应给平板3-j。每一个平板3-j根据地址信号输出所存储的数据作为数据输出信号。数据输出信号聚集到输出总线单元16-i并且提供给输入/输出缓存部分6。输入/输出缓存部分6根据外部信号电平调整数据输出信号的信号电平，并且产生输出数据，然后，输入/输出缓存部分6通过引脚7-I将输出数据输出到闪存10的外部。控制电路4从输入/输出缓存部分6接收控制数据。控制电路4根据控制数据来确定待由闪存10执行的操作。然后，控制电路4产生控制信号。控制电路4将控制信号供应给升压电路5、平板3-j和输出总线单元16-i，以控制闪存10。升压电路5将提升的电源电压供应给平板3-j。
每一个平板3-j都是闪存10的一个功能块单元，并且包括区段13-j-1、全局行解码器11-j、局部行解码器12-j、列解码器9-j、读出放大器电路15-j、参考胞元部分14-j和电源开关部分8-j。读出放大器电路15j-包括读出放大器15-j-i。分别为读出放大器15-j-i提供区段13-j-i。分别为输出总线单元16-i提供读出放大器15-j-i。每一个区段13-j-I是所存储的数据的擦除操作的最小单元，并且包括多个存储胞元。电源开关部分8-j响应来自控制电路4的控制信号，对来自升压电路5待供应在电源电压之间的电压进行开关，并且将该电压供应给全局行解码器11-j和列解码器9-j。
地址信号被供应给平板3-j中的全局行解码器11-j、局部行解码器12-j和列解码器9-j。全局行解码器11-j和局部行解码器12-j对地址信号的行地址进行解码，以选择一条字线。列解码器9-j选择一条位线。所选字线和所选位线指定一个存储胞元，从中读出数据并且写入数据。通过读出放大器电路15-j-i，对从存储胞元中读出的数据和从参考胞元部分14-j读出的数据进行比较。读出放大器15-j-i将比较结果输出给输出总线单元16-i作为上述数据输出信号。
区域41～47位于芯片上，以贴装闪存10的每一个元件。引脚1-i和地址缓存部分2位于区域41上。平板3-1～3-3位于区域42上。平板3-4～3-6位于区域44上。引脚7-i和输入/输出缓存部分6位于区域46上。控制电路4和升压电路5位于区域47上。区域43占据着区域41和区域46之间的芯片中心部分。区域42为位于区域41和区域43之间的区域。区域44为位于区域43和区域46之间的区域。区域45为位于区域44和区域46之间的区域。区域47为位于区域44和区域46之间的区域。在本发明中，区域43为位于平板3-3和平板3-4之间的区域。不过，本发明不应该受此限制。区域43可以为位于平板3-1和平板3-2之间的区域、位于平板3-2和平板3-3之间的区域、位于平板3-4和平板3-5之间的区域、或者位于平板3-5和平板3-6之间的区域。
如图5所示，控制电路4将第一选择信号A或第二选择信号B，以及复位信号C交替输出给输出总线单元16-i作为上述控制信号。例如，第一选择信号A当信号电平为低电平时表示有效状态，当信号电平为高电平时表示无效状态。第二选择信号B当信号电平为低电平时表示有效状态，当信号电平为高电平时表示无效状态。复位信号C当信号电平为低电平时表示有效状态，当信号电平为高电平时表示无效状态。
输出总线部分16-i包括数据总线20-i、第一输出电路21-i和第二输出电路22-i、反向单元30-i、均衡电路33-i和总线驱动器电路23-i。反向单元和均衡电路组成了第一连接电路，并且总线驱动器电路组成了第二连接电路。数据总线20-i具有第一共用数据总线20a-i、第二共用数据总线20b-i和第三数据总线20c-i。
第一共用数据总线20a-i和第一输出电路21-i位于区域42上。第一输出电路21-i具有反相器21-1-i～21-3-i。反相器21-j-i(1≤j≤3)的输入与平板3-j中的读出放大器电路15-j的读出放大器15-j-I的输出相连。反相器21-j-i的输出与第一共用数据总线20a-i相连。在这种情况下，读出放大器15-j-i位于区域42上。因此，读出放大器电路15-j的读出放大器15-1-i和第一输出部分21-i的反相器21-1-i合在一起被称为读出放大器单元。反相器21-j-i与控制电路4相连。反相器21-j-i响应来自控制电路4的低电平的第一选择信号A，分别对输出信号进行反向，并且输出经过反向的输出信号。
第二共用数据总线20b-i和第二输出电路22-i位于区域44上。第二输出电路22具有反相器22-(j-3)-i(4≤j≤6)。反相器22-(j-3)-i的输入与平板3-j中的读出放大器15-j-i输出相连。反相器22-(j-3)-i的输出与第二共用数据总线20b-i相连。在这种情况下，读出放大器15-i-i位于区域44上。因此，读出放大器15-j-i和第二输出电路22-i的反相器22-(j-3)-i合在一起被称为读出放大器单元。反相器22-(j-3)-i与控制电路4相连。反相器22-(j-3)-i响应来自控制电路4的低电平的第二选择信号B来输出信号。
反向单元30-i和均衡电路33-i位于区域43中。也就是说，反向单元30-i和均衡电路33-i位于第一共用数据总线20a-i和第二共用数据总线20b-i之间。位于区域42中的第一共用数据总线20a-i和位于区域44中的第二输出电路22-i之间的总线长度要比都位于区域42中的第一共用数据总线20a-i和第一输出电路21-i之间的总线长度长一些。另外，位于区域44中的第二共用数据总线20b-i和位于区域42中的第一输出电路21-i之间的总线长度要比都位于区域44中的第二共用数据总线20b-i和第二输出电路22-i之间的总线长度长一些。
反向单元30-i包括反相器31。反相器31的输入与第一共用数据总线20a-i相连，并且反相器31-i的输出与第二共用数据总线20b-i相连。反相器31-i与控制电路4相连。反相器31-i为定时反相器(clockedinverter)，并且响应低电平的第一选择信号A来对供应的信号进行反向。另外，其输出响应高电平的第一选择信号/A变成高阻抗。上述第二共用数据总线20b-i传输反相器31-i的输出或第二输出电路22-i的输出。
反向单元30-i进一步包括反相器32-i。反相器32-i的输入与第二共用数据总线20b-i相连，并且反相器32-i的输出与第一共用数据总线20a-i相连。反相器32-i与控制电路4相连。反相器32-i为定时反相器，并且响应低电平的第二选择信号B来对供应的信号进行反向。另外，反相器32-i的输出响应高电平的第二选择信号变成高阻抗。上述第一共用数据总线20a-i传输反相器32-i的输出或第一输出电路21-i的输出。
均衡电路33包括反相器35-i以及P-沟道晶体管和N-沟道晶体管的传输门34-i。传输门34-i的一个引脚与第一共用数据总线20a-i相连，并且另一个与第二共用数据总线20b-i相连。反相器35-i的输入与控制电路4相连，并且反相器35-i的输出与传输门34-i的N-沟道晶体管的栅极相连。传输门34-i的P-沟道晶体管的栅极与控制电路4相连。因此，将复位信号C从控制电路4直接供应到反相器35-i和传输门34-i的P-沟道晶体管的栅极。
第三数据总线20c-i和总线驱动器电路23-i位于区域45中。总线驱动器电路23-i位于第二共用数据总线20b-i和第三数据总线20c-i之间。第三数据总线20c-i作为输出总线来传输总线驱动器电路23-i的输出。第三数据总线20c-i与输入/输出缓存部分6相连。总线驱动器电路23-i具有反相器24i～26-i。反相器24-i的输入与第二共用数据总线20b-i相连，并且反相器24-i的输出与第三数据总线20c-i相连。反相器24-i与控制电路4相连。反相器24-i为定时反相器，并且响应低电平的第一选择信号A来对供应的信号进行反向。这里，其输出响应高电平的第一选择信号A变成高阻抗。反相器25-i的输入与第二共用数据总线20b-i相连，并且反相器25-i的输出与反相器26-i的输入相连。反相器26-i与第三数据总线20c-i相连。反相器26-i与控制电路4相连。反相器26-i为定时反相器，并且响应低电平的第二选择信号B来对供应的信号进行反向。这里，其输出响应高电平的第二选择信号B变成高阻抗。
图6A～6D为时序图，示出了在闪存10中的输出总线单元16-i的操作。控制电路4控制均衡电路33-i，以便交替重复有效周期ACT和均衡周期EQC。控制电路4输出低电平的第一选择信号A或低电平的第二选择信号B，以指定有效周期ACT。进而，控制电路4输出低电平的复位信号C，以指定均衡周期EQC。
首先，使读出放大器15-j-i的输出之一变成有效。控制电路4响应来自地址缓存部分2的控制数据，来核对待由闪存10执行的操作。结果，例如，控制电路4检测出平板3-j的读出放大器电路15-j-i将数据输出信号输出到输出总线单元16-i。此时，控制电路4输出低电平的第一选择信号A，以指定有效周期ACT。在这种情况下，输出总线单元16-i中的反向单元30-i的反相器32-i和输出总线单元16-i中的总线驱动器电路23-i的反相器26-i响应高电平的第二选择信号B变成高阻抗。
在有效周期ACT中，假设从读出放大器电路15-j-i输出到输出总线单元16-i的数据输出信号的信号电平表示地电压GND。在输出总线单元16-i中的第一输出电路21-i的反相器21-j-i响应低电平的第一选择信号A，对数据输出信号进行反向，并且将经过反向的信号输出到第一共用数据总线20a-i。此时，反相器21-j-i输出作为数据输出信号的电源电压VCC。施加于第一共用数据总线20a-i的信号电平D表示电源电压VCC。另外，在有效周期ACT中，在输出总线单元16-i中的反向单元30-i的反相器31-i响应低电平的第一选择信号A，对施加于第一共用数据总线20a-i的信号电平D进行反向，并且将经过反向的信号输出到第二共用数据总线20b-i。此时，反相器31-i输出作为数据输出信号的地电压GND。施加于第二共用数据总线20b-i的信号电平E表示地电压GND。而且，在有效周期ACT中，在输出总线单元16-i中的总线驱动器电路23-i的反相器24-i响应低电平的第一选择信号A，对施加于第二共用数据总线20b-i的信号电平E进行反向，并且将经过反向的信号输出到第三数据总线20c-i。此时，反相器24-i输出作为数据输出信号的电源电压VCC。施加于第三数据总线20c-i的信号电平O表示电源电压VCC。进而，在有效周期ACT中，输入/输出缓存部分6对施加于第三数据总线20c-i的信号电平进行反向。输入/输出缓存部分6生成通过根据地电压GND将数据输出信号的信号电平调整到外部信号电平而得到的输出数据，并且通过引脚7-1将输出数据输出到闪存10的外部。
接下来，控制电路4输出低电平的复位信号C，以指定均衡周期EQC。在这种情况下，输出总线单元16-i中的反向单元30-i的反相器31-i和输出总线单元16-i中的总线驱动器电路23-i的反相器24-i响应高电平的第一选择信号A变成高阻抗。输出总线单元16-i中的反向单元30-i的反相器32-i和输出总线单元16-i中的总线驱动器电路23-i的反相器26-i响应高电平的第二选择信号B变成高阻抗。在均衡周期EQC中，响应低电平的复位信号C来导通输出总线单元16-i中的均衡电路33-i的传输门34-i，并且生成电平处于信号电平D和E之间的信号。将信号电平D施加于第一共用数据总线20a-i，并且将信号电平E施加于第二共用数据总线20b-i。这里，信号电平D和信号电平E表示作为电源电压VCC和地电压GND的中间电压的电压(1/2)VCC。
在本发明的闪存10中，在例如读取操作的周期ACT中，输出总线单元16-i中的反向单元30-i的反相器31-i响应第一选择信号A，对作为施加于第一共用数据总线20a-i的信号电平的电源电压VCC进行反向。另外，反相器31-i将地电压GND施加于第二共用数据总线20b-i以作为信号电平。在均衡周期EQC中，输出总线单元16-i中的均衡电路33-i的传输门34-i响应复位信号C，将(1/2)VCC的电压施加于第一共用数据总线20a-i和第二共用数据总线20b-i以作为信号电平。因此，当第一数据总线20a的长度等于第二数据总线20b的长度时，将总线20a-i和20b-i预先充电到(1/2)VCC。本发明的闪存10包括反向单元30-i和均衡电路33-i。因此，在均衡周期EQC中，均衡电路33-i很容易生成电压(1/2)VCC的信号电平。另外，在均衡周期EQC中可以将第一共用数据总线20a-i和第二共用数据总线20b-i预先充电到电压(1/2)VCC。因此，在本发明的闪存10中，操作速度可以得到提高。
第二，使读出放大器15的输出之一变得有效。控制电路4响应来自地址缓存部分2的控制数据，来核对待由闪存10执行的操作。结果，例如，控制电路4确定了平板3-j中的读出放大器电路15-(j-3)-i将数据输出信号输出到输出总线单元16-i。此时，控制电路4输出低电平的第二选择信号B，以指定有效周期ACT。在这种情况下，输出总线单元16-i中的反向单元30-i的反相器31-i和输出总线单元16-i中的总线驱动器电路23-i的反相器24-i响应高电平的第一选择信号A变成高阻抗。
在有效周期ACT中，假设从读出放大器15-(j-3)-i输出到输出总线单元16-i的数据输出信号的信号电平表示地电压GND。在输出总线单元16-i中的第二输出电路22-i的反相器22-j-i响应低电平的第二选择信号B，对来自读出放大器15-(j-3)-i的数据输出信号进行反向，并且将经过反向的信号输出到第二共用数据总线20b-i。此时，反相器22-j-i输出作为数据输出信号的电源电压VCC。施加于第二共用数据总线20b-i的信号电平E表示电源电压VCC。另外，在有效周期ACT中，在输出总线单元16-i中的反向单元30-i的反相器32-i响应低电平的第二选择信号B，对施加于第二共用数据总线20b-i的信号电平E进行反向，并且将经过反向的信号输出到第一共用数据总线20a-i。此时，反相器32-i输出地电压GND。施加于第一共用数据总线20a-i的信号电平D表示地电压GND。而且，在有效周期ACT中，在输出总线单元16-i中的总线驱动器电路23-i的反相器25-i对施加于第二共用数据总线20b-i的信号电平E进行反向，并且将经过反向的信号输出到总线驱动器电路23-i的反相器26-i。此时，反相器25-i输出作为数据输出信号的地电压GND。反相器26-i响应低电平的第二选择信号B对来自反相器25-i的数据输出信号进行反向，并且将经过反向的信号输出到第三数据总线20c-i。此时，反相器26-i输出作为数据输出信号的电源电压VCC。施加于第三数据总线20c-i的信号电平O表示电源电压VCC。进而，在有效周期ACT中，输入/输出缓存部分6对施加于第三数据总线20c-i的信号电平进行反向。输入/输出缓存部分6生成通过根据地电压GND将数据输出信号的信号电平调整到外部信号电平而得到的输出数据，并且通过引脚7-1将输出数据输出到闪存10的外部。
接下来，控制电路4输出低电平的复位信号C，以指定均衡周期EQC。在均衡周期EQC中，响应低电平的复位信号C来导通输出总线单元16-i中的均衡电路33-i的传输门34-i。此时，信号电平D和信号电平E表示电压(1/2)VCC。
在本发明的闪存10中，在例如读取操作的操作周期中，输出总线单元16-i中的反向单元30-i的反相器32-i响应第二选择信号B，对作为施加于第二共用数据总线20b-i的信号电平的电源电压VCC进行反向。然后，反相器31-i将地电压GND施加于第一共用数据总线20a-i以作为信号电平。在均衡周期EQC中，输出总线单元16-i中的均衡电路33-i的传输门34-i响应复位信号C，将电压(1/2)VCC施加于第一共用数据总线20a-i和第二共用数据总线20b-i以作为信号电平。本发明的闪存10包括反向单元30-i和均衡电路33-i。因此，在均衡周期EQC中，均衡电路33-i很容易生成电压(1/2)VCC的信号电平。因此，在均衡周期EQC中可以将第一共用数据总线20a-i和第二共用数据总线20b-i在电压(1/2)VCC下预先充电。这样，在本发明的闪存10中，操作速度可以得到提高。
在现有闪存100中，在均衡周期EQC中强制将数据总线120预先充电到电压(1/2)VCC而与在有效周期ACT中施加于数据总线120的电压没有任何关系。相反，在本发明的闪存10中，由于闪存10具有反向单元30-i和均衡电路33-i，因此电源电压VCC不会下降。因此，本发明的闪存10能比现有闪存100更快地操作。
在现有闪存100中，通过预先充电操作增加了现有闪存100中的功耗。相反，在本发明的闪存10中，由于闪存10具有反向单元30-i和均衡电路33-i，因此功耗比现有闪存100的功耗更低。
假设在有效周期ACT中数据总线的容量为C。在现有闪存100的有效周期ACT中，当第一输出电路121和第二输出电路122-i驱动数据总线120时，电荷量为“C*(1/2)VCC＝(1/2)*(C*VCC)”。
相反，在本发明的闪存10的有效周期ACT中，当第一输出电路21-i驱动第一共用数据总线20a-i时，驱动电荷量为“(x*C)*(1/2)VCC＝(1/2)*x*C*VCC”。进而，当第二输出电路22-i驱动第二共用数据总线20b-i时，驱动电荷量为“((1-x)*C)*(1/2)VCC＝(1/2)*(1-x)*C*VCC”。这里，x为满足0＜x＜1的正数。这表示第一连接电路(包括有反向单元30-i和均衡电路33-i)分布在第一共用数据总线20a-i和第二共用数据总线20b-i的总长度的x倍的位置上。
如上所述，第一输出电路21-i和第一共用数据总线20a-i位于区域42中。第二输出电路22-i和第二共用数据总线20b-i位于区域44中。反向单元30-i和均衡电路33-i位于区域42和区域44之间的区域43中。因此，上述x约为1/2。在这种情况下，在有效周期ACT中，当第一输出电路21-i驱动第一共用数据总线20a-i时，电荷量为“(1/2)C*(1/2)VCC＝(1/4)C*VCC”，并且当第二输出电路22-i驱动第二共用数据总线20b-i时，电荷量为“(1/2)C*(1/2)VCC＝(1/4)C*VCC”。因此，在本发明的闪存10中，电荷量可以降低到1/2，这比现有闪存100的电荷量要小。与现有闪存100中的第一输出电路121和第二输出电路122-I的电路尺寸相比，第一输出电路21-i和第二输出电路22-i的电路尺寸能够减小。另外，平板3-1～3-3位于区域42中，并且平板3-4～3-6位于区域44中。因此，出于与上述相同的原因，与现有的第一读出放大器单元和第二读出放大器单元相比，在作为本发明的闪存10的例子的上述输出总线单元16-i中，读出放大器单元(读出放大器电路15-j-i和反相器21-j-i)和读出放大器单元(读出放大器15-(j-3)-i和反相器22-j-i)的电路尺寸能够减小。
下面来讲述本发明的闪存10与在日本未决专利申请(JP-P2000-149565A)中所述的现有半导体存储器件的不同之处。在所述现有半导体存储器件中，读出放大器通过I/O线(80)与数据总线驱动器(70：在JP-P2000-149565A用括号表示的标号，以下与此类似)的输入相连。数据总线(90)与数据总线驱动器(70)的输出相连。均衡电路(60)通过使用施加于I/O线(80)和数据总线(90)的信号电平，来对数据总线(90)进行均衡。相反，在本发明的闪存10中，读出放大器15-j-i与第一输出电路21-i的第一输出电路21-i相连。第一共用数据总线20a-i与第一输出电路21-i的输出相连。第二读出放大器15-(j-3)-i与第二输出电路22-i的第二输出电路22-i相连。第二共用数据总线20b-i与第二输出电路22-i的输出相连。输出总线单元16-i的反向单元30-i与第一共用数据总线20a-i和第二共用数据总线20b-i相连。输出总线单元16-i的均衡电路33-i通过使用施加于第一共用数据总线20a-i和第二共用数据总线20b-i的信号电平，来对第一共用数据总线20a-i和第二共用数据总线20b-i的数据总线20进行均衡。
因此，在现有半导体存储器件中，如上所述，通过使用施加于I/O线(80)和数据总线(90)的信号电平，来对数据总线(90)进行均衡。也就是说，通过使用施加于数据总线驱动器(70)的信号电平和数据总线驱动器(70)输出到数据总线(90)的信号电平，来对数据总线(90)进行均衡。因此，为一个数据总线(90)只提供了一个反向单元(数据总线驱动器(70))。另一方面，在本发明的闪存10中，通过使用施加于第一共用数据总线20a-i和第二共用数据总线20b-i的信号电平，来对数据总线20(第一共用数据总线20a-i和第二共用数据总线20b-i)进行均衡。也就是说，通过使用第一输出电路21-i输出到第一共用数据总线20a-i的信号电平和反向单元30-i输出到第二共用数据总线20b-i的信号电平，来对数据总线20(第一共用数据总线20a-i和第二共用数据总线20b-i)进行均衡。另外，通过使用第二输出电路22-i输出到第二共用数据总线20b-i的信号电平和反向单元30-i输出到第一共用数据总线20a-i的信号电平，来对数据总线20(第一共用数据总线20a-i和第二共用数据总线20b-i)进行均衡。因此，为一个数据总线20可以并行提供第一输出电路21-i和第二输出电路22-i。
而且，在JP-2000-149565中所述的现有半导体存储器件中，假设当在有效周期中数据总线驱动器(70)驱动数据总线(90)时，电荷量为C*(1/2)VCC＝(1/2)C*VCC。相反，在本发明的闪存10中，在有效周期ACT中，当第一输出电路21-i驱动第一共用数据总线20a-i并且当第二输出电路22-i驱动第二共用数据总线20b-i时，电荷量为(1/2)C*(1/2)VCC＝(1/4)C*VCC。因此，在本发明的闪存10中电荷量比现有半导体存储器件的要小。因此，在本发明的闪存10中，第一输出电路21-i和第二输出电路22-i的电路尺寸比现有半导体存储器件中的数据总线驱动器(70)的电路尺寸降低。
另外，在本发明的闪存10中，输出总线单元16-i包括第一输出电路21-i和第二输出电路22-i。不过，本发明并不限于该结构。应该注意的是，输出总线单元16-i可以不包括作为输入电路的反相器。也就是说，上述读出放大器单元可以不包括反相器。如图7所示，第一读出放大器单元的读出放大器15-j-i响应来自控制电路4的低电平的第一选择信号A，将数据输出信号输出到第一共用数据总线20a-i。第二读出放大器单元的读出放大器15-(j-3)-i响应来自控制电路4的低电平的第二选择信号B，将数据输出信号输出到第二共用数据总线20b-i。在这种情况下，输入/输出缓存部分6不对第三数据总线20c-i上的信号的信号电平进行反向。
下面使用输出总线单元16-1作为例子来讲述本发明的修改。
首先，使读出放大器15-j-I之一的输出变得有效。控制电路4响应来自地址缓存部分2的控制数据，来核对待由闪存10执行的操作。结果，例如，假设控制电路4确定了平板3-j中的读出放大器15-j-i将数据输出信号输出到输出总线单元16-1。此时，控制电路4输出低电平的第一选择信号A，以指定有效周期ACT。在有效周期ACT中，读出放大器15-j-i响应来自控制电路4的低电平的第一选择信号A，将数据输出信号输出到第一共用数据总线20a-i。在这种情况下，输入/输出缓存部分6由其中根据外部信号电平调整输出信号的信号电平的数据输出信号来生成输出数据，并且将其输出到第三数据总线20c-i。然后，输入/输出缓存部分6通过引脚7-i将所生成的数据输出到闪存10的外部。
接下来，使读出放大器15-j-i中的另一个读出放大器的输出变得有效。控制电路4响应来自地址缓存部分2的控制信号，来核对待由闪存10执行的操作。结果，例如，假设控制电路4确定了平板3-j中的读出放大器15-(j-3)-i将数据输出信号输出到输出总线单元16-i。此时，控制电路4输出低电平的第二选择信号B，以指定有效周期ACT。在有效周期ACT中，读出放大器15-(j-3)-i响应来自控制电路4的低电平的第二选择信号B，将数据输出信号输出到第二共用数据总线20b-i。然后，输入/输出缓存部分6由与外部信号电平相适应的数据输出信号来生成输出数据，并且将其输出到第三数据总线20c-i。然后，输入/输出缓存部分6通过引脚7-i将所生成的数据输出到闪存10的外部。
而且，在本发明的闪存10中，输出总线单元16-i包括第一输出电路21-i和第二输出电路22-i。不过，本发明并不限于该结构。应该注意的是，输出总线单元16-i可以包括输出缓存电路(未示出)来取代第一和第二输出电路。输出缓存不对来自读出放大器的数据输出信号的信号电平进行反向。在这种情况下，上述读出放大器单元包括反相器和输出缓存。例如，假设与读出放大器15-j-i相连的输出缓存响应低电平的第一选择信号A，将来自读出放大器15-j-i的数据输出信号输出到第一共用数据总线20a-i。在这种情况下，与读出放大器15-(j-3)-i相连的输出缓存响应低电平的第二选择信号B，将数据输出信号从读出放大器15-(j-3)-i输出到第二共用数据总线20b-i。因此，输入/输出缓存部分6不对第三数据总线20c-i上的信号的信号电平进行反向。
如上所述，本发明的闪存10能够以高速和低功耗来操作。而且，本发明的闪存10可以减小电路尺寸。

Claims (15)

1.一种半导体存储器件，包括：
第一至第三数据总线；
第一连接电路，其位于所述第一数据总线和所述第二数据总线之间，响应第一选择信号来对从存储部分读出的所述第一数据总线上的第一输出信号进行反向并将其传输到所述第二数据总线上，响应第二选择信号来对从所述存储部分读出的所述第二数据总线上的第二输出信号进行反向并将其传输到所述第一数据总线上，并且响应复位信号将所述第一数据总线和所述第二数据总线连接起来；以及
第二连接电路，其位于所述第二数据总线和所述第三数据总线之间，响应所述第一选择信号来对所述第二数据总线上经过反向的第一输出信号进行反向并将其传输到所述第三数据总线上，并且响应所述第二选择信号来将所述第二数据总线上的所述第二输出信号传输到所述第三数据总线上。
2.如权利要求1所述的半导体存储器件，其中所述第一数据总线的长度与所述第二数据总线的长度基本相等。
3.如权利要求1所述的半导体存储器件，进一步包括：
第一读出放大器部分，其构造为响应所述第一选择信号来对从所述存储部分读出的信号进行放大并将其作为所述第一输出信号输出到所述第一数据总线上；以及
第二读出放大器部分，其构造为响应所述第二选择信号来对从所述存储部分读出的信号进行放大并将其作为所述第二输出信号输出到所述第二数据总线上。
4.如权利要求3所述的半导体存储器件，其中当所述第一读出放大器部分的输出和所述第二读出放大器部分的输出中的一个是有效的时，则另一个是无效的。
5.如权利要求3所述的半导体存储器件，其中所述第三数据总线与所述第一读出放大器部分之间的总线长度比所述第三数据总线与所述第二读出放大器部分之间的总线长度长。
6.如权利要求3所述的半导体存储器件，其中所述第一读出放大器部分和所述第一数据总线位于芯片区域的第一区域中，
所述第二读出放大器部分和所述第二数据总线位于芯片区域的第二区域中，以及
所述第一连接电路位于所述第一区域和所述第二区域之间的芯片区域的第三区域中。
7.如权利要求6所述的半导体存储器件，其中所述第一读出放大器部分和所述第一数据总线位于芯片区域的第一区域中，
所述第三数据总线和所述总线驱动器电路位于芯片区域的第二区域中，以及
所述第二读出放大器部分和所述第二数据总线位于芯片区域的所述第一区域和芯片区域的所述第二区域之间的芯片区域的第三区域中，以及
所述第一连接电路位于所述第一区域和所述第三区域之间的芯片区域的第四区域中。
8.如权利要求1-7中的任何一个所述的半导体存储器件，其中所述第一连接电路包括：
反向单元，其位于所述第一数据总线和所述第二数据总线之间，响应所述第一选择信号来对所述第一数据总线上的所述第一输出信号进行反向并将其传输到所述第二数据总线上，响应所述第二选择信号来对所述第二数据总线上的所述第二输出信号进行反向并将其传输到所述第一数据总线上；以及
均衡电路，其构造为响应所述复位信号来将所述第一数据总线和所述第二数据总线连接起来。
9.如权利要求8所述的半导体存储器件，其中所述均衡电路包括：
传输门，其一个引脚与所述第一数据总线相连，并且另一个引脚与所述第二数据总线相连，并且
直接将复位信号供应给所述传输门的两个栅极中一个，并且通过反相器将所述复位信号提供给所述传输门的另一个栅极。
10.如权利要求1～7中的任一个所述的半导体存储器件，其中所述第二连接电路包括：
第一缓存部分，其构造为响应所述第一选择信号来对所述第二数据总线上经过反向的第一输出信号进行反向并将其传输到所述第三数据总线上；以及
第二缓存部分，其构造为响应所述第二选择信号来将所述第二数据总线上的所述第二输出信号传输到所述第三数据总线上。
11.如权利要求1～7中的任一个所述的半导体存储器件，进一步包括：
控制电路，其构造为交替生成所述第一选择信号或所述第二选择信号，以及所述复位信号。
12.一种在半导体存储器件中输出数据信号的方法，包括：
响应第一选择信号来读出从存储部分中读出的信号，以作为第一输出信号输出到第一数据总线上；
响应所述第一选择信号来对所述第一数据总线上的所述第一输出信号进行反向并将其传输到第二数据总线上；
响应所述第一选择信号来对所述第二数据总线上经过反向的第一输出信号进行反向并将其传输到第三数据总线上；以及
响应复位信号来将所述第一数据总线和所述第二数据总线连接起来，以对所述第一和第二数据总线的电压进行均衡。
13.如权利要求12所述的方法，进一步包括：
响应第二选择信号来读出从所述存储部分中读出的信号，以作为第二输出信号输出到所述第二数据总线上；
响应所述第二选择信号，将所述第二数据总线上的所述第二输出信号传输到所述第一数据总线和所述第三总线上；以及
响应所述复位信号来将所述第一数据总线和所述第二数据总线连接起来，以对所述第一和第二数据总线的电压进行均衡。
14.如权利要求12所述的方法，其中所述第一数据总线的长度与所述第二数据总线的长度基本相等。
15.如权利要求12所述的方法，进一步包括：
交替生成所述第一选择信号或所述第二选择信号，以及所述复位信号。
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