CN1149184A - 存储器读取装置 - Google Patents

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Abstract

响应行地址选通信号和列地址选通信号分别向动态RAM提供行地址和列地址之后，在行地址选信号下降定时之后对于行地址访问时间段内保持高阻抗状态，然后数据输出给数据总线，在行地址选通信号上升定时之后数据总线的高阻状态迅速被恢复。如果顺序地读取同一行地址的RAM的不同列地址，则仅响应行地址选通信号的变化而读取数据并输出到数据总线，并此后即使数据总线的高阻抗状态被迅速恢复，数据值仍被数据总线保持至该动态RAM输出该数据。

Description

存储器读取装置
本发明涉及用于从存储器读取数据的技术，适合用于例如动态存储器的数据读出电路的技术。
在一般动态存储器的数据读出操作中，存储器读出电路响应两个地址选通信号而提供两次地址信号，这两个选通信号包括行地址选通信号和列地址选通信号。特别是，行地址是通过地址总线与行地址选通信号下降同步提供给存储器的。其次，列地址是与列地址选通下降同步提供的。行地址选择字线方向中一行的存储单元。当列地址被提供并且相应的存储单元被选择时，数据开始向数据总线输出。当列地址选通信号上升时，数据输出停止。存储器设计得使得在数据输出停止之后直到下一数据输出时数据输出端取高阻抗状态。
由于这种设计，要求存储器读出电路要在从列地址选通信号下降之后保证数据输出的时间到列地址选通信号上升时的时间的时间段过程中从存储器取装被输出的数据。换言之，设计者并没有刻意在列地址  选通信号上升之后数据非断言期间为存储器读出电路取装数据产生一定时信号。即在传统的存储器系统中，数据在列地址选通信号激活期间是有效的，而为了可靠地接收数据(参见JP-A-56-41575的图2)产生一定时信号是困难的。如果延迟列地址选通信号的上升以便具有较长的数据有效时间并使得数据是出电路可靠地读取数据，则整个系统的周期时间被延长使得访问动态存储器的数据处理器的高速操作受到限制。
在应用动态存储器的传统系统中，上拉或下拉电阻器连接到将动态存储器与存储器读出电路互连的数据总线以防止数据总线在高阻抗状态下取一种不确定电平值。在JP-A-56-41575的图3中，示出应用下拉电阻器的一例。
在信息量增加和半导体技术进步的当前状况下，十分迫切需要以高速对大容量半导体存储器进行数据读和写。这就有一个与减少一般动态存储器读周期时间相关的问题。读出数据断言时段是从列地址选通信号下降之后的访问延迟时间时延之后到列地址选通信号上升的时段。问题在于要使得存储器读出电路在这时间段中可靠地读取数据，就必须在一定程度上延迟列地址选通信号的上升时间。存储器数据读出周期时间是访问延迟时间，数据取装断言时间及列地址预充电时间之和。
本发明的一个目的是提供一种数据读出电路，它能够缩短从用于动态存储器的数据读出的列地址选通的下降到下一个周期列地址选通信号的下降的时间段。
本发明的另一目的是提供一种存储器数据读/写电路，它能够作到只需添加一个简单的电路就可使得存储器数据读周期时间的数据取装断言时间段，尽可能的短。
根据本发明，为了只需增加一个尽可能简单的电路即可达到以上目的，提供了一种存储器读出电路，这种电路带有一种器件用于产生数据取装定时信号，该信号用于存储器读出电路在从存储停止输出数据到下一数据被输出的这段时间中取装数据。上拉和下拉电阻器不再接入数据总线，尽管以往是这样使用的，但数据是通过数据总线和处于高阻抗状态的存储数据输出端的电容来保持的。该存储器读出电路取装数据是以由数据总线寄生电容所保持的电荷的形式进行的。
如果数据总线维持高阻抗状态一段长时间并且数据未继续读取，则能够提供数据输出器件用于把不同的数据输出到数据总线上去。
能够提供反馈电平保持器件，用于保持数据总线上的数据。
能够提供电荷保持器件用于可靠地保持数据总线上的数据。
由于具有以上的器件，上拉或下拉电阻器不再接入数据总线，虽然它以往还是使用，且该数据总线在从存储器停止输出数据到下一数据被输出这段时间保持高阻抗状态。因而该存储器读器件能够以由数据总线的寄生电容保持电荷的形式取装数据。该存储器的读周期可被做得尽可能短而达到该存储器读访问性能所允许的最终极限。
通过装设带有这些数据输出器件的数据总线，可以防止数据总线维持高阻抗状态较长的时间并具有不定值。
通过装设反馈电平保持器件，能够可靠地保持处于高阻抗状态的数据总线上的数据。
由于装有电荷保持器件，代表数据值的电荷可以数据总线的高阻抗状态存储在电荷保持器件中，使得数据总线上的数据可更为可靠地保持。
图1的图示表示根据本发明的一个实施例带有内装的存储器读出电路的存储器控制器与动态RAM之间的连接状态。
图2是一电路图，表示带有该实施例的内装存储器读出电路的存储器控制器的一例。
图3A的示图表示该实施例存储器读出电路各部件典型的信号波形。
图3B的示图表示传统的存储器读出电路各部件典型的信号波形。
图3C的示图表示实施本发明的存储器读出电路各部件典型的波形。
图4是根据本发明的一个实施例的反馈电平保持电路的电路图。
图5是一个特别的电路，表示输出缓冲器530到545的结构一个特定的例子。
图6是一框图表示一实施例，其中存储器控制器用于一MPEG视频解码器LSI。
图7是一电路图，表示根据本发明另一实施例的存储器读出电路的主部件。
图8的示图表示根据本发明的又一实施例的存储器读出电路。
图9是一电路图，表示产生列地址选通信号RAS1与RAS2的电路。
将参照附图对本发明各实施例予以说明。
图1的图示表示出根据本发明的一个实施例带有内装存储器读出电路的存储器控制器与动态RAM之间的连接状态。
在附图中，凡与图1中所示相同的功能或信号将以相同的标号表示。电源在图示中省略。
图1中，标号1表示存储器控制器，标号2表示动态RAM(随机访问存储器)。存储器控制器1例如接收18位地址信号，将其分为上9位地址信号和下9位地址信号，顺序地把它们作为存储器地址信号21提供给动态RAM2。存储器控制器1接收动态RAM访问请求信号12，读/写识别信号13，和写入数据14W，在适当的时标处产生行地址选通信号(RAS)22，列地址选通信号(CAS)23，写允许信号(WE)24，和数据输出允许信号(OE)25，并把它们提供给动态RAM2用于动态RAM2的数据读/写控制。用于动态RAM2的写数据信号和读数据信号通过一16位数据总线26传送。这一数据总线26在一安装了存储器控制器1与动态RAM2的印刷电路板上形成。
图1中，从动态RAM2待读的数据信号由14R表示，待输入到存储器控制器1的主时钟记为15，从存储器控制器1待输出的读控制时钟记为16，待输入到存储器控制器1的复位信号由17表示。
图2是一电路图，表示图1中所示存储器控制器结构的一个特别例子。
图2中，标号301到312代表D型具有清除输入端用于产生定时信号的触发器，标号313到328表示用于锁存读出数据信号的D型触发器，标号340表示二输入正逻辑输出AND门，标号341代表具有一反相输入端的二输入负逻辑输出NAND门，标号350到353表示二输入正逻辑输出AND门，标号360到361表示二输入负逻辑输出NAND门，标号370到371表示二输入正逻辑OR门，标号372表示二输入负逻辑输出NOR门，标号373代表非反相输出缓冲器，标号374与375表示反相输出缓冲器，标号380到395表示具有高阻抗输出控制端的非反相输出缓冲器，用于响应自NOR门372输出的内部控制信号19而输出固定值，以及标号410到425表示数据输入缓冲器。
触发器313到328响应表示从触发器312输出的读出数据取装定时的内部控制信号18取装从数据输入缓冲器410到425所提供的读出数据26。响应由AND门341所提供的地址选择信号20，AND门340与350通过OR门370到动态RAM2，输出作为存储器地址信号21的18位地址信号11的分别为上9位行地址信号或下9位列地址信号。
又图2中，标号510到525表示用于锁存写数据的D型触发器，且标号530到545表示带有高阻抗输出控制端的非反相输出缓冲器。标号50表示一写电路，该电路响应动态RAM访问请求信号12和读/写识别信号13，产生内部控制信号30与31，该内部控制信号30向触发器510到525提供取装写数据14W的时标。内部控制信号31向输出缓冲器530到545提供数据输出时标。
在本说明书中，图2中所示的整个电路(存储器控制器1)除了触发器510到525和输出缓冲器530到545以外的电路部分称作存储器读出电路。
本实施例中，数据总线26的电容保持对应于读出数据的电荷。存储器读出电路的输入缓冲器410到425检测电荷的电压电平值。用于保持在数据总线上的电荷的电荷保持器可被连接到数据总线。这样的电荷保持器易于通过把适当的电容器连接列16位数据总线26的每一信号线而实现。
图3A表示存储器读出电路各部件的典型信号波形。图3A中，标号400表示动态RAM2的列地址访问时间，标号401表示读周期时间，标号402表示由动态RAM2所规定的列地址预充电时间，信号11到16以及信号18到26表示本发明的典型信号波形，标号501到505表示18位的读地址值，标号601到606表示9位存储器地址值，标号701到705表示从RAM2输出到数据总线26的16位读出数据值，标号901到905表示从存储器读出电路输出的读出数据输出值。
数据总线26上的信号波形27也示于图3A中，该波形是通过把上拉电阻器连接到数据总线26而得到。这一信号波形的读出数据值由801到805所表示，如以下叙述中将会指出的，数据取装定时信号18引起数据701到705在该定时信号上升时标时被取装。由于这一信号，如果数据取装时间403不被延长，则数据801到805不能被取装。
图1，2与3A中，存储器读出电路根据输入信号11到15产生用于动态RAM2的读出操作的信号21到25，并把它们输出到动态RAM2。动态RAM2读由地址信号21所指定的地址处的存储器单元中数据并将其输出到数据总线26。
动态RAM读请求信号12在由主时钟15所产生的读控制时钟16的上升时标处发生变化。当数据读出被请求时，这一请求信号具有电平“1”。该请求信号顺序通过存储器读出电路的D型触发器301到305。由触发器301到305及读控制时钟16的输出的组合所产生的是行地址选通信号22，列地址选通信号23，固定值输出控制信号19和地址选择信号20。
输入到存储器读出电路的18位地址信号11被地址选择信号20分为上9位行地址信号和下9位列地址信号并作为存储器地址信号21输出。图3A所示的例子中，连续的5字数据被读取。因而，如果认为18位地址值501到505是由十六进位制表示的10000H，10001H，10002H，10003H和10004H，则9位的存储器地址值601到606为100H，000H，001H，002H，003H和004H。
9位存储器地址值601在行地址选通信号22的下降时标处提供给动态RAM2，而9位存储器地址602到606在列地址选通信号23的下降时标提供给动态RAM2。读/写识别信号13，写允许信号24，和数据输出允许信号25分别取电平值“1”，“1”和“0”，这指示读方式。
当行地址601与列地址602在行地址允许信号22和列地址允许信号23的下降时施加于动态RAM2时数据输出端保持在高阻抗状态直至列地址访问时间400在列地址选通信号23下降定时之后消失。此后，在动态RAM2把从由行地址值601和列地址值602所选择的存储器元读取的数据输出到16位数据总线26之后，数据输出端迅速地在列地址选通信号23的上升定时转变为高阻抗状态。
图3A所示所示的读操作中，在上述操作之后，只有列地址选通信号23重复上升和下降以读取同一行地址值和不同的地址值的一个或多个存储器单元，并顺序地输出读出的数据到16位数据总线26。
在图3A中，标号26表示根据本发明的该实施例的数据总线上的信号波形，并且标号27表示仅具有连接于其上的上拉电阻器的传统数据总线上的信号波形。读到数据总线上的数据信号值701到705对应于数据值801到805，其中每一对对应的值具有相同的值。对于传统的数据总线，在RAM2的数据输出端转变为高阻抗状态之后，数据总线上的所有值都由上拉电阻器固定在“1”。为了在动态RAM2输出数据时存储器读出电路读取正确的数据，需要一充分长的数据读取时间403。数据读周期时间401等于列地址访问时间400，数据读取时间403和列地址预充电时间402的和，并且在数据读时间变长时则该周期时间延长。
与此相对照，在这一实施例中，动态RAM2输出数据到数据总线26并在此后数据总线26在列地址选通信号上升定时处转变为高阻抗状态。但是，因为上拉或下拉电阻器不与数据总线连接，故数据总线上的数据值被保持到动态RAM2在下一个周期输出数据为止。
因而，如图3A中所示，用于数据取装的数据取装定时信号18可以在从列地址选通信号23上升到下一数据被输出时这一时间段中上升。对于传统数据总线所需的数据读时间403因而可变得尽可能的短。于是读周期时间401可被缩短，从而整个系统可被提高速度。
以下将参照图3B与3C作更详细的说明。
图3B示出传统的存储器读出电路典型的信号波形。从图3B可见，在读周期时间变短时，则在从列地址访问时间400之后的预定时延到列地址选通信号上升这段短的时间段中产生用于取装数据的数据取装定时信号18就变得困难了。结果是，必须通过推迟列地址选通信号的上升而设置一充分长的数据有效时间以便可靠地取装数据。这就成为提高全系统速度的一个障碍。图3C示出本发明实施例的存储器读出电路的典型信号波形。如果用于取装数据的数据取装定时信号18′是在从列地址访问时间400过后的触发器准备时间和用于充电的时间的时延起到下一数据的输出这段时间中产生，那就够用了。于是访问时间被加速，因而使用本发明的系统可提高速度。
在数据不被连续读取时，固定值输出控制信号19对于数据总线上的所有数据值控制输出缓冲器380到395以输出一固定值“1”。这样就避免了数据总线的不确定值。
读到数据总线上的数据值701到705由存储器读出电路的D型触发器313到328在数据取装定时信号18的上升定时处被取装，并作为16位读出数据信号14输出。图3A中所示的数据值701到705对应于数据值901到905，每一对对应的值具有相同的值。
图4是一电路图，示出反馈电平保持电路的一个实施例，该电路替代应用连接到构成数据总线的每一信号线的电容器，用于保持数据总线26上的数据值。
图4中，标号4001表示构成数据总线26的一信号线，标号4002表示一反相器，标号4003表示一P通道场效应晶体管，以及标号4004表示一n通道场效应晶体管。这个反馈电平保持电路可作为独立于图1中所示的存储器控制器1并与之相分离的电路而形成，或可以在作为图2所示的存储器控制器1的同一半导体基片上形成。
图4中，数据信号线4001上的电平值被输入到反相器4002并被该反相器反相，并提供给晶体管4003与4004的栅极。数据信号线4001被晶体管4003和4004的组合根据输入到反相器4002的电平值驱动为Vcc电平或接地电平。双箭头4008所指示的动态RAM一侧的数据输出缓冲器具有的驱动功率大于晶体管4003与4004组合的驱动功率，当数据信号线4001被该缓冲器驱动时，数据信号线4001的电平值发生变化且晶体管4003与4004的组合将根据反相器4002的输出信号，即按照数据信号线4001上已快速改变了的电平值建立数据信号线4001的电平。
因而数据信号线4001被晶体管4003与4004的组合引发保持相同的电平值直至该数据信号线4001被RAM边的输出缓冲器驱动为相反的电平。晶体管4003与4004设计为具有的器件参数将晶体管4003与4004的组合的驱动功率设定为小于RAM侧的数据输出缓冲器的功率。驱动功率决定于每一晶体管的接通电阻。具有较大接通电阻的晶体管的组合提供较小的驱动功率，使得晶体管易于被存储器输出缓冲器反相。
图5示出存储器控制器1的数据输入/输出部分的结构和动态RAM2以及输出缓冲器530到545的电路结构的一特定例子。
本实施例的输出缓冲器530到545由一个推拉型输出级和一个输出控制部分构成。输出级由一对n通道场效应晶体管5001和5002串接在电源电压端Vcc和接地端之间构成。输出控制部分产生用于根据输出数据信号5003与输出控制信号31驱动晶体管5001与5002的信号。
输出控制部分由以下器件构成：用于对输出数据信号5003进行反相的反相器5005，用于对输出控制信号31进行反相的另一反相器5006，用于接收输出数据信号5003与反相器5006的输出信号的两输入NAND门5007，用于接收由反相器5005和5006的被反相的信号的另一个两输入NAND门5008，以及用于把NAND门5007与5008的输出信号反相并把它们提供给晶体管5001与5002的栅极的反相器5009与5010。
当输出控制信号31取高电平时，晶体管5001与5002都关断并且输出节点N1进入高阻抗状态。这种状态下，构成数据总线26的信号线26-0到26-15的电平由信号线与连结端子之间的电容器保持对地电势。
连接到数据总线26的固定值输出缓冲器380到395具有类似于输出缓冲器530到545的结构。固定值输出缓冲器380到395被提供固定电平(例如，Vcc)而不是输出数据信号5003，以及图2中所示的内部控制信号19作为输出控制信号。高阻抗意即相对于电源电平或接地电平为n+KΩ的阻抗，例如40KΩ或更高。那种传统的上拉或下拉电阻器可被除掉而代之以应用约40KΩ的电阻器。
动态RAM2侧的输出缓冲器5020到5035具有与存储器控制器1的输出缓冲器530到545相同的结构。标号5036表示从存储器阵列(未示出)读取的数据信号，标号5037表示输出控制信号，标号5040到5055表示用于接收由输出缓冲器530到545输出到数据总线26的信号线26-0到26-5的写数据信号的输入缓冲器。
表1示出分别由本实施例所应用的输入信号22(RAS)，23(CAS)，24(WE)，25(OE)，输出状态和操作方式之间的关系。表1中的“输出控制”对应于图5中所示的输出控制信号5037。
表1输入信号                 输出控制      输出信号   操作RAS    CAS   WE    OE OUTCNT         I/OH      H      H      H    H            High-z    待用L      H      H      H    H            High-z    刷新L      L      H      L    L            Dout      读L      L      L      H    L            Din       写L      L      H      H    H            High-zL      H      H      L    H            High-z
图6为一框图，表示另一实施例，其中上述实施例的存储器控制器用于MPEG(动画专家组)视频解码器(活动图象解码器)LSI，该LSI形成与称为MPEG的视频标准相一致的活动图象再现系统。
如图6中所示，这一实施例的活动图象再现系统由以下器件构成：CD-ROM驱动器81，微处理器82，MPEG音频解码器84，MPEG视频解码器83，视频信号处理器85，D/A转换器86，音频放大器87，及其他元件。CD-ROM驱动器81读取被压缩编码并存储在CD-ROM中的运动图象数据。微处理器82把读出的数据(以下称为位流)分离为图象数据和音频数据并分析控制信息。MPEG音频解码器84把分离出的音频数据解码，MPEG视频解码器83对分离出的活动图象数据解码。视频信号处理器85把通过图象合成等被解码的图象数据(数字信号)转换为模拟信号并转换为R，G与B信号，并将这些信号提供给监视器90。D/A转换器86把由MPEG音频解码器84解码的音频数据转换为模拟信号。音频放大器87放大转换过的音频信号并驱动扬声器91。
标号88表示用于存储由微处理器82要执行的程序和固定数据的只读存储器。标号89表示用于微处理器82的工作区域的随机访问存储器。这个系统中，可使用硬盘驱动器代替CD-ROM驱动器。
MPEG视频解码器83装有输入处理电路801，内部处理电路802，和输出处理电路803以及图2所描述的实施例的存储器控制器1。输入处理电路801，内部处理电路802，或输出处理电路803把存储器访问请求信号12提供给存储器控制器1，该控制器进而进行动态RAM2的读/写操作。
本实施例的MPEG视频解码器83是作为在诸如硅等单个半导体基片上制成的半导体集成电路而形成的，虽然本发明并不限于此。本系统中，连接到MPEG视频解码器83的动态RAM2当作缓冲区(帧存储器)用于在解码之前或之后暂存图象数据。
由微处理器82读取的位流以恒定速率，例如1.2Mbps，被输入到MPEG视频解码器83。有三种MPEG视频编码方案，包括内编码图方案(I-图)，预编码图方案(P-图)，和双向预编码图方案(B-图)。对于再现一帧图象所必须的每帧的视频位流的数据量三种编码方案之间有很大差别。在编码时，视频位流的传输速率通过三种编码方案的组合被控制而一般是恒定的。通常在日本和美国所用的帧转速率约为30Hz，而欧洲和其他国家中所用的是25Hz，分别都是不变的。因此，对于按三种编码方案的图象帧进行解码所必须的视频位流转移速率有很大差别。虽然转移速率与被处理的帧有关，但这一速率分别约为7Mbps，2Mbps，与0.6Mbps。
为了对所输入的视频位流的传输速率与用于解码的视频位流的转移速率之间的差进行补偿，输入处理电路801进行一种处理。这种处理使用动态RAM2的部分作为先入先出缓冲区。特别地，被输入的视频位流被顺序地写入由输入处理电路801监控的动态RAM2的缓冲区，同时更新写地址。
当内部处理电路802请求视频位流以便解码时，输入处理电路801以满足必须的转移速率的速度产生和更新读地址，顺序地从动态RAM2读取视频位流，并特其提供给内部处理电路802。这种情况下，输入处理电路801监控写与读地址，使得不会溢出或下溢在动态RAM2中部分形成的先入先出缓冲区。
在内部处理电路802中，输入位流受到可变长度码的解码，反向量子化和频率转换对帧解码与编码帧相匹配。在由内编码图方案进行编码的帧的情况下，复制的数据作为参考帧存储在动态RAM2中部分形成的缓冲区中。在帧由预编码图方案被编码的情况下，复制的数据和参考帧的部分数据从动态RAM2被读取并必要时加在一起，并且作为参考帧存储在动态RAM2中的缓冲区中。
在帧由双向预编码图方案编码的情况下，复制数据和两幅参考帧的部分数据从动态RAM2被读出并如必要加在一起，并作为参考帧存储在缓冲区用于帧复制。在对由双向内帧预编码方案所编码的帧进行解码时，动态RAM2必须特两幅帧的缓冲区作最快反相，以及使一个帧作最快反相，以保持复制的帧直至输出处理电路803完成其读操作。
输出处理电路803以编码的帧相同的顺序读取存储在缓冲区中的多个帧数据，并将它们与定时信号一同输出以便形成一个视频信号。
图7示出根据本发明另一实施例的存储器读出电路的主要部分。该实施例中，如果数据没有被连续地读取，则由触发器510到525锁存的先前的写数据通过使用写数据输出缓冲器530到545被输出到数据总线26上，以避免数据总线26的信号线上的不确定电平。
本实施例与图2所示实施例不同之点在于，不是应用图2所示的固定值输出缓冲器380到395，而是使用两输入的CR门399。输入到OR门399的一个输入端的是由NCR门372输出的固定值输出内部控制信号19，并且输入到该OR门的另一输入端的是由写电路50所输出的写控制信号。本实施例中，只有单一两输入OR门399是由所有缓冲器380到395共用的，而不是使用对应于如图2中所示的实施例中的数据总线26信号线数目的十六个缓冲器380到395。
图8示出据本发明又一实施例的存储器读出电路。在这个实施例中，存储器控制器1′适于产生第一行地址选通信号RAS1和第二行地址选通信号RAS2。结果是，两个动态RAM2a与2b可被连接到单一存储器控制器1′。作为用于产生这种行地址选通信号RAS1与RAS2的电路的一个特定的例子示于图9之中。
如果动态RAM2a与2b的每一个的容量都与图1中所示的动态RAM2的容量相同，则比图1中所示的实施例大一位的19位的地址信号11输入到存储器控制器1′。两个两输入OR门376与377加到图2中所示的电路中，这两个OR门在其一个输入端接收地址信号11的最重要位A18的真和假电平作为它们的激活电平。输入到这两个OR门另一输入端的是用于形成图2所示的RAS信号的NAND门360的输出信号22。这样，以真和假电平之一作为其激活电平的行地址选通信号RAS1与RAS2可通过OR门376与377形成。以类似的方式，一个存储器控制器可控制三个或更多个(最好是2的倍数)动态RAM。
如同到此所述上述各实施例中那样，提供了用于产生数据取装定时信号的器件，该信号使得存储器读出电路在从动态RAM停止输出数据到下一数据被输出的时间段中取装数据。上拉或下拉电阻器不再连接到数据总线上，虽然这种电阻在此前一直使用。但数据是由数据总线和处于高阻抗状态的动态RAM的数据输出端的电容所保持的。因而存储器读出电路可以由数据总线的寄生电容所保持的电荷的形式取装数据。可使得动态RAM的读周期尽可能的短而接近动态RAM的读访问性能所允许的最终极限。
提供了数据输出器件，如果数据总线的高阻抗状态持续时间长于数据读操作过程预定时间段，则该器件用于由触发器保持输出数据，该触发器是用作固定数据或写数据保持器件的。因而可防止由数据总线在长时间段中的高阻抗状态所引起的不确定电平值。其结果是可防止取装错误数据和系统功能故障。
反馈电平保持器件的提供使得处于高阻抗状态的数据总线上的数据能够可靠地保持。
由于提供了电荷保持器件，代表数据值的电荷可被存储在处于数据总线高阻抗状态中的电荷保持器件之中，从而数据总线上的数据可更可靠地被保持。
本发明者的发明已通过较佳实施例特别进行了说明。但本发明是不拟限于以上实施例的，显然在不背离本发明之范围的情况下可作出各种各样的修改。
在以上说明中，发明者所作之本发明主要被用于MPEC系统的缓冲器存储器，该系统是作为本发明背景的一个应用场合。但本发明不限于此，而是可用于动态RAM的一般的控制器。根据本发明，只须添加一简单电路即可使得动态存储器的数据读周期加速。

Claims (20)

1.一种存储器读取电路，其特征在于，它包括：
与存储器件连接的地址输出器件，用于向该存储器件输出地址；
用于向上述地址提供指示信号时标的选通信号的器件；
用于从上述存储器件输入数据的器件，该数据输入器件的数据在直到下一数据输出之前的时间段，即上述选通信号输出时的断言时间段和上述选通信号没有输出的非断言时间段的整个过程中，都是有效的；以及
用于产生数据输入定时信号的数据输入定时器，以便根据上述选通信号从上述存储器件直到下一数据输出之前的上述时间段中输入数据。
2.根据权利要求1的存储器读取电路，其特征在于：
上述地址和上述选通信号的定时根据时钟信号切换；以及
上述数据输入定时器包括用于在上述时钟信号变化定时处输入上述选通信号电平的器件。
3.根据权利要求2的存储器读取电路，其特征在于：还包括
与上述存储器件连接的数据总线；
具有缓冲器用于通过上述数据总线向上述存储器输出数据的数据写电路；以及
与上述数据总线连接的预定数据输出器，用于在上述缓冲器引起上述数据总线进入高阻抗状态的时间段中向上述数据总线输出预定数据。
4.根据权利要求3的存储器读取电路，其特征在于：还包括
与上述数据总线连接用于保持电平的电平保持电路，该电平保持电路具有互补连接的p及n通道场效应晶体管以及连接在该场效应晶体管的结点与该两场效应晶体管两个删极之间的反相器。
5.根据权利要求4的存储器读取电路，其特征在于：上述互补连接的场效应晶体管通过大于由上述场效应晶体管的接通电阻所决定的驱动功率的驱动功率把保持电平反相。
6.根据权利要求3的存储器读取电路，其特征在于：还包含与上述数据总线连接的电容器。
7.根据权利要求1的存储器读取电路，其特征在于：上述数据输入器具有用于连接到上述存储器的数据总线，以及连接到上述数据总线用于保持电平的电平保持电路，该电平保持电路具有互补连接的p和n通道场效应晶体管和连接在上述场效应晶体管的结点和该场效应晶体管的两栅极之间的反相器。
8.根据权利要求7的存储器读取电路，其特征在于：上述互补连接的场效应晶体管通过大于由上述场效应晶体管导通电阻所决定的驱动功率的驱动功率而使保持的电平反相。
9.根据权利要求1的存储器读取电路，其特征在于还包括连接到上述数据总线的电容器。
10.根据权利要求2的存储器读取电路，其特征在于还包括：
连接到上述存储器件的数据总线；
具有缓冲器件的数据写电路，用于响应写控制信号通过上述数据总线向上述存储器件输出数据；以及
连接到上述数据写电路的数据总线稳定电路，用于响应控制上述数据写电路的控制信号把上述数据写电路的数据输送到上述数据总线。
11.用于存储器的读出电路，其特征在于包括：
存储器读取器件，该器件包括用于输出地址的器件，用于输出指示将该地址输入到该存储器件的定时的地址选通信号的器件，以及用于将所输出的数据输入到数据总线上的器件，该数据总线上的数据并不受该地址选通信号的作用而失效；
连接到上述存储器读取器件的存储器件，该存储器件在上述被输入的地址选通信号上升或下降定时之处接收上述地址，该存储器件被连接到处于高阻抗状态的上述数据总线上，这种状态直至根据上述接收到的地址从存储在其中的多个存储信息集中选择出一个或多个位为止，该存储器件上述数据总线输出选择出的上述存储信息集，并在上述地址选通信号上升或下降之后停止输出上述选择出的存储信息并连接到处于高阻抗状态的上述数据总线；以及
用于对于上述存储读取器件在从上述存储器件输出数据到下一数据被输出的时间段过程中提供数据输入定时的器件。
12.根据权利要求11的读出电路，其特征在于还包括：连接到上述存储器读取器件和上述数据总线的数据输出器件可在数据输出状态和高阻抗状态之间切换，以便如果上述数据总线长时间进入高阻抗状态则可取数据输出状态，其中在从上述存储器件相继读取数据过程中，在下一数据被输出之前，及上述存储器件把相继数据输出到上述数据总线并停止输出之后，上述数据总线上的数据被上述存储器读取器件取装，并在不存在下一读取的条件下，上述数据总线保持在高阻抗状态，并在此后上述数据输出器件把预定数据输出到上述总线。
13.根据权利要求11的读出电路，其特征在于还包括：连接到数据输入端的反馈电平保持器件，用于通过一输入的电平驱动上述数据总线，并根据由大于上述反馈电平保持器件的驱动功率的一个驱动功率所改变的电平而驱动上述数据总线。
14.根据权利要求11的读出电路，其特征在于还包括连接到数据输入端的电荷保持器件。
15.用于存储器的读出电路，其特征在于包括：
用于输出多位地址信号的器件；
用于输出指示将上述地址信号输入到上述存储器件的定时的选通信号的器件；
用于取装数据总线上的数据信号的数据取装器件，上述数据总线上的该数据并不受该选通信号的作用而失效；
存储器件，用于在上述选通信号上升或下降的定时处接收上述地址信号，引起数据输出端取高阻抗状态直至从存储在其中的多存储信息集中按照上述所接收的地址信号选择出数据并被读出，并在上述选通信号上升或下降定时之后停止输出读出的存储信息集并引起输出端又取高阻抗状态；以及
信号生成器件，用于生成数据取装定时信号并将该信号在上述存储器件开始输出数据到下一数据输出时的时间段过程中提供给上述数据取装器件。
16.根据权利要求15的用于存储器的读出电路，其特征在于还包括：固定数据输出器件，用于在数据读出操作过程中如果上述数据总线取高阻状态的时间长于预定的时间段则输出预定的固定数据。
17.根据权利要求15的用于存储器的读出电路，其特征在于还包括：用于对于上述存储器件保持写数据的数据保持器件，以及用于输出保持在上述数据保持器件中的写数据的数据输出器件，其中如果在数据读出操作过程中上述数据总线取高阻抗状态的时间长于预定时间段则保持在上述数据保持器件中的写数据被输出。
18.一种存储系统，其特征在于包括：
存储器件，用于在地址选通信号下降或上升定时处接收地址信号，引起数据输出端取高阻抗状态直至从存储在其中的多个存储信息集中按照上述接收到的地址信号选择数据并被读出，并在上述选通信号上升或下降定时之后停止输出读出的存储信息集并引起该输出端重又取高阻状态；以及
通过数据总线连接到上述存储器件的读出电路，该读出电路包括用于向上述存储器件输出多位地址信号的器件，向上述存储器件输出指示该地址信号输出定时的选通信号的器件，用于取装上述数据总线上的数据的数据取装器件，以及用于生成数据取装定时信号并在上述存储器件开始输出数据到下一数据被输出的时间段内向该数据取装器件提供所生成的数据取装定时信号的信号发生器件。
19.根据权利要求18的存储系统，其特征在于还包括连接到构成上述数据总线的每一信号线的电荷保持器件。
20.根据权利要求18的存储系统，其特征在于还包括连接到构成上述数据总线的每一信号线的反馈电平保持器件，该反馈电平保持器件包含探测上述信号线电平的电平探测器件和用于根据该电平探测器件所探测到的电平驱动该信号线的驱动器件。
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