CN1905067A - 非易失性半导体存储器件和信号处理系统 - Google Patents

Abstract

本发明提供一种非易失性半导体存储器件和信号处理系统。存储程序等的代码闪速存储器和存储图像数据等的数据闪速存储器，对于读出和写入等分别具有不同的性能要求，所以以往由不同的芯片构成。这妨碍了需要两种闪速存储器的系统的低成本化和减小便携式系统的安装面积。本发明的非易失性存储器设置有：第1存储块(104)，具有第1写入电平和第1读出装置；第2存储块(102)，具有与上述第1写入电平不同的第2写入电平、与上述第1读出装置不同方式的第2读出装置，且与上述第1存储块形成在同一基板上；以及数据输出装置(128)，选择上述第1读出装置或上述第2读出装置中的任意一者，将读出数据输出到外部。

Description

非易失性半导体存储器件和信号处理系统

技术领域

本发明涉及非易失性半导体存储器件和安装有非易失性半导体存储器件的信号处理系统，尤其涉及应用在将控制程序等代码和图像等数据这两者存储于非易失性半导体存储器件的系统使用的非易失性半导体存储器件中有效的技术。

背景技术

非易失性半导体存储器件，由于切断电源后也能保持存储信息，因此广泛应用于信息系统和通信系统。其中，闪速EEPROM(闪速存储器)，通过进行芯片整体或以块为单位的删除，从而使存储单元尺寸变小，实现了低成本，其需求迅速扩大。

在使用闪速存储器的系统中，作为存储于闪速存储器的信息，大致可分为代码(指令)和数据。这里，代码是系统LSI中的运算处理部执行的指令，存储该代码的闪速存储器，需要高速地读出高速动作的运算处理部所需要的代码。另外，在系统LSI中执行的应用程序软件所处理的图像等数据，是成块(lump)的大量数据，存储该数据的闪速存储器，需要能够在所需时间内执行成块的大量数据的写入和读出。

将主要用于存储指令等代码的闪速存储器定义为代码闪速存储器，将主要用于存储图像等数据的闪速存储器定义为数据闪速存储器，总结对各存储器的性能要求，则如图12所示。由图12可知，对代码闪速存储器和数据闪速存储器而言，在读出、写入、删除及改写次数等特性方面，存在不同的性能要求。

代码闪速存储器中的存储信息，以运算处理部的指令为主，因此要求高速随机存取，在确定了指令后，几乎不需要改写，因此对改写次数、写入及删除性能的要求并不高。而数据闪速存储器中的存储信息，以图像等大容量数据为主，因此在对于读出和写入的随机性能上没有要求，但要求高速的吞吐量。由于要求高速改写，所以对删除也要求高速性，对改写次数也要求为多次。

另外，存储在代码闪速存储器中的运算处理部的指令，当有来自运算处理部的请求时，则需要即使在对数据闪速存储器的访问期间、尤其是在执行需要长时间的写入或删除的期间，也能够进行读出。

NOR型闪速存储器具有适于对代码闪速存储器的要求的性能，NAND型闪速存储器具有适于对数据闪速存储器的要求的性能，因此，在将代码和数据存储于非易失性存储器的系统中，采用了NOR型闪速存储器和NAND型闪速存储器这两者。

例如，便携式电话系统中的信号处理部，由进行基带处理的第1系统LSI和进行应用程序处理的第2系统LSI构成。在第1系统LSI中连接NOR型闪速存储器和DRAM，在第2系统LSI中连接NAND型闪速存储器和DRAM。在各NOR型闪速存储器中，存储有在各系统LSI的运算处理部中所使用的代码(指令)。在NAND型闪速存储器中，存储由在第2系统LSI中执行的应用程序软件进行处理的图像数据等。

随着半导体制造技术的发展，系统LSI逐渐向大规模发展，存储器逐渐向大容量发展，在上述便携式电话系统中，如果采用更微细化的工艺技术将两系统LSI集成在1个芯片上，则能实现进一步的成本降低。同样地，在闪速存储器中，如果将2个DRAM集成在1块芯片也能实现进一步的成本降低，但为了集成闪速存储器，需要将具有不同性能要求的代码闪速存储器和数据闪速存储器实现在1块芯片上的技术。

在专利文献1、专利文献2中公开了将用于存储代码和用于存储数据的闪速存储器实现在1块芯片上的复合闪速存储器。在这些文献中，记载了关于代码存储用存储部和数据存储用存储部的区域划分的技术，并记载了关于在数据存储用存储部的写入或删除动作期间进行从代码存储用存储部读出的技术，根据公开的技术，并不能实现图12所示的代码闪速存储器和数据闪速存储器中分别要求的、不同的读出性能和写入性能。

在专利文献3中也公开了这样的技术：将非易失性存储阵列内的存储单元分为多个块，在对任意块进行写入动作或删除动作的期间，能进行从其他块的读出。在专利文献3中，划分成的各块中具备地址锁存器，并且备有进行包括各块的存储芯片整体的控制的指令分析和状态数据生成部，分析对存储芯片的指令，任意块在写入或删除动作期间能够进行从其他块的读出。该专利文献3所公开的技术，也不能够实现图12所示的代码闪速存储器和数据闪速存储器分别要求的不同的读出性能和写入性能。

专利文献1、专利文献2所公开的、可以在对数据存储用存储部进行写入或删除动作期间进行从代码存储用存储部的读出的技术，与专利文献3所公开的技术同样，通过具备多个可独立动作的存储块来得以实现。

在专利文献4中公开了在1块芯片上实现不同的多种存储特性的技术的一例。在专利文献4中，在NAND型存储器的一部分区域中，设置用1个存储单元置换NAND型存储单元的串联连接的存储单元后的NOR型存储区域，从而能够在同一芯片上实现可通过高度集成实现低成本的NAND型存储器、和具有良好的随机存取性能的NOR型存储器。但是，以共用位线和读出电路的结构实现了NAND型存储器和NOR型存储器，这里所公开的NOR型存储器，不能够应用于要求随机读出速度远远高于数据闪速存储器的代码闪速存储器。另外，在写入特性方面，NAND型存储器和NOR型存储器具有相同特性，与NOR存储器相比，NAND型存储器并未实现高速写入。另外，不能在对NAND型存储器的写入或删除动作正在执行时，进行从NOR型存储器读出的动作。

在专利文献5中公开了这样的技术：在1块芯片上实现程序数据(代码)存储区域、和与程序数据存储区域相比由改写引起的劣化少且寿命长的表数据(数据)存储区域。通过将施加到数据表存储区域的写入电压设定为低于施加到程序数据区域的电压的值，从而使表数据存储区域的写入阈值电压取为低于程序数据的写入阈值电压的值，减轻改写时的负荷来谋求寿命的延长。此时，利用所输入的地址判断是程序数据存储区域还是表数据存储区域。在该专利文献5中，通过变更写入电压的装置实现了不同的写入阈值电压，不能使表数据的写入比程序数据的写入速度更快。另外，没有说明被设定成不同的写入阈值电压的存储单元的读出方式和电路，专利文献5所公开的技术，不能够实现图12所示的代码闪速存储器和数据闪速存储器分别要求的读出性能和写入性能。

在专利文献6中，公开了通过按区域切换多值存储和2值存储的技术。对要求高速动作且高可靠性的数据进行2值存储，对要求大容量存储的数据进行多值存储。在写入时与写入数据一起存储多值标志，在读出时根据标志的值切换读出顺序，从而能任意地设定2值或多值存储的区域。但是，专利文献6所公开的技术，是关于多值存储和2值存储之间的切换的技术，不能够实现作为代码闪速存储器和数据闪速存储器所要求的、以不同的存储块进行的高速随机读出和高吞吐量读出。

[专利文献1]日本特开平10-326493号公报

[专利文献2]日本特开2004-273117号公报

[专利文献3]日本特开平7-281952号公报

[专利文献4]日本特开平10-27484号公报

[专利文献5]日本特开平11-283382号公报

[专利文献6]日本特开2001-210082号公报

发明内容

对于集成了代码闪速存储器和数据闪速存储器的闪速存储器，如果不以低成本实现满足2种不同类型的所有性能要求的闪速存储器，就不能作为安装于系统的产品来使用。

正如作为背景技术所说明的那样，在一些现有技术中，公开了解决在用1块芯片实现代码存储器和数据存储器时必须要解决的众多问题中的若干个问题的技术，但即使将这些现有技术组合，也不能用1个芯片实现图12所示的代码闪速存储器和数据闪速存储器要求的性能。

为了解决上述问题，本发明的第1非易失性半导体存储器件，包括：第1存储块，具有第1写入电平和第1读出装置；第2存储块，具有与上述第1写入电平不同的第2写入电平、与上述第1读出装置不同方式的第2读出装置，且与上述第1存储块形成在同一基板上；以及数据输出装置，选择上述第1读出装置或上述第2读出装置中的任意一者，将读出数据输出到外部。

另外，本发明的第2非易失性半导体存储器件，包括第1存储块，具有将大于等于2位的信息写入1个存储单元的第1写入装置和第1读出装置；第2存储块，具有与上述第1写入装置不同的第2写入装置、与上述第1读出装置不同方式的第2读出装置，且与上述第1存储块形成在同一基板上；以及数据输出装置，选择上述第1读出装置或上述第2读出装置中的任意一者，将读出数据输出到外部。

另外，本发明的第3非易失性半导体存储器件，包括第1存储块，具有选择特定的存储单元所连接的字线的第1字线装置和第1读出装置；第2存储块，具有同时选择特定的存储单元所连接的多个字线的第2字线装置、和与上述第1读出装置不同方式的第2读出装置，且与上述第1存储块形成在同一基板上；以及数据输出装置，选择上述第1读出装置或上述第2读出装置中的任意一者，将读出数据输出到外部。

根据本发明，能够将在读出、写入、改写次数等特性方面要求不同性能的代码存储用非易失性半导体存储器件和数据存储用非易失性半导体存储器件，在满足了所有性能要求的基础上集成在1个芯片上，能实行低价化。

在使用了本发明的非易失性半导体存储器件的系统中，能够在1个芯片上构成由多个芯片构成的非易失性半导体存储器件，因此能够缩小安装面积，并且，能够减少地址总线和数据总线的寄生电容，因此能够实现高速动作或低功耗动作。

另外，能够以简单的电路规模实现对数据存储区域的写入或删除期间的从代码存储区域的读出，能够实现原样维持系统性能下的低成本化。

附图说明

图1是本发明的一个实施例的闪速存储器的结构图。

图2是表示图1中公共块的结构例的电路图。

图3是图1中的存储单元阈值电压分布图。

图4是图1中的存储单元的写入特性图。

图5是图1的代码存储阵列中的写入和写入检验的时序说明图。

图6是图1的数据存储阵列中的写入和写入检验的时序说明图。

图7是说明图1中的读出时序的图。

图8是在对图1的数据存储阵列进行写入的期间从代码存储阵列读出的时序说明图。

图9是表示本发明的另一实施例中公共块的结构例的电路图。

图10是表示本发明的另一实施例中存储单元结构例的电路图。

图11是表示采用了图1所示的闪速存储器的信号处理系统的结构例的图。

图12是表示代码闪速存储器和数据闪速存储器各自的性能要求的图。

具体实施方式

图1表示本发明的一个实施例的闪速存储器100的结构例。在图1中，102是用于存储代码的代码存储阵列，104是用于存储数据的数据存储阵列。代码存储阵列102和数据存储阵列104，为了使制造工艺成本最小，将相同构造的存储单元构成为相同的配置。代码存储阵列102和数据存储阵列104分别与根据输入的地址选择阵列内特定的字线的行解码器106、110连接，代码存储阵列102通过Y门112与读出放大器114连接，另外，代码存储阵列102、数据存储阵列104通过选择门111、119与页锁存器(page latch)116、读出/写入电路118相连接。

将来自地址输入端子A0～A25的行地址输入信号直接输入连接在代码存储阵列102上的行解码器106，并选择代码存储阵列102内的特定字线。输入以地址锁存器122锁存了来自地址输入端子A0～A25的行地址输入信号的信号，并选择数据存储阵列104内的特定字线。由选择电路(MUX)120选择来自地址输入端子A0～A25的列地址输入信号或来自计数器134的信号中的任意一者，输入到列解码器108，该列解码器108输出选择Y门112和页锁存器116的选择信号。

配置图1中的选择门111和选择门119、Y门112、读出放大器114、页锁存器116、以及读出/写入电路118的公共块132内的具体电路的例子，在图2进行表示。

这里，将对数据存储阵列104内的存储单元进行写入的写入阈值电压设定为高于对代码存储阵列102内的存储单元进行写入的写入阈值电压的值。即，如图3所示，在代码存储阵列102内，将存储阵列内的存储单元的阈值电压分布设定为远低于删除后的阈值电压分布300的值302，在数据存储阵列104内，将存储阵列内的存储单元的阈值电压分布设定为高于代码存储单元的值304。

图4表示存储单元的写入特性。如图4所示，存储单元的阈值电压具有与写入时间的对数轴成比例的特性，通过如图3所示那样设定代码存储阵列102内的存储单元和数据存储阵列104内的存储单元的写入后的阈值电压，由此，数据存储阵列104与代码存储阵列102相比，将在短时间内达到目标阈值电压，该时间是与该阈值电压电位差的指数函数成反比例的。但是，如图3所示，数据存储阵列104中的删除后的阈值电压分布的下限与写入后的阈值电压分布的上限间的阈值电压宽度(读出窗口)IRWD，比代码存储阵列102中的IRWC的值小，将用于从代码存储阵列102读出的读出标准电流，设定为与阈值电压VtREFC相当的电流，将用于从数据存储阵列104读出的读出标准电流，设定为与阈值电压VtREFD相当的电流。因此，存储单元电流与读出标准电流之差的电流，在从数据存储阵列104读出时要比在从代码存储阵列102读出时小。

如图3所示那样设定代码存储阵列102内的存储单元和数据存储阵列104内的存储单元的写入阈值电压，用图2说明用于满足图12所示的对代码闪速存储器和数据闪速存储器这二者的性能要求的电路结构例。公共块132内的构成Y门112的晶体管218、和构成读出放大器114的1位的读出放大器220，是用于进行从代码存储阵列102随机读出的电路。公共块132内的除晶体管218和读出放大器220之外的电路，是进行从数据存储阵列104读出和对数据存储阵列104、代码存储阵列102进行写入的电路，在图2中，示出2条位线(BLi、BLi+1)的电路结构，但对所有位线连接有相同的电路。

首先，说明写入动作，写入电路在代码存储阵列102、数据存储阵列104中共用，对于写入到代码存储阵列102、数据存储阵列104中的哪一者，通过这样的动作来进行：在使选择门214或选择216中的一个导通另一个截止时，对导通了一侧的存储阵列进行写入。如果对写入到数据存储阵列104的情况进行说明，则通过控制信号TGD使选择门214导通、通过控制信号TGC使选择门216截止。

由交叉连接的2个反相器构成的页锁存器200，通过晶体管204与位线BLi连接。写入数据从数据输入输出端子D0～D15经由输入输出缓存器128输入内部数据总线DBD。通过由列选择信号YSEL所驱动的晶体管206，将作为由列解码器108对来自计数器134的信号进行了解码的结果输出的、内部数据总线DBD的数据有选择地取入到页锁存器200中。同步于计数器134进行的计数，依次输入写入数据，将与位线的数量相当的1页的写入数据取入到页锁存器200中。

取入到页锁存器200中的写入数据，经由电平移位电路202输入到位线BLi。取入到页锁存器200中的数据为“1”的位是写入位，为“0”的位是禁止写入位，取入到页锁存器200中的数据只是为“1”的位，将对存储单元的漏极写入的写入电压施加给位线BLi。此时，晶体管204被控制信号RED控制为截止，并对连接了要写入的存储单元的字线施加对存储单元的控制门的写入电压，该写入电压是由锁存来自地址输入端子A0～A25的行地址信号的地址锁存器122和行解码器110施加的。

在对存储单元进行了一次写入后，需要检验存储单元是否达到了目标阈值电压。在该检验动作时，由控制信号TGD导通选择门214，通过控制信号PREC的控制，经由晶体管212将位线BLi预充电到特定电位。在预充电结束的定时，在连接了为了检验进行读出的存储单元的字线上，由锁存来自地址输入端子A0～A25的行地址信号的地址锁存器122和行解码器110，对存储单元的控制门施加读出电压，由流入存储单元的电流对位线中预充的电平进行放电。通过预先确定的时序下的控制信号RED的控制，使晶体管204导通，对页锁存器200施加位线的电位。在页锁存器200的另一端子上，串联连接有栅极被施加了参考电压REF的晶体管208、和被输入了锁存时序控制信号LTC的晶体管210，在锁存时序控制信号LTC的控制时序下，对位线电位与参考电压REF加以比较，判断存储单元是否达到了目标阈值电压。连接在被判断为达到了目标阈值电压的存储单元上的页锁存器200，根据比较结果，使锁存数据反转，将存储数据取为表示写入禁止的“0”。

若基于位线电位与参考电压REF的比较的检验动作的结果是判断为没有达到目标阈值电压，则原样维持页锁存器200内的写入数据。在检验动作的结果是判断为没有达到目标阈值电压时，则在这样的位的期间，重复进行下一个写入和写入检验。

当写入检验后判断为所有的位都达到了目标阈值电压时，由写入结束检测装置(图中未示出)生成写入结束信号，结束写入。

在对代码存储阵列102进行写入时，由控制信号TGD使选择门214成为截止状态，由控制信号TGC使选择门216导通，进行与对数据存储阵列104的写入相同的动作，但在写入检验时，将施加于晶体管208的参考电压REF取为不同于对数据存储阵列104的写入动作中的检验时的电压，从而能够将判断写入结束的存储单元的阈值电压设定为与对数据存储阵列104写入时不同的值。

这样，将数据存储阵列104的写入阈值电压设定为高于代码存储阵列102的电压，从而能够使数据存储阵列104的写入速度远大于代码存储阵列102的写入速度。

接着，以下将说明使数据存储阵列104的写入速度更快的方法。如上所述，在写入动作中，反复执行对存储单元的写入动作，用于写入检验的读出动作。因为将代码存储阵列102的写入阈值电压的值设定得低，所以需要进行严格的写入阈值电压的控制。写入阈值电压过低，将生成0V或0V以下的存储单元，则在非选择时漏极-源极间有漏电流流过，产生所选择的存储单元的误读出。因此，如图5所示，需要将写入时的脉冲宽度设定得小，使在1次写入动作中变化的阈值电压的宽度减小来进行写入控制。在图5中，P表示写入期间，PV表示写入检验期间。

另一方面，将数据存储阵列104的写入阈值电压设定为较高的值，因此，即使写入阈值电压的分布宽度比代码存储阵列宽，存储单元也不会发生成为如上所述的误读出的原因的漏电流，与代码存储阵列相比能够减缓写入阈值电压控制。因此，在数据存储阵列104的写入中，如图6所示，将写入脉冲宽度设定得比代码存储阵列102宽，能够减少写入和写入检验的重复次数，因此，能够实现数据存储阵列104的写入速度的进一步提高。

接下来，用图7所示的时序图(前半部分)说明读出动作。在从数据存储阵列104的读出中，进行与写入检验相同的动作。利用允许写入信号/WE将来自地址输入端子A0～A25的行地址A_1取入地址锁存器122，施加给行解码器110。行解码器110根据所输入的地址A_1选择特定的字线。读出开始后，将就绪/忙(ready/busy)信号RY/BY设定为表示忙状态的“0”值。

在选择特定的字线的同时，通过控制信号TGC的控制将选择门216保持为截止状态，进行与写入检验相同的动作。此时，通过将要施加给晶体管208的参考电压REF设定为用于读出的电位，能够将由行解码器110所选择的字线所连接的存储单元中的存储数据，以页为单位读出到页锁存器200中。存储单元中的存储数据读出到页锁存器200后，使就绪/忙(ready/busy)信号RY/BY成为表示就绪状态的“1”值。响应这一变化对/RE信号施加脉冲时，计数器134开始计数，利用作为列解码器108将来自计数器134的信号解码后的结果输出的列选择信号YSEL，有选择地将数据经由晶体管206输出到内部数据总线DBD。通过计数器134依次计数，读出到页锁存器200的存储单元数据依次输出到内部总线DBD，如D_1、D_2、D_3、D_4那样依次经由输入输出缓存器128输入到输入输出端子D0～D15。

如用图3说明的那样，对数据存储阵列104内的存储单元进行写入的写入阈值电压，被设定为高于对代码存储阵列102内的存储单元进行写入的写入阈值电压的值，因此，读出时的存储单元电流与读出标准电流之间的电流差小，因此，难以实现高的读出速度。因此，直到取入页锁存器200为止要花很长时间，但通过将1页的数据一次取入页锁存器200，能够在短时间内实现将列地址依次变更来将页锁存器200的数据依次输出到数据输入输出端子D0～D15这样的动作，能够实现高速的读出吞吐量。

接着，用图7的时序图(后半部分)说明从要求高速的随机性的代码存储阵列102的读出。接收来自地址输入端子A0～A25的地址信号A_5和芯片启动信号/CE后，行解码器106根据所接收的行地址，选择连接有要访问的存储单元的字线，列解码器108通过选择电路120的选择动作，接收列信号，输出依照列地址的列选择信号YSEL，控制构成Y门112的晶体管218。通过该动作，将16条位线BLi(i＝0～15)有选择地连接至读出放大器220，将经由连接有读出放大器220的位线而输入的存储单元电流转换成电压，输出到内部总线DBC。内部总线DBC的数据经由输入输出缓存器128，作为D_5输出到数据输入输出端子D0～D15。在选择不同的存储单元进行读出时，继续对地址输入端子A0～A25施加不同的地址信号A_6和芯片启动信号/CE。由输入的地址信号A_6所选择的存储单元中的存储数据，通过与前面说明的相同的动作，作为D_6输出到数据输入输出端子D0～D15。

对代码存储阵列102内的存储单元的写入阈值电压，被设定为与数据存储阵列104相比足够低的值，因此，存储单元电流与读出标准电流的电流差将得到较大的值。因此，能够高速地进行位线的寄生电容的充放电。另外，设置了具有输入输出数据宽度的数量(本实施方式中为16个)的读出放大器220，由于个数可以减少，所以能够采用可高速读出的电路结构，能够实现高速随机访问。

关于删除动作，用同样的方法对代码存储阵列102和数据存储阵列104施加删除电压，但由于数据存储阵列104与代码存储阵列102相比写入阈值电压高、与删除后的阈值电压的电位差小，因此即便是与写入速度相同的删除速度，也能比代码存储阵列102高速地执行数据存储阵列104。

另外，由于数据存储阵列104的写入阈值电压与删除阈值电压之间的电位差小，因此改写时施加给存储单元的压力变小，能够使对数据存储阵列104的改写次数多于对代码存储阵列102的改写次数。

接着，用图8说明在对数据存储阵列104进行写入期间，从代码存储阵列102进行读出的情况。为了对数据存储阵列104进行写入，首先将数据取入页锁存器200。在对地址输入端子A0～A25施加表示是指令输入期间的信号A_C的同时，对数据输入端子D0～D15输入表示是写入数据取入模式的指令C_1。接着，与施加给/WE信号的脉冲同步地依次施加写入数据D_1、D_2、D_3、...、D_n，从而列解码器108解码对/WE的脉冲进行计数的计数器134的输出，依次控制晶体管602，将1页的写入数据取入页锁存器200。

在对页锁存器200的写入数据取入完成后，执行对数据存储阵列104的写入动作。在对地址输入端子A0～A25施加表示是指令输入期间的信号A_C的同时，对数据输入输出端子D0～D15输入表示是写入模式的指令C_2。接着，为了选择数据存储阵列104内的要写入的存储单元，通过施加地址A_4，将/WE置为“0”，开始写入动作。此时，就绪/忙信号RY/B成为表示忙状态的“0”值。在对数据存储阵列104进行写入的期间内，对地址输入端子A0～A25输入指示代码存储阵列102的区域的地址A_5后，存储器内部一边执行对数据存储阵列104的写入和写入检验动作，一边开始从代码存储阵列102读出的读出动作。在对数据存储阵列104的写入和写入检验期间，选择门216保持为截止状态，因此，能够执行从采用Y门晶体管218和读出放大器220的代码存储阵列102读出的读出动作，而不影响数据存储阵列104的写入和写入检验动作。因此，接收来自地址输入端子A0～A25的地址信号A_5和/CE信号后，选择代码存储阵列102内的存储单元，将从所选择的存储单元读出的数据作为D_5输出到数据输入输出端子D0～D15。直到对数据存储阵列104的写入完成为止，就绪/忙信号RY/B仍然为表示忙状态的“0”值。

如上所述，通过做成图1和图2所示的电路结构，并如图3所示那样将数据存储阵列104的写入阈值电压设定得比代码存储阵列102的写入阈值电压高，能够在1个芯片上实现同时满足图12所示的对代码存储阵列和数据存储阵列的要求的闪速存储器。

数据存储阵列104用于存储图像等大量数据，因此容量大于代码存储阵列102。因此，如果与代码存储阵列102相比能够以更低的成本实现数据存储阵列104，这将是非常有效的。

以下，说明与代码存储阵列102相比以更低的成本实现数据存储阵列104的方法。图9表示这样的电路结构：对数据存储阵列104用4值电平将2位的信息写入到1个存储单元，对代码存储阵列102用2值电平将1位的信息写入到1个存储单元。对与图2相同的电路结构元件赋予与图2相同的标号，作为进行从代码存储阵列102读出用的电路处的Y门晶体管218、读出放大器220以及内部总线DBC，由于与图2是相同结构并执行相同的动作，因此在图9中省略了图示。与图2不同的有以下几点：在位线BLi与BLi+1之间添加了选择晶体管702；将控制选择门214的信号TGD分为TGD_E和TGD_O；将输入到晶体管210的栅极的信号LTC分为LTC_E和LTC_O，其中，所述晶体管210在读出和写入检验时控制将存储单元的数据取入到页锁存器200的时序；将读出和写入检验时施加给晶体管208的参考电压分为REF_1和REF_2。

在用2值电平将1位的信息写入代码存储阵列102内的1个存储单元时，通过来自MLC信号的控制将选择晶体管702保持为截止状态，将时序控制信号LTC_E和LTC_O、控制信号TGD_E和TGD_O、参考电压REF_1和REF_2分别作为同一信号来控制，进行与用图2说明的同样的动作，从而能够进行与用图2说明的同样的写入。关于来自代码存储阵列102的2值信息读出，如上所述，使用图中未示出的Y门晶体管218、读出放大器220以及内部总线DBC，进行与用图2说明的同样的动作。

接着，说明用4值电平将2位的信息写入数据存储阵列104内的1个存储单元的情况。与图中示出的位线BLi和BLi+1相连接的页锁存器200_E和200_O，分别取入用于写入1个存储单元的第1位和第2位的信息。取入顺序与用图2说明的相同，将从数据输入输出端子D0～D15输入的写入数据输出到内部总线DBD，利用来自列解码器108的列选择信号YSEL，经由晶体管206取入。将取入到2个页锁存器200_E和200_O中的2位的写入数据，按以下顺序用4值电平写入到连接在位线BLi上的存储单元。

首先，通过控制信号TGD_O的控制使选择门214_O保持为截止状态，并通过控制信号TGD_E的控制使选择门214_E导通，将与位线BLi连接的存储单元的写入设定为可写入的状态。对取入到页锁存器200_E和200_O中的2位的写入数据的每一个，进行写入动作。在对存储单元进行第1位的写入时，在取入到页锁存器200_E的写入数据是表示是写入位的“1”数据的情况下，将写入电压从电平移位电路202_E经由位线BLi施加给存储单元的漏极。在对存储单元进行第2位的写入时，在取入到页锁存器200_O的写入数据是表示是写入位的“1”数据的情况下，将写入电压从电平移位电路202_O经由晶体管702施加给位线BLi。在第1位和第2位的写入中，利用锁存来自地址输入端子A0～A25的行地址的地址锁存器122和行解码器110，将对存储单元的控制门的写入电压施加给连接有进行写入的存储器的字线。

在实施了第1位和第2位的写入后，执行写入检验。利用控制信号MLC和控制信号TGD_E，使选择晶体管702及与位线BLi连接的选择门214_E成为导通状态，利用控制信号TGD_O，使选择门214_O成为导通状态。通过控制信号PREC的控制经由晶体管212将位线BLi预充电到特定电位。在预充电结束的时刻，利用锁存来自地址输入端子A0～A25的行地址的地址锁存器122和行解码器110，将用于对存储单元的控制门进行检验动作的读出电压，施加给进行读出的存储器所连接的字线，并利用流入所选择的存储单元的电流，使位线BLi的预充电平放电。此时，与位线BLi和位线BLi+1连接的选择门214_O保持为截止状态，因此，不能进行与位线BLi+1连接的存储单元的读出。

通过以预先确定的时序下的控制信号RED的控制，使晶体管204_E和204_O导通，将位线BLi的电位施加给页锁存器200_E和200_O。在页锁存器200_E的另一个端子上串联连接有：栅极被施加了参考电压REF_1的晶体管208_E，和栅极被输入了锁存时序控制信号LTC_E的晶体管210_E；在页锁存器200_O的另一个端子上串联连接有：栅极被施加了参考电压REF_2的晶体管208_O，和栅极被输入了锁存时序控制信号LTC_O的晶体管210_O。以利用锁存时序控制信号LTC_E和LTC_O的控制时序，在页锁存器200_E和200_O中，对位线BLi的电位、与对应于第1位的参考电压REF_1和对应于第2位的参考电压REF_2加以比较，分别判断在页锁存器200_E中存储单元是否达到了对应于第1位的阈值电压，在页锁存器200_O中存储单元是否达到了对应于第2位的阈值电压。在分别进行的判断中，当判断为达到了对应的阈值电压时，将表示是页锁存器200_E和页锁存器200_O的写入位的“1”数据反转为“0”数据，当判断为没有达到对应的阈值电压时，保持表示页锁存器200_E和页锁存器200_O的写入的“1”数据。当页锁存器200_E和页锁存器200_O中保持有“1”数据时，反复进行写入和检验动作，当写入检验后判断为所有的位都达到了目标的阈值电压时，由写入结束检测装置(图中未示出)生成写入结束信号，结束写入动作。

这样，在写入检验动作中，通过使参考电压REF_1和参考电压REF_2成为与2位的写入数据的值对应的电位，能够用4值电平将取入到页锁存器200_E和页锁存器200_O中的2位的写入数据写入到数据存储阵列104的1个存储单元中。

在从数据存储阵列104读出用4值电平写入的存储数据时，与在写入检验中的读出同样地进行读出，将2位的数据从1个存储单元读出到页锁存器200_E和页锁存器200_O，与2值存储时相同，根据来自列解码器108的选择信号YSEL，经由内部总线DBD和输入输出缓存器128，输出到数据输入输出端子D0～D15。

当将取入到页锁存器200_E和页锁存器200_O中的2位的写入数据写入到与位线BLi+1相连接的存储单元时，通过控制信号TGD_E的控制使选择门214E成为截止状态，通过控制信号TGD_O的控制使选择门214_O成为导通状态，进行与对连接在上述位线BLi上的存储单元的写入同样的动作即可。

这样，即使在以相同结构的存储单元构成代码存储阵列102和数据存储阵列104的存储单元时，通过对数据存储阵列104内的存储单元进行2位的数据存储，也能够与在代码存储阵列102中的1位存储相比，以低成本实现数据存储阵列104。

在图10中示出用于与代码存储阵列102相比以低成本实现数据存储阵列104的其他实施例。在图10中，代码存储阵列102和数据存储阵列104以相同结构的存储单元构成，但使该存储单元成为可用半导体制造工艺技术形成的最小的存储单元。数据存储阵列104成为将存储单元配置在字线和位线的各交点上的结构。另一方面，代码存储阵列102，为了得到要达到所要求的读出速度所需要的存储单元电流，设置多条由1个地址选择的字线，并用多个存储单元构成1位。通过做成这样的存储单元结构，能够以低成本的存储阵列实现代码闪速存储器所要求的高速随机读出、和数据闪速存储器所要求的高写入吞吐量和高读出吞吐量。

在上述便携式电话系统中，随着半导体制造技术的进步，2个系统的LSI被集成在1块芯片上，2个DRAM被集成在1块芯片上，当用图1所示的闪速存储器100实现系统时，能够如图11所示那样用非常简化的结构实现系统。在图11中，150是集成后的系统LSI，160是集成后的DRAM。

如上所述，本发明的非易失性半导体存储器件和信号处理系统价格便宜，并且，具有能实现安装面积少的技术，不仅能应用于存储代码和数据这二者的系统，还适用于将要求多种不同性能的非易失性半导体存储器件集成的情况。

Claims (24)

1.一种非易失性半导体存储器件，其特征在于，包括：

第1存储块，具有第1写入电平和第1读出装置；

第2存储块，具有与上述第1写入电平不同的第2写入电平、与上述第1读出装置不同方式的第2读出装置，且与上述第1存储块形成在同一基板上；以及

数据输出装置，选择上述第1读出装置或上述第2读出装置中的任意一者，将读出数据输出到外部。

2.根据权利要求1所述的非易失性半导体存储器件，其特征在于：

将与用于进行上述第1存储块的写入和读出的内部总线不同的内部总线，用于从上述第2存储块的读出。

3.根据权利要求1所述的非易失性半导体存储器件，其特征在于：

还包括块解码装置，用输入地址的一部分判别是对上述第1存储块或上述第2存储块中的哪一个块进行访问；以及

控制信号生成装置，根据上述块解码装置的输出，切换读出、写入的时序。

4.根据权利要求1所述的非易失性半导体存储器件，其特征在于：

上述第2存储块这样构成，即：配置与在上述第1存储块内配置的存储单元结构相同的存储单元。

5.根据权利要求1所述的非易失性半导体存储器件，其特征在于：

上述第2存储块，具有与上述第1存储块中的第1写入检验用基准电位不同的第2写入检验用基准电位。

6.根据权利要求1所述的非易失性半导体存储器件，其特征在于：

上述第2存储块，具有与上述第1存储块中的第1写入检验时序生成装置不同的第2写入检验时序生成装置。

7.一种信号处理系统，其特征在于，包括：

权利要求1所述的非易失性半导体存储器件；和

运算LSI，经由地址总线和数据总线与上述非易失性半导体存储器件相连接。

8.一种非易失性半导体存储器件，其特征在于，包括：

第1存储块，具有将大于等于2位的信息写入1个存储单元的第1写入装置和第1读出装置；

第2存储块，具有与上述第1写入装置不同的第2写入装置、与上述第1读出装置不同方式的第2读出装置，且与上述第1存储块形成在同一基板上；以及

数据输出装置，选择上述第1读出装置或上述第2读出装置中的任意一者，将读出数据输出到外部。

9.根据权利要求8所述的非易失性半导体存储器件，其特征在于：

将与用于进行上述第1存储块的写入和读出的内部总线不同的内部总线，用于从上述第2存储块的读出。

10.根据权利要求8所述的非易失性半导体存储器件，其特征在于：

还包括块解码装置，用输入地址的一部分判别是对上述第1存储块或上述第2存储块中的哪一个块进行访问；和

控制信号生成装置，根据上述块解码装置的输出，切换写入的顺序和时序、读出的时序。

11.根据权利要求8所述的非易失性半导体存储器件，其特征在于：

上述第2存储块这样构成，即：配置与上述第1存储块内配置的存储单元结构相同的存储单元。

12.一种信号处理系统，其特征在于，包括：

权利要求8所述的非易失性半导体存储器件；以及

运算LSI，经由地址总线和数据总线与上述非易失性半导体存储器件相连接。

13.一种非易失性半导体存储器件，其特征在于，包括：

第1存储块，具有选择特定的存储单元所连接的字线的第1字线装置和第1读出装置；

第2存储块，具有同时选择特定的存储单元所连接的多个字线的第2字线装置、和与上述第1读出装置不同方式的第2读出装置，且与上述第1存储块形成在同一基板上；以及

数据输出装置，选择上述第1读出装置或上述第2读出装置中的任意一者，将读出数据输出到外部。

14.根据权利要求13所述的非易失性半导体存储器件，其特征在于：

将与用于进行上述第1存储块的写入和读出的内部总线不同的内部总线，用于从上述第2存储块的读出。

15.根据权利要求13所述的非易失性半导体存储器件，其特征在于：

上述第2存储块这样构成，即：配置与上述第1存储块内配置的存储单元结构相同的存储单元。

16.一种信号处理系统，其特征在于，包括：

权利要求13所述的非易失性半导体存储器件；和

运算LSI，经由地址总线和数据总线与上述非易失性半导体存储器件相连接。

17.一种非易失性半导体存储器件，其特征在于，包括：

第1存储块；

第2存储块，与上述第1存储块形成在同一基板上；

写入装置，由上述第1存储块和上述第2存储块所共用；

第1读出装置，由上述第1存储块和上述第2存储块所共用，进行写入检验；

数据输入装置，用于将写入数据输入到上述写入装置；

第2读出装置，通过与上述第1读出装置不同的路径，从上述第2存储块进行读出；以及

数据输出装置，选择上述第1读出装置或上述第2读出装置中的任意一者，将读出数据输出到外部。

18.根据权利要求17所述的非易失性半导体存储器件，其特征在于：

从上述第2存储块进行读出的上述第2读出装置，采用与从上述第1存储块进行读出的上述第1读出装置不同的方式。

19.根据权利要求17所述的非易失性半导体存储器件，其特征在于：

经由同一数据输入输出装置，从同一端子进行用于将写入数据输入到上述写入装置的上述数据输入装置的数据输入、和从第2存储块进行读出的上述第2读出装置的数据输出。

20.一种信号处理系统，其特征在于，包括：

权利要求17所述的非易失性半导体存储器件；和

运算LSI，经由地址总线和数据总线与上述非易失性半导体存储器件相连接。

21.一种非易失性半导体存储器件，其特征在于，包括：

第1存储块；

第2存储块，与上述第1存储块形成在同一基板上；

第1选择门，与上述第1存储块的位线相连接；

第2选择门，与上述第2存储块的位线相连接；

写入装置，对在上述第1选择门与上述第2选择门之间所连接的上述第1存储块和上述第2存储块进行写入；

第1读出装置，从在上述第1选择门与上述第2选择门之间所连接的上述第1存储块和上述第2存储块进行读出；

数据输入装置，用于将写入数据输入到上述写入装置；

第2选择门，与上述第2存储块的位线相连接；

第2读出装置，通过上述第3选择门，有选择地与上述第2存储块的位线连接；以及

数据输出装置，选择上述第1读出装置从上述第1存储块读出的数据、或上述第2读出装置从上述第2存储块读出的数据中的任意一者，将其输出到外部。

22.根据权利要求21所述的非易失性半导体存储器件，其特征在于：

从上述第2存储块进行读出的上述第2读出装置，采用与从上述第1存储块进行读出的上述第1读出装置不同的方式。

23.根据权利要求21所述的非易失性半导体存储器件，其特征在于：

经由同一数据输入输出装置从同一端子进行用于将写入数据输入到上述写入装置的上述数据输入装置的数据输入、和从第2存储块进行读出的上述第2读出装置的数据输出。

24.一种信号处理系统，其特征在于，包括：

权利要求21所述的非易失性半导体存储器件；和

运算LSI，经由地址总线和数据总线与上述非易失性半导体存储器件相连接。

Images