JPH08195077A - Ｄｒａｍの転送方式 - Google Patents
Ｄｒａｍの転送方式Info
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- JPH08195077A JPH08195077A JP7022194A JP2219495A JPH08195077A JP H08195077 A JPH08195077 A JP H08195077A JP 7022194 A JP7022194 A JP 7022194A JP 2219495 A JP2219495 A JP 2219495A JP H08195077 A JPH08195077 A JP H08195077A
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- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
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- G11C11/408—Address circuits
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【目的】バーストＤＲＡＭの利点である高速性を維持し
つつ、シンクロナスＤＲＡＭのようにアドレス指定がバ
ースト転送単位ごとにできるという利点を有し、かつ、
従来の転送方式との互換性が良好なＤＲＡＭのアクセス
方式を提供する。 【構成】バースト転送モードではＯＥはその電位の変化
を起動信号として、バースト転送を開始する。また、バ
ースト転送はＣＡＳまたはＲＡＳをトグルすることによ
ってこれをあたかもクロック信号のようにデータ出力と
同期させる。これによって、独自にクロック回路をＤＲ
ＡＭに付設する必要がなくなる。さらにＯＥはバースト
転送モードから動作モードの切り替えにより従来のよう
にデータの出力の可否を決するスイッチとしての作用も
維持する。これによって、従来のＤＲＡＭ転送方式との
高い互換性を保持する。
つつ、シンクロナスＤＲＡＭのようにアドレス指定がバ
ースト転送単位ごとにできるという利点を有し、かつ、
従来の転送方式との互換性が良好なＤＲＡＭのアクセス
方式を提供する。 【構成】バースト転送モードではＯＥはその電位の変化
を起動信号として、バースト転送を開始する。また、バ
ースト転送はＣＡＳまたはＲＡＳをトグルすることによ
ってこれをあたかもクロック信号のようにデータ出力と
同期させる。これによって、独自にクロック回路をＤＲ
ＡＭに付設する必要がなくなる。さらにＯＥはバースト
転送モードから動作モードの切り替えにより従来のよう
にデータの出力の可否を決するスイッチとしての作用も
維持する。これによって、従来のＤＲＡＭ転送方式との
高い互換性を保持する。
Description
【０００１】
【産業上の利用分野】本願発明はＭＰＵとの関連で使用
されるＤＲＡＭにおけるデータの書込、読み出しの方式
に関する。
されるＤＲＡＭにおけるデータの書込、読み出しの方式
に関する。
【０００２】
【従来技術】ＤＲＡＭ(dynamic random access memory)
はその構造が簡易であり、消費面積が小さいという特徴
があるが、その速度の遅さが問題である。近年ＭＰＵの
内部クロックは１００ＭＨｚ程度（サイクルで言えば１
０ｎｓ）のものが珍しくなくなっているが、ＤＲＡＭの
アクセス速度がそれに追いつかずに、ＭＰＵの能力がメ
モリによって律速されるという現象が生じている。
はその構造が簡易であり、消費面積が小さいという特徴
があるが、その速度の遅さが問題である。近年ＭＰＵの
内部クロックは１００ＭＨｚ程度（サイクルで言えば１
０ｎｓ）のものが珍しくなくなっているが、ＤＲＡＭの
アクセス速度がそれに追いつかずに、ＭＰＵの能力がメ
モリによって律速されるという現象が生じている。
【０００３】ＤＲＡＭを使用する場合にこのアクセス速
度を向上する方式としてはページモードの利用が考えら
れる。ページモードとは、ＤＲＡＭ中のある一つのｒｏ
ｗ上において、ｃｏｌｕｍｎアドレスを変更して連続的
にアクセスする方式である。この動作方式を図１に示
す。ＲＡＳ（Row access strobe)の立ち下がり１１によ
ってrow アドレスであるＲＡ１がラッチされ、アクセス
されるべきｒｏｗ（ページ）が決定する。次に、ＣＡＳ
(Column access strobe)の各立ち下がり１２、１３、１
４、１５によって、それぞれcolumn addressであるＣＡ
１，ＣＡ２，ＣＡ３，ＣＡ４がラッチされ、ＲＡ１中で
アクセスされるべきｃｏｌｕｍｎが決定する。そして、
そのアドレスに対応するデータ１〜４が出力される。こ
の方式によれば、少なくとも一回のｒｏｗアドレスの入
力で数ビットのデータに対してアクセスできるので、速
度の向上が果たせる。しかし、依然としてｃｏｌｕｍｎ
のアドレスについてはその都度入力するので、その分速
度の向上も限界がある。つまり、ページモードによって
も限界速度は３０ｎｓ程度であり、ＭＰＵに十分に対応
する速度には遠く及ばない。
度を向上する方式としてはページモードの利用が考えら
れる。ページモードとは、ＤＲＡＭ中のある一つのｒｏ
ｗ上において、ｃｏｌｕｍｎアドレスを変更して連続的
にアクセスする方式である。この動作方式を図１に示
す。ＲＡＳ（Row access strobe)の立ち下がり１１によ
ってrow アドレスであるＲＡ１がラッチされ、アクセス
されるべきｒｏｗ（ページ）が決定する。次に、ＣＡＳ
(Column access strobe)の各立ち下がり１２、１３、１
４、１５によって、それぞれcolumn addressであるＣＡ
１，ＣＡ２，ＣＡ３，ＣＡ４がラッチされ、ＲＡ１中で
アクセスされるべきｃｏｌｕｍｎが決定する。そして、
そのアドレスに対応するデータ１〜４が出力される。こ
の方式によれば、少なくとも一回のｒｏｗアドレスの入
力で数ビットのデータに対してアクセスできるので、速
度の向上が果たせる。しかし、依然としてｃｏｌｕｍｎ
のアドレスについてはその都度入力するので、その分速
度の向上も限界がある。つまり、ページモードによって
も限界速度は３０ｎｓ程度であり、ＭＰＵに十分に対応
する速度には遠く及ばない。
【０００４】この方式を堅持しつつ転送速度を向上させ
る試みとしてハイパーページモードがある。ハイパーペ
ージモードとは、ＣＡＳがｈｉｇｈに戻った後もデータ
の出力を継続することによって、結果としてデータの出
力時間を延長する方式である。図１によれば、データは
ＣＡＳが立ち上がった後は出力されない。しかし、ハイ
パーページモードにおいてはデータの出力時間ｔをＣＡ
Ｓの立ち上がり後も継続する。ＤＲＡＭがデータを読み
取るときに、ｔが一定時間以上継続することが要求され
る。ここで、ｔ’はＤＲＡＭのデータ出力の準備遅延で
あり、方式の変更により短縮することはできない。しか
し、ｔについてはハイパーページモードの採用により延
長することができるので、上述したｔの継続時間を具備
する範囲でＣＡＳのサイクルを短縮することができる。
従って、全体として転送速度の向上が果たせる。
る試みとしてハイパーページモードがある。ハイパーペ
ージモードとは、ＣＡＳがｈｉｇｈに戻った後もデータ
の出力を継続することによって、結果としてデータの出
力時間を延長する方式である。図１によれば、データは
ＣＡＳが立ち上がった後は出力されない。しかし、ハイ
パーページモードにおいてはデータの出力時間ｔをＣＡ
Ｓの立ち上がり後も継続する。ＤＲＡＭがデータを読み
取るときに、ｔが一定時間以上継続することが要求され
る。ここで、ｔ’はＤＲＡＭのデータ出力の準備遅延で
あり、方式の変更により短縮することはできない。しか
し、ｔについてはハイパーページモードの採用により延
長することができるので、上述したｔの継続時間を具備
する範囲でＣＡＳのサイクルを短縮することができる。
従って、全体として転送速度の向上が果たせる。
【０００５】これに対して、近年ＤＲＡＭアクセス速度
の向上を企図して、シンクロナスＤＲＡＭ（ｓｙｎｃｈ
ｒｏｎｏｕｓ ＤＲＡＭ＝ＳＤＲＡＭ）が考案された。
シンクロナスＤＲＡＭとはクロック入力端子を有し、ク
ロックパルスの立ち上がりに同期してリード／ライトコ
マンドをラッチし、データの入出力を行う方式のＤＲＡ
Ｍをいう。シンクロナスＤＲＡＭの動作方式を図２に示
す。シンクロナスＤＲＡＭの特徴は、ＤＲＡＭ専用のク
ロック（ＣＬＫ）が設けられている点である。そして、
クロックパルスの立ち上がり１に同期して、ｒｏｗアド
レスＲＡ１とコマンドａｃｔがラッチされる。このコマ
ンドはデータのバースト転送を開始するためのコマンド
である。次に、２クロック後のクロックパルスの立ち上
がり２に同期して、ｃｏｌｕｍｎアドレスＣＡ１とコマ
ンドＲＥＤ（リード）がラッチされる。これによって、
アクセスされるべきアドレスとアクセスの態様（リード
かライトか）が決定されたことになる。実際のデータ転
送はその２サイクル後から開始する。つまり、クロック
パルスの立ち上がり１から４クロックサイクル遅れてデ
ータのバーストサイクルが始まり、４つの連続したデー
タが転送される。データ転送はクロックの立ち上がりご
とに行われるから、その期間は４クロック消費する。こ
の期間は次のバーストサイクルについてアクセスすべき
アドレスとその態様を定めるのに十分な時間であるか
ら、その後は連続してバースト転送が可能となる。そし
て、かかる方式を採用しているから、シンクロナスＤＲ
ＡＭは高速化が可能であり、実際１０ｎｓ程度のものも
出現している。
の向上を企図して、シンクロナスＤＲＡＭ（ｓｙｎｃｈ
ｒｏｎｏｕｓ ＤＲＡＭ＝ＳＤＲＡＭ）が考案された。
シンクロナスＤＲＡＭとはクロック入力端子を有し、ク
ロックパルスの立ち上がりに同期してリード／ライトコ
マンドをラッチし、データの入出力を行う方式のＤＲＡ
Ｍをいう。シンクロナスＤＲＡＭの動作方式を図２に示
す。シンクロナスＤＲＡＭの特徴は、ＤＲＡＭ専用のク
ロック（ＣＬＫ）が設けられている点である。そして、
クロックパルスの立ち上がり１に同期して、ｒｏｗアド
レスＲＡ１とコマンドａｃｔがラッチされる。このコマ
ンドはデータのバースト転送を開始するためのコマンド
である。次に、２クロック後のクロックパルスの立ち上
がり２に同期して、ｃｏｌｕｍｎアドレスＣＡ１とコマ
ンドＲＥＤ（リード）がラッチされる。これによって、
アクセスされるべきアドレスとアクセスの態様（リード
かライトか）が決定されたことになる。実際のデータ転
送はその２サイクル後から開始する。つまり、クロック
パルスの立ち上がり１から４クロックサイクル遅れてデ
ータのバーストサイクルが始まり、４つの連続したデー
タが転送される。データ転送はクロックの立ち上がりご
とに行われるから、その期間は４クロック消費する。こ
の期間は次のバーストサイクルについてアクセスすべき
アドレスとその態様を定めるのに十分な時間であるか
ら、その後は連続してバースト転送が可能となる。そし
て、かかる方式を採用しているから、シンクロナスＤＲ
ＡＭは高速化が可能であり、実際１０ｎｓ程度のものも
出現している。
【０００６】しかし、この方式によればデータビットを
出力するための同期をとるクロック、あるいは、様々な
オペレーションモード書き込むためのモードレジスタを
独自に採用する必要があるため、ＤＲＡＭのアーキテク
チャが従来のＤＲＡＭと全く異るため高価なものになる
と同時に、従来のＤＲＡＭとの互換性の点で問題とな
る。
出力するための同期をとるクロック、あるいは、様々な
オペレーションモード書き込むためのモードレジスタを
独自に採用する必要があるため、ＤＲＡＭのアーキテク
チャが従来のＤＲＡＭと全く異るため高価なものになる
と同時に、従来のＤＲＡＭとの互換性の点で問題とな
る。
【０００７】シンクロナスＤＲＡＭの速度の向上は主に
バースト転送方式を採用した点にある。バースト転送と
は複数のデータビットが一回のアドレスの入力で連続的
に出力される方式をいいう。バースト転送モードにおい
ては、ＤＲＡＭ内部のカウンタを使用してＣｏｌｕｍｎ
アドレスを漸次増大させてアドレスを指定する方式のた
め、バースト転送中にｃｏｌｕｍｎアドレスをラッチ入
力する時間が省略できるから高速化が期待できる。
バースト転送方式を採用した点にある。バースト転送と
は複数のデータビットが一回のアドレスの入力で連続的
に出力される方式をいいう。バースト転送モードにおい
ては、ＤＲＡＭ内部のカウンタを使用してＣｏｌｕｍｎ
アドレスを漸次増大させてアドレスを指定する方式のた
め、バースト転送中にｃｏｌｕｍｎアドレスをラッチ入
力する時間が省略できるから高速化が期待できる。
【０００８】このバースト転送方式のみを利用したＤＲ
ＡＭアクセス方式が昨今提案された（バーストＤＲＡＭ
＝ＢＤＲＡＭ）。この方式の特徴は図３に示すようにＣ
ＡＳをあたかもクロックパルスのように用い、これを交
互にトグルすることによって１ページ分のデータを連続
的に転送する点である。この方式はまずＲＡＳの立ち下
がり２０によって、ｒｏｗアドレスＲＡ１がラッチさ
れ、次に、ＣＡＳの立ち下がり２２によって、ｃｏｌｕ
ｍｎアドレスＣＡ１がラッチされることによって、アク
セスの対象となるアドレスが決定する。そして、一旦Ｃ
ＡＳがｈｉｇｈに戻った後に、次の立ち下がり２３によ
ってそのアドレスに対応する最初のデータＤｎが転送さ
れる。ＣＡ１のラッチから最初のデータＤｎの転送まで
にはＣＡＳレーテンシが生じ、余計な時間２４がかかる
が、次のデータＤｎ＋１の転送からはＣＡＳの立ち下が
り２５、２６に応じて、Ｄｎ＋１，Ｄｎ＋２と漸次バー
スト転送されるので、非常に高速な転送が可能となる。
この方式においてはＣＡＳがパルスを繰り返す限りデー
タのバースト転送が行われる。従って、例えばグラフィ
ック用のフレームメモリなどの同一順序のデータの転送
が連続的に行われるべき場合にはこの方式が適してい
る。
ＡＭアクセス方式が昨今提案された（バーストＤＲＡＭ
＝ＢＤＲＡＭ）。この方式の特徴は図３に示すようにＣ
ＡＳをあたかもクロックパルスのように用い、これを交
互にトグルすることによって１ページ分のデータを連続
的に転送する点である。この方式はまずＲＡＳの立ち下
がり２０によって、ｒｏｗアドレスＲＡ１がラッチさ
れ、次に、ＣＡＳの立ち下がり２２によって、ｃｏｌｕ
ｍｎアドレスＣＡ１がラッチされることによって、アク
セスの対象となるアドレスが決定する。そして、一旦Ｃ
ＡＳがｈｉｇｈに戻った後に、次の立ち下がり２３によ
ってそのアドレスに対応する最初のデータＤｎが転送さ
れる。ＣＡ１のラッチから最初のデータＤｎの転送まで
にはＣＡＳレーテンシが生じ、余計な時間２４がかかる
が、次のデータＤｎ＋１の転送からはＣＡＳの立ち下が
り２５、２６に応じて、Ｄｎ＋１，Ｄｎ＋２と漸次バー
スト転送されるので、非常に高速な転送が可能となる。
この方式においてはＣＡＳがパルスを繰り返す限りデー
タのバースト転送が行われる。従って、例えばグラフィ
ック用のフレームメモリなどの同一順序のデータの転送
が連続的に行われるべき場合にはこの方式が適してい
る。
【０００９】なお、この方式においてＯＥ（output ena
ble)はバースト転送モードと通常のＤＲＡＭモードとの
選択を行うスイッチとなる。つまり、ＯＥがｈｉｇｈの
ときはバースト転送モードとなり、ＯＥがｌｏｗの時は
通常のＤＲＡＭモードとなる。図３ではＲＡＳの立ち下
がり時にＯＥがｈｉｇｈであるから、バースト転送モー
ドによって転送がなされた。
ble)はバースト転送モードと通常のＤＲＡＭモードとの
選択を行うスイッチとなる。つまり、ＯＥがｈｉｇｈの
ときはバースト転送モードとなり、ＯＥがｌｏｗの時は
通常のＤＲＡＭモードとなる。図３ではＲＡＳの立ち下
がり時にＯＥがｈｉｇｈであるから、バースト転送モー
ドによって転送がなされた。
【００１０】この方式の利点は転送が高速であることで
ある。しかし、このバースト転送方式によればデータを
ＤＲＡＭの１ページ上に記憶された順番にしか読み出せ
ないという欠点がある。これは、上述したようにバース
ト方式自体がＤＲＡＭ内部のカウンタを利用してｃｏｌ
ｕｍｎアドレスを指定しているからである。
ある。しかし、このバースト転送方式によればデータを
ＤＲＡＭの１ページ上に記憶された順番にしか読み出せ
ないという欠点がある。これは、上述したようにバース
ト方式自体がＤＲＡＭ内部のカウンタを利用してｃｏｌ
ｕｍｎアドレスを指定しているからである。
【００１１】ＭＰＵとの関係でＤＲＡＭを利用する場合
には４ビット、あるいは、８ビットなどのＭＰＵの転送
ビット単位長に対応したビット数ごとにバースト転送を
終了させる必要がある。そして、その転送ビット単位長
分のビットの転送が終了した後は、別のｃｏｌｕｍｎア
ドレスに係わるビットから転送を開始する必要がある。
には４ビット、あるいは、８ビットなどのＭＰＵの転送
ビット単位長に対応したビット数ごとにバースト転送を
終了させる必要がある。そして、その転送ビット単位長
分のビットの転送が終了した後は、別のｃｏｌｕｍｎア
ドレスに係わるビットから転送を開始する必要がある。
【００１２】
【本願発明が解決しようとする課題】本願発明はバース
トＤＲＡＭの利点である高速性を維持しつつ、シンクロ
ナスＤＲＡＭのようにアドレス指定がバースト転送単位
ごとにできるという利点を有するＤＲＡＭのアクセス方
式を提供することを目的とする。
トＤＲＡＭの利点である高速性を維持しつつ、シンクロ
ナスＤＲＡＭのようにアドレス指定がバースト転送単位
ごとにできるという利点を有するＤＲＡＭのアクセス方
式を提供することを目的とする。
【００１３】また、本願発明はシンクロナスＤＲＡＭと
比べて消費電流がより少なく、かつ、シンクロナスＤＲ
ＡＭのようにＤＲＡＭのアーキテクチャを大幅に変更す
ることなくこれを行うことを可能とするＤＲＡＭ転送方
式を提案する。
比べて消費電流がより少なく、かつ、シンクロナスＤＲ
ＡＭのようにＤＲＡＭのアーキテクチャを大幅に変更す
ることなくこれを行うことを可能とするＤＲＡＭ転送方
式を提案する。
【００１４】さらに、本願発明においては、バースト転
送モードとハイパーページモードとを切り替え可能なＤ
ＲＡＭ転送方式を提案する。
送モードとハイパーページモードとを切り替え可能なＤ
ＲＡＭ転送方式を提案する。
【００１５】
【課題を解決するための手段】上述した本願発明の課題
は、ＤＲＡＭに電位の遷移に同期して第一の方向のアド
レス（ｒｏｗアドレス）をラッチする第一の信号線（Ｒ
ＡＳ）と、電位の遷移に同期して上記第一の方向と直交
する第二の方向のアドレス（ｃｏｌｕｍｎアドレス）を
ラッチするための第二の信号線（ＣＡＳ）と、第一の信
号線及び第二の信号線とは別の第三の信号線（ＯＥ）と
を少なくとも設け、この第三の信号線の電位の変化を起
動信号として、ラッチされたｒｏｗおよびｃｏｌｕｍｎ
のアドレスに係わるデータビットから複数のデータビッ
トを連続的にバースト転送することによって解決するこ
とができる。この第三の信号線（ＯＥ）は従来はデータ
の出力の可否を示すスイッチとして作用していたもので
あるが、本願発明ではあたかもバースト転送の起動信号
として用いるものである。
は、ＤＲＡＭに電位の遷移に同期して第一の方向のアド
レス（ｒｏｗアドレス）をラッチする第一の信号線（Ｒ
ＡＳ）と、電位の遷移に同期して上記第一の方向と直交
する第二の方向のアドレス（ｃｏｌｕｍｎアドレス）を
ラッチするための第二の信号線（ＣＡＳ）と、第一の信
号線及び第二の信号線とは別の第三の信号線（ＯＥ）と
を少なくとも設け、この第三の信号線の電位の変化を起
動信号として、ラッチされたｒｏｗおよびｃｏｌｕｍｎ
のアドレスに係わるデータビットから複数のデータビッ
トを連続的にバースト転送することによって解決するこ
とができる。この第三の信号線（ＯＥ）は従来はデータ
の出力の可否を示すスイッチとして作用していたもので
あるが、本願発明ではあたかもバースト転送の起動信号
として用いるものである。
【００１６】また、バースト転送はＣＡＳまたはＲＡＳ
をトグルすることによってこれをあたかもクロック信号
のようにデータ出力と同期させる。これによって、独自
にクロック回路をＤＲＡＭに付設する必要がなくなる。
ここで、本願発明はＭＰＵとの関連において使用される
ＤＲＡＭを前提としているから、通常は一のバーストサ
イクルは予め定められた数（たとえば、４または８な
ど）のデータビットを一単位としてなされる。
をトグルすることによってこれをあたかもクロック信号
のようにデータ出力と同期させる。これによって、独自
にクロック回路をＤＲＡＭに付設する必要がなくなる。
ここで、本願発明はＭＰＵとの関連において使用される
ＤＲＡＭを前提としているから、通常は一のバーストサ
イクルは予め定められた数（たとえば、４または８な
ど）のデータビットを一単位としてなされる。
【００１７】さらに本願発明では動作モードを複数設定
し、第一のモードでは上述したバースト転送を行うため
に第三の信号線ＯＥを転送のための起動信号のように作
用させるとともに、第二のモードでは通常のＯＥの作用
である、データの出力の可否を示すためのスイッチとし
て作用させることもできる。このように、バースト転送
を行うかどうかをＯＥの作用の変更によって担保させる
ので、従来方式によるＤＲＡＭの転送方式との互換性が
非常に大きい。
し、第一のモードでは上述したバースト転送を行うため
に第三の信号線ＯＥを転送のための起動信号のように作
用させるとともに、第二のモードでは通常のＯＥの作用
である、データの出力の可否を示すためのスイッチとし
て作用させることもできる。このように、バースト転送
を行うかどうかをＯＥの作用の変更によって担保させる
ので、従来方式によるＤＲＡＭの転送方式との互換性が
非常に大きい。
【００１８】
【実施例】本願発明に係わるＤＲＡＭ転送方式のタイミ
ングチャートを図４，５、６、７に示す。図４，５はバ
ースト転送モードにおけるリード時及びライト時のチャ
ートを示している。また、図６，７はハイパーページ転
送モード時におけるリード時及びライト時のチャートを
示している。バースト転送モードとハイパーページ転送
モードはＲＡＳの立ち下がりの時のＯＥの電位によって
これを判別する。つまり、このときにＯＥがｌｏｗであ
ればハイパーページモードとなり、ＯＥがｈｉｇｈであ
ればバースト転送モードと定義する。また、ＲＡＳ，Ｃ
ＡＳ，ＯＥ，ＷＥ等の各線は図面上は極性が反転してい
るため、”−”を付けて、例えば−ＯＥのように表現さ
れるが、本明細書においては”−”を省略する。従っ
て、本明細書において”ＯＥが立ち下がる”という表現
は、実際は”−ＯＥが立ち下がり（ｌｏｗになる）、イ
ネーブルされる”という意味である。
ングチャートを図４，５、６、７に示す。図４，５はバ
ースト転送モードにおけるリード時及びライト時のチャ
ートを示している。また、図６，７はハイパーページ転
送モード時におけるリード時及びライト時のチャートを
示している。バースト転送モードとハイパーページ転送
モードはＲＡＳの立ち下がりの時のＯＥの電位によって
これを判別する。つまり、このときにＯＥがｌｏｗであ
ればハイパーページモードとなり、ＯＥがｈｉｇｈであ
ればバースト転送モードと定義する。また、ＲＡＳ，Ｃ
ＡＳ，ＯＥ，ＷＥ等の各線は図面上は極性が反転してい
るため、”−”を付けて、例えば−ＯＥのように表現さ
れるが、本明細書においては”−”を省略する。従っ
て、本明細書において”ＯＥが立ち下がる”という表現
は、実際は”−ＯＥが立ち下がり（ｌｏｗになる）、イ
ネーブルされる”という意味である。
【００１９】図４はバースト転送モードにおけるリード
時の動作方式を示す。バースト転送モードにおいてはＯ
Ｅが転送のスタート信号としての役割を果たす。この点
で、出力の可否を決する作用を果たしてきた従来のＯＥ
の機能と異なる役割を果たすものである。時間ｔ０にお
いて、ＲＡＳの立ち下がり１００に合わせてｒｏｗアド
レスＲＡ１がラッチされる。時間ｔ２でＯＥが立ち下が
り１０１、バースト転送の開始が指示される。その次の
時間ｔ３のＣＡＳの立ち下がり１０２において、ｃｏｌ
ｕｍｎアドレスＣＡ２がラッチされる。これによって、
ｒｏｗ，ｃｏｌｕｍｎともにアドレスが決定され、特定
のアドレスに係わるビットに対してのアクセスが可能と
なる。実際の転送はその後の時間ｔ４におけるＣＡＳの
立ち下がり１０５からなされ、データＤｘ２がリードさ
れる。リードにおいては、ＣＡＳの立ち下がりに１クロ
ック遅れて実際のデータの読み出しが生じる点に注意す
べきである。ＣＡＳをクロックパルスとしてバースト転
送を行う点についてはバーストＤＲＡＭと同様である。
つまり、時間ｔ５〜ｔ７において、漸次ＣＡＳの立ち下
がりに応じてデータＤｘ３，Ｄｘ４，Ｄｘ５のリードが
なされる。このバースト転送モードにおいてはバースト
転送単位が４ビットであるから、転送は時間ｔ９におい
て４つの連続したデータの読み出し後自動的に終了す
る。このように、本願発明ではＣＡＳをクロック信号の
ように利用してバースト転送を行うから、シンクロナス
ＤＲＡＭのようにクロックを独自にＤＲＡＭ上に設ける
ことによるアーキテクチャの変更がない。
時の動作方式を示す。バースト転送モードにおいてはＯ
Ｅが転送のスタート信号としての役割を果たす。この点
で、出力の可否を決する作用を果たしてきた従来のＯＥ
の機能と異なる役割を果たすものである。時間ｔ０にお
いて、ＲＡＳの立ち下がり１００に合わせてｒｏｗアド
レスＲＡ１がラッチされる。時間ｔ２でＯＥが立ち下が
り１０１、バースト転送の開始が指示される。その次の
時間ｔ３のＣＡＳの立ち下がり１０２において、ｃｏｌ
ｕｍｎアドレスＣＡ２がラッチされる。これによって、
ｒｏｗ，ｃｏｌｕｍｎともにアドレスが決定され、特定
のアドレスに係わるビットに対してのアクセスが可能と
なる。実際の転送はその後の時間ｔ４におけるＣＡＳの
立ち下がり１０５からなされ、データＤｘ２がリードさ
れる。リードにおいては、ＣＡＳの立ち下がりに１クロ
ック遅れて実際のデータの読み出しが生じる点に注意す
べきである。ＣＡＳをクロックパルスとしてバースト転
送を行う点についてはバーストＤＲＡＭと同様である。
つまり、時間ｔ５〜ｔ７において、漸次ＣＡＳの立ち下
がりに応じてデータＤｘ３，Ｄｘ４，Ｄｘ５のリードが
なされる。このバースト転送モードにおいてはバースト
転送単位が４ビットであるから、転送は時間ｔ９におい
て４つの連続したデータの読み出し後自動的に終了す
る。このように、本願発明ではＣＡＳをクロック信号の
ように利用してバースト転送を行うから、シンクロナス
ＤＲＡＭのようにクロックを独自にＤＲＡＭ上に設ける
ことによるアーキテクチャの変更がない。
【００２０】本願発明において、ＯＥをバースト転送の
スタート信号として用いている点が大きな特徴である。
つまり、バースト転送はある時間におけるＯＥの立ち下
がり１０１、および、その後の最初のＣＡＳの立ち下が
りによるｃｏｌｕｍｎアドレスの指定によって開始が決
定される。なお、バースト転送はこのような条件が満た
されても、前のバースト転送によるリードが終了するま
では開始しない。つまり、一旦バースト転送が開始する
と、必ず４つの連続したデータビットが読み出されるこ
とになる。
スタート信号として用いている点が大きな特徴である。
つまり、バースト転送はある時間におけるＯＥの立ち下
がり１０１、および、その後の最初のＣＡＳの立ち下が
りによるｃｏｌｕｍｎアドレスの指定によって開始が決
定される。なお、バースト転送はこのような条件が満た
されても、前のバースト転送によるリードが終了するま
では開始しない。つまり、一旦バースト転送が開始する
と、必ず４つの連続したデータビットが読み出されるこ
とになる。
【００２１】このＯＥの立ち下がりのタイミングを制御
すると、バーストＤＲＡＭのように、連続してデータを
転送することができる。これが時間ｔ１０〜ｔ２０にお
いて示される。時間ｔ１０において、ＯＥが立ち下がり
１１０、その後ｔ１０でＣＡＳも続いて立ち下がる１１
２とバースト転送の開始条件が揃ったことになる。ま
た、ＣＡＳの立ち下がり１１２によって、ｃｏｌｕｍｎ
アドレスＣＡｙ２がラッチされ、アクセスの対象が決定
する。データのバースト転送は実際にはｔ１１における
ＣＡＳの立ち下がり１１４から始まり、立ち下がりデー
タＤｙ２がラッチされる。その後漸次ｔ１２〜ｔ１４の
ＣＡＳの立ち下がり１１５、１１６、１２２によってデ
ータＤｙ３，Ｄｙ０，Ｄｙ１がラッチされる。
すると、バーストＤＲＡＭのように、連続してデータを
転送することができる。これが時間ｔ１０〜ｔ２０にお
いて示される。時間ｔ１０において、ＯＥが立ち下がり
１１０、その後ｔ１０でＣＡＳも続いて立ち下がる１１
２とバースト転送の開始条件が揃ったことになる。ま
た、ＣＡＳの立ち下がり１１２によって、ｃｏｌｕｍｎ
アドレスＣＡｙ２がラッチされ、アクセスの対象が決定
する。データのバースト転送は実際にはｔ１１における
ＣＡＳの立ち下がり１１４から始まり、立ち下がりデー
タＤｙ２がラッチされる。その後漸次ｔ１２〜ｔ１４の
ＣＡＳの立ち下がり１１５、１１６、１２２によってデ
ータＤｙ３，Ｄｙ０，Ｄｙ１がラッチされる。
【００２２】ここで、ｔ１４において再度ＯＥの立ち下
がり１２０が見られる。そして、ＯＥの立ち下がりはそ
の後のＣＡＳの立ち下がり１２２と組み合わさりバース
ト転送の開始の起動信号として作用する。また、ＣＡＳ
の立ち下がり１２２は同時に次のｃｏｌｕｍｎアドレス
ＣＡｚ３をラッチする作用も果たす。これによって、前
のバーストサイクルと同様にｔ１５におけるＣＡＳの立
ち下がり１２４に応じてデータＤｚ３以降の４つのデー
タが時間ｔ１６〜ｔ１９までバースト転送される。ここ
で、ＯＥの立ち下がり１２０がｔ１４に果たされたため
に、データのバースト転送はｔ１６から可能となり、こ
の結果、バースト転送は前のバーストサイクルと連続す
る。つまり、前のバーストサイクルの最後のデータＤｙ
１と次のバーストサイクルのデータＤｚ３との間には余
計なクロックサイクルの消費が存在しない。
がり１２０が見られる。そして、ＯＥの立ち下がりはそ
の後のＣＡＳの立ち下がり１２２と組み合わさりバース
ト転送の開始の起動信号として作用する。また、ＣＡＳ
の立ち下がり１２２は同時に次のｃｏｌｕｍｎアドレス
ＣＡｚ３をラッチする作用も果たす。これによって、前
のバーストサイクルと同様にｔ１５におけるＣＡＳの立
ち下がり１２４に応じてデータＤｚ３以降の４つのデー
タが時間ｔ１６〜ｔ１９までバースト転送される。ここ
で、ＯＥの立ち下がり１２０がｔ１４に果たされたため
に、データのバースト転送はｔ１６から可能となり、こ
の結果、バースト転送は前のバーストサイクルと連続す
る。つまり、前のバーストサイクルの最後のデータＤｙ
１と次のバーストサイクルのデータＤｚ３との間には余
計なクロックサイクルの消費が存在しない。
【００２３】このように、本願発明においてはＯＥの立
ち下がりのタイミングを制御することによって同一ペー
ジ内のバースト転送をｃｏｌｕｍｎアドレスの変更を行
いつつ、連続的に行うことが可能となる。このように、
バースト転送を連続的に行いつつその途中でｃｏｌｕｍ
ｎアドレスを自由に変更することは従来のバーストＤＲ
ＡＭにおいては達成し得なかったことである。
ち下がりのタイミングを制御することによって同一ペー
ジ内のバースト転送をｃｏｌｕｍｎアドレスの変更を行
いつつ、連続的に行うことが可能となる。このように、
バースト転送を連続的に行いつつその途中でｃｏｌｕｍ
ｎアドレスを自由に変更することは従来のバーストＤＲ
ＡＭにおいては達成し得なかったことである。
【００２４】次に図５にバースト転送モードにおけるラ
イト時の動作方式を示す。時間ｔ０においてＲＡＳが立
ち下がり２００、ｒｏｗアドレスＲＡｘが読み込まれ
る。次に時間ｔ３におけるＯＥの立ち下がり２０１に続
いてＣＡＳの立ち下がり２０２が生じることによって、
読み出し時と同様にバースト転送モードが開始される。
このＣＡＳの立ち下がり２０２はｃｏｌｕｍｎアドレス
ＣＡｘ０をラッチするが、これによって読み込まれるべ
きＤＲＡＭ上のアドレスが確定するので、ＣＡＳの立ち
下がり時刻ｔ３において同時にデータＤｘ０のライトが
なされる。リード時においてはデータの転送はＣＡＳの
立ち下がりに１クロック遅れてなされたが、ライト時に
おいては同一クロックサイクルで終了することが違いで
ある。このようにバースト転送モードが開始されると、
順次データＤｘ１，Ｄｘ２，Ｄｘ３がそれぞれのＣＡＳ
の立ち下がり２０４、２０５、２０６によって書き込ま
れる。
イト時の動作方式を示す。時間ｔ０においてＲＡＳが立
ち下がり２００、ｒｏｗアドレスＲＡｘが読み込まれ
る。次に時間ｔ３におけるＯＥの立ち下がり２０１に続
いてＣＡＳの立ち下がり２０２が生じることによって、
読み出し時と同様にバースト転送モードが開始される。
このＣＡＳの立ち下がり２０２はｃｏｌｕｍｎアドレス
ＣＡｘ０をラッチするが、これによって読み込まれるべ
きＤＲＡＭ上のアドレスが確定するので、ＣＡＳの立ち
下がり時刻ｔ３において同時にデータＤｘ０のライトが
なされる。リード時においてはデータの転送はＣＡＳの
立ち下がりに１クロック遅れてなされたが、ライト時に
おいては同一クロックサイクルで終了することが違いで
ある。このようにバースト転送モードが開始されると、
順次データＤｘ１，Ｄｘ２，Ｄｘ３がそれぞれのＣＡＳ
の立ち下がり２０４、２０５、２０６によって書き込ま
れる。
【００２５】図５では一つのバースト転送サイクル（Ｄ
ｘ０，Ｄｘ１，Ｄｘ２，Ｄｘ３）が終了した後に、クロ
ックサイクルを隔てることなく次のバースト転送サイク
ルＤｙ０，Ｄｙ１，Ｄｙ２，Ｄｙ３が開始している。こ
れは、時間ｔ７において、ＯＥの立ち下がり２１０に続
いて、ＣＡＳの立ち下がり２０７が生じているために、
新しいバースト転送サイクルの開始が認識されるためで
ある。そして、同様にこのＣＡＳの立ち下がり２０７に
おいてｃｏｌｕｍｎアドレスＣＡｙ０がラッチされるか
ら、このＣＡＳの立ち下がり２０７によって、データＤ
ｙ０が同一クロックサイクルでライトされる。以下、Ｃ
ＡＳの立ち下がり２０８、２０９、２１１によってデー
タＤｙ１，Ｄｙ２，Ｄｙ３がバースト転送によってライ
トされる点については同様である。
ｘ０，Ｄｘ１，Ｄｘ２，Ｄｘ３）が終了した後に、クロ
ックサイクルを隔てることなく次のバースト転送サイク
ルＤｙ０，Ｄｙ１，Ｄｙ２，Ｄｙ３が開始している。こ
れは、時間ｔ７において、ＯＥの立ち下がり２１０に続
いて、ＣＡＳの立ち下がり２０７が生じているために、
新しいバースト転送サイクルの開始が認識されるためで
ある。そして、同様にこのＣＡＳの立ち下がり２０７に
おいてｃｏｌｕｍｎアドレスＣＡｙ０がラッチされるか
ら、このＣＡＳの立ち下がり２０７によって、データＤ
ｙ０が同一クロックサイクルでライトされる。以下、Ｃ
ＡＳの立ち下がり２０８、２０９、２１１によってデー
タＤｙ１，Ｄｙ２，Ｄｙ３がバースト転送によってライ
トされる点については同様である。
【００２６】また、図５においてＷＥがｌｏｗであるこ
とはライトモードであることを示す。従って、ｔ３〜ｔ
１１の間はライトモードであるから、上述したようにデ
ータＤｘｎ，Ｄｙｎ（ｎ＝０〜３）がその時間に書き込
まれる。このＷＥを利用してバースト転送を行うことな
くライトを中断することもできる。例えば、時間ｔ１３
においてＯＥの立ち下がり２２０に続いてＣＡＳの立ち
下がり２２１によって、ｃｏｌｕｍｎアドレスＣＡｚ１
がラッチされるとともに、バースト転送を始めようとす
る。そして、その結果、同一クロックサイクルのｔ１３
においてデータＤｚ１が書き込まれる。しかし、次のク
ロックサイクルｔ１４におけるＷＥの立ち上がり２２２
によって、ライトは禁止されるので、その後のバースト
転送によるライトは行われない。その結果、バースト転
送サイクルの４データのうち最初の１データＤｚ１のみ
のライトがなされるだけである。
とはライトモードであることを示す。従って、ｔ３〜ｔ
１１の間はライトモードであるから、上述したようにデ
ータＤｘｎ，Ｄｙｎ（ｎ＝０〜３）がその時間に書き込
まれる。このＷＥを利用してバースト転送を行うことな
くライトを中断することもできる。例えば、時間ｔ１３
においてＯＥの立ち下がり２２０に続いてＣＡＳの立ち
下がり２２１によって、ｃｏｌｕｍｎアドレスＣＡｚ１
がラッチされるとともに、バースト転送を始めようとす
る。そして、その結果、同一クロックサイクルのｔ１３
においてデータＤｚ１が書き込まれる。しかし、次のク
ロックサイクルｔ１４におけるＷＥの立ち上がり２２２
によって、ライトは禁止されるので、その後のバースト
転送によるライトは行われない。その結果、バースト転
送サイクルの４データのうち最初の１データＤｚ１のみ
のライトがなされるだけである。
【００２７】これを利用すれば、バースト転送サイクル
を終了することなくｃｏｌｕｍｎアドレスを変更するこ
とも可能である。つまり、その後ｔ１５においてＯＥを
立ち下げ２３０、次にＣＡＳを立ち下げると２３１新し
いバースト転送サイクルが開始されるが、このときには
新しいｃｏｌｕｍｎアドレスＣＡａ１がラッチされるの
で、新しいｃｏｌｕｍｎアドレスに係わるデータＤａ１
からのライトが可能となる。
を終了することなくｃｏｌｕｍｎアドレスを変更するこ
とも可能である。つまり、その後ｔ１５においてＯＥを
立ち下げ２３０、次にＣＡＳを立ち下げると２３１新し
いバースト転送サイクルが開始されるが、このときには
新しいｃｏｌｕｍｎアドレスＣＡａ１がラッチされるの
で、新しいｃｏｌｕｍｎアドレスに係わるデータＤａ１
からのライトが可能となる。
【００２８】上述したように本願発明ではＯＥの立ち下
がりをバースト転送を開始するための信号として利用す
ることが一つの特徴である。ＯＥは本来出力の可否を示
すスイッチであったが、本願発明の特徴はこれをあたか
も起動信号のように用いる点に新規な点がある。また、
ＯＥの立ち下がりとＣＡＳの立ち下がりは応答速度の観
点から同一サイクルに行われることが望ましいが、必ず
しもこれは本質的な要件ではない。ＯＥの立ち下がりに
後続するＣＡＳの立ち下がりによってｃｏｌｕｍｎアド
レスが確定できれば十分である。また、本実施例ではＯ
ＥとＣＡＳを組み合わせてバースト転送を開始するため
の信号を構成したが、ＯＥとＲＡＳの組み合わせによっ
ても等価であることは当業者には自明である。
がりをバースト転送を開始するための信号として利用す
ることが一つの特徴である。ＯＥは本来出力の可否を示
すスイッチであったが、本願発明の特徴はこれをあたか
も起動信号のように用いる点に新規な点がある。また、
ＯＥの立ち下がりとＣＡＳの立ち下がりは応答速度の観
点から同一サイクルに行われることが望ましいが、必ず
しもこれは本質的な要件ではない。ＯＥの立ち下がりに
後続するＣＡＳの立ち下がりによってｃｏｌｕｍｎアド
レスが確定できれば十分である。また、本実施例ではＯ
ＥとＣＡＳを組み合わせてバースト転送を開始するため
の信号を構成したが、ＯＥとＲＡＳの組み合わせによっ
ても等価であることは当業者には自明である。
【００２９】この結果、本願発明では一つのバースト転
送サイクルが終了する度にｃｏｌｕｍｎアドレスを変更
することが可能となる。また、ＷＥを利用することによ
って、バースト転送サイクルの途中といえどもこのｃｏ
ｌｕｍｎアドレスの変更をすることも可能になる。この
点が、従来のバーストＤＲＡＭとの大きな相違点であ
る。また、本願発明ではＣＡＳをトグルしてこれをあた
かもクロック信号のように用いてバースト転送を行うか
ら、シンクロナスＤＲＡＭのように独自にクロック回路
をＤＲＡＭに付設する必要がない。
送サイクルが終了する度にｃｏｌｕｍｎアドレスを変更
することが可能となる。また、ＷＥを利用することによ
って、バースト転送サイクルの途中といえどもこのｃｏ
ｌｕｍｎアドレスの変更をすることも可能になる。この
点が、従来のバーストＤＲＡＭとの大きな相違点であ
る。また、本願発明ではＣＡＳをトグルしてこれをあた
かもクロック信号のように用いてバースト転送を行うか
ら、シンクロナスＤＲＡＭのように独自にクロック回路
をＤＲＡＭに付設する必要がない。
【００３０】次に、本願発明の方式がハイパーページモ
ードと両立し得るものであることを示す。バースト転送
モードからハイパーページ転送モードへの切り替えは上
述したようにＲＡＳの立ち下がりの時のＯＥの電位の高
低によっておこなう。ハイパーページモードとはＣＡＳ
の電位がｈｉｇｈの間もデータを出力し続けることによ
ってデータの出力時間を従来に比べて拡張し、サイクル
時間の短縮を図るモードをいう。ハイパーページモード
と通常のモードとの比較を図８に示す。通常のモード
（バースト転送モードも含む）においては、データの出
力は１クロックサイクルの間継続するだけであるのに対
し、ハイパーページモードにおいてはデータの出力は次
のクロックサイクルに渡ることによって時間的に拡張さ
れる。例えば、ハイパーページモードにおいては通常モ
ードでは１クロックの間のみ出力される時間ｔ１のデー
タＤ１は次のＣＡＳの立ち下がりまで（時間ｔ＋α）出
力が継続し、次のデータが出力される。時間ｔ３におけ
るデータＤ２の次に出力されるのは時間ｔ６におけるデ
ータＤ３であるが、Ｄ２の出力は時間ｔ５の終了直前に
渡って継続し、Ｄ３の出力に移行する。
ードと両立し得るものであることを示す。バースト転送
モードからハイパーページ転送モードへの切り替えは上
述したようにＲＡＳの立ち下がりの時のＯＥの電位の高
低によっておこなう。ハイパーページモードとはＣＡＳ
の電位がｈｉｇｈの間もデータを出力し続けることによ
ってデータの出力時間を従来に比べて拡張し、サイクル
時間の短縮を図るモードをいう。ハイパーページモード
と通常のモードとの比較を図８に示す。通常のモード
（バースト転送モードも含む）においては、データの出
力は１クロックサイクルの間継続するだけであるのに対
し、ハイパーページモードにおいてはデータの出力は次
のクロックサイクルに渡ることによって時間的に拡張さ
れる。例えば、ハイパーページモードにおいては通常モ
ードでは１クロックの間のみ出力される時間ｔ１のデー
タＤ１は次のＣＡＳの立ち下がりまで（時間ｔ＋α）出
力が継続し、次のデータが出力される。時間ｔ３におけ
るデータＤ２の次に出力されるのは時間ｔ６におけるデ
ータＤ３であるが、Ｄ２の出力は時間ｔ５の終了直前に
渡って継続し、Ｄ３の出力に移行する。
【００３１】本願発明を用いてこのようなハイパーペー
ジモードを実現した例を図６と図７に示す。図６はハイ
パーページモードによるリード時の動作方式を示したも
のであり、図７はライト時の動作方式を示したものであ
る。
ジモードを実現した例を図６と図７に示す。図６はハイ
パーページモードによるリード時の動作方式を示したも
のであり、図７はライト時の動作方式を示したものであ
る。
【００３２】図６を参照すると、ｔ０においてＯＥが立
ち下がり３０１、データの出力が可能となる。このモー
ドではＯＥは通常のoutput enable作用を果たす。ま
た、ｔ＝０ではＲＡＳが立ち下がり３００、これによっ
てｒｏｗアドレスＲＡｘがラッチされる。次に、時間ｔ
３においてＣＡＳが立ち下がり３０２、ｃｏｌｕｍｎア
ドレスＣＡｘがラッチされる。これによってデータＤｘ
が出力される。次のデータＤｙは時間ｔ７から出力され
るが、これまでの間データＤｘは出力され続けたままで
ある。なお、データＤｙは時間ｔ５のＣＡＳの立ち下が
り３０６によってラッチされたｃｏｌｕｍｎアドレスＣ
Ａｙのデータである。このデータＤｙの出力は時間ｔ８
まで継続して終了する。これは時間ｔ９においてＷＥが
ｌｏｗに転じるからである。次のデータの出力はＣＡＳ
の立ち下がり３０８によってｃｏｌｕｍｎアドレスＣＡ
ｚが取り込まれることによるデータＤｚの出力である。
これも時間ｔ１１，ｔ１２の間のみ出力が継続するが、
これは時間ｔ１２においてＯＥがｈｉｇｈに転じるため
である。このように、ハイパーページモードにおいて、
ＯＥは本来のoutput enableとしての作用を果たし、バ
ースト転送モード時のような起動信号としての作用を有
しないことが特徴である。
ち下がり３０１、データの出力が可能となる。このモー
ドではＯＥは通常のoutput enable作用を果たす。ま
た、ｔ＝０ではＲＡＳが立ち下がり３００、これによっ
てｒｏｗアドレスＲＡｘがラッチされる。次に、時間ｔ
３においてＣＡＳが立ち下がり３０２、ｃｏｌｕｍｎア
ドレスＣＡｘがラッチされる。これによってデータＤｘ
が出力される。次のデータＤｙは時間ｔ７から出力され
るが、これまでの間データＤｘは出力され続けたままで
ある。なお、データＤｙは時間ｔ５のＣＡＳの立ち下が
り３０６によってラッチされたｃｏｌｕｍｎアドレスＣ
Ａｙのデータである。このデータＤｙの出力は時間ｔ８
まで継続して終了する。これは時間ｔ９においてＷＥが
ｌｏｗに転じるからである。次のデータの出力はＣＡＳ
の立ち下がり３０８によってｃｏｌｕｍｎアドレスＣＡ
ｚが取り込まれることによるデータＤｚの出力である。
これも時間ｔ１１，ｔ１２の間のみ出力が継続するが、
これは時間ｔ１２においてＯＥがｈｉｇｈに転じるため
である。このように、ハイパーページモードにおいて、
ＯＥは本来のoutput enableとしての作用を果たし、バ
ースト転送モード時のような起動信号としての作用を有
しないことが特徴である。
【００３３】図７はハイパーページモードにおけるライ
ト時の動作方式である。ライト時においてはハイパーペ
ージモードは通常のモードと同一である。この場合もＯ
Ｅはoutoput enableとしてのスイッチ作用しか有しな
い。つまり、時間ｔ１においてＯＥが立ち下がり４０
１、ｌｏｗに転じることによってデータの出力が可能に
なり、ＲＡＳの立ち下がり４００によって、ｒｏｗアド
レスＲＡｘがラッチされる。また、時間ｔ３においてＣ
ＡＳが立ち下がることによって４０２、ｃｏｌｕｍｎア
ドレスＣＡｘがラッチされ、また、ＷＥが立ち下がるこ
とによって４０３、ライトモードになるためライトが可
能となり、データＤｘがライトされる。このデータの出
力は１クロックサイクルしか継続しないが、これは時間
ｔ４においてＷＥが立ち上がり、ライトモードではなく
なるためである。ライトモードにおいては、単に存在す
るデータを書き込むだけなので、データの出力時間は長
くする必要はない。データＤｙのライトについてもＯＥ
が継続してｌｏｗであることを前提としつつ、ｔ５にお
けるＣＡＳの立ち下がり４０５によるｃｏｌｕｍｎアド
レスＣＡｙのラッチ、ＷＥの立ち下がり４０６によるラ
イトモードへの遷移によってなされる。
ト時の動作方式である。ライト時においてはハイパーペ
ージモードは通常のモードと同一である。この場合もＯ
Ｅはoutoput enableとしてのスイッチ作用しか有しな
い。つまり、時間ｔ１においてＯＥが立ち下がり４０
１、ｌｏｗに転じることによってデータの出力が可能に
なり、ＲＡＳの立ち下がり４００によって、ｒｏｗアド
レスＲＡｘがラッチされる。また、時間ｔ３においてＣ
ＡＳが立ち下がることによって４０２、ｃｏｌｕｍｎア
ドレスＣＡｘがラッチされ、また、ＷＥが立ち下がるこ
とによって４０３、ライトモードになるためライトが可
能となり、データＤｘがライトされる。このデータの出
力は１クロックサイクルしか継続しないが、これは時間
ｔ４においてＷＥが立ち上がり、ライトモードではなく
なるためである。ライトモードにおいては、単に存在す
るデータを書き込むだけなので、データの出力時間は長
くする必要はない。データＤｙのライトについてもＯＥ
が継続してｌｏｗであることを前提としつつ、ｔ５にお
けるＣＡＳの立ち下がり４０５によるｃｏｌｕｍｎアド
レスＣＡｙのラッチ、ＷＥの立ち下がり４０６によるラ
イトモードへの遷移によってなされる。
【００３４】本願発明においてはこのようにハイパーペ
ージモードとバースト転送モードとの切り替えに際し
て、ＯＥの作用をも切り替えているのでこれらの二つの
モードが両立し得るという特徴を有する。本願発明では
シンクロナスＤＲＡＭにおけるクロックのような従来の
アーキテクチャと異なる要素を採用しておらず、ＯＥの
作用の変更のみによって、ハイパーページモードとバー
スト転送モードとを切り替える。従って、従来の様々な
オペレーションモードに対して極めて良好な互換性を維
持することが可能である。なお、本実施例ではハイパー
ページモードとの互換性を述べたが、発明の本質は動作
モードによってＯＥの作用が変わる点にある。従って、
バースト転送モード以外の別のモードにおいては、必ず
しもハイパーページ特性を有している必要はない。
ージモードとバースト転送モードとの切り替えに際し
て、ＯＥの作用をも切り替えているのでこれらの二つの
モードが両立し得るという特徴を有する。本願発明では
シンクロナスＤＲＡＭにおけるクロックのような従来の
アーキテクチャと異なる要素を採用しておらず、ＯＥの
作用の変更のみによって、ハイパーページモードとバー
スト転送モードとを切り替える。従って、従来の様々な
オペレーションモードに対して極めて良好な互換性を維
持することが可能である。なお、本実施例ではハイパー
ページモードとの互換性を述べたが、発明の本質は動作
モードによってＯＥの作用が変わる点にある。従って、
バースト転送モード以外の別のモードにおいては、必ず
しもハイパーページ特性を有している必要はない。
【００３５】
【発明の効果】以上に述べたように、本願発明は従来よ
り存在する信号線であるＯＥを利用してバースト転送の
起動を行うために、高速な転送が実現可能であるととも
に、バースト転送サイクルごとにその開始アドレスを時
間のロスなく設定できる。
り存在する信号線であるＯＥを利用してバースト転送の
起動を行うために、高速な転送が実現可能であるととも
に、バースト転送サイクルごとにその開始アドレスを時
間のロスなく設定できる。
【００３６】また、バースト転送においてはＣＡＳをト
グルすることによってクロック信号のように用いてデー
タの転送を行うから、独自のクロック信号回路をＤＲＡ
Ｍに設ける必要がない。その結果、従来の転送方式との
互換性が高く、消費電力も少ないという技術的な特徴の
他、コストの面でも有利である。
グルすることによってクロック信号のように用いてデー
タの転送を行うから、独自のクロック信号回路をＤＲＡ
Ｍに設ける必要がない。その結果、従来の転送方式との
互換性が高く、消費電力も少ないという技術的な特徴の
他、コストの面でも有利である。
【００３７】さらに、ＯＥは従来の作用を担保させるこ
とが可能であるから、ハイパーページモード等従来の動
作モードをサポートすることができる。
とが可能であるから、ハイパーページモード等従来の動
作モードをサポートすることができる。
【図１】従来技術によるページ転送モードのタイミング
チャートである。
チャートである。
【図２】従来技術によるシンクロナスＤＲＡＭのタイミ
ングチャートである。
ングチャートである。
【図３】従来技術によるバーストＤＲＡＭのタイミング
チャートである。
チャートである。
【図４】本願発明によるバースト転送モードのリード時
のタイミングチャートである。
のタイミングチャートである。
【図５】本願発明によるバースト転送モードのライト時
のタイミングチャートである。
のタイミングチャートである。
【図６】本願発明によるハイパーページモードのリード
時のタイミングチャートである。
時のタイミングチャートである。
【図７】本願発明によるハイパーページモードのライト
時のタイミングチャートである。
時のタイミングチャートである。
【図８】従来技術によるハイパーページモードの一般的
な説明図である。
な説明図である。
フロントページの続き (72)発明者 砂永 登志男 滋賀県野洲郡野洲町大字市三宅800番地 日本アイ・ビー・エム株式会社 野洲事業 所内
Claims (7)
- 【請求項１】電位の遷移に同期して第一の方向のアドレ
スをラッチする第一の信号線と、電位の遷移に同期して
上記第一の方向と直交する第二の方向のアドレスをラッ
チするための第二の信号線と、第三の信号線とを少なく
とも有するＤＲＡＭの転送方式であって、上記第三の信
号線の電位の変化を検出したときに、上記ラッチされた
上記第一の方向のアドレスと上記ラッチされた上記第二
の方向のアドレスに係わるデータビットからバースト転
送を開始する、ＤＲＡＭの転送方式。 - 【請求項２】上記バースト転送は上記第一の信号線と上
記第二の信号線とのいずれか一方の電位の高低交互の遷
移と同期してそれぞれのデータビットが転送されること
を特徴とする、請求項１のＤＲＡＭの転送方式。 - 【請求項３】上記バースト転送は予め定められた数のデ
ータビットを一単位とすることを特徴とする、請求項１
のＤＲＡＭの転送方式。 - 【請求項４】電位の遷移に同期して第一の方向のアドレ
スをラッチする第一の信号線と、電位の遷移に同期して
上記第一の方向と直交する第二の方向のアドレスをラッ
チするための第二の信号線と、動作モードの変更によっ
てその作用が変更される第三の信号線とを少なくとも有
するＤＲＡＭの転送方式であって、上記第三の信号線は
第一の動作モードで電位の変化を検出したときに、上記
ラッチされた上記第一の方向のアドレスと上記ラッチさ
れた上記第二の方向のアドレスに係わるデータビットか
らバースト転送を開始する作用を有し、第二のモードで
高低いずれか一方の予め定められた電位にあるときのみ
上記データビットの出力を可能ならしめる作用を有す
る、ＤＲＡＭの転送方式。 - 【請求項５】上記第二のモードはデータを１クロックサ
イクル以上の時間に渡って出力することを特徴とする、
請求項４のＤＲＡＭの転送方式。 - 【請求項６】上記バースト転送は上記第一の信号線と上
記第二の信号線とのいずれか一方の電位の高低交互の遷
移と同期してそれぞれのデータビットが転送されること
を特徴とする、請求項４のＤＲＡＭの転送方式。 - 【請求項７】上記バースト転送は予め定められた数のデ
ータビットを一単位とすることを特徴とする、請求項４
のＤＲＡＭの転送方式。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7022194A JPH08195077A (ja) | 1995-01-17 | 1995-01-17 | Ｄｒａｍの転送方式 |
| KR1019950072180A KR960029994A (ko) | 1995-01-17 | 1995-12-29 | 디램(dram) 전송 방식 |
| EP96300133A EP0723268A3 (en) | 1995-01-17 | 1996-01-08 | DRAM with data transmission system |
| US08/587,428 US5745424A (en) | 1995-01-17 | 1996-01-17 | Method for transferring data bit for DRAM |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7022194A JPH08195077A (ja) | 1995-01-17 | 1995-01-17 | Ｄｒａｍの転送方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08195077A true JPH08195077A (ja) | 1996-07-30 |
Family
ID=12076000
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7022194A Pending JPH08195077A (ja) | 1995-01-17 | 1995-01-17 | Ｄｒａｍの転送方式 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5745424A (ja) |
| EP (1) | EP0723268A3 (ja) |
| JP (1) | JPH08195077A (ja) |
| KR (1) | KR960029994A (ja) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58196671A (ja) * | 1982-05-10 | 1983-11-16 | Hitachi Ltd | 半導体記憶素子 |
| JPS58218097A (ja) * | 1982-06-14 | 1983-12-19 | Hitachi Ltd | 高速半導体メモリ |
| JPH05282859A (ja) * | 1992-02-20 | 1993-10-29 | Nec Corp | メモリ集積回路 |
| JPH06111561A (ja) * | 1992-09-25 | 1994-04-22 | Nec Corp | 半導体メモリ装置 |
| JPH06168587A (ja) * | 1992-04-28 | 1994-06-14 | Nec Corp | 半導体メモリ装置 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100214435B1 (ko) * | 1990-07-25 | 1999-08-02 | 사와무라 시코 | 동기식 버스트 엑세스 메모리 |
| US5384745A (en) * | 1992-04-27 | 1995-01-24 | Mitsubishi Denki Kabushiki Kaisha | Synchronous semiconductor memory device |
| US5265218A (en) * | 1992-05-19 | 1993-11-23 | Sun Microsystems, Inc. | Bus architecture for integrated data and video memory |
| DE4224826C2 (de) * | 1992-07-27 | 1995-09-07 | United Carr Gmbh Trw | Vorrichtung zum Spannen mindestens eines um mindestens einen rohrförmigen Körper geschlungenen profilierten Bandelements |
| CA2118662C (en) * | 1993-03-22 | 1999-07-13 | Paul A. Santeler | Memory controller having all dram address and control signals provided synchronously from a single device |
| JP2605576B2 (ja) * | 1993-04-02 | 1997-04-30 | 日本電気株式会社 | 同期型半導体メモリ |
| US5392239A (en) * | 1993-05-06 | 1995-02-21 | S3, Incorporated | Burst-mode DRAM |
| US5539696A (en) * | 1994-01-31 | 1996-07-23 | Patel; Vipul C. | Method and apparatus for writing data in a synchronous memory having column independent sections and a method and apparatus for performing write mask operations |
| JPH08314795A (ja) * | 1994-05-19 | 1996-11-29 | Hitachi Ltd | 記憶装置の読み出し回路及び記憶システム |
| JP2616567B2 (ja) * | 1994-09-28 | 1997-06-04 | 日本電気株式会社 | 半導体記憶装置 |
| US5526320A (en) * | 1994-12-23 | 1996-06-11 | Micron Technology Inc. | Burst EDO memory device |
-
1995
- 1995-01-17 JP JP7022194A patent/JPH08195077A/ja active Pending
- 1995-12-29 KR KR1019950072180A patent/KR960029994A/ko not_active Application Discontinuation
-
1996
- 1996-01-08 EP EP96300133A patent/EP0723268A3/en not_active Withdrawn
- 1996-01-17 US US08/587,428 patent/US5745424A/en not_active Expired - Lifetime
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58196671A (ja) * | 1982-05-10 | 1983-11-16 | Hitachi Ltd | 半導体記憶素子 |
| JPS58218097A (ja) * | 1982-06-14 | 1983-12-19 | Hitachi Ltd | 高速半導体メモリ |
| JPH05282859A (ja) * | 1992-02-20 | 1993-10-29 | Nec Corp | メモリ集積回路 |
| JPH06168587A (ja) * | 1992-04-28 | 1994-06-14 | Nec Corp | 半導体メモリ装置 |
| JPH06111561A (ja) * | 1992-09-25 | 1994-04-22 | Nec Corp | 半導体メモリ装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR960029994A (ko) | 1996-08-17 |
| EP0723268A3 (en) | 1997-07-02 |
| US5745424A (en) | 1998-04-28 |
| EP0723268A2 (en) | 1996-07-24 |
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