JP2005285283A - 半導体記憶装置 - Google Patents

Abstract

【課題】 実行動作を高速に行なうことができる半導体記憶装置を提供する。
【解決手段】 第１センスアンプ部（１５−１−ｊ、２１−１）は、第１選択信号（Ａ）に応じて、出力信号を第１データバス（２０’）に出力する。第２センスアンプ部（１５−４−ｊ、２２−１）は、第２選択信号（Ｂ）に応じて、出力信号を第２データバス（２０’’）に出力する。反転部（３０）は、第１選択信号（Ａ）又は第２選択信号（Ｂ）に応じて、第１データバス（２０’）と第２データバス（２０’’）との一方のデータバスに印加される出力信号の信号レベルを反転して第１データバス（２０’）と第２データバス（２０’’）との他方のデータバスに出力する。イコライズ回路（３３）は、リセット信号（Ｃ）に応じて、第１データバス（２０’）に印加される信号レベルと第２データバス（２０’’）に印加される信号レベルとをイコライズする。バスドライバ回路（２３）は、第２データバス（２０’’）に印加される信号レベルを反転して、又は、反転せずに、第３データバス（２０’’’）に出力する。
【選択図】図５

Description

本発明は、半導体記憶装置に関し、特に、データバスを制御する半導体記憶装置に関する。

近年の半導体記憶装置では、その実行動作の高速化が望まれている。半導体記憶装置の実行動作（読み出し動作、書き込み動作）を高速化する方法の１つとして、データバスの制御が挙げられる。実行動作を行なう実行期間において、データバスに印加される信号レベルは、第１電圧（例示；電源電圧ＶＣＣ）又は第２電圧（例示；接地電圧ＧＮＤ）である。しかし、データバスは、その設計上、寄生容量が大きくなり実行動作が遅くなる傾向にある。データバスの制御では、実行期間の後のイコライズ期間において、第１電圧（電源電圧ＶＣＣ）と第２電圧（接地電圧ＧＮＤ）との間の第３電圧（電圧１／２ＶＣＣ）をデータバスに印加（プリチャージ）することにより、イコライズ期間の後の実行期間において実行動作の高速化を図る。

データバスの制御を行なう半導体記憶装置を紹介する。

図１は、従来の半導体記憶装置であるフラッシュメモリの構成を示すブロック図である。フラッシュメモリ１００は、チップの上に設けられる。フラッシュメモリ１００は、アドレスバッファ部２、複数のプレート３−１〜３−６、出力バス部１１６、入出力バッファ部６、制御回路１０４、昇圧回路５を具備する。アドレスバッファ部２には、端子１−１〜１−ｎ（ｎは１以上の整数）が接続されている。入出力バッファ部６には、端子７−１〜７−ｎが接続されている。端子７−１〜７−ｎは、それぞれ端子１−１〜１−ｎに対応付けられて割り付けられている。出力バス部１１６は、出力バス部１１６−１〜１１６−ｎを含む。出力バス部１１６−１〜１１６−ｎは、それぞれ端子７−１〜７−ｎに対応付けられて割り付けられ、各プレート３−１〜３−６と入出力バッファ部６とに接続されている。

フラッシュメモリ１００の外部から与えられるアドレスは、端子１−ｊ（ｊ＝１、２、…、ｎ）を介してアドレスバッファ部２に入力される。アドレスバッファ部２は、内部回路の信号レベルなどに整合させてアドレス信号を出力する。アドレスバッファ部２から出力されるアドレス信号は、各プレート３−１〜３−６に分配される。各プレート３−１〜３−６は、アドレス信号に基づいて内部に記憶している情報をデータ出力信号として出力する。各プレート３−１〜３−６から出力されるデータ出力信号は、出力バス部１１６−ｊに集約されて入出力バッファ部６に入力される。入出力バッファ部６は、データ出力信号を外部の信号レベルに整合させた出力データを生成し、端子７−ｊを介してフラッシュメモリ１００の外部に出力する。制御回路１０４は、アドレスバッファ部２、入出力バッファ部６から制御情報を受け取る。制御情報を受け取った制御回路１０４は、制御情報からフラッシュメモリ１００の動作を判定し、制御信号を出力する。制御回路１０４は、昇圧回路５、各プレート３−１〜３−６、各出力バス部１１６−１〜１１６−ｎに制御信号を分配してフラッシュメモリ１００を制御する。昇圧回路５は、昇圧した電源を各プレート３−１〜３−６に分配する。

プレート３−ｉ（ｉ＝１、２、…、６）は、フラッシュメモリ１００の機能ブロックの単位であり、セクター１３−１〜１３−ｎ、グローバルロウデコーダ部１１、ローカルロウデコーダ部１２、カラムデコーダ部９、センスアンプ部１５、リファレンスセル部１４、電源切換部８を具備している。センスアンプ部１５は、センスアンプ部１５−ｉ−１〜１５−ｉ−ｎを含む。セクター１３−１〜１３−ｎは、それぞれセンスアンプ部１５−ｉ−１〜１５−ｉ−ｎに対応付けて割り当てられている。センスアンプ部１５−ｉ−１〜１５−ｉ−ｎは、それぞれ出力バス部１１６−１〜１１６−ｎに対応付けて割り当てられている。セクター１３−１〜１３−ｎは、記憶されているデータを消去する時の最小単位であり、複数のメモリセルを含んでおり、通常は複数のワード線により指定される。電源切換部８は、制御回路１０４からの制御信号に応じて、昇圧回路５からの電源を切り換えてグローバルロウデコーダ部１１、カラムデコーダ部９に供給する。

プレート３−ｉに分配されるアドレス信号は、グローバルロウデコーダ部１１、ローカルロウデコーダ部１２、カラムデコーダ部９に分配される。グローバルロウデコーダ部１１とローカルロウデコーダ部１２とによりロウアドレスがデコードされ、メモリセルのワード線が選択される。カラムデコーダ部９によりメモリセルのビット線が選択される。この選択されるワード線とビット線により指定されるメモリセルからデータが読み出される。あるいは、この選択されるワード線とビット線により指定されるメモリセルにデータが書き込まれる。メモリセルから読み出されるデータは、センスアンプ部１５−ｉ−ｊでリファレンスセル部１４と電圧比較される。センスアンプ部１５−ｉ−ｊは、比較した結果を上記のデータ出力信号として出力バス部１１６−ｊに出力する。

図２に示されるように、制御回路１０４は、上記の制御信号として、第１選択信号Ａ又は第２選択信号Ｂと、リセット信号Ｃとを交互に出力バス部１１６−ｊに出力する。
例えば、第１選択信号Ａは、その信号レベルがロウ（Ｌｏ）である場合、アクティブ状態を表し、その信号レベルがハイ（Ｈｉ）である場合、インアクティブ状態を表す。第２選択信号Ｂは、その信号レベルがロウ（Ｌｏ）である場合、アクティブ状態を表し、その信号レベルがハイ（Ｈｉ）である場合、インアクティブ状態を表す。リセット信号Ｃは、その信号レベルがロウ（Ｌｏ）である場合、アクティブ状態を表し、その信号レベルがハイ（Ｈｉ）である場合、インアクティブ状態を表す。

出力バス部１１６−ｊは、データバス１２０、第１入力部１２１、第２入力部１２２、Ｐチャネルトランジスタ１２３を具備する。データバス１２０には入出力バッファ部６が接続されている。

第１入力部１２１は、反転回路１２１−１〜１２１−３を具備している。反転回路１２１−１の入力は、プレート３−１のセンスアンプ部１５−１−ｊの出力に接続され、反転回路１２１−１の出力はデータバス１２０に接続されている。反転回路１２１−２の入力は、プレート３−２のセンスアンプ部１５−２−ｊの出力に接続され、反転回路１２１−２の出力はデータバス１２０に接続されている。反転回路１２１−３の入力は、プレート３−３のセンスアンプ部１５−３−ｊの出力に接続され、反転回路１２１−３の出力はデータバス１２０に接続されている。反転回路１２１−１〜１２１−３は、制御回路１０４に接続されている。反転回路１２１−１〜１２１−３は、制御回路１０４からの第１選択信号Ａ（Ｌｏ）に応じて、その入力に入力される信号レベルを反転して出力するインバータである。

第２入力部１２２は、反転回路１２２−１〜１２２−３を具備している。反転回路１２２−１の入力は、プレート３−４のセンスアンプ部１５−４−ｊの出力に接続され、反転回路１２２−１の出力はデータバス１２０に接続されている。反転回路１２２−２の入力は、プレート３−５のセンスアンプ部１５−５−ｊの出力に接続され、反転回路１２２−２の出力はデータバス１２０に接続されている。反転回路１２２−３の入力は、プレート３−６のセンスアンプ部１５−６−ｊの出力に接続され、反転回路１２２−３の出力はデータバス１２０に接続されている。反転回路１２２−１〜１２２−３は、制御回路１０４に接続されている。反転回路１２２−１〜１２２−３は、制御回路１０４からの第２選択信号Ｂ（Ｌｏ）に応じて、その入力に入力される信号レベルを反転して出力するインバータである。

Ｐチャネルトランジスタ１２３のソースには、電源電圧ＶＣＣの半分の電圧である電圧１／２ＶＣＣが供給される。Ｐチャネルトランジスタ１２３のドレインはデータバス１２０に接続されている。Ｐチャネルトランジスタ１２３のゲートは制御回路１０４に接続され、Ｐチャネルトランジスタ１２３のゲートには制御回路１０４からのリセット信号Ｃ（Ｌｏ）が入力される。

図３は、フラッシュメモリ１０の出力バス部１１６−ｊの動作を示すタイミングチャートである。ここで、出力バス部１１６−ｊの動作として、出力バス部１１６−１の動作について説明する。

制御装置１０４は、実行期間ＡＣＴとイコライズ期間ＥＱＣとを交互に繰り返すようにＰチャネルトランジスタ１２３を制御する。この制御装置１０４は、第１所定時間の間、実行期間ＡＣＴを指定するように、第１選択信号Ａ（Ｌｏ）又は第２選択信号Ｂ（Ｌｏ）を出力し、第２所定時間の間、イコライズ期間ＥＱＣを指定するように、リセット信号Ｃ（Ｌｏ）を出力する。

まず、制御回路１０４は、アドレスバッファ部２からの制御情報により、フラッシュメモリ１００の動作を判定した結果、例えば、プレート３−１のセンスアンプ部１５−１−１が出力バス部１１６−１にデータ出力信号を出力することを認識する。このとき、制御装置１０４は、第１所定時間の間、実行期間ＡＣＴを指定するように、第１選択信号Ａ（Ｌｏ）を出力する。

実行期間ＡＣＴにおいて、センスアンプ部１５−１−１が出力バス部１１６−１に出力するデータ出力信号の信号レベルは、接地電圧ＧＮＤを表すものとする。出力バス部１１６−１の第１入力部１２１の反転回路１２１−１は、第１選択信号Ａ（Ｌｏ）に応じて、センスアンプ部１５−１−１からのデータ出力信号の信号レベルを反転してデータバス１２０に出力する。このとき、反転回路１２１−１は、電源電圧ＶＣＣをデータ出力信号として出力し、データバス１２０に印加される信号レベルＯは、電源電圧ＶＣＣを表す。

実行期間ＡＣＴにおいて、入出力バッファ部６は、データバス１２０に印加される信号レベルを反転する。このとき、入出力バッファ部６は、接地電圧ＧＮＤをデータ出力信号とし、データ出力信号を外部の信号レベルに整合させた出力データを生成し、端子７−１を介してフラッシュメモリ１００の外部に出力する。

次に、制御装置１０４は、第２所定時間の間、イコライズ期間ＥＱＣを指定するように、リセット信号Ｃ（Ｌｏ）を出力する。

イコライズ期間ＥＱＣにおいて、出力バス部１１６−１のＰチャネルトランジスタ１２３は、リセット信号Ｃ（Ｌｏ）に応じてオンし、電圧１／２ＶＣＣを強制的にデータバス１２０に印加する。

このように、フラッシュメモリ１００では、イコライズ期間ＥＱＣにおいて、電源電圧ＶＣＣと接地電圧ＧＮＤとの間の電圧１／２ＶＣＣをデータバス１２０に印加（プリチャージ）することにより、イコライズ期間ＥＱＣの後の実行期間ＡＣＴにおいて、その実行動作（例示；読み出し動作）の高速化を図っている。しかしながら、フラッシュメモリ１００では、実行期間ＡＣＴにおいてデータバス１２０に印加される電圧とは無関係に、イコライズ期間ＥＱＣにおいて電圧１／２ＶＣＣを強制的にデータバス１２０にプリチャージするため、電源電圧ＶＣＣがドロップする可能性がある。この場合、フラッシュメモリ１００は、実行動作を高速に行なうことができない。

また、フラッシュメモリ１００では、実行期間ＡＣＴにおいてデータバス１２０に印加される電圧とは無関係に、イコライズ期間ＥＱＣにおいて電圧１／２ＶＣＣを強制的にデータバス１２０にプリチャージするため、フラッシュメモリ１００により消費される消費電力が増加してしまう。

その他の半導体記憶装置を紹介する。特開２０００−１４９５６５号公報（特許文献１）に記載された半導体記憶装置では、データバスドライバ（反転回路；特許文献１の符号７０）と、Ｉ／Ｏ線（特許文献１の符号８０）と、データバス（特許文献１の符号９０）と、イコライズ回路（特許文献１の符号６０）を具備している。Ｉ／Ｏ線（８０）には、センスアンプの出力とデータバスドライバ（７０）の入力とが接続されている。データバス（９０）には、データバスドライバ（７０）の出力が接続されている。イコライズ回路（６０）は、Ｉ／Ｏ線（８０）とデータバス（９０）とに接続されている。センスアンプからの信号レベルはＩ／Ｏ線（８０）に印加される。データバスドライバ（７０）は、Ｉ／Ｏ線（８０）に印加される信号レベルを反転してデータバス（９０）に出力する。イコライズ回路（６０）は、Ｉ／Ｏ線（８０）に印加された信号レベルをキャパシタに保持する。イコライズ回路（６０）は、イコライズ信号に応じて、キャパシタに保持された信号レベルとデータバス（９０）に印加された信号レベルとの間の信号レベルを生成し、データバス（９０）に出力する。

特開２０００−１４９５６５号公報

本発明の課題は、実行動作を高速に行なうことができる半導体記憶装置を提供することにある。

本発明の他の課題は、消費電力を低減することができる半導体記憶装置を提供することにある。

本発明の更に他の課題は、回路サイズを小さくすることができる半導体記憶装置を提供することにある。

以下に、［発明を実施するための最良の形態］で使用する番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］の記載との対応関係を明らかにするために付加されたものであるが、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。

本発明の第１の態様に係る半導体記憶装置（１０）は、反転部（３０）と、イコライズ回路（３３）と、共通バス（２０’’）と、バスドライバ回路（２３）とを備えている。
反転部（３０）は、第１センスアンプ部（１５−１−ｊ、２１−１）の出力と第２センスアンプ部（１５−４−ｊ、２２−１）の出力との間に設けられ、第１センスアンプ部（１５−１−ｊ、２１−１）の出力を反転して出力する。
イコライズ回路（３３）は、第１センスアンプ部（１５−１−ｊ、２１−１）の出力と反転部（３０）の出力とを所定の期間（ＥＱＣ）において結合する。
共通バス（２０’’）には、反転部（３０）の出力と第２センスアンプ部（１５−４−ｊ、２２−１）の出力との一方の出力が伝達される。
バスドライバ回路（２３）は、共通バス（２０’’）に伝達される出力を反転または反転させずに出力バス（２０’’’）に伝達する。

本発明の第１の態様に係る半導体記憶装置（１０）において、バスドライバ回路（２３）は、反転部（３０）の出力が共通バス（２０’’）に伝達されるときは、反転部（３０）の出力を反転して出力バス（２０’’’）に出力する。
バスドライバ回路（２３）は、第２センスアンプ部（１５−４−ｊ、２２−１）の出力が共通バス（２０’’）に伝達されるときは、第２センスアンプ部（１５−４−ｊ、２２−１）の出力を反転させずに出力バス（２０’’’）に出力する。

本発明の第１の態様に係る半導体記憶装置（１０）において、第１センスアンプ部（１５−１−ｊ、２１−１）の出力と第２センスアンプ部（１５−４−ｊ、２２−１）の出力との一方の出力が有効になる。

本発明の第１の態様に係る半導体記憶装置（１０）において、共通バス（２０’’）と第１センスアンプ部（１５−１−ｊ、２１−１）との距離は、共通バス（２０’’）と第２センスアンプ部（１５−４−ｊ、２２−１）との距離よりも長い。

本発明の第２の態様に係る半導体記憶装置（１０）は、データバス（２０）と、第１センスアンプ部（１５−１−ｊ、２１−１）と、第２センスアンプ部（１５−４−ｊ、２２−１）と、反転部（３０）と、イコライズ回路（３３）と、バスドライバ回路（２３）とを具備する。
データバス（２０）は、第１データバス（２０’）と第２データバス（２０’’）と第３データバス（２０’’’）とを有する。第１センスアンプ部（１５−１−ｊ、２１−１）の出力は、第１データバス（２０’）に接続されている。第２センスアンプ部（１５−４−ｊ、２２−１）の出力は、第２データバス（２０’’）に接続されている。反転部（３０）は、第１データバス（２０’）と第２データバス（２０’’）との間に設けられている。イコライズ回路（３３）は、第１データバス（２０’）と第２データバス（２０’’）との間に設けられている。バスドライバ回路（２３）は、第２データバス（２０’’）と第３データバス（２０’’’）との間に設けられている。
第１センスアンプ部（１５−１−ｊ、２１−１）は、第１選択信号（Ａ）に応じて、出力信号を第１データバス（２０’）に出力する。
第２センスアンプ部（１５−４−ｊ、２２−１）は、第２選択信号（Ｂ）に応じて、出力信号を第２データバス（２０’’）に出力する。
反転部（３０）は、第１選択信号（Ａ）又は第２選択信号（Ｂ）に応じて、第１データバス（２０’）と第２データバス（２０’’）との一方のデータバスに印加される出力信号の信号レベルを反転して第１データバス（２０’）と第２データバス（２０’’）との他方のデータバスに出力する。
イコライズ回路（３３）は、リセット信号（Ｃ）に応じて、第１データバス（２０’）に印加される信号レベルと第２データバス（２０’’）に印加される信号レベルとをイコライズする。
バスドライバ回路（２３）は、第２データバス（２０’’）に印加される信号レベルを反転して、又は、反転せずに、第３データバス（２０’’’）に出力する。

バスドライバ回路（２３）は、第１選択信号（Ａ）に応じて、第２データバス（２０’’）に印加される信号レベルを反転して第３データバス（２０’’’）に出力する。
バスドライバ回路（２３）は、第２選択信号（Ｂ）に応じて、第２データバス（２０’’）に印加される信号レベルを第３データバス（２０’’’）に出力する。

本発明の第２の態様に係る半導体記憶装置（１０）において、第１センスアンプ部（１５−１−ｊ、２１−１）と第１データバス（２０’）とは第１実装領域（４２）に設けられている。
第２センスアンプ部（１５−４−ｊ、２２−１）と第２データバス（２０’’）とは第２実装領域（４４）に設けられている。
反転部（３０）とイコライズ回路（３３）とは、第１実装領域（４２）と第２実装領域（４４）との間の第３実装領域（４３）に設けられている。

本発明の第２の態様に係る半導体記憶装置（１０）において、第１センスアンプ部（１５−１−ｊ、２１−１）と第１データバス（２０’）とは第１実装領域（４２）に設けられている。
第３データバス（２０’’’）とバスドライバ回路（２３）とは第２実装領域（４５）に設けられている。
第２センスアンプ部（１５−４−ｊ、２２−１）と第２データバス（２０’’）とは第１実装領域（４２）と第２実装領域（４５）との間の第３実装領域（４４）に設けられている。
反転部（３０）とイコライズ回路（３３）とは第１実装領域（４２）と第３実装領域（４４）との間の第４実装領域（４３）に設けられている。

本発明の第２の態様に係る半導体記憶装置（１０）は、更に、制御装置（４）を具備する。
制御装置（４）は、第１選択信号（Ａ）又は第２選択信号（Ｂ）と、リセット信号（Ｃ）とを交互に出力する。

本発明の第２の態様に係る半導体記憶装置（１０）において、イコライズ回路（３３）は、トランスファーゲート（３４）を具備する。トランスファーゲート（３４）の一方の端子は第１データバス（２０’）に接続され、トランスファーゲート（３４）の他方の端子は第２データバス（２０’’）に接続されている。
トランスファーゲート（３４）の一方のゲートには、リセット信号（Ｃ）が直接入力され、トランスファーゲート（３４）の他方のゲートには、インバータ（３５）を介してリセット信号（Ｃ）が入力される。

本発明の半導体記憶装置（１０）では、実行動作（例示；読み出し動作）を行なう実行期間（ＡＣＴ）において、反転部（３０）は、第１選択信号（Ａ）に応じて、第１データバス（２０’）に印加された信号レベルとして第１電圧（例示；電源電圧ＶＣＣ）と第２電圧（例示；接地電圧ＧＮＤ）との一方の電圧を反転し、第１電圧（電源電圧ＶＣＣ）と第２電圧（接地電圧ＧＮＤ）との他方の電圧を信号レベルとして第２データバス（２０’’）に印加する。反転部（３０）は、第２選択信号（Ｂ）に応じて、第２データバス（２０’’）に印加された信号レベルとして第１電圧（例示；電源電圧ＶＣＣ）と第２電圧（例示；接地電圧ＧＮＤ）との一方の電圧を反転し、第１電圧（電源電圧ＶＣＣ）と第２電圧（接地電圧ＧＮＤ）との他方の電圧を信号レベルとして第１データバス（２０’）に印加する。イコライズ回路（３３）は、イコライズ期間（ＥＱＣ）において、リセット信号（Ｃ）に応じて、第１電圧（電源電圧ＶＣＣ）と第２電圧（接地電圧ＧＮＤ）との間の第３電圧（電圧１／２ＶＣＣ）を信号レベルとして第１データバス（２０’）と第２データバス（２０’’）とに印加（プリチャージ）する。
このように、本発明の半導体記憶装置（１０）では、反転部（３０）とイコライズ回路（３３）とを具備することにより、イコライズ期間（ＥＱＣ）における信号レベル（電圧１／２ＶＣＣ）をイコライズ回路（３３）が生成し易くなり、イコライズ期間（ＥＱＣ）において第１データバス（２０’）と第２データバス（２０’’）とを電圧１／２ＶＣＣにプリチャージすることができる。このため、本発明の半導体記憶装置（１０）では、実行動作を高速に行なうことができる。

従来の半導体記憶装置（１００）では、実行期間（ＡＣＴ）においてデータバス（１２０）に印加される電圧とは無関係に、イコライズ期間（ＥＱＣ）において電圧１／２ＶＣＣを強制的にデータバス（１２０）にプリチャージしている。
一方、本発明の半導体記憶装置（１０）では、反転部（３０）とイコライズ回路（３３）とを具備することにより、電源電圧ＶＣＣがドロップすることはない。このため、本発明の半導体記憶装置（１０）では、実行動作を従来の半導体記憶装置（１００）のそれよりも高速に行なうことができる。

従来の半導体記憶装置（１００）では、実行期間（ＡＣＴ）においてデータバス（１２０）に印加される電圧とは無関係に、イコライズ期間（ＥＱＣ）において電圧１／２ＶＣＣを強制的にデータバス（１２０）にプリチャージする。このため、従来の半導体記憶装置（１００）により消費される消費電力は増加してしまう。
一方、本発明の半導体記憶装置（１０）では、反転部（３０）とイコライズ回路（３３）とを具備することにより、本発明の半導体記憶装置（１０）により消費される消費電力を従来の半導体記憶装置（１００）のそれよりも低減することができる。

実行期間（ＡＣＴ）におけるデータバス容量をＣとする。
この場合、従来の半導体記憶装置（１００）では、実行期間（ＡＣＴ）において第１センスアンプ部（１５−１−ｊ、１２１−１）、第２センスアンプ部（１５−４−ｊ、１２２−１）がデータバス（１２０）を駆動するときの駆動電荷量は、Ｃ×（１／２×ＶＣＣ）＝１／２×（Ｃ×ＶＣＣ）となる。
一方、本発明の半導体記憶装置（１０）では、実行期間（ＡＣＴ）において、第１センスアンプ部（１５−１−ｊ、２１−１）が第１データバス（２０’）を駆動するときの駆動電荷量は、（ｘ×Ｃ）×（１／２×ＶＣＣ）＝１／２×ｘ×（Ｃ×ＶＣＣ）となり、第２センスアンプ部（１５−４−ｊ、２２−１）が第２データバス（２０’’）を駆動するときの駆動電荷量は、（（１−ｘ）×Ｃ）×（１／２×ＶＣＣ）＝１／２×（１−ｘ）×（Ｃ×ＶＣＣ）となる。ここで、ｘは、０＜ｘ＜１を満たす正数であり、データバス｛第１データバス（２０’）、第２データバス（２０’’）｝の全距離に対してＸ倍の位置に中間バッファ｛反転部（３０）とイコライズ回路（３３）とを含む｝が配置されていることを表す。このように、本発明の半導体記憶装置（１０）では、駆動電荷量を従来の半導体記憶装置（１００）のそれよりも低減することができ、第１センスアンプ部（１５−１−ｊ、２１−１）、第２センスアンプ部（１５−４−ｊ、２２−１）の回路サイズを従来の第１センスアンプ部（１５−１−ｊ、１２１−１）、第２センスアンプ部（１５−４−ｊ、１２２−１）の回路サイズよりも小さくすることができる。

上述のように、第１データバス（２０’）と第１センスアンプ部（１５−１−ｊ、２１−１）とが実装領域（４２）に設けられ、第２データバス（２０’’）と第２センスアンプ部（１５−４−ｊ、２２−１）とが実装領域（４４）に設けられ、反転部（３０）とイコライズ回路（３３）とが、実装領域（４２）と実装領域（４４）との間の実装領域（４３）に設けられている。このため、上記ｘは１／２により表される。この場合、本発明の半導体記憶装置（１０）では、駆動電荷量を従来の半導体記憶装置（１００）のそれよりも１／２に低減することができ、第１センスアンプ部（１５−１−ｊ、２１−１）、第２センスアンプ部（１５−４−ｊ、２２−１）の回路サイズを従来の第１センスアンプ部（１５−１−ｊ、１２１−１）、第２センスアンプ部（１５−４−ｊ、１２２−１）の回路サイズよりも小さくすることができる。

以上の説明により、本発明の半導体記憶装置は、実行動作を高速に行なうことができる。

本発明の半導体記憶装置は、消費電力を低減することができる。

本発明の半導体記憶装置は、回路サイズを小さくすることができる。

添付図面を参照して、本発明による半導体記憶装置を実施するための最良の形態を以下に説明する。

図４は、本発明の半導体記憶装置であるフラッシュメモリの構成を示すブロック図である。フラッシュメモリ１０は、チップ上に設けられる。フラッシュメモリ１０は、アドレスバッファ部２、複数のプレート３−１〜３−６、出力バス部１６、入出力バッファ部６、制御回路４、昇圧回路５を具備する。アドレスバッファ部２には、端子１−１〜１−ｎ（ｎは１以上の整数）が接続されている。入出力バッファ部６には、端子７−１〜７−ｎが接続されている。端子７−１〜７−ｎは、それぞれ端子１−１〜１−ｎに対応付けられて割り付けられている。出力バス部１６は、出力バス部１６−１〜１６−ｎを含む。出力バス部１６−１〜１６−ｎは、それぞれ端子７−１〜７−ｎに対応付けられて割り付けられ、各プレート３−１〜３−６と入出力バッファ部６とに接続されている。

フラッシュメモリ１０の外部から与えられるアドレスは、端子１−ｊ（ｊ＝１、２、…、ｎ）を介してアドレスバッファ部２に入力される。アドレスバッファ部２は、内部回路の信号レベルなどに整合させてアドレス信号を出力する。アドレスバッファ部２から出力されるアドレス信号は、各プレート３−１〜３−６に分配される。各プレート３−１〜３−６は、アドレス信号に基づいて内部に記憶している情報をデータ出力信号として出力する。各プレート３−１〜３−６から出力されるデータ出力信号は、出力バス部１６−ｊに集約されて入出力バッファ部６に入力される。入出力バッファ部６は、データ出力信号を外部の信号レベルに整合させた出力データを生成し、端子７−ｊを介してフラッシュメモリ１０の外部に出力する。制御回路４は、アドレスバッファ部２、入出力バッファ部６から制御情報を受け取る。制御情報を受け取った制御回路４は、制御情報からフラッシュメモリ１０の動作を判定し、制御信号を出力する。制御回路４は、昇圧回路５、各プレート３−１〜３−６、各出力バス部１６−１〜１６−ｎに制御信号を分配してフラッシュメモリ１０を制御する。昇圧回路５は、昇圧した電源を各プレート３−１〜３−６に分配する。

プレート３−ｉ（ｉ＝１、２、…、６）は、フラッシュメモリ１０の機能ブロックの単位であり、セクター１３−１〜１３−ｎ、グローバルロウデコーダ部１１、ローカルロウデコーダ部１２、カラムデコーダ部９、センスアンプ１５、リファレンスセル部１４、電源切換部８を具備している。センスアンプ１５は、センスアンプ１５−ｉ−１〜１５−ｉ−ｎを含む。セクター１３−１〜１３−ｎは、それぞれセンスアンプ１５−ｉ−１〜１５−ｉ−ｎに対応付けて割り当てられている。センスアンプ１５−ｉ−１〜１５−ｉ−ｎは、それぞれ出力バス部１６−１〜１６−ｎに対応付けて割り当てられている。セクター１３−１〜１３−ｎは、記憶されているデータを消去する時の最小単位であり、複数のメモリセルを含んでおり、通常は複数のワード線により指定される。電源切換部８は、制御回路４からの制御信号に応じて、昇圧回路５からの電源を切り換えてグローバルロウデコーダ部１１、カラムデコーダ部９に供給する。

プレート３−ｉに分配されるアドレス信号は、グローバルロウデコーダ部１１、ローカルロウデコーダ部１２、カラムデコーダ部９に分配される。グローバルロウデコーダ部１１とローカルロウデコーダ部１２とによりロウアドレスがデコードされ、メモリセルのワード線が選択される。カラムデコーダ部９によりメモリセルのビット線が選択される。この選択されるワード線とビット線により指定されるメモリセルからデータが読み出される。あるいは、この選択されるワード線とビット線により指定されるメモリセルにデータが書き込まれる。メモリセルから読み出されるデータは、センスアンプ１５−ｉ−ｊでリファレンスセル部１４と電圧比較される。センスアンプ１５−ｉ−ｊは、比較した結果を上記のデータ出力信号として出力バス部１６−ｊに出力する。

チップには、フラッシュメモリ１０の各構成を実装するための実装領域４１〜４７が設けられている。実装領域４３は、チップの中央部分であり、実装領域４１と実装領域４６との間の領域である。実装領域４２は、実装領域４１と実装領域４３との間の領域である。実装領域４４は、実装領域４３と実装領域４６との間の領域である。実装領域４５は、実装領域４４と実装領域４６との間の領域である。実装領域４７は、実装領域４４と実装領域４６との間の領域である。端子１−１〜１−ｎ、アドレスバッファ部２は、実装領域４１に設けられている。プレート３−１〜３−３は、実装領域４２に設けられている。プレート３−４〜３−６は、実装領域４４に設けられている。端子７−１〜７−ｎ、入出力バッファ部６は、実装領域４６に設けられている。制御回路４、昇圧回路５は、実装領域４７に設けられている。

本実施例では、実装領域４３は、プレート３−３とプレート３−４との間の領域であるが、これに限定されない。実装領域４３は、プレート３−１とプレート３−２との間の領域でもよい。実装領域４３は、プレート３−２とプレート３−３との間の領域でもよい。実装領域４３は、プレート３−４とプレート３−５との間の領域でもよい。プレート３−５とプレート３−６との間の領域でもよい。

図５に示されるように、制御回路４は、上記の制御信号として、第１選択信号Ａ又は第２選択信号Ｂと、リセット信号Ｃとを交互に出力バス部１６−ｊに出力する。
例えば、第１選択信号Ａは、その信号レベルがロウ（Ｌｏ）である場合、アクティブ状態を表し、その信号レベルがハイ（Ｈｉ）である場合、インアクティブ状態を表す。インアクティブ状態を表す第１選択信号Ａを第１選択信号／Ａ（Ｈｉ）と称する。第２選択信号Ｂは、その信号レベルがロウ（Ｌｏ）である場合、アクティブ状態を表し、その信号レベルがハイ（Ｈｉ）である場合、インアクティブ状態を表す。インアクティブ状態を表す第２選択信号Ｂを第２選択信号／Ｂ（Ｈｉ）と称する。リセット信号Ｃは、その信号レベルがロウ（Ｌｏ）である場合、アクティブ状態を表し、その信号レベルがハイ（Ｈｉ）である場合、インアクティブ状態を表す。

出力バス部１６−ｊは、データバス２０、第１入力部２１、第２入力部２２、反転部３０、イコライズ回路３３、バスドライバ回路２３を具備する。データバス２０は、第１データバス２０’（第１共通バス）と、第２データバス２０’’（第２共通バス）と、第３データバス２０’’’（出力バス）とを有する。

第１データバス２０’と第１入力部２１とは、実装領域４２に設けられている。第１入力部２１は、反転回路２１−１〜２１−３を具備している。
反転回路２１−１の入力は、プレート３−１のセンスアンプ１５−１−ｊの出力に接続され、反転回路２１−１の出力は第１データバス２０’に接続されている。この場合、そのセンスアンプ１５−１−ｊが実装領域４２に設けられているため、そのセンスアンプ１５−１−ｊと第１入力部２１の反転回路２１−１とを含むセンスアンプ部（又は、第１センスアンプ部）と称することもある。
反転回路２１−２の入力は、プレート３−２のセンスアンプ１５−２−ｊの出力に接続され、反転回路２１−２の出力は第１データバス２０’に接続されている。この場合、そのセンスアンプ１５−２−ｊが実装領域４２に設けられているため、そのセンスアンプ１５−２−ｊと第１入力部２１の反転回路２１−２とを含むセンスアンプ部（又は、第１センスアンプ部）と称することもある。
反転回路２１−３の入力は、プレート３−３のセンスアンプ１５−３−ｊの出力に接続され、反転回路２１−３の出力は第１データバス２０’に接続されている。この場合、そのセンスアンプ１５−３−ｊが実装領域４２に設けられているため、そのセンスアンプ１５−３−ｊと第１入力部２１の反転回路２１−３とを含むセンスアンプ部（又は、第１センスアンプ部）と称することもある。
反転回路２１−１〜２１−３は、制御回路４に接続されている。反転回路２１−１〜２１−３は、制御回路４からの第１選択信号Ａ（Ｌｏ）に応じて、その入力に入力される信号レベルを反転して出力するインバータである。

第２データバス２０’’と第２入力部２２とは、実装領域４４に設けられている。第２入力部２２は、反転回路２２−１〜２２−３を具備している。
反転回路２２−１の入力は、プレート３−４のセンスアンプ１５−４−ｊの出力に接続され、反転回路２２−１の出力は第２データバス２０’’に接続されている。この場合、そのセンスアンプ１５−４−ｊが実装領域４４に設けられているため、そのセンスアンプ１５−４−ｊと第２入力部２２の反転回路２２−１とを含むセンスアンプ部（又は、第２センスアンプ部）と称することもある。
反転回路２２−２の入力は、プレート３−５のセンスアンプ１５−５−ｊの出力に接続され、反転回路２２−２の出力は第２データバス２０’’に接続されている。この場合、そのセンスアンプ１５−５−ｊが実装領域４４に設けられているため、そのセンスアンプ１５−５−ｊと第２入力部２２の反転回路２２−２とを含むセンスアンプ部（又は、第２センスアンプ部）と称することもある。
反転回路２２−３の入力は、プレート３−６のセンスアンプ１５−６−ｊの出力に接続され、反転回路２２−３の出力は第２データバス２０’’に接続されている。この場合、そのセンスアンプ１５−６−ｊが実装領域４４に設けられているため、そのセンスアンプ１５−６−ｊと第２入力部２２の反転回路２２−３とを含むセンスアンプ部（又は、第２センスアンプ部）と称することもある。
反転回路２２−１〜２２−３は、制御回路４に接続されている。反転回路２２−１〜２２−３は、制御回路４からの第２選択信号Ｂ（Ｌｏ）に応じて、その入力に入力される信号レベルを反転して出力するインバータである。

反転部３０とイコライズ回路３３とは、実装領域４３に設けられている。即ち、反転部３０とイコライズ回路３３とは、第１データバス２０’と第２データバス２０’’との間に設けられている。実装領域４３により、実装領域４２に設けられた第１データバス２０’と実装領域４４に設けられた第２入力部２２（反転回路２２−１〜２２−３）との距離は、共に実装領域４２に設けられた第１データバス２０’と第１入力部２１（反転回路２１−１〜２１−３）との距離より長い。実装領域４４に設けられた第２データバス２０’’と実装領域４２に設けられた第１入力部２１（反転回路２１−１〜２１−３）との距離は、共に実装領域４４に設けられた第２データバス２０’’と第２入力部２２（反転回路２２−１〜２２−３）との距離より長い。

反転部３０は、反転回路３１を含む。反転回路３１の入力は第１データバス２０’に接続され、反転回路３１の出力は第２データバス２０’’に接続されている。反転回路３１は、制御回路４に接続されている。反転回路３１は、制御回路４からの第１選択信号Ａ（Ｌｏ）に応じて、その入力に入力される信号レベルを反転して出力し、第１選択信号／Ａ（Ｈｉ）に応じて、その出力が高インピーダンス状態になるクロックドインバータである。上記の第２データバス２０’’（第２共通バス）は、反転回路３１の出力と第２入力部２２（反転回路２２−１〜２２−３のいずれか）の出力との一方の出力が伝達される。

反転部３０は、更に、反転回路３２を含む。反転回路３２の入力は第２データバス２０’’に接続され、反転回路３２の出力は第１データバス２０’に接続されている。反転回路３２は、制御回路４に接続されている。反転回路３２は、制御回路４からの第２選択信号Ｂ（Ｌｏ）に応じて、その入力に入力される信号レベルを反転して出力し、第２選択信号／Ｂ（Ｈｉ）に応じて、その出力が高インピーダンス状態になるクロックドインバータである。上記の第１データバス２０’（第１共通バス）は、反転回路３２の出力と第１入力部２１（反転回路２１−１〜２１−３のいずれか）の出力との一方の出力が伝達される。

イコライズ回路３３は、ＰチャネルトランジスタとＮチャネルトランジスタとにより構成されたトランスファーゲート３４と、反転回路３５とを具備している。トランスファーゲート３４の一方の端子は第１データバス２０’に接続され、トランスファーゲート３４の他方の端子は第２データバス２０’’に接続されている。反転回路３５の入力は制御回路４に接続され、反転回路３５には制御回路４からのリセット信号Ｃ（Ｌｏ）が入力される。反転回路３５の出力は、トランスファーゲート３４のＮチャネルトランジスタのゲートに接続されている。トランスファーゲート３４のＰチャネルトランジスタのゲートは制御回路４に接続され、トランスファーゲート３４のＰチャネルトランジスタのゲートには制御回路４からのリセット信号Ｃ（Ｌｏ）が入力される。

第３データバス２０’’’とバスドライバ回路２３とは、実装領域４５に設けられている。バスドライバ回路２３は、第２データバス２０’’と第３データバス２０’’’との間に設けられている。上記の第３データバス２０’’’（出力バス）は、バスドライバ回路２３の出力が伝達される。第３データバス２０’’’には入出力バッファ部６が接続されている。バスドライバ回路２３は、反転回路２４〜２６を具備している。

反転回路２４の入力は、第２データバス２０’’に接続され、反転回路２４の出力は第３データバス２０’’’に接続されている。反転回路２４は、制御回路４に接続されている。反転回路２４は、制御回路４からの第１選択信号Ａ（Ｌｏ）に応じて、その入力に入力される信号レベルを反転して出力し、第１選択信号／Ａ（Ｈｉ）に応じて、その出力が高インピーダンス状態になるクロックドインバータである。

反転回路２５の入力は、第２データバス２０’’に接続され、反転回路２４の出力は、反転回路２６の入力に接続されている。反転回路２６の出力は第３データバス２０’’’に接続されている。反転回路２６は、制御回路４に接続されている。反転回路２６は、制御回路４からの第２選択信号Ｂ（Ｌｏ）に応じて、その入力に入力される信号レベルを反転して出力し、第２選択信号／Ｂ（Ｈｉ）に応じて、その出力が高インピーダンス状態になるクロックドインバータである。

図６は、フラッシュメモリ１０の出力バス部１６−ｊの動作を示すタイミングチャートである。ここで、出力バス部１６−ｊの動作として、出力バス部１６−１の動作について説明する。

制御装置４は、実行期間ＡＣＴとイコライズ期間ＥＱＣとを交互に繰り返すようにイコライズ回路３３を制御する。この制御装置４は、第１所定時間の間、実行期間ＡＣＴを指定するように、第１選択信号Ａ（Ｌｏ）又は第２選択信号Ｂ（Ｌｏ）を出力し、第２所定時間の間、イコライズ期間ＥＱＣを指定するように、リセット信号Ｃ（Ｌｏ）を出力する。

まず、センスアンプ１５−１−１、１５−２−１、１５−３−１、１５−４−１、１５−５−１、１５−６−１の出力のうちの１つの出力が有効になる。制御回路４は、アドレスバッファ部２からの制御情報により、フラッシュメモリ１０の動作を判定した結果、例えば、プレート３−１のセンスアンプ１５−１−１が出力バス部１６−１にデータ出力信号を出力することを認識する。このとき、制御装置４は、第１所定時間の間、実行期間ＡＣＴを指定するように、第１選択信号Ａ（Ｌｏ）を出力する。この場合、出力バス部１６−１の反転部３０の反転回路３２と、出力バス部１６−１のバスドライバ回路２３の反転回路２６とは、第２選択信号／Ｂ（Ｈｉ）に応じて、高インピーダンス状態になっている。

実行期間ＡＣＴにおいて、センスアンプ１５−１−１が出力バス部１６−１に出力するデータ出力信号の信号レベルは、接地電圧ＧＮＤを表すものとする。出力バス部１６−１の第１入力部２１の反転回路２１−１は、第１選択信号Ａ（Ｌｏ）に応じて、センスアンプ１５−１−１からのデータ出力信号の信号レベルを反転して第１データバス２０’に出力する。このとき、反転回路２１−１は、電源電圧ＶＣＣをデータ出力信号として出力し、第１データバス２０’に印加される信号レベルＤは、電源電圧ＶＣＣを表す。

実行期間ＡＣＴにおいて、出力バス部１６−１の反転部３０の反転回路３１は、第１選択信号Ａ（Ｌｏ）に応じて、第１データバス２０’に印加される信号レベルＤを反転して第２データバス２０’’に出力する。このとき、反転回路３１は、接地電圧ＧＮＤをデータ出力信号として出力し、第２データバス２０’’に印加される信号レベルＥは、接地電圧ＧＮＤを表す。

実行期間ＡＣＴにおいて、出力バス部１６−１のバスドライバ回路２３の反転回路２４は、第１選択信号Ａ（Ｌｏ）に応じて、第２データバス２０’’に印加される信号レベルＥを反転して第３データバス２０’’’に出力する。このとき、反転回路２４は、電源電圧ＶＣＣをデータ出力信号として出力し、第３データバス２０’’’に印加される信号レベルＯは、電源電圧ＶＣＣを表す。

実行期間ＡＣＴにおいて、入出力バッファ部６は、第３データバス２０’’’に印加される信号レベルを反転する。このとき、入出力バッファ部６は、接地電圧ＧＮＤをデータ出力信号とし、データ出力信号を外部の信号レベルに整合させた出力データを生成し、端子７−１を介してフラッシュメモリ１０の外部に出力する。

次に、制御装置４は、第２所定時間の間、イコライズ期間ＥＱＣを指定するように、リセット信号Ｃ（Ｌｏ）を出力する。この場合、出力バス部１６−１の反転部３０の反転回路３１と、出力バス部１６−１のバスドライバ回路２３の反転回路２４とは、第１選択信号／Ａ（Ｈｉ）に応じて、高インピーダンス状態になっている。出力バス部１６−１の反転部３０の反転回路３２と、出力バス部１６−１のバスドライバ回路２３の反転回路２６とは、第２選択信号／Ｂ（Ｈｉ）に応じて、高インピーダンス状態になっている。

イコライズ期間ＥＱＣにおいて、出力バス部１６−１のイコライズ回路３３のトランスファーゲート３４は、リセット信号Ｃ（Ｌｏ）に応じてオンし、第１データバス２０’に印加される信号レベルＤと第２データバス２０’’に印加される信号レベルＥとの間の信号レベルを生成して、第１データバス２０’と第２データバス２０’’とに出力する。このとき、第１データバス２０’に印加される信号レベルＤと第２データバス２０’’に印加される信号レベルＥは、電源電圧ＶＣＣと接地電圧ＧＮＤとの間の電圧１／２ＶＣＣを表す。

本発明のフラッシュメモリ１０では、実行動作（例示；読み出し動作）を行なう実行期間ＡＣＴにおいて、出力バス部１６−１の反転部３０の反転回路３１は、第１選択信号Ａに応じて、第１データバス２０’に印加された信号レベルとして電源電圧ＶＣＣを反転し、接地電圧ＧＮＤを信号レベルとして第２データバス２０’’に印加する。出力バス部１６−１のイコライズ回路３３のトランスファーゲート３４は、イコライズ期間ＥＱＣにおいて、リセット信号Ｃに応じて、電源電圧ＶＣＣと接地電圧ＧＮＤとの間の電圧１／２ＶＣＣを信号レベルとして第１データバス２０’と第２データバス２０’’とに印加（プリチャージ）する。
このように、本発明のフラッシュメモリ１０では、反転部３０とイコライズ回路３３とを具備することにより、イコライズ期間ＥＱＣにおける信号レベル（電圧１／２ＶＣＣ）をイコライズ回路３３が生成し易くなり、イコライズ期間ＥＱＣにおいて第１データバス２０’と第２データバス２０’’とを電圧１／２ＶＣＣにプリチャージすることができる。このため、本発明のフラッシュメモリ１０では、実行動作を高速に行なうことができる。

次に、センスアンプ１５−１−１、１５−２−１、１５−３−１、１５−４−１、１５−５−１、１５−６−１の出力のうちの１つの出力が有効になる。制御回路４は、アドレスバッファ部２からの制御情報により、フラッシュメモリ１０の動作を判定した結果、例えば、プレート３−４のセンスアンプ１５−４−１が出力バス部１６−１にデータ出力信号を出力することを認識する。このとき、制御装置４は、第１所定時間の間、実行期間ＡＣＴを指定するように、第２選択信号Ｂ（Ｌｏ）を出力する。この場合、出力バス部１６−１の反転部３０の反転回路３１と、出力バス部１６−１のバスドライバ回路２３の反転回路２４とは、第１選択信号／Ａ（Ｈｉ）に応じて、高インピーダンス状態になっている。

実行期間ＡＣＴにおいて、センスアンプ１５−４−１が出力バス部１６−１に出力するデータ出力信号の信号レベルは、接地電圧ＧＮＤを表すものとする。出力バス部１６−１の第２入力部２２の反転回路２２−１は、第２選択信号Ｂ（Ｌｏ）に応じて、センスアンプ１５−４−１からのデータ出力信号の信号レベルを反転して第２データバス２０’’に出力する。このとき、反転回路２２−１は、電源電圧ＶＣＣをデータ出力信号として出力し、第２データバス２０’’に印加される信号レベルＥは、電源電圧ＶＣＣを表す。

実行期間ＡＣＴにおいて、出力バス部１６−１の反転部３０の反転回路３２は、第２選択信号Ｂ（Ｌｏ）に応じて、第２データバス２０’’に印加される信号レベルＥを反転して第１データバス２０’に出力する。このとき、反転回路３２は、接地電圧ＧＮＤを出力し、第１データバス２０’に印加される信号レベルＤは、接地電圧ＧＮＤを表す。

実行期間ＡＣＴにおいて、出力バス部１６−１のバスドライバ回路２３の反転回路２５は、第２データバス２０’’に印加される信号レベルＥを反転して、そのバスドライバ回路２３の反転回路２６に出力する。このとき、反転回路２５は、接地電圧ＧＮＤをデータ出力信号として出力する。反転回路２６は、第２選択信号Ｂ（Ｌｏ）に応じて、反転回路２５からのデータ出力信号の信号レベルを反転して第３データバス２０’’’に出力する。このとき、反転回路２６は、電源電圧ＶＣＣをデータ出力信号として出力し、第３データバス２０’’’に印加される信号レベルＯは、電源電圧ＶＣＣを表す。

実行期間ＡＣＴにおいて、入出力バッファ部６は、第３データバス２０’’’に印加される信号レベルを反転する。このとき、入出力バッファ部６は、接地電圧ＧＮＤをデータ出力信号とし、データ出力信号を外部の信号レベルに整合させた出力データを生成し、端子７−１を介してフラッシュメモリ１０の外部に出力する。

次に、制御装置４は、第２所定時間の間、イコライズ期間ＥＱＣを指定するように、リセット信号Ｃ（Ｌｏ）を出力する。上述と同様に、イコライズ期間ＥＱＣにおいて、出力バス部１６−１のイコライズ回路３３のトランスファーゲート３４は、リセット信号Ｃ（Ｌｏ）に応じてオンする。このとき、第１データバス２０’に印加される信号レベルＤと第２データバス２０’’に印加される信号レベルＥは、電源電圧ＶＣＣと接地電圧ＧＮＤとの間の電圧１／２ＶＣＣを表す。

本発明のフラッシュメモリ１０では、実行動作（例示；読み出し動作）を行なう実行期間ＡＣＴにおいて、出力バス部１６−１の反転部３０の反転回路３２は、第２選択信号Ｂに応じて、第２データバス２０’’に印加された信号レベルとして電源電圧ＶＣＣを反転し、接地電圧ＧＮＤを信号レベルとして第１データバス２０’に印加する。出力バス部１６−１のイコライズ回路３３のトランスファーゲート３４は、イコライズ期間ＥＱＣにおいて、リセット信号Ｃに応じて、電源電圧ＶＣＣと接地電圧ＧＮＤとの間の電圧１／２ＶＣＣを信号レベルとして第１データバス２０’と第２データバス２０’’とに印加（プリチャージ）する。
このように、本発明のフラッシュメモリ１０では、反転部３０とイコライズ回路３３とを具備することにより、イコライズ期間ＥＱＣにおける信号レベル（電圧１／２ＶＣＣ）をイコライズ回路３３が生成し易くなり、イコライズ期間ＥＱＣにおいて第１データバス２０’と第２データバス２０’’とを電圧１／２ＶＣＣにプリチャージすることができる。このため、本発明のフラッシュメモリ１０では、実行動作を高速に行なうことができる。

従来のフラッシュメモリ１００では、実行期間ＡＣＴにおいてデータバス１２０に印加される電圧とは無関係に、イコライズ期間ＥＱＣにおいて電圧１／２ＶＣＣを強制的にデータバス１２０にプリチャージしている。一方、本発明のフラッシュメモリ１０では、反転部３０とイコライズ回路３３とを具備することにより、電源電圧ＶＣＣがドロップすることはない。このため、本発明のフラッシュメモリ１０では、実行動作を従来のフラッシュメモリ１００のそれよりも高速に行なうことができる。

従来のフラッシュメモリ１００では、実行期間ＡＣＴにおいてデータバス１２０に印加される電圧とは無関係に、イコライズ期間ＥＱＣにおいて電圧１／２ＶＣＣを強制的にデータバス１２０にプリチャージする。このため、従来のフラッシュメモリ１００により消費される消費電力は増加してしまう。
一方、本発明のフラッシュメモリ１０では、反転部３０とイコライズ回路３３とを具備することにより、本発明のフラッシュメモリ１０により消費される消費電力を従来のフラッシュメモリ１００のそれよりも低減することができる。

実行期間ＡＣＴにおけるデータバス容量をＣとする。
この場合、従来のフラッシュメモリ１００では、実行期間ＡＣＴにおいて第１入力部１２１（反転回路１２１−１〜１２１−３）、第２入力部１２２（反転回路１２２−１〜１２２−３）がデータバス１２０を駆動するときの駆動電荷量は、Ｃ×（１／２×ＶＣＣ）＝１／２×（Ｃ×ＶＣＣ）となる。
一方、本発明のフラッシュメモリ１０では、実行期間ＡＣＴにおいて、第１入力部２１（反転回路２１−１〜２１−３）が第１データバス２０’を駆動するときの駆動電荷量は、（ｘ×Ｃ）×（１／２×ＶＣＣ）＝１／２×ｘ×（Ｃ×ＶＣＣ）となり、第２入力部２２（反転回路２２−１〜２２−３）が第２データバス２０’’を駆動するときの駆動電荷量は、（（１−ｘ）×Ｃ）×（１／２×ＶＣＣ）＝１／２×（１−ｘ）×（Ｃ×ＶＣＣ）となる。ここで、ｘは、０＜ｘ＜１を満たす正数であり、データバス（第１データバス２０’、第２データバス２０’’）の全距離に対してＸ倍の位置に中間バッファ（反転部３０とイコライズ回路３３とを含む）が配置されていることを表す。

上述のように、第１データバス２０’と第１入力部２１とが実装領域４２に設けられ、第２データバス２０’’と第２入力部２２とが実装領域４４に設けられ、反転部３０とイコライズ回路３３とが、実装領域４２と実装領域４４との間の実装領域４３に設けられている。このため、上記ｘは１／２により表される。この場合、実行期間ＡＣＴにおいて、第１入力部２１（反転回路２１−１〜２１−３）が第１データバス２０’を駆動するときの駆動電荷量、第２入力部２２（反転回路２２−１〜２２−３）が第２データバス２０’’を駆動するときの駆動電荷量は、（１／２×Ｃ）×（１／２×ＶＣＣ）＝１／４×（Ｃ×ＶＣＣ）となる。このように、本発明のフラッシュメモリ１０では、駆動電荷量を従来のフラッシュメモリ１００のそれよりも１／２に低減することができ、第１入力部２１（反転回路２１−１〜２１−３）、第２入力部２２（反転回路２２−１〜２２−３）の回路サイズを、第１入力部１２１（反転回路１２１−１〜１２１−３）、第２入力部１２２（反転回路１２２−１〜１２２−３）の回路サイズよりも小さくすることができる。

また、プレート３−１〜３−３が実装領域４２に設けられ、プレート３−４〜３−６が実装領域４４に設けられている。上述の出力バス部１６−１を例にした場合、本発明のフラッシュメモリ１０では、上記と同じ理由により、第１センスアンプ部（センスアンプ１５−１−ｊ、反転回路２１−１）、第２センスアンプ部（センスアンプ１５−４−ｊ、反転回路２２−１）の回路サイズを、従来の第１センスアンプ部（センスアンプ１５−１−ｊ、反転回路１２１−１）、第２センスアンプ部（センスアンプ１５−４−ｊ、反転回路１２２−１）の回路サイズよりも小さくすることができる。

ここで、本発明のフラッシュメモリ１０と、特開２０００−１４９５６５号公報（特許文献１）に記載された半導体記憶装置との違いを述べる。

特許文献１に記載された半導体記憶装置では、データバスドライバ（反転回路；特許文献１の符号７０）の入力にＩ／Ｏ線（特許文献１の符号８０）を介してセンスアンプが接続されていて、データバスドライバ（７０）の出力にデータバス（特許文献１の符号９０）が接続されている。特許文献１に記載された半導体記憶装置では、イコライズ回路（特許文献１の符号６０）により、Ｉ／Ｏ線（８０）に印加された信号レベルとデータバス（９０）に印加された信号レベルとを用いて、データバス（９０）をイコライズする。
一方、本発明のフラッシュメモリ１０では、出力バス部１６−ｊの第１入力部２１（反転回路２１−１、２１−２、２１−３）の入力に第１センスアンプ（センスアンプ１５−１−ｊ、１５−２−ｊ、１５−３−ｊ）が接続され、その第１入力部２１（反転回路２１−１、２１−２、２１−３）の出力に第１データバス２０’が接続されている。出力バス部１６−ｊの第２入力部２２（反転回路２２−１、２２−２、２２−３）に第２センスアンプ（センスアンプ１５−４−ｊ、１５−５−ｊ、１５−６−ｊ）が接続され、その第２入力部２２（反転回路２２−１、２２−２、２２−３）の出力に第２データバス２０’’が接続されている。出力バス部１６−ｊの反転部３０は、第１データバス２０’と第２データバス２０’’とに接続されている。本発明のフラッシュメモリ１０では、出力バス部１６−ｊのイコライズ回路３３により、第１データバス２０’に印加された信号レベルと第２データバス２０’’に印加された信号レベルとを用いて、データバス２０（第１データバス２０’、第２データバス２０’’）をイコライズする。

特許文献１に記載された半導体記憶装置では、上述のように、Ｉ／Ｏ線（８０）に印加された信号レベルと、データバス（９０）に印加された信号レベルとを用いて、データバス（９０）をイコライズする。即ち、データバスドライバ（７０）の入力に印加される信号レベルと、データバスドライバ（７０）がデータバス（９０）に出力する信号レベルとを用いて、データバス（９０）をイコライズする。このため、１つのデータバス（９０）に１つの反転回路｛データバスドライバ（７０）｝しか接続できない。
一方、本発明のフラッシュメモリ１０では、上述のように、第１データバス２０’に印加された信号レベルと第２データバス２０’’に印加された信号レベルとを用いて、データバス２０（第１データバス２０’、第２データバス２０’’）をイコライズする。即ち、第１入力部２１（反転回路２１−１〜２１−３）が第１データバス２０’に出力する信号レベルと、反転部３０（反転回路３１）が第２データバス２０’’に出力する信号レベルとを用いて、データバス２０（第１データバス２０’、第２データバス２０’’）をイコライズする。第２入力部２２（反転回路２２−１〜２２−３）が第２データバス２０’’に出力する信号レベルと、反転部３０（反転回路３２）が第１データバス２０’に出力する信号レベルとを用いて、データバス２０（第１データバス２０’、第２データバス２０’’）をイコライズする。このため、１つのデータバス２０に反転回路｛第１入力部２１（反転回路２１−１〜２１−３）、第２入力部２２（反転回路２２−１〜２２−３）｝を並列に接続することができる。

特許文献１に記載された半導体記憶装置では、実行期間においてデータバスドライバ（７０）がデータバス（９０）を駆動するときの駆動電荷量は、Ｃ×（１／２×ＶＣＣ）＝１／２×（Ｃ×ＶＣＣ）となることが想定される。
一方、本発明のフラッシュメモリ１０では、実行期間ＡＣＴにおいて、第１入力部２１が第１データバス２０’を駆動するときの駆動電荷量、第２入力部２２が第２データバス２０’’を駆動するときの駆動電荷量は、（１／２×Ｃ）×（１／２×ＶＣＣ）＝１／４×（Ｃ×ＶＣＣ）となる。このように、本発明のフラッシュメモリ１０における駆動電荷量は、特許文献１に記載された半導体記憶装置のそれよりも低い。このため、本発明のフラッシュメモリ１０では、第１入力部２１（反転回路２１−１〜２１−３）、第２入力部２２（反転回路２２−１〜２２−３）の回路サイズを、特許文献１に記載された半導体記憶装置のデータバスドライバ（７０）の回路サイズよりも小さくすることができる。

なお、本発明のフラッシュメモリ１０では、出力バス部１６−ｊは、第１入力部２１（反転回路２１−１〜２１−３）、第２入力部２２（反転回路２２−１〜２２−３）を具備しているが、これに限定されない。出力バス部１６−ｊは、入力部として反転回路を具備しない構成でもよい。即ち、上記のセンスアンプ部は、反転回路を含まない。図７に示されるように、第１センスアンプ部であるセンスアンプ１５−１−ｊ、１５−２−ｊ、１５−３−ｊは、制御回路４からの第１選択信号Ａ（Ｌｏ）に応じて、データ出力信号を第１データバス２０’に出力する。第２センスアンプ部であるセンスアンプ１５−４−ｊ、１５−５−ｊ、１５−６−ｊは、制御回路４からの第２選択信号Ｂ（Ｌｏ）に応じて、データ出力信号を第２データバス２０’’に出力する。この場合では、入出力バッファ部６は、第３データバス２０’’’に印加される信号レベルを反転しない。

出力バス部１６−１を例にして変更点を説明する。

まず、センスアンプ１５−１−１、１５−２−１、１５−３−１、１５−４−１、１５−５−１、１５−６−１の出力のうちの１つの出力が有効になる。制御回路４は、アドレスバッファ部２からの制御情報により、フラッシュメモリ１０の動作を判定した結果、例えば、プレート３−１のセンスアンプ１５−１−１が出力バス部１６−１にデータ出力信号を出力することを認識する。このとき、制御装置４は、第１所定時間の間、実行期間ＡＣＴを指定するように、第１選択信号Ａ（Ｌｏ）を出力する。実行期間ＡＣＴにおいて、センスアンプ１５−１−ｊは、制御回路４からの第１選択信号Ａ（Ｌｏ）に応じて、データ出力信号を第１データバス２０’に出力する。この場合、入出力バッファ部６は、第３データバス２０’’’に出力されたデータ出力信号を外部の信号レベルに整合させた出力データを生成し、端子７−１を介してフラッシュメモリ１０の外部に出力する。

次に、センスアンプ１５−１−１、１５−２−１、１５−３−１、１５−４−１、１５−５−１、１５−６−１の出力のうちの１つの出力が有効になる。制御回路４は、アドレスバッファ部２からの制御情報により、フラッシュメモリ１０の動作を判定した結果、例えば、プレート３−４のセンスアンプ１５−４−１が出力バス部１６−１にデータ出力信号を出力することを認識する。このとき、制御装置４は、第１所定時間の間、実行期間ＡＣＴを指定するように、第２選択信号Ｂ（Ｌｏ）を出力する。実行期間ＡＣＴにおいて、センスアンプ１５−４−ｊは、制御回路４からの第２選択信号Ｂ（Ｌｏ）に応じて、データ出力信号を第２データバス２０’’に出力する。この場合、入出力バッファ部６は、第３データバス２０’’’に出力されたデータ出力信号を外部の信号レベルに整合させた出力データを生成し、端子７−１を介してフラッシュメモリ１０の外部に出力する。

また、本発明のフラッシュメモリ１０では、出力バス部１６−ｊは、第１入力部２１（反転回路２１−１〜２１−３）、第２入力部２２（反転回路２２−１〜２２−３）を具備しているが、これに限定されない。出力バス部１６−ｊは、入力部として、反転回路に代えて、センスアンプからのデータ出力信号の信号レベルを反転しない出力バッファ（図示省略）を具備する構成でもよい。即ち、上記のセンスアンプ部は、センスアンプと出力バッファを含む。例えば、センスアンプ１５−１−ｊに接続された出力バッファは、第１選択信号Ａ（Ｌｏ）に応じて、センスアンプ１５−１−ｊからのデータ出力信号を第１データバス２０’に出力する。センスアンプ１５−４−ｊに接続された出力バッファは、第２選択信号Ｂ（Ｌｏ）に応じて、センスアンプ１５−４−ｊからのデータ出力信号を第２データバス２０’’に出力する。この場合では、入出力バッファ部６は、第３データバス２０’’’に印加される信号レベルを反転しない。

以上の説明により、本発明のフラッシュメモリ１０は、実行動作を高速に行なうことができる。

本発明のフラッシュメモリ１０は、消費電力を低減することができる。

本発明のフラッシュメモリ１０は、回路サイズを小さくすることができる。

図１は、従来の半導体記憶装置であるフラッシュメモリの構成を示すブロック図である。 図２は、従来の半導体記憶装置であるフラッシュメモリの出力バス部の構成を示すブロック図である。 図３は、従来の半導体記憶装置であるフラッシュメモリの出力バス部の動作を示すタイミングチャートである。 図４は、本発明の半導体記憶装置であるフラッシュメモリの構成を示すブロック図である。 図５は、本発明の半導体記憶装置であるフラッシュメモリの出力バス部の構成を示すブロック図である。 図６は、本発明の半導体記憶装置であるフラッシュメモリの出力バス部の動作を示すタイミングチャートである。 図７は、本発明の半導体記憶装置であるフラッシュメモリの出力バス部の他の構成を示すブロック図である。

符号の説明

１−１〜１−ｎ、１−ｊ（ｊ＝１、２、…、ｎ） 端子
２ アドレスバッファ部
３−１〜３−６、３−ｉ（ｉ＝１、２、…、６） プレート
４ 制御回路
５ 昇圧回路
６ 入出力バッファ部
７−１〜７−ｎ、７−ｊ（ｊ＝１、２、…、ｎ） 端子
８ 電源切換部
９ カラムデコーダ部
１０ フラッシュメモリ
１１ グローバルロウデコーダ部
１２ ローカルロウデコーダ部
１３−１〜１３−ｎ セクター
１４ リファレンスセル部
１５、１５−ｉ−１〜１５−ｉ−ｎ（ｉ＝１、２、…、６） センスアンプ
１６、１６−１〜１６−ｎ、１６−ｊ（ｊ＝１、２、…、ｎ） 出力バス部
２０ データバス
２０’ 第１データバス（第１共通バス）
２０’’ 第２データバス（第２共通バス）
２０’’’ 第３データバス（出力バス）
２１ 第１入力部
２１−１〜２１−３ 反転回路
２２ 第２入力部
２２−１〜２２−３ 反転回路
２３ バスドライバ回路
２４、２５、２６ 反転回路
３０ 反転部
３１、３２ 反転回路
３３ イコライズ回路
３４ トランスファーゲート
３５ 反転回路
４１〜４７ 実装領域
１０４ 制御回路
１００ フラッシュメモリ
１１６、１１６−１〜１６−ｎ、１１６−ｊ（ｊ＝１、２、…、ｎ） 出力バス部
１２０ データバス
１２１ 第１入力部
１２１−１〜１２１−３ 反転回路
１２２ 第２入力部
１２２−１〜１２２−３ 反転回路
１２３ Ｐチャネルトランジスタ

Claims (10)

1. 第１センスアンプ部の出力と第２センスアンプ部の出力との間に設けられ、前記第１センスアンプ部の出力を反転して出力する反転部と、
   前記第１センスアンプ部の出力と前記反転部の出力とを所定の期間において結合するイコライズ回路と、
   前記反転部の出力と前記第２センスアンプ部の出力との一方の出力が伝達される共通バスと、
   前記共通バスに伝達される出力を反転または反転させずに出力バスに伝達するバスドライバ回路とを備えることを特徴とする半導体記憶装置。
2. 前記バスドライバ回路は、
   前記反転部の出力が前記共通バスに伝達されるときは、前記反転部の出力を反転して前記出力バスに出力し、
   前記第２センスアンプ部の出力が前記共通バスに伝達されるときは、前記第２センスアンプ部の出力を反転させずに前記出力バスに出力することを特徴とする請求項１に記載の半導体記憶装置。
3. 前記第１センスアンプ部の出力と第２センスアンプ部の出力との一方の出力が有効になることを特徴とする請求項１又は２に記載の半導体記憶装置。
4. 前記共通バスと前記第１センスアンプ部との距離は、前記共通バスと前記第２センスアンプ部との距離よりも長いことを特徴とする請求項１から３のいずれか一項に記載の半導体記憶装置。
5. 第１データバスと第２データバスと第３データバスとを有するデータバスと、
   第１選択信号に応じて、出力信号を前記第１データバスに出力する第１センスアンプ部と、
   第２選択信号に応じて、出力信号を前記第２データバスに出力する第２センスアンプ部と、
   前記第１データバスと前記第２データバスとの間に設けられ、前記第１選択信号又は前記第２選択信号に応じて、前記第１データバスと前記第２データバスとの一方のデータバスに印加される出力信号の信号レベルを反転して前記第１データバスと前記第２データバスとの他方のデータバスに出力する反転部と、
   前記第１データバスと前記第２データバスとの間に設けられ、リセット信号に応じて、前記第１データバスに印加される信号レベルと前記第２データバスに印加される信号レベルとをイコライズするイコライズ回路と、
   前記第２データバスと前記第３データバスとの間に設けられ、前記第２データバスに印加される信号レベルを反転して、又は、反転せずに、前記第３データバスに出力するバスドライバ回路と
   を具備する半導体記憶装置。
6. 請求項５に記載の半導体記憶装置において、
   前記バスドライバ回路は、
   前記第１選択信号に応じて、前記第２データバスに印加される信号レベルを反転して前記第３データバスに出力し、
   前記第２選択信号に応じて、前記第２データバスに印加される信号レベルを前記第３データバスに出力する
   半導体記憶装置。
7. 請求項５又は６記載の半導体記憶装置において、
   前記第１センスアンプ部と前記第１データバスとが第１実装領域に設けられ、
   前記第２センスアンプ部と前記第２データバスとが第２実装領域に設けられ、
   前記反転部と前記イコライズ回路とが前記第１実装領域と前記第２実装領域との間の第３実装領域に設けられている
   半導体記憶装置。
8. 請求項７に記載の半導体記憶装置において、
   前記第１センスアンプ部と前記第１データバスとが第１実装領域に設けられ、
   前記第３データバスと前記バスドライバ回路とが第２実装領域に設けられ、
   前記第２センスアンプ部と前記第２データバスとが前記第１実装領域と前記第２実装領域との間の第３実装領域に設けられ、
   前記反転部と前記イコライズ回路とが前記第１実装領域と前記第３実装領域との間の第４実装領域に設けられている
   半導体記憶装置。
9. 請求項５〜８のいずれか一項に記載の半導体記憶装置において、
   更に、
   前記第１選択信号又は前記第２選択信号と、前記リセット信号とを交互に出力する制御装置
   を具備する半導体記憶装置。
10. 請求項５〜９のいずれか一項に記載の半導体記憶装置において、
    前記イコライズ回路は、
    その一方の端子が前記第１データバスに接続され、その他方の端子が前記第２データバスに接続されたトランスファーゲートを具備し、
    前記トランスファーゲートの一方のゲートには、前記リセット信号が直接入力され、前記トランスファーゲートの他方のゲートには、インバータを介して前記リセット信号が入力される
    半導体記憶装置。

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