TWI828279B - 一種信號取樣電路以及半導體記憶體 - Google Patents

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Abstract

本發明實施例提供了一種信號取樣電路以及半導體記憶體，該信號取樣電路包括：信號輸入電路，用於根據第一時脈信號、第一晶片選擇信號和第一命令位址信號，確定待處理指示信號和待處理晶片選擇信號；時脈處理電路，用於根據第一時脈信號對待處理晶片選擇信號進行兩階取樣處理和邏輯運算處理，得到晶片選擇時脈信號；晶片選擇控制電路，用於根據第一時脈信號對待處理晶片選擇信號進行取樣處理，得到中間晶片選擇信號，以及對中間晶片選擇信號、待處理晶片選擇信號和待處理指示信號進行邏輯運算，得到指令解碼信號；輸出取樣電路，用於根據晶片選擇時脈信號對指令解碼信號進行取樣處理，得到目標指令信號。這樣，該信號取樣電路可以提升指令解碼的準確度。

Description

一種信號取樣電路以及半導體記憶體
本發明涉及積體電路技術領域，尤其涉及一種信號取樣電路以及半導體記憶體。
隨著半導體技術的不斷發展，人們在製造和使用電腦等設備時，對資料的傳送速率提出了越來越高的要求。為了獲得更快的資料傳輸速度，應運而生了一系列資料可以雙倍資料率（Double Data Rate，DDR）傳輸的記憶體等器件。
在動態隨機存取記憶體（Dynamic Random Access Memory，DRAM）中，命令位址（Command/Address，CMD/ADD，或者簡稱為CA）信號既可以作為位址進行取樣又可以作為指令進行取樣解碼。目前，對於NT ODT CMD信號來說，由於晶片選擇信號為連續兩個時脈週期的低位準，那麼在第二個時脈週期容易發生錯誤解碼行為。
本發明提供了一種信號取樣電路以及半導體記憶體，可以提高指令解碼的準確度。
第一方面，本發明實施例提供了一種信號取樣電路，該信號取樣電路包括信號輸入電路、時脈處理電路、晶片選擇控制電路和輸出取樣電路；其中， 所述信號輸入電路，用於根據第一時脈信號、第一晶片選擇信號和第一命令位址信號，確定待處理指示信號和待處理晶片選擇信號；其中，所述第一時脈信號的時脈週期為預設時脈週期的2倍； 所述時脈處理電路，用於根據所述第一時脈信號對所述待處理晶片選擇信號進行兩階取樣處理和邏輯運算處理，得到晶片選擇時脈信號；其中，所述晶片選擇時脈信號包括兩個脈衝，且每個脈衝的脈衝寬度為所述預設時脈週期； 所述晶片選擇控制電路，用於根據所述第一時脈信號對所述待處理晶片選擇信號進行取樣處理，得到中間晶片選擇信號，以及對所述中間晶片選擇信號、所述待處理晶片選擇信號和所述待處理指示信號進行邏輯運算，得到指令解碼信號； 所述輸出取樣電路，用於根據所述晶片選擇時脈信號對所述指令解碼信號進行取樣處理，得到目標指令信號。
第二方面，本發明實施例提供了一種半導體記憶體，該半導體記憶體包括如第一方面中任一項所述的信號取樣電路。
本發明實施例提供了一種信號取樣電路以及半導體記憶體，基於該信號取樣電路，對於2T CMD和NT ODT CMD這兩種指令的解碼，通過晶片選擇控制電路可以確保2T CMD信號和NT ODT CMD信號的正確解碼，從而提高了指令解碼的準確度。
下面將結合本發明實施例中的附圖，對本發明實施例中的技術方案進行清楚、完整地描述。可以理解的是，此處所描述的具體實施例僅僅用於解釋相關發明，而非對該發明的限定。另外還需要說明的是，為了便於描述，附圖中僅示出了與有關發明相關的部分。
除非另有定義，本文所使用的所有的技術和科學術語與屬於本發明的技術領域的技術人員通常理解的含義相同。本文中所使用的術語只是為了描述本發明實施例的目的，不是旨在限制本發明。
在以下的描述中，涉及到“一些實施例”，其描述了所有可能實施例的子集，但是可以理解，“一些實施例”可以是所有可能實施例的相同子集或不同子集，並且可以在不衝突的情況下相互結合。
需要指出，本發明實施例所涉及的術語“第一\第二\第三”僅是用於區別類似的物件，不代表針對物件的特定排序，可以理解地，“第一\第二\第三”在允許的情況下可以互換特定的順序或先後次序，以使這裡描述的本發明實施例能夠以除了在這裡圖示或描述的以外的順序實施。
以下為本發明實施例中涉及到的專業名詞解釋以及部分名詞的對應關係： 動態隨機存取記憶體（Dynamic Random Access Memory，DRAM） 同步動態隨機存取記憶體（Synchronous Dynamic Random Access Memory， SDRAM） 雙倍資料率（Double Data Rate，DDR） 第四代DDR（4th DDR，DDR4） 第五代DDR（5th DDR，DDR5） 命令位址輸入（Command/Address，CMD/ADD或簡稱為CA） 時脈輸入（Clock Input，CLK） 晶片選擇輸入（Chip Select Input，CS） 緩衝器（Buffer/Repeater，RPT） 晶片上終結（On-Die Termination，ODT） 指令解碼器（Command Decoder，CMD DEC） 資料觸發器（Data Flip-Flop或Delay Flip-Flop，DFF） 兩倍時脈週期的指令（2Tck Command，2T CMD） 非目標晶片上終結的指令（Non-Target On-Die Termination Command，NT ODT CMD）
可以理解，以DDR5 DRAM設計為例，CA輸入既可以作為位址進行取樣又可以作為指令進行取樣解碼。其中，這裡的CA是DRAM各種命令位址信號的統稱，可以包括行位址選通脈衝（Row Address Strobe，RAS）、列地址選通脈衝（Column Address Strobe，CAS）、寫命令（Write，WE）、啟動命令（Active，ACT）等命令信號，以及還可以包括有A13~A0的位址信號等。另外，在實際應用中，該命令位址信號包括幾位元位址信號，具體可以是根據DRAM的規格確定，本發明實施例不作任何限定。
在DDR5 DRAM的2T CMD模式下，參見圖1，其示出了兩個時脈週期命令的信號時序示意圖。在圖1中，CK_t、CK_c為一對輸入的互補時脈信號，CA[13:0]就是CA信號輸入，CMD為CA信號解碼後得到的指令信號，CS_n為指示CA信號有效的晶片選擇信號。如圖1所示，CA[13:0]為持續兩個時脈週期的信號，第1個時脈週期的CA和第2個時脈週期的CA需要作為位址信號進行取樣，同時第1個時脈週期的CA還需要作為指令信號進行取樣和解碼。具體地，在DDR5 DRAM中，第1個時脈週期的CA[4:0]是作為指令信號進行取樣和解碼的。
示例性地，參見圖2，其示出了一種信號取樣電路的組成結構示意圖。如圖2所示，該信號取樣電路10可以包括第一接收器101、第二接收器102、第三接收器103、第一取樣電路104、第二取樣電路105、第三取樣電路106、第四取樣電路107、第五取樣電路108、第一反相器109、第六取樣電路110、第一或閘111、第一及閘112、第七取樣電路113、第二反相器114、第八取樣電路115、第二或閘116、第二及閘117、指令解碼器118和第三或閘119。其中，第一取樣電路104、第二取樣電路105、第五取樣電路108、第六取樣電路109、第七取樣電路113和第八取樣電路115可以是由資料觸發器組成，第三取樣電路106和第四取樣電路107可以是由資料觸發器和反相器組成。
在圖2中，第一接收器101的輸入信號為初始命令位址信號（用CA[13:0]表示）和參考信號（用VREFCA表示），輸出信號為第一命令位址信號（用CA表示）；第二接收器102的輸入信號為初始晶片選擇信號（用CS_n表示）和參考信號（用VREFCA表示），輸出信號為第一晶片選擇信號（用PCS表示）；第三接收器103的輸入信號為一對輸入的互補時脈信號（用CK_t和CK_c表示），輸出信號為第一時脈偶信號（用PCLK_E表示）和第一時脈奇信號（用PCLK_O表示）。在這裡，需要注意的是，第三接收器103還具有分頻處理能力，因此，PCLK_E信號和PCLK_O信號各自的頻率為CK_t信號或者CK_c信號的頻率的二分之一，即PCLK_E信號和PCLK_O信號各自的時脈週期為CK_t信號或者CK_c信號的時脈週期的兩倍，且相位差為180度。另外，還需要注意的是，這裡的CA[13:0]表示一組信號，CA[0]、CA[1]、…、CA[13]的合併統稱。相應的，圖2中的第一接收器101具有14個，以及後面的取樣電路（第一取樣電路104和第二取樣電路105）也對應具有14個，與CA[0]、CA[1]、…、CA[13]是一一對應的。在圖2中，僅示出一個第一接收器101、一個第一取樣電路104和一個第二取樣電路105作為示意。
然後，通過第一取樣電路104，利用PCLK_E信號對第一命令位址信號進行取樣處理，得到第二命令位址偶信號（用CA[13:0]_1T_E表示），且第二命令位址偶信號包括待處理指示偶信號（用CA[4:0]_1T_E表示）；通過第二取樣電路105，利用PCLK_O信號對第一命令位址信號進行取樣處理，得到第二命令位址奇信號（用CA[13:0]_1T_O表示），且第二命令位址奇信號包括待處理指示奇信號（用CA[4:0]_1T_O表示）；通過第三取樣電路106，利用PCLK_E信號對第一晶片選擇信號進行取樣及反相處理，得到待處理晶片選擇偶信號（用PCS_E表示）；通過第四取樣電路107，利用PCLK_O信號對第一晶片選擇信號進行取樣及反相處理，得到待處理晶片選擇奇信號（用PCS_O表示）。另外，需要注意的是，CA[13:0]_1T_E信號並非是一個信號，而是代表一組信號，即CA[13]_1T_E~CA[0]_1T_E，而CA[4:0]_1T_E信號則是CA[13:0]_1T_E信號中的CA[0]_1T_E、CA[1]_1T_E、CA[2]_1T_E、CA[3]_1T_E、CA[4]_1T_E這5個信號；CA[13:0]_1T_O信號也並非是一個信號，而是代表一組信號，即CA[13]_1T_O~CA[0]_1T_O，而CA[4:0]_1T_O信號則是CA[13:0]_1T_O信號中的CA[0]_1T_O、CA[1]_1T_O、CA[2]_1T_O、CA[3]_1T_O、CA[4]_1T_O這5個信號。
緊接著，再通過第五取樣電路108，利用PCLK_O信號的上升沿對PCS_E信號進行取樣處理，得到第一晶片選擇取樣奇信號（用PCS_OD表示）；通過第一反相器109和第六取樣電路110，利用PCLK_O信號的下降沿對PCS_OD信號進行取樣處理，得到第二晶片選擇取樣奇信號（用PCS_ODD表示）；通過第一或閘111對PCS_ODD信號和PCS_OD信號進行或邏輯運算，得到中間奇信號；通過第一及閘112對中間奇信號和PCLK_O信號進行與邏輯運算，得到晶片選擇時脈奇信號（用CS_CLK_O表示）。再通過第七取樣電路113，利用PCLK_E信號的上升沿對PCS_O信號進行取樣處理，得到第一晶片選擇取樣偶信號（用PCS_ED表示）；通過第二反相器114和第八取樣電路115，利用PCLK_E信號的下降沿對PCS_ED信號進行取樣處理，得到第二晶片選擇取樣偶信號（用PCS_EDD表示）；通過第二或閘116對PCS_EDD信號和PCS_ED信號進行或邏輯運算，得到中間偶信號；通過第二及閘117對中間偶信號和PCLK_E信號進行與邏輯運算，得到晶片選擇時脈偶信號（用CS_CLK_E表示）。
最後，再通過指令解碼器118，利用CS_CLK_E信號和CS_CLK_O信號對CA[4:0]_1T_E、CA[4:0]_1T_O、PCS_E和PCS_O進行解碼及取樣處理，得到指令偶信號（用CMD_E表示）和指令奇信號（用CMD_O表示）；以及通過第三或閘119對CMD_E信號和CMD_O信號進行或邏輯運算，得到目標指令信號（用CMD表示）。
需要說明的是，對於指令解碼器118而言，其也可以稱為指令解碼觸發器，用CMD DEC DFF表示。參見圖3，該指令解碼器可以包括第一指令解碼電路a和第二指令解碼電路b，而無論是第一指令解碼電路a還是第二指令解碼電路b，均可以是由兩個三輸入反及閘、一個二輸入反或閘和資料觸發器等邏輯部件組成，具體詳見圖3所示。
還需要說明的是，假設初始晶片選擇信號在偶數時脈週期的上升沿取樣為低位準，那麼這時候圖2所示的信號取樣電路10對應的一種信號時序如圖4所示。在圖4中，第一命令位址信號用CA表示，且CA可以包括Cy、Cz、C0、C1、C2和C3；初始晶片選擇信號用CS_n表示，CS_n是表徵目標晶片被選中的信號；第一晶片選擇信號用PCS表示，PCS為低位準有效的脈衝信號，且脈衝寬度為預設時脈週期；其他信號的說明請參見前述內容。在這裡，偶數時脈週期或者奇數時脈週期是指初始時脈信號CK_t/CK_c的時脈週期。
具體來說，經過第三接收器103的分頻處理之後，可以得到PCLK_E信號和PCLK_O信號；然後將PCLK_E信號的上升沿作為偶數時脈週期的開始，將PCLK_O信號的上升沿作為奇數時脈週期的開始。其中，CK_t/CK_c的時脈週期為預設時脈週期，而PCLK_E信號和PCLK_O信號的時脈週期均為預設時脈週期的兩倍。這樣，在利用PCLK_E信號的上升沿對CA信號進行取樣處理後，得到CA[4:0]_1T_E信號，其包括C0和C2資訊。在利用PCLK_O信號的上升沿對PCS信號進行第一階取樣及反相處理後，得到PCS_O信號，PCS_O信號為低位準信號；但是在利用PCLK_E信號的上升沿對PCS信號進行第一階取樣及反相處理後，得到PCS_E信號，PCS_E信號為高位準有效的脈衝信號，且脈衝寬度為預設時脈週期的兩倍；然後在利用PCLK_O信號的上升沿對PCS_E信號進行第二階取樣處理後，得到PCS_OD信號，PCS_OD信號也為高位準有效的脈衝信號，且脈衝寬度為預設時脈週期的兩倍，但是相比PCS_E信號延遲一個預設時脈週期；然後再利用PCLK_O信號的下降沿對PCS_OD信號進行第三階取樣後，得到PCS_ODD信號，PCS_ODD信號也為高位準有效的脈衝信號，且脈衝寬度為預設時脈週期的兩倍，但是相比PCS_E信號延遲兩個預設時脈週期；如此，通過第一或閘111和第一及閘112對PCS_ODD信號、PCS_OD信號和PCLK_O信號進行邏輯運算，得到CS_CLK_O信號，CS_CLK_O信號也為高位準有效的脈衝信號且包括兩個脈衝，每一個脈衝的脈衝寬度為預設時脈週期。另外，通過指令解碼器118和第三或閘119得到的CMD信號也為高位準有效的脈衝信號，且脈衝寬度為預設時脈週期的兩倍；其中，CS_CLK_O信號的第一脈衝的上升沿用於產生CMD信號的上升沿，CS_CLK_O信號的第二脈衝的上升沿用於產生CMD信號的下降沿。
然而，在DDR5中存在兩種指令信號：2T CMD信號和NT ODT CMD信號。其中，2T CMD信號也可稱為2-cycle Command信號。如圖5所示，對於2T CMD信號，其對應的晶片選擇信號用CS0_n表示，其脈衝寬度為預設時脈週期；對於NT ODT CMD信號，其對應的晶片選擇信號用CS1_n表示，其脈衝寬度為預設時脈週期的兩倍。下面將結合信號取樣電路10對這兩種信號的解碼時序進行描述。
參見圖6，其示出了信號取樣電路10對應的另一種信號時序示意圖。如圖6所示，第一命令位址信號用CA表示，且CA可以包括Cy、Cz、C0、C1、C2和C3；初始晶片選擇信號用CS_n表示，CS_n是表徵目標晶片被選中的信號；第一晶片選擇信號用PCS表示，PCS為低位準有效的脈衝信號，且脈衝寬度為預設時脈週期的兩倍；其他信號的說明請參見前述內容。
具體來說，經過第三接收器103的分頻處理之後，可以得到PCLK_E信號和PCLK_O信號；然後將PCLK_E信號的上升沿作為偶數時脈週期的開始，將PCLK_O信號的上升沿作為奇數時脈週期的開始。其中，CK_t/CK_c的時脈週期為預設時脈週期，而PCLK_E信號和PCLK_O信號的時脈週期均為預設時脈週期的兩倍。這樣，在利用PCLK_E信號的上升沿對CA信號進行取樣處理後，得到CA[4:0]_1T_E信號包括C0和C2資訊；在利用PCLK_O信號的上升沿對CA信號進行取樣處理後，得到CA[4:0]_1T_O信號包括C1和C3。在利用PCLK_E信號的上升沿對PCS信號進行第一階取樣及反相處理後，得到PCS_E信號為高位準有效的脈衝信號，且脈衝寬度為預設時脈週期的兩倍；而在利用PCLK_O信號的上升沿對PCS信號進行第一階取樣及反相處理後，得到PCS_O信號為高位準有效的脈衝信號，且脈衝寬度為預設時脈週期的兩倍，但是相比PCS_E信號延遲一個預設時脈週期；然後利用PCLK_O信號對PCS_E信號進行第二階和第三階取樣以及邏輯運算，得到CS_CLK_O信號為高位準有效的脈衝信號且包括兩個脈衝，每一個脈衝的脈衝寬度為預設時脈週期；再利用PCLK_E信號對PCS_O信號進行第二階和第三階取樣以及邏輯運算，得到CS_CLK_E信號也為高位準有效的脈衝信號且包括兩個脈衝，每一個脈衝的脈衝寬度為預設時脈週期，但是相比CS_CLK_O信號延遲一個預設時脈週期。這時候，通過指令解碼器118和第三或閘119得到的CMD信號可能存在兩種解碼結果：一種解碼結果為C0資訊，另一種解碼結果為C1資訊。其中，C0資訊是CS_CLK_O信號對CA[4:0]_1T_E信號的解碼進行取樣得到的，C1資訊是CS_CLK_E信號對CA[4:0]_1T_O信號的解碼進行取樣得到的。
需要說明的是，圖6對應的本應該是NT ODT CMD信號的解碼情況，但是這裡可能存在誤認為是2T CMD信號的解碼情況。簡單來說，通過PCLK_O信號對PCS_E信號進行兩階取樣及邏輯運算處理後得到CS_CLK_O信號，通過PCLK_E信號對PCS_O信號進行兩階取樣及邏輯運算處理後得到CS_CLK_E信號，然後根據CS_CLK_O/CS_CLK_E信號對CA[4:0]_1T_E/CA[4:0]_1T_O信號的解碼進行取樣，能夠產生具有一個脈衝的CMD信號。然而，2T CMD信號的解碼需要解析CS_n信號的第一個時脈週期為低位準，第二個時脈週期為高位準作為輸入；而NT ODT CMD信號的解碼需要解析CS_n信號為連續兩個時脈週期的低位準作為輸入。這時候，如果CA[13:0]為正常的命令位址輸入，那麼NT ODT CMD信號對應的CS_n信號的第二個時脈週期可能會被誤認為是2T CMD信號對應的CS_n信號的第一個時脈週期，如此C1可能會被解碼成一個2T CMD信號，從而導致NT ODT CMD發生錯誤解碼。
基於此，本發明實施例提供了一種信號取樣電路，該信號取樣電路包括信號輸入電路、時脈處理電路、晶片選擇控制電路和輸出取樣電路。其中，信號輸入電路，用於根據第一時脈信號、第一晶片選擇信號和第一命令位址信號，確定待處理指示信號和待處理晶片選擇信號；其中，第一時脈信號的時脈週期為預設時脈週期的2倍；時脈處理電路，用於根據第一時脈信號對待處理晶片選擇信號進行兩階取樣處理和邏輯運算處理，得到晶片選擇時脈信號；其中，晶片選擇時脈信號包括兩個脈衝，且每個脈衝的脈衝寬度為預設時脈週期；晶片選擇控制電路，用於根據第一時脈信號對待處理晶片選擇信號進行取樣處理，得到中間晶片選擇信號，以及對中間晶片選擇信號、待處理晶片選擇信號和待處理指示信號進行邏輯運算，得到指令解碼信號；輸出取樣電路，用於根據晶片選擇時脈信號對指令解碼信號進行取樣處理，得到目標指令信號。這樣，基於該信號取樣電路，對於2T CMD和NT ODT CMD這兩種指令的解碼，通過晶片選擇控制電路可以確保2T CMD信號和NT ODT CMD信號的正確解碼，從而改善了NT ODT CMD信號的第二個時脈週期被錯誤解碼的行為，提高了指令解碼的準確度。
下面將結合附圖對本發明各實施例進行詳細說明。
在本發明的一實施例中，參見圖7，其示出了本發明實施例提供的一種信號取樣電路的組成結構示意圖一。如圖7所示，該信號取樣電路70可以包括信號輸入電路71、時脈處理電路72、晶片選擇控制電路73和輸出取樣電路74；其中， 信號輸入電路71，用於根據第一時脈信號、第一晶片選擇信號和第一命令位址信號，確定待處理指示信號和待處理晶片選擇信號；其中，第一時脈信號的時脈週期為預設時脈週期的2倍； 時脈處理電路72，用於根據第一時脈信號對待處理晶片選擇信號進行兩階取樣處理和邏輯運算處理，得到晶片選擇時脈信號；其中，晶片選擇時脈信號包括兩個脈衝，且每個脈衝的脈衝寬度為預設時脈週期； 晶片選擇控制電路73，用於根據第一時脈信號對待處理晶片選擇信號進行取樣處理，得到中間晶片選擇信號，以及對中間晶片選擇信號、待處理晶片選擇信號和待處理指示信號進行邏輯運算，得到指令解碼信號； 輸出取樣電路74，用於根據晶片選擇時脈信號對指令解碼信號進行取樣處理，得到目標指令信號。
需要說明的是，在本發明實施例中，信號取樣電路70應用於位址和命令信號的取樣和解碼過程，具體可以應用在多種電路場景中。本發明實施例後續以DRAM晶片中的CA信號進行位址和命令的取樣及解碼進行解釋和說明，但這並不構成相關限定。
還需要說明的是，在本發明實施例中，該信號取樣電路70可以應用於2T CMD場景。具體來說，在該場景下，這裡的第一命令位址信號包括兩個預設時脈週期的有效信號，同時目標指令信號（用CMD表示）的有效脈衝也持續兩個預設時脈週期，詳見圖1所示。在圖1中，CS_n信號為低位準有效的脈衝信號，當前時脈週期和相鄰的下一個時脈週期對應的CA[13:0]信號均是有效（Valid）的；其中，當前時脈週期為CS_n信號為低位準脈衝對應的時脈週期。另外，需要注意的是，這裡的預設時脈週期是指CK_t/CK_c信號的時脈週期，CS_n信號則是表徵目標晶片被選中的信號，而且CA[13:0]並非是一個信號，而是代表一組命令位址信號，即CA[0]~CA[13]共14個信號。
還需要說明的是，在本發明實施例中，目標指令信號可以為DDR5 DRAM晶片中的Command信號，由於該信號的有效脈衝持續兩個時脈週期，這裡可簡稱為2T CMD信號；其中，Command信號可以包括讀命令信號、寫命令信號、刷新命令信號、預充電命令信號和啟動命令信號等；或者，目標指令信號也可以為DDR5 DRAM晶片中的Non-Target ODT Command信號，這裡可簡稱為NT ODT CMD信號。
為了改善NT ODT CMD信號的第二個時脈週期被錯誤解碼的行為，本發明實施例主要增加了晶片選擇控制電路73，根據第一時脈信號對待處理晶片選擇信號進行取樣處理，可以保存前一時脈週期取樣的CS_n信號，然後將其與當前時脈週期取樣的CS_n信號的與邏輯輸出作為指令解碼的輸入，也即利用前一時脈週期取樣的CS_n信號進行邏輯檢查，從而可以確保2T CMD信號和NT ODT CMD信號的正確解碼，提高了指令解碼的準確度。
在一些實施例中，在圖7所示信號取樣電路70的基礎上，如圖8所示，信號輸入電路71可以包括接收電路711和輸入取樣電路712；其中， 接收電路711，用於接收初始命令位址信號、初始晶片選擇信號和初始時脈信號，輸出第一命令位址信號、第一晶片選擇信號和第一時脈信號； 輸入取樣電路712，用於根據第一時脈信號對第一晶片選擇信號和第一命令位址信號進行取樣處理，得到待處理晶片選擇信號和待處理指示信號。
在這裡，初始時脈信號的時脈週期為預設時脈週期，第一時脈信號的時脈週期為預設時脈週期的兩倍。也就是說，第一時脈信號是通過對初始時脈信號進行分頻處理得到的。
在一種具體的實施例中，如圖8所示，接收電路711可以包括第一接收電路451、第二接收電路452和第三接收電路453；其中， 第一接收電路451，用於接收初始命令位址信號，輸出第一命令位址信號； 第二接收電路452，用於接收初始晶片選擇信號，輸出第一晶片選擇信號； 第三接收電路453，用於接收初始時脈信號，並對初始時脈信號進行分頻處理，輸出第一時脈奇信號和第一時脈偶信號。
在這裡，第一時脈信號可以是由第一時脈奇信號和第一時脈偶信號組成，第一時脈奇信號和第一時脈偶信號各自的時脈週期均是預設時脈週期的兩倍，而且第一時脈奇信號和第一時脈偶信號之間的相位差為180度。
另外，需要說明的是，在本發明實施例中，無論是第一接收電路451，還是第二接收電路452或第三接收電路453，均可以是接收器（用Recevier表示），或者也可以是緩衝器（用Buffer表示）。
還需要說明的是，在本發明實施例中，這裡的初始命令位址信號可以用CA[13:0]表示，第一命令位址信號用CA表示；初始晶片選擇信號可以用CS_n表示，第一晶片選擇信號用PCS表示；初始時脈信號可以用CK_t和CK_c表示，第一時脈偶信號用PCLK_E表示，第一時脈奇信號用PCLK_O表示。其中，對於PCLK_E信號和PCLK_O信號而言，PCLK_E信號的時脈週期是預設時脈週期的兩倍，PCLK_O信號的時脈週期也是預設時脈週期的兩倍，而且PCLK_E信號和PCLK_O信號之間的相位差為180度。
還需要說明的是，在本發明實施例中，無論是初始命令位址信號還是第一命令位址信號，其並非是一個信號，而是代表一組命令位址信號，即CA[0]~CA[13]；因此，對於第一接收電路451而言，這裡可以包括有14個接收電路，用於接收CA[0]、CA[1]、…、CA[13]等14個信號的，圖中僅示出一個接收電路作為示意。
進一步地，對於輸入取樣電路712而言，本發明實施例不僅需要利用第一時脈信號對第一命令位址信號進行取樣處理，還需要利用第一時脈信號對第一晶片選擇信號進行取樣處理。因此，在一些實施例中，如圖8所示，輸入取樣電路712可以包括第一取樣電路461、第二取樣電路462、第三取樣電路463和第四取樣電路464；其中， 第一取樣電路461，用於根據第一時脈偶信號對第一命令位址信號進行取樣處理，得到待處理指示偶信號； 第二取樣電路462，用於根據第一時脈奇信號對第一命令位址信號進行取樣處理，得到待處理指示奇信號； 第三取樣電路463，用於根據第一時脈偶信號對第一晶片選擇信號進行取樣及反相處理，得到待處理晶片選擇偶信號； 第四取樣電路464，用於根據第一時脈奇信號對第一晶片選擇信號進行取樣及反相處理，得到待處理晶片選擇奇信號。
在這裡，待處理指示信號可以是由待處理指示偶信號和待處理指示奇信號組成，待處理晶片選擇信號可以是由待處理晶片選擇偶信號和待處理晶片選擇奇信號組成。
需要說明的是，在一種具體的實施例中，第一取樣電路461可以包括第一觸發器，且第一觸發器的輸入端與第一命令位址信號連接，第一觸發器的時脈端與第一時脈偶信號連接，第一觸發器的輸出端用於輸出待處理指示偶信號；第二取樣電路462可以包括第二觸發器，且第二觸發器的輸入端與第一命令位址信號連接，第二觸發器的時脈端與第一時脈奇信號連接，第二觸發器的輸出端用於輸出待處理指示奇信號；第三取樣電路463可以包括第三觸發器和第一反相器，且第三觸發器的輸入端與第一晶片選擇信號連接，第三觸發器的時脈端與第一時脈偶信號連接，第三觸發器的輸出端與第一反相器的輸入端連接，第一反相器的輸出端用於輸出待處理晶片選擇偶信號；第四取樣電路464可以包括第四觸發器和第二反相器，且第四觸發器的輸入端與第一晶片選擇信號連接，第四觸發器的時脈端與第一時脈奇信號連接，第四觸發器的輸出端與第二反相器的輸入端連接，第二反相器的輸出端用於輸出待處理晶片選擇奇信號。
也就是說，第一取樣電路461和第二取樣電路462是利用第一時脈信號對第一命令位址信號進行取樣處理。具體地，第一取樣電路461是利用第一時脈偶信號對第一命令位址信號進行取樣處理，可以得到待處理命令位址偶信號，以便從中得到待處理指示偶信號；第二取樣電路462是利用第一時脈奇信號對第一命令位址信號進行取樣處理，可以得到待處理命令位址奇信號，以便從中得到待處理指示奇信號。
在本發明實施例中，待處理命令位址信號可以是由待處理命令位址偶信號和待處理命令位址奇信號組成，待處理指示信號可以是由待處理指示偶信號和待處理指示奇信號組成。其中，待處理命令位址偶信號包括待處理指示偶信號，且待處理命令位址偶信號用CA[13:0]_1T_E表示，待處理指示偶信號用CA[4:0]_1T_E表示；待處理命令位址奇信號包括待處理指示奇信號，且待處理命令位址奇信號用CA[13:0]_1T_O表示，待處理指示奇信號用CA[4:0]_1T_O表示。在這裡，需要注意的是，CA[13:0]_1T_E也並非是一個信號，而是代表一組命令位址信號，即CA[0]_1T_E~CA[13]_1T_E，而CA[4:0]_1T_E表示的這一組信號中的CA[0]_1T_E~CA[4]_1T_E這五個信號；CA[1 3:0]_1T_O也並非是一個信號，而是代表一組命令位址信號，即CA[0]_1T_O~CA[13]_1T_O，而CA[4:0]_1T_O表示的這一組信號中的CA[0]_1T_O~ CA[4]_1T_O這五個信號。
可以理解地，對於第一取樣電路461和第二取樣電路462而言，第一觸發器和第二觸發器均可以為資料觸發器。其中，對於第一取樣電路461來說，資料觸發器的時脈端與PCLK_E信號連接，資料觸發器的輸入端與CA信號連接，資料觸發器的輸出端用於輸出CA[13:0]_1T_E信號，且其中的CA[4:0]_1T_E信號組成待處理指示偶信號。對於第二取樣電路462來說，資料觸發器的時脈端與PCLK_O信號連接，資料觸發器的輸入端與CA信號連接，資料觸發器的輸出端用於輸出CA[13:0]_1T_O信號，且其中的CA[4:0]_1T_O信號組成待處理指示奇信號。在這裡，還需要注意的是，對於第一取樣電路461或者第二取樣電路462來說，由於CA並非是一個信號，而是一組信號的統稱；那麼這裡可以包括多個第一取樣電路461，分別用於接收這一組CA信號中的每一個CA信號；同理，也可以包括多個第二取樣電路462，分別用於接收這一組CA信號中的每一個CA信號，而圖中僅示出一個第一取樣電路461和一個第二取樣電路462作為示意。
另外，還需要說明的是，第三取樣電路463和第四取樣電路464是利用第一時脈信號對第一晶片選擇信號進行取樣處理。具體地，第三取樣電路463是利用第一時脈偶信號對第一晶片選擇信號進行取樣及反相處理，可以得到待處理晶片選擇偶信號；第四取樣電路464是利用第一時脈奇信號對第一晶片選擇信號進行取樣及反相處理，可以得到待處理晶片選擇奇信號。
在本發明實施例中，待處理晶片選擇信號可以是由待處理晶片選擇偶信號和待處理晶片選擇奇信號組成；其中，第一晶片選擇信號用PCS表示，待處理晶片選擇偶信號用PCS_E表示，待處理晶片選擇奇信號用PCS_O表示。
還可以理解地，對於第三取樣電路463來說，第三觸發器也可以為資料觸發器，即第三取樣電路463可以是由資料觸發器和第一反相器組成。其中，資料觸發器的時脈端與PCLK_E信號連接，資料觸發器的輸入端與PCS信號連接，資料觸發器的輸出端與第一反相器的輸入端連接，第一反相器的輸出端用於輸出PCS_E信號。對於第四取樣電路464來說，第四觸發器也可以為資料觸發器，即第四取樣電路464可以是由資料觸發器和第二反相器組成。其中，資料觸發器的時脈端與PCLK_O信號連接，資料觸發器的輸入端與PCS信號連接，資料觸發器的輸出端與第二反相器的輸入端連接，第二反相器的輸出端用於輸出PCS_O信號。在這裡，還需要注意的是，因為PCS為低位準有效的脈衝信號，增加第一反相器或者第二反相器之後，PCS_O信號或者PCS_E信號就可以變成高位準有效的脈衝信號，以便後續的邏輯運算。另外，對於後續不同的邏輯運算，第三取樣電路463和第四取樣電路464也可以不需要設置第一反相器和第二反相器，那麼後續的邏輯運算則需進行相應調整，從而也可以達到相同效果。
這樣，在經過接收電路711和輸入取樣電路712之後，可以獲得PCLK_E信號、PCLK_O信號、PCS_E信號、PCS_O信號、CA[4:0]_1T_E信號和CA[4:0]_1T_O信號；然後進一步通過時脈處理電路72和晶片選擇控制電路73，即利用前一時脈週期取樣的CS_n信號進行邏輯檢查，可以確保2T CMD信號和NT ODT CMD信號的正確解碼，從而改善了NT ODT CMD信號的第二個時脈週期被錯誤解碼的行為，提高了指令解碼的準確度。
在一些實施例中，在圖7所示信號取樣電路70的基礎上，如圖8所示，時脈處理電路72可以包括第五取樣電路721、第六取樣電路722、第一邏輯電路723和第二邏輯電路724；其中， 第五取樣電路721，用於利用第一時脈奇信號對待處理晶片選擇偶信號進行第一階取樣處理，得到第一晶片選擇取樣奇信號；並利用第一時脈奇信號對第一晶片選擇取樣奇信號進行第二階取樣處理，得到第二晶片選擇取樣奇信號； 第六取樣電路722，用於利用第一時脈偶信號對待處理晶片選擇奇信號進行第一階取樣處理，得到第一晶片選擇取樣偶信號；並利用第一時脈偶信號對第一晶片選擇取樣偶信號進行第二階取樣處理，得到第二晶片選擇取樣偶信號； 第一邏輯電路723，用於對第一時脈奇信號、第一晶片選擇取樣奇信號和第二晶片選擇取樣奇信號進行邏輯運算，得到晶片選擇時脈奇信號； 第二邏輯電路724，用於對第一時脈偶信號、第一晶片選擇取樣偶信號和第二晶片選擇取樣偶信號進行邏輯運算，得到晶片選擇時脈偶信號。
在這裡，晶片選擇時脈信號可以是由晶片選擇時脈偶信號和晶片選擇時脈奇信號組成。其中，晶片選擇時脈偶信號可以用CS_CLK_E表示，晶片選擇時脈奇信號可以用CS_CLK_O表示。
需要說明的是，在本發明實施例中，對於第五取樣電路721而言，其可以包括兩階取樣處理。其中，第一階取樣處理可以是指上升沿取樣處理，第二階取樣處理可以是指下降沿取樣處理。
還需要說明的是，在本發明實施例中，對於第五取樣電路721而言，在一種具體的實施例中，如圖8所示，第五取樣電路721可以包括第五觸發器465、第一反閘467和第六觸發器468；其中， 第五觸發器465的輸入端與待處理晶片選擇偶信號連接，第五觸發器465的時脈端與第一時脈奇信號連接，第五觸發器465的輸出端用於輸出第一晶片選擇取樣奇信號，且第六觸發器468的輸入端與第五觸發器465的輸出端連接，第一反閘467的輸入端與第一時脈奇信號連接，第一反閘467的輸出端與第六觸發器468的時脈端連接，第六觸發器468的輸出端用於輸出第二晶片選擇取樣奇信號。
也就是說，在第五取樣電路721中，第五觸發器465作為第一階取樣，可以利用第一時脈奇信號的上升沿對待處理晶片選擇偶信號進行第一階取樣處理，得到第一晶片選擇取樣奇信號；第一反閘467和第六觸發器468作為第二階取樣，通過第一反閘467對第一時脈奇信號進行反相處理，使得可以利用第一時脈奇信號的下降沿對第一晶片選擇取樣奇信號進行第二階取樣處理，得到第二晶片選擇取樣奇信號。其中，第一晶片選擇取樣奇信號可以用PCS_OD表示，第二晶片選擇取樣奇信號可以用PCS_ODD表示。
需要說明的是，在本發明實施例中，對於第六取樣電路722而言，其也可以包括兩階取樣處理。其中，第一階取樣處理可以是指上升沿取樣處理，第二階取樣處理可以是指下降沿取樣處理。
還需要說明的是，在本發明實施例中，對於第六取樣電路722而言，在一種具體的實施例中，如圖8所示，第六取樣電路722可以包括第七觸發器469、第二反閘470和第八觸發器471；其中， 第七觸發器469的輸入端與待處理晶片選擇奇信號連接，第七觸發器469的時脈端與第一時脈偶信號連接，第七觸發器469的輸出端用於輸出第一晶片選擇取樣偶信號，且第八觸發器471的輸入端與第七觸發器469的輸出端連接，第二反閘470的輸入端與第一時脈偶信號連接，第二反閘470的輸出端與第八觸發器471的時脈端連接，第八觸發器471的輸出端用於輸出第二晶片選擇取樣偶信號。
也就是說，在第六取樣電路722中，第七觸發器469作為第一階取樣，可以利用第一時脈偶信號的上升沿對待處理晶片選擇奇信號進行第一階取樣處理，得到第一晶片選擇取樣偶信號；第二反閘470和第八觸發器471作為第二階取樣，通過第二反閘470對第一時脈偶信號進行反相處理，使得可以利用第一時脈偶信號的下降沿對第一晶片選擇取樣偶信號進行第二階取樣處理，得到第二晶片選擇取樣偶信號。其中，第一晶片選擇取樣偶信號可以用PCS_ED表示，第二晶片選擇取樣偶信號可以用PCS_EDD表示。
還需要說明的是，在本發明實施例中，對於第一邏輯電路723而言，在一種具體的實施例中，如圖8所示，第一邏輯電路723可以包括第一或閘472和第一及閘473；其中， 第一或閘472，用於對第一晶片選擇取樣奇信號和第二晶片選擇取樣奇信號進行或運算，得到中間奇信號； 第一及閘473，用於對中間奇信號和第一時脈奇信號進行與運算，得到晶片選擇時脈奇信號。 也就是說，通過第五取樣電路721取樣得到第一晶片選擇取樣奇信號和第二晶片選擇取樣奇信號之後，先經由第一或閘472對第一晶片選擇取樣奇信號和第二晶片選擇取樣奇信號進行或運算後，可以得到中間奇信號；然後再經由第一及閘473對中間奇信號和第一時脈奇信號進行與運算後，可以得到CS_CLK_O信號。
還需要說明的是，在本發明實施例中，對於第二邏輯電路724而言，在一種具體的實施例中，如圖8所示，第二邏輯電路724可以包括第二或閘474和第二及閘475；其中， 第二或閘474，用於對第一晶片選擇取樣偶信號和第二晶片選擇取樣偶信號進行或運算，得到中間偶信號； 第二及閘475，用於對中間偶信號和第一時脈偶信號進行與運算，得到晶片選擇時脈偶信號。
也就是說，通過第六取樣電路722取樣得到第一晶片選擇取樣偶信號和第二晶片選擇取樣偶信號之後，先經由第二或閘474對第一晶片選擇取樣偶信號和第二晶片選擇取樣偶信號進行或運算後，可以得到中間偶信號；然後再經由第二及閘475對中間偶信號和第一時脈偶信號進行與運算後，可以得到CS_CLK_E信號。
具體來說，在本發明實施例中，第一或閘472、第二或閘474均具有拓寬信號脈衝寬度的作用。其中，以第一或閘472為例，PCS_OD信號的脈衝寬度為預設時脈週期的兩倍，PCS_ODD信號的脈衝寬度也為預設時脈週期的兩倍，但是相比PCS_OD信號延遲一個預設時脈週期；這樣，通過第一或閘472對PCS_OD信號和PCS_ODD信號進行或運算，可以得到中間奇信號，而且脈衝寬度為預設時脈週期的三倍；然後通過第一及閘473對中間奇信號和PCLK_O信號進行與運算，可以得到具有兩個脈衝的2T_CLK_O信號，而且每個脈衝的脈衝寬度為一個預設時脈週期。同理，第二或閘474輸出的中間偶信號，脈衝寬度也為預設時脈週期的三倍；然後通過第二及閘475對中間偶信號和PCLK_E信號進行與運算，可以得到具有兩個脈衝的2T_CLK_E信號，而且每個脈衝的脈衝寬度為一個預設時脈週期。
這樣，在本發明實施例中，通過時脈處理電路72可以得到CS_CLK_O信號和CS_CLK_E信號，後續可以根據CS_CLK_O信號和CS_CLK_E信號對晶片選擇控制電路73輸出的指令解碼信號進行取樣處理，從而能夠得到目標指令信號。
在一些實施例中，在圖7所示信號取樣電路70的基礎上，如圖8所示，晶片選擇控制電路73可以包括第三邏輯電路731和第四邏輯電路732；其中， 第三邏輯電路731，用於利用第一時脈偶信號對待處理晶片選擇奇信號進行取樣及反相處理，得到中間晶片選擇偶信號；並對中間晶片選擇偶信號、待處理晶片選擇偶信號和待處理指示偶信號進行邏輯運算，得到指令解碼偶信號； 第四邏輯電路732，用於利用第一時脈奇信號對待處理晶片選擇偶信號進行取樣及反相處理，得到中間晶片選擇奇信號；並對中間晶片選擇奇信號、待處理晶片選擇奇信號和待處理指示奇信號進行邏輯運算，得到指令解碼奇信號。
在這裡，中間晶片選擇信號可以是由中間晶片選擇偶信號和中間晶片選擇奇信號組成，指令解碼信號可以是由指令解碼偶信號和指令解碼奇信號組成。其中，中間晶片選擇偶信號用PCS_EB表示，中間晶片選擇奇信號用PCS_OB表示，指令解碼偶信號用CA_1T_ET表示，指令解碼奇信號用CA_1T_OT表示。
在一種具體的實施例中，在圖7所示信號取樣電路70的基礎上，如圖8所示，第三邏輯電路731可以包括第七取樣電路476、第三及閘477和第四及閘478；其中， 第七取樣電路476，用於利用第一時脈偶信號對待處理晶片選擇奇信號進行取樣及反相處理，得到中間晶片選擇偶信號； 第三及閘477，用於對中間晶片選擇偶信號和待處理晶片選擇偶信號進行與運算，得到目標晶片選擇偶信號； 第四及閘478，用於對目標晶片選擇偶信號和和待處理指示偶信號進行與運算，得到指令解碼偶信號。
需要說明的是，在本發明實施例中，第七取樣電路476可以包括第九觸發器和第三反相器，且第九觸發器的輸入端與待處理晶片選擇奇信號連接，第九觸發器的時脈端與第一時脈偶信號連接，第九觸發器的輸出端與第三反相器的輸入端連接，第三反相器的輸出端用於輸出中間晶片選擇偶信號。
也就是說，第九觸發器的輸入端與PCS_O信號連接，第九觸發器的時脈端與PCLK_E信號連接，即利用PCLK_E信號的上升沿對PCS_O信號進行取樣及反相處理，得到PCS_EB信號。然後通過第三及閘477，對PCS_EB信號和PCS_E信號進行與運算，得到目標晶片選擇偶信號，用PCS_ET表示；再通過第四及閘478，對PCS_ET信號和CA[4:0]_1T_E信號進行與運算，得到CA_1T_ET信號。
在這裡，通過對PCS_EB信號與PCS_E信號進行與邏輯，可以實現前述邏輯檢查的效果。示例性地，如果是2T CMD信號對應的CS_n信號（偶數時脈週期為低位準），其脈衝形狀為：前一個時脈週期為高位準，當前時脈週期為低位準，那麼當PCS_E信號處於高位準脈衝時，這時候的PCS_EB信號也為高位準，兩者進行與邏輯之後得到的PCS_ET信號為高位準脈衝，該高位準脈衝可以用於後續解碼。如果是NT ODT CMD信號對應的CS_n信號為低位準的情況（偶數時脈週期以及下一相鄰的奇數時脈週期均為低位準），在CS_n信號為低位準的第一個時脈週期，由於PCS_EB信號比PCS_E信號的反相信號延遲兩個預設時脈週期，那麼當PCS_E信號處於高位準脈衝時，這時候的PCS_EB信號也為高位準，兩者進行與邏輯之後得到的PCS_ET信號也為高位準脈衝，該高位準脈衝可以用於後續解碼。但是如果是在CS_n信號為低位準的第二個時脈週期，雖然PCS_E信號與PCS_EB信號進行與邏輯之後得到的PCS_ET信號也為高位準脈衝，但是該高位準脈衝並不能夠用於第二時脈週期的有效解碼，從而改善了NT ODT CMD信號的第二個時脈週期被錯誤解碼的行為。
還需要說明的是，在本發明實施例中，由於CA[4:0]_1T_E信號並非是一個信號，而是代表CA[0]_1T_E~CA[4]_1T_E這五個信號，那麼對於第四及閘478而言，第四及閘478為六輸入及閘，這六個輸入端分別用於接收CA[0]_1T_E~CA[4]_1T_E這五個信號和PCS_ET信號。其中，第四及閘478的功能主要是解碼。在一種具體的實現方式中，第四及閘478可以相當於圖3中第一指令解碼電路a的前半部分（包括兩個反及閘和一個反或閘）的作用，也能夠實現與的效果。另外，對於用於實現解碼功能的解碼電路來說，這些解碼電路的設計具體是根據指令解碼規則實現的。對於不同的產品，不同的應用場景，不同的指令，解碼規則可能不同，那麼解碼電路的邏輯也可進行相應調整，本發明實施例不作具體限定。
在另一種具體的實施例中，在圖7所示信號取樣電路70的基礎上，如圖8所示，第四邏輯電路732可以包括第八取樣電路479、第五及閘480和第六及閘481；其中， 第八取樣電路479，用於利用第一時脈奇信號對待處理晶片選擇偶信號進行取樣及反相處理，得到中間晶片選擇奇信號； 第五及閘480，用於對中間晶片選擇奇信號和待處理晶片選擇奇信號進行與運算，得到目標晶片選擇奇信號； 第六及閘481，用於對目標晶片選擇奇信號和和待處理指示奇信號進行與運算，得到指令解碼奇信號。
需要說明的是，在本發明實施例中，第八取樣電路479可以包括第十觸發器和第四反相器，且第十觸發器的輸入端與待處理晶片選擇偶信號連接，第十觸發器的時脈端與第一時脈奇信號連接，第十觸發器的輸出端與第四反相器的輸入端連接，第四反相器的輸出端用於輸出中間晶片選擇奇信號。
也就是說，第十觸發器的輸入端與PCS_E信號連接，第十觸發器的時脈端與PCLK_O信號連接，即利用PCLK_O信號的上升沿對PCS_E信號進行取樣及反相處理，得到PCS_OB信號。然後通過第五及閘480，對PCS_OB信號和PCS_O信號進行與運算，得到目標晶片選擇奇信號，用PCS_OT表示；再通過第六及閘481，對PCS_OT信號和CA[4:0]_1T_O信號進行與運算，得到CA_1T_OT信號。
在這裡，通過對PCS_OB信號與PCS_O信號進行與邏輯，也可以實現前述邏輯檢查的效果。示例性地，如果是2T CMD信號對應的CS_n信號（奇數時脈週期為低位準），其脈衝形狀為：前一個時脈週期為高位準，當前時脈週期為低位準，那麼當PCS_O信號處於高位準脈衝時，這時候的PCS_OB信號也為高位準，兩者進行與邏輯之後得到的PCS_OT信號為高位準脈衝，該高位準脈衝可以用於後續解碼。
如果是NT ODT CMD信號對應的CS_n信號為低位準的情況（奇數時脈週期以及下一相鄰的偶數時脈週期均為低位準），如果是在CS_n信號為低位準的第一個時脈週期，這時候PCS_O信號為高位準有效的脈衝信號；由於PCS_OB信號比PCS_O信號的反相信號延遲兩個預設時脈週期，那麼當PCS_O信號處於高位準脈衝時，此時PCS_OB信號也為高位準，兩者進行與邏輯之後得到的PCS_OT信號也為高位準脈衝，該高位準脈衝可以用於後續解碼。但是如果是在CS_n信號為低位準的第二個時脈週期，這時候PCS_O信號為高位準有效的脈衝信號；那麼當PCS_O信號處於高位準脈衝時，此時PCS_OB信號處於低位準脈衝，兩者進行與邏輯之後才能得到低位準信號，即得到無效的PCS_OT信號，也就無法用於後續解碼，從而改善了NT ODT CMD信號的第二個時脈週期被錯誤解碼的行為。
還需要說明的是，在本發明實施例中，由於CA[4:0]_1T_O信號並非是一個信號，而是代表CA[0]_1T_O~CA[4]_1T_O這五個信號，那麼對於第六及閘481而言，第六及閘481為六輸入及閘，這六個輸入端分別用於接收CA[0]_1T_O~CA[4]_1T_O這五個信號和PCS_OT信號。其中，第六及閘481的功能主要是解碼。在一種具體的實現方式中，第六及閘481可以相當於圖3中第二指令解碼電路b的前半部分（包括兩個反及閘和一個反或閘）的作用，也能夠實現與的效果。另外，對於用於實現解碼功能的解碼電路來說，這些解碼電路的設計具體是根據指令解碼規則實現的。對於不同的產品，不同的應用場景，不同的指令，解碼規則可能不同，那麼解碼電路的邏輯也可進行相應調整，本發明實施例不作具體限定。
還需要說明的是，在本發明實施例中，對於第七取樣電路476和第八取樣電路479而言，因為PCS_O信號或者PCS_E信號為高位準有效的脈衝信號，增加第三反相器或者第四反相器之後，PCS_EB信號或者PCS_OB信號就可以變成低位準有效的脈衝信號，以便後續的邏輯運算。另外，對於後續不同的邏輯運算，第七取樣電路476和第八取樣電路479也可以不需要設置第三反相器和第四反相器，那麼後續的邏輯運算則需進行相應調整，從而也可以達到相同效果。
這樣，通過晶片選擇控制電路73中的第七取樣電路476和第八取樣電路479，可以保存前一時脈週期取樣的CS_n信號，然後將其與當前時脈週期取樣的CS_n信號進行與邏輯運算，可以得到目標晶片選擇奇/偶信號，再將目標晶片選擇奇/偶信號和待處理指示信號進行與邏輯運算，可以得到指令解碼信號；即利用前一時脈週期取樣的CS_n信號進行邏輯檢查，從而可以區分當前時脈週期的命令為正常解碼2T CMD信號的第一個時脈週期，而不是錯誤解碼NT ODT CMD信號的第二個時脈週期，解決了NT ODT CMD信號的第二個時脈週期被錯誤解碼的行為。在這裡，前一時脈週期取樣的CS_n信號體現在PCS_EB/PCS_OB信號中，當前時脈週期取樣的CS_n信號體現在PCS_E/PCS_O信號中，目標晶片選擇奇/偶信號是指PCS_ET/PCS_OT信號。
在一些實施例中，在圖7所示信號取樣電路70的基礎上，如圖8所示，輸出取樣電路74可以包括第九取樣電路741、第十取樣電路742和第三或閘743；其中， 第九取樣電路741，用於利用晶片選擇時脈奇信號對指令解碼偶信號進行取樣處理，得到目標指令奇信號； 第十取樣電路742，用於利用晶片選擇時脈偶信號對指令解碼奇信號進行取樣處理，得到目標指令偶信號； 第三或閘743，用於對目標指令奇信號和目標指令偶信號進行或運算，得到目標指令信號。
在這裡，目標指令奇信號可以用CMD_O表示；目標指令偶信號可以用CMD_E表示；目標指令信號可以用CMD表示。
需要說明的是，在本發明實施例中，對於第九取樣電路741而言，第九取樣電路741可以包括第十一觸發器，且第十一觸發器的輸入端與指令解碼偶信號連接，第十一觸發器的時脈端與晶片選擇時脈奇信號連接，第十一觸發器的輸出端用於輸出目標指令奇信號。具體地，第十一觸發器的輸入端與CA_1T_ET信號連接，第十一觸發器的時脈端與CS_CLK_O信號連接，即利用CS_CLK_O信號的上升沿對CA_1T_ET信號進行取樣處理，得到CMD_O信號。
需要說明的是，在本發明實施例中，對於第十取樣電路742而言，第十取樣電路742可以包括第十二觸發器，且第十二觸發器的輸入端與指令解碼奇信號連接，第十二觸發器的時脈端與晶片選擇時脈偶信號連接，第十二觸發器的輸出端用於輸出目標指令偶信號。具體地，第十二觸發器的輸入端與CA_1T_OT信號連接，第十二觸發器的時脈端與CS_CLK_E信號連接，即利用CS_CLK_E信號的上升沿對CA_1T_OT信號進行取樣處理，得到CMD_E信號。
這樣，通過信號輸入電路71、時脈處理電路72、晶片選擇控制電路73和輸出取樣電路74，根據第一時脈信號對待處理晶片選擇信號進行取樣處理，可以保存前一時脈週期取樣的CS_n信號，然後將其與當前時脈週期取樣的CS_n信號進行與邏輯運算來輸出目標晶片選擇奇/偶信號，再將目標晶片選擇奇/偶信號和待處理指示信號進行與邏輯運算，可以得到指令解碼信號；也即利用前一時脈週期取樣的CS_n信號進行邏輯檢查，能夠實現2T CMD信號和NT ODT CMD信號的正確解碼，從而改善了NT ODT CMD信號的第二個時脈週期被錯誤解碼的行為，提高了指令解碼的準確度。
還可以理解地，在本發明實施例中，無論是第一觸發器、第二觸發器、第三觸發器、第四觸發器，還是第五觸發器、第六觸發器、第七觸發器、第八觸發器，甚至是第九觸發器、第十觸發器、第十一觸發器、第十二觸發器，都可以為資料觸發器。
進一步地，在一些實施例中，對於輸入時脈處理電路72的第一時脈偶信號和第一時脈奇信號而言，還可以首先對其進行延時處理。因此，在一些實施例中，在圖8所示信號取樣電路70的基礎上，如圖9所示，信號取樣電路70還可以包括第一緩衝器75和第二緩衝器76；其中， 第一緩衝器75，用於對第一時脈偶信號進行延時處理，得到第一時脈延時偶信號； 第二緩衝器76，用於對第一時脈奇信號進行延時處理，得到第一時脈延時奇信號。
需要說明的是，在本發明實施例中，第一時脈偶信號和第一時脈奇信號在輸入時脈處理電路72之前還需要先進行延時處理。其中，第一時脈延時偶信號用PCLK_EE表示，第一時脈延時奇信號用PCLK_OO表示。
還需要說明的是，對於緩衝器而言，無論是第一緩衝器75還是第二緩衝器76，不僅具有延時功能，而且還可以具有增強信號驅動能力的作用。具體地，對於第一時脈延時偶信號與第一時脈偶信號而言，第一時脈延時偶信號相比第一時脈偶信號不僅存在時延，而且第一時脈延時偶信號的驅動能力更強；而對於第一時脈延時奇信號與第一時脈奇信號而言，第一時脈延時奇信號相比第一時脈奇信號存在時延，而且第一時脈延時奇信號的驅動能力更強。
在本發明實施例中，無論是第一緩衝器75還是第二緩衝器76，緩衝器個數並不局限於一個，也可以是多個。在這裡，具體數量可以根據實際需求進行設置，並不作具體限定。
這樣，在本發明實施例中，第一時脈偶信號和第一時脈奇信號進行延時處理之後，將延時後得到的PCLK_EE信號和PCLK_OO信號輸入到時脈處理電路72，然後通過時脈處理電路72可以得到CS_CLK_O信號和CS_CLK_E信號；後續可以根據CS_CLK_O信號和CS_CLK_E信號對晶片選擇控制電路73輸出的指令解碼信號進行取樣處理，使得通過輸出取樣電路74能夠得到目標指令信號，這時候的目標指令信號改善了NT ODT CMD信號的第二個時脈週期被錯誤解碼的行為，提高了指令解碼的準確度。
進一步地，在一些實施例中，初始晶片選擇信號可以是表徵目標晶片被選中的信號，且初始晶片選擇信號為低位準有效的脈衝信號；其中， 若初始晶片選擇信號包括一個脈衝且脈衝寬度為預設時脈週期，則通過信號取樣電路70得到的目標指令信號為有效解碼信號，且目標指令信號為DDR5 DRAM晶片中的Command信號，Command信號包括讀命令信號，寫命令信號，刷新命令信號，預充電命令信號，啟動命令信號； 若初始晶片選擇信號包括一個脈衝且脈衝寬度為預設時脈週期的兩倍，則通過信號取樣電路70得到的目標指令信號為有效解碼信號，且目標指令信號為DDR5 DRAM晶片中的Non-Target ODT Command信號。
需要說明的是，在本發明實施例中，通過增加一階CS_n的晶片選擇控制電路73來保存前一個時脈週期取樣的CS_n信號，然後將其與當前時脈週期取樣的CS_n信號進行與邏輯運算，可以得到目標晶片選擇奇/偶信號，即圖7~圖9中所示的PCS_ET/PCS_OT信號。其中，前一時脈週期取樣的CS_n信號體現在PCS_EB/PCS_OB信號中，當前時脈週期取樣的CS_n信號體現在PCS_E/PCS_O信號中。
還需要說明的是，在本發明實施例中，結合圖5中脈衝寬度不同的兩個晶片選擇信號，一方面，如果前一個時脈週期的CS_n信號為高位準，且當前時脈週期的CS_n信號為低位準，這時候就可以被識別為正常指令進行解碼。另一方面，前一個時脈週期的CS_n信號為低位準，且當前時脈週期的CS_n信號仍為低位準，這時候就會被識別為NT ODT CMD信號的第二個時脈週期，不會進行任何額外指令的解碼，從而消除NT ODT CMD信號的第二個時脈週期被錯誤解碼的情況。又一方面，無論前一個時脈週期的CS_n信號為什麼位準，只要當前時脈週期的CS_n信號為高位準，這時候也就不會有任何指令進行解碼，從而保證該邏輯不會影響正常指令解碼。
在一種可能的實現方式中，在初始晶片選擇信號的脈衝寬度為預設時脈週期的2倍的情況下，其中， 若第一晶片選擇信號在偶數時脈週期的上升沿取樣為低位準且在下一相鄰奇數時脈週期的上升沿取樣仍為低位準，則確定晶片選擇時脈偶信號和晶片選擇時脈奇信號均為有效的脈衝信號，且晶片選擇時脈偶信號的第一個脈衝比晶片選擇時脈奇信號的第一個脈衝延遲一個預設時脈週期；以及確定目標晶片選擇偶信號為高位準有效的脈衝信號，以使得目標指令信號是基於晶片選擇時脈奇信號對指令解碼偶信號進行取樣得到的；其中， 目標指令信號包括一個脈衝，且該脈衝的脈衝寬度為預設時脈週期的2倍；其中，晶片選擇時脈奇信號中第一個脈衝的上升沿用於產生目標指令信號的上升沿，晶片選擇時脈奇信號中第二個脈衝的上升沿用於產生目標指令信號的下降沿。
在另一種可能的實現方式中，在初始晶片選擇信號的脈衝寬度為預設時脈週期的2倍的情況下，其中， 若第一晶片選擇信號在奇數時脈週期的上升沿取樣為低位準且在下一相鄰偶數時脈週期的上升沿取樣仍為低位準，則確定晶片選擇時脈偶信號和晶片選擇時脈奇信號均為有效的脈衝信號，且晶片選擇時脈奇信號的第一個脈衝比晶片選擇時脈偶信號的第一個脈衝延遲一個預設時脈週期；以及確定目標晶片選擇奇信號為高位準有效的脈衝信號，以使得目標指令信號是基於晶片選擇時脈偶信號對指令解碼奇信號進行取樣得到的；其中， 目標指令信號包括一個脈衝，且該脈衝的脈衝寬度為預設時脈週期的2倍；其中，晶片選擇時脈偶信號中第一個脈衝的上升沿用於產生目標指令信號的上升沿，晶片選擇時脈偶信號中第二個脈衝的上升沿用於產生目標指令信號的下降沿。
需要說明的是，在本發明實施例中，偶數時脈週期或者奇數時脈週期是指初始時脈信號（用CK_t/CK_c表示）的時脈週期。具體來說，經過第三接收電路453的分頻處理之後，可以得到PCLK_E信號和PCLK_O信號；然後將PCLK_E信號的上升沿所在的時脈週期作為偶數時脈週期，PCLK_O信號的上升沿所在的時脈週期作為奇數時脈週期。
還需要說明的是，在本發明實施例中，對於第一晶片選擇信號在偶數時脈週期的上升沿取樣為低位準且在下一相鄰奇數時脈週期的上升沿取樣仍為低位準的情況，這時候無論是晶片選擇時脈偶信號還是晶片選擇時脈奇信號均為高位準有效的脈衝信號，而且均包括兩個脈衝，每個脈衝的脈衝寬度為預設時脈週期；另外，晶片選擇時脈偶信號的第一個脈衝比晶片選擇時脈奇信號的第一個脈衝延遲一個預設時脈週期。此外，目標晶片選擇奇信號為低位準信號，而目標晶片選擇偶信號為高位準有效的脈衝信號，且僅包括一個脈衝以及該脈衝的脈衝寬度為預設時脈週期的兩倍，以使得目標指令信號是基於晶片選擇時脈奇信號對指令解碼偶信號進行取樣得到的。在這裡，目標指令信號僅包括一個脈衝，且該脈衝的脈衝寬度為預設時脈週期的兩倍；其中，晶片選擇時脈奇信號中第一個脈衝的上升沿用於產生目標指令信號的上升沿，晶片選擇時脈奇信號中第二個脈衝的上升沿用於產生目標指令信號的下降沿。
另外，還需要注意的是，這裡的“脈衝寬度為一個預設時脈週期”或者“脈衝寬度為預設時脈週期的兩倍”均是指預設精度範圍內，具體可以為該脈衝寬度和一個預設時脈週期之間的偏差在預設精度範圍內，或者該脈衝寬度和預設時脈週期的兩倍之間的偏差在預設精度範圍內。示例性地，目標指令信號的脈衝寬度在預設精度範圍內為預設時脈週期的兩倍。
還需要說明的是，在本發明實施例中，對於第一晶片選擇信號在奇數時脈週期的上升沿取樣為低位準且在下一相鄰偶數時脈週期的上升沿取樣仍為低位準的情況，這時候無論是晶片選擇時脈偶信號還是晶片選擇時脈奇信號均為高位準有效的脈衝信號，而且均包括兩個脈衝，每個脈衝的脈衝寬度為預設時脈週期；另外，晶片選擇時脈奇信號的第一個脈衝比晶片選擇時脈偶信號的第一個脈衝延遲一個預設時脈週期。此外，目標晶片選擇偶信號為低位準信號，而目標晶片選擇奇信號為高位準有效的脈衝信號，且僅包括一個脈衝以及該脈衝的脈衝寬度為預設時脈週期的兩倍，以使得目標指令信號是基於晶片選擇時脈偶信號對指令解碼奇信號進行取樣得到的。在這裡，目標指令信號也僅包括一個脈衝，且脈衝的脈衝寬度在預設精度範圍內為預設時脈週期的兩倍；其中，晶片選擇時脈偶信號中第一個脈衝的上升沿用於產生目標指令信號的上升沿，晶片選擇時脈偶信號中第二個脈衝的上升沿用於產生目標指令信號的下降沿。
本發明實施例提供了一種信號取樣電路，基於該信號取樣電路，對於2T CMD和NT ODT CMD這兩種指令的解碼，通過晶片選擇控制電路能夠實現2T CMD信號和NT ODT CMD信號的正確解碼，從而改善了NT ODT CMD信號的第二個時脈週期被錯誤解碼的行為，提高了指令解碼的準確度。
在本發明的另一實施例中，基於前述實施例所述的信號取樣電路70，參見圖10，其示出了本發明實施例提供的一種信號取樣電路的詳細結構示意圖。如圖10所示，信號取樣電路70可以包括第一接收器901、第二接收器902、第三接收器903、第一觸發器904、第二觸發器905、第三觸發器906、第一反相器907、第四觸發器908、第二反相器909、第五觸發器910、第一反閘911、第六觸發器912、第一或閘913、第一及閘914、第七觸發器915、第二反閘916、第八觸發器917、第二或閘918、第二及閘919、第九觸發器920、第三反相器921、第三及閘922、第四及閘923、第十觸發器924、第四反相器925、第五及閘926、第六及閘927、第十一觸發器928、第十二觸發器929和第三或閘930。其中，第一觸發器904、第二觸發器905、第三觸發器906、第一反相器907、第四觸發器908、第五觸發器910、第六觸發器912、第七觸發器915、第八觸發器917、第九觸發器920、第十觸發器924、第十一觸發器928和第十二觸發器929均可以是由資料觸發器組成。
需要說明的是，圖10的組成結構與圖8類似，故針對圖10的描述可以參見前述圖8的相關描述，這裡不再詳述。
在本發明實施例中，由於CA[4:0]_1T_E信號代表CA[0]_1T_E~CA[4]_1T_E這五個信號，故對於第四及閘923而言，第四及閘923為六輸入及閘，這六個輸入端分別用於接收CA[0]_1T_E~CA[4]_1T_E這五個信號和PCS_ET信號；第四及閘923輸出的CA_1T_ET信號代表一個信號，故這裡僅需要一個第十一觸發器928。同理，由於CA[4:0]_1T_O信號代表CA[0]_1T_O~CA[4]_1T_O這五個信號，故對於第六及閘927而言，第六及閘927為六輸入及閘，這六個輸入端分別用於接收CA[0]_1T_O~CA[4]_1T_O這五個信號和PCS_OT信號；第六及閘927輸出的CA_1T_OT信號代表一個信號，故這裡僅需要一個第十二觸發器929。
基於圖10所示的信號取樣電路70，其對應的信號時序如圖11A和圖11B所示。在圖11A和圖11B中，第一命令位址信號用CA表示，且CA可以包括Cy、Cz、C0、C1、C2和C3信息；初始晶片選擇信號用CS_n表示，第一晶片選擇信號用PCS表示，CS_n信號為低位準有效的脈衝信號，而且CS_n用於表徵目標晶片被選中的信號；初始時脈信號用CK_t表示，第一時脈偶信號用PCLK_E表示，第一時脈奇信號用PCLK_O表示，且CK_t信號的時脈週期為預設時脈週期，PCLK_E信號和PCLK_O信號的時脈週期均為預設時脈週期的兩倍，且相位差為180度。
在CS_n信號的脈衝寬度為預設時脈週期的情況下，其對應的是2T CMD信號。具體如圖11A所示，如果PCS信號在偶數時脈週期的上升沿取樣為低位準，那麼利用PCLK_E信號的上升沿對CA信號進行取樣處理後，得到CA[4:0]_1T_E信號包括C0和C2資訊；利用PCLK_O信號的上升沿對CA信號進行取樣處理後，得到CA[4:0]_1T_O信號包括C1和C3資訊。在利用PCLK_E信號的上升沿對PCS信號進行取樣及反相處理後，得到PCS_E信號為高位準有效的脈衝信號，且脈衝寬度為預設時脈週期的兩倍；在利用PCLK_O信號的上升沿對PCS信號進行取樣及反相處理後，得到PCS_O信號為低位準信號；然後在經過第十觸發器924和第四反相器925對PCS_E信號進行上升沿取樣及反相處理後，得到PCS_OB信號為低位準有效的脈衝信號，且脈衝寬度為預設時脈週期的兩倍；在經過第九觸發器920和第三反相器921對PCS_O信號進行上升沿取樣及反相處理後，得到PCS_EB信號為高位準信號；由於PCS_O信號為低位準信號，因此，PCS_O信號與PCS_OB信號進行與邏輯所得到的PCS_OT信號為低位準信號，然後通過對PCS_OT信號和CA[4:0]_1T_O信號進行與邏輯，得到CA_1T_OT信號，由於PCS_OT信號無有效脈衝，故沒有任何指令解碼；而PCS_E信號與PCS_EB信號進行與邏輯所得到的PCS_ET信號為高位準有效的脈衝信號，且脈衝寬度為預設時脈週期的兩倍；然後再通過對PCS_ET信號和CA[4:0]_1T_E信號進行與邏輯，得到CA]_1T_ET信號，由於PCS_ET信號存在有效脈衝，此時的指令解碼包括C0資訊。另外，通過第五觸發器910、第一反閘911和第六觸發器912對PCS_E信號進行兩階取樣處理，然後再通過第一或閘913對兩階取樣得到的PCS_ODD信號和PCS_OD信號進行或運算，輸出的中間奇信號為高位準有效的脈衝信號，且脈衝寬度為預設時脈週期的三倍，即第一或閘913的作用是拓寬信號的脈衝寬度；然後再由第一及閘914對中間奇信號和PCLK_O信號進行與運算，得到CS_CLK_O信號包括兩個脈衝，且每一脈衝的脈衝寬度為預設時脈週期；由於PCS_O信號為低位準信號，故通過第七觸發器915、第二反閘916和第八觸發器917對PCS_O信號進行兩階取樣處理，然後再通過第二或閘918、第二及閘919進行邏輯運算，得到CS_CLK_E信號也為低位準信號。這樣，利用CS_CLK_O信號對CA_1T_ET信號進行上升沿取樣處理，得到CMD信號僅包含C0資訊；其中，CS_CLK_O信號中第一個脈衝的上升沿用於產生CMD信號的上升沿，CS_CLK_O信號中第二個脈衝的上升沿用於產生CMD信號的下降沿。
在CS_n信號的脈衝寬度為預設時脈週期的兩倍的情況下，其對應的是NT ODT CMD信號。具體如圖11B所示，如果PCS信號在偶數時脈週期的上升沿取樣為低位準且在下一相鄰奇數時脈週期的上升沿取樣仍為低位準，那麼利用PCLK_E信號的上升沿對CA信號進行取樣處理後，得到CA[4:0]_1T_E信號包括C0和C2資訊；利用PCLK_O信號的上升沿對CA信號進行取樣處理後，得到CA[4:0]_1T_O信號包括C1和C3資訊。在利用PCLK_E信號的上升沿對PCS信號進行取樣及反相處理後，得到PCS_E信號為高位準有效的脈衝信號，且脈衝寬度為預設時脈週期的兩倍；在利用PCLK_O信號的上升沿對PCS信號進行取樣及反相處理後，得到PCS_O信號為高位準有效的脈衝信號，且脈衝寬度為預設時脈週期的兩倍，但是相比PCS_E信號延遲一個預設時脈週期；然後在經過第十觸發器924和第四反相器925對PCS_E信號進行上升沿取樣及反相處理後，得到PCS_OB信號為低位準有效的脈衝信號，且脈衝寬度為預設時脈週期的兩倍；在經過第九觸發器920和第三反相器921對PCS_O信號進行上升沿取樣及反相處理後，得到PCS_EB信號為低位準有效的脈衝信號，且脈衝寬度為預設時脈週期的兩倍，但是相比PCS_OB信號延遲一個預設時脈週期；由於PCS_O信號與PCS_OB信號互為相反信號，因此，PCS_O信號與PCS_OB信號進行與邏輯所得到的PCS_OT信號為低位準信號，然後通過對PCS_OT信號和CA[4:0]_1T_O信號進行與邏輯，得到CA_1T_OT信號，由於PCS_OT信號無有效脈衝，故沒有任何指令解碼；而PCS_E信號與PCS_EB信號進行與邏輯所得到的PCS_ET信號為高位準有效的脈衝信號，且脈衝寬度為預設時脈週期的兩倍；然後再通過對PCS_ET信號和CA[4:0]_1T_E信號進行與邏輯，得到CA]_1T_ET信號，由於PCS_ET信號存在有效脈衝，此時的指令解碼包括C0資訊。另外，通過第五觸發器910、第一反閘911和第六觸發器912對PCS_E信號進行兩階取樣處理，然後再通過第一或閘913對兩階取樣得到的PCS_ODD信號和PCS_OD信號進行或運算，輸出的中間奇信號為高位準有效的脈衝信號，且脈衝寬度為預設時脈週期的三倍，即第一或閘913的作用是拓寬信號的脈衝寬度；然後再由第一及閘914對中間奇信號和PCLK_O信號進行與運算，得到CS_CLK_O信號包括兩個脈衝，且每一脈衝的脈衝寬度為預設時脈週期；通過第七觸發器915、第二反閘916和第八觸發器917對PCS_O信號進行兩階取樣處理，然後再通過第二或閘918對兩階取樣得到的PCS_EDD信號和PCS_ED信號進行或運算，輸出的中間偶信號為高位準有效的脈衝信號，且脈衝寬度為預設時脈週期的三倍，即第二或閘918的作用也是拓寬信號的脈衝寬度；然後再由第二及閘919對中間偶信號和PCLK_E信號進行與運算，得到CS_CLK_E信號也包括兩個脈衝，每一脈衝的脈衝寬度為預設時脈週期，但是相比CS_CLK_O信號的第一個脈衝延遲一個預設時脈週期。這樣，利用CS_CLK_O信號對CA_1T_ET信號進行上升沿取樣處理，得到CMD信號僅包含C0資訊；其中，CS_CLK_O信號中第一個脈衝的上升沿用於產生CMD信號的上升沿，CS_CLK_O信號中第二個脈衝的上升沿用於產生CMD信號的下降沿。
在本發明實施例中，偶數時脈週期是指PCLK_E的上升沿所在的時脈週期，奇數時脈週期是指PCLK_O的上升沿所在的時脈週期。
此外，在本發明實施例中，在CS_n信號的脈衝寬度為預設時脈週期的情況下，圖11A所提供的時序波形是PCS信號在偶數時脈週期的上升沿取樣為低位準的時序情況；同理，PCS信號在奇數時脈週期的上升沿取樣為低位準的時序情況類似，這裡不作詳述。另外，在CS_n信號的脈衝寬度為預設時脈週期的兩倍的情況下，圖11B所提供的時序波形是PCS信號在偶數時脈週期的上升沿取樣為低位準且在下一相鄰奇數時脈週期的上升沿取樣仍為低位準的時序情況；同理，PCS信號在奇數時脈週期的上升沿取樣為低位準且在下一相鄰偶數時脈週期的上升沿取樣仍為低位準的時序情況類似，這裡不作詳述。
也就是說，基於本發明實施例的信號取樣電路70，在NT ODT CMD信號的第二時脈週期，最終不會有C1的指令從CMD中輸出。從而能夠解決NT ODT CMD第二週期錯誤解碼的行為。具體地，如圖11B所示，CS_n信號只有兩個預設時脈週期的低位準，其對應的是NT ODT CMD信號，CS_n信號分別被PCLK_E信號和PCLK_O信號取樣之後為PCS_E信號（第一時脈週期）和PCS_O信號（第二時脈週期）；然後PCS_E信號被PCLK_O信號取樣之後產生PCS_OB信號，PCS_O信號被PCLK_E信號取樣之後產生PCS_EB信號。在CS_n信號為低位準的第一時脈週期，PCS_E信號和PCS_EB信號進行與邏輯產生PCS_ET信號，這會被正常解碼為NT ODT CMD信號。在CS_n信號為低位準的第二時脈週期，PCS_O信號和PCS_OB信號進行與邏輯產生PCS_OT信號。該技術方案通過這個邏輯識別前一時脈週期和當前時脈週期的CS_n信號都為低位準，使得PCS_OT信號無有效脈衝，從而得到的CA_1T_OT信號為無效的指令解碼信號，利用CS_CLK_E信號取樣之後也就無法產生任何CMD。從而在保證第一時脈週期正常解碼的情況下，能夠解決NT ODT CMD信號的第二時脈週期錯誤解碼的行為。
本發明實施例提供了一種信號取樣電路，通過本實施例對前述實施例的具體實現進行詳細闡述，從中可以看出，基於本發明實施例的技術方案，對於2T CMD和NT ODT CMD這兩種指令的解碼，通過晶片選擇控制電路可以確保2T CMD信號和NT ODT CMD信號的正確解碼，從而改善了NT ODT CMD信號的第二個時脈週期被錯誤解碼的行為，提高了指令解碼的準確度。
在本發明的又一實施例中，參見圖12，其示出了本發明實施例提供的一種半導體記憶體120的組成結構示意圖。如圖12所示，半導體記憶體120可以包括前述實施例任一項所述的信號取樣電路70。
在本發明實施例中，半導體記憶體120可以為DRAM晶片。
進一步地，在一些實施例中，DRAM晶片符合DDR5記憶體規格。
需要說明的是，本發明實施例主要涉及積體電路設計中輸入信號取樣及指令解碼的相關電路，特別涉及DRAM晶片中，CA信號輸入分別作為指令和位址取樣和解碼之後的控制調節電路。具體來說，本發明實施例的技術方案解決了DDR5的NT ODT CMD信號的解碼過程中由於CS_n的特殊情況，導致正常CMD DEC錯誤解碼指令的問題。該技術方案利用了前一時脈週期取樣的CS_n邏輯檢查，來保證當前時脈週期的指令為正常2T CMD信號的第一個時脈週期正常解碼，而不是錯誤解碼NT ODT CMD信號的第二個時脈週期。
另外，還需要說明的是，本發明實施例的技術方案可以應用於DRAM晶片中CA信號取樣和解碼的控制電路，但不局限於此範圍，其他輸入信號取樣及指令解碼的相關電路均可採用此設計。
這樣，在本發明實施例中，對於半導體記憶體120而言，其包括有信號取樣電路70，因此，根據第一時脈信號對待處理晶片選擇信號進行取樣處理，可以保存前一時脈週期取樣的CS_n信號，然後將其與當前時脈週期取樣的CS_n信號的與邏輯輸出作為指令解碼的輸入，也即利用前一時脈週期取樣的CS_n信號進行邏輯檢查，從而改善了NT ODT CMD信號的第二個時脈週期被錯誤解碼的行為，提高了指令解碼的準確度。
以上，僅為本發明的較佳實施例而已，並非用於限定本發明的保護範圍。 需要說明的是，在本發明中，術語“包括”、“包含”或者其任何其他變體意在涵蓋非排他性的包含，從而使得包括一系列要素的過程、方法、物品或者裝置不僅包括那些要素，而且還包括沒有明確列出的其他要素，或者是還包括為這種過程、方法、物品或者裝置所固有的要素。在沒有更多限制的情況下，由語句“包括一個……”限定的要素，並不排除在包括該要素的過程、方法、物品或者裝置中還存在另外的相同要素。
上述本發明實施例序號僅僅為了描述，不代表實施例的優劣。
本發明所提供的幾個方法實施例中所揭露的方法，在不衝突的情況下可以任意組合，得到新的方法實施例。
本發明所提供的幾個產品實施例中所揭露的特徵，在不衝突的情況下可以任意組合，得到新的產品實施例。
本發明所提供的幾個方法或設備實施例中所揭露的特徵，在不衝突的情況下可以任意組合，得到新的方法實施例或設備實施例。
以上，僅為本發明的具體實施方式，但本發明的保護範圍並不局限於此，任何熟悉本技術領域的技術人員在本發明揭露的技術範圍內，可輕易想到變化或替換，都應涵蓋在本發明的保護範圍之內。因此，本發明的保護範圍應以申請專利範圍的保護範圍為準。
10、70：信號取樣電路 71：信號輸入電路 72：時脈處理電路 73：晶片選擇控制電路 74：輸出取樣電路 75、76：緩衝器 101、102、103、901、902、903：接收器 104、105、106、107、108、110、113、115、461、462、463、464、476、479、721、722、741、742：取樣電路 109、114、907、909、921、925：反相器 111、116、119、472、474、743、913、918、930：或閘 112、117、473、475、477、478、480、481、914、919、922、923、926、927：及閘 118：指令解碼器 451、452、453：接收電路 465、468、469、471、904、905、906、908、910、912、915、917、920、924、928、929：觸發器 467、470、911、916：反閘 711：接收電路 712：輸入取樣電路 723、724、731、732：邏輯電路 a、b：指令解碼電路 CA：命令位址信號 CA[13:0]：CA信號輸入 CA[4:0]_1T_E：待處理指示偶信號 CA[4:0]_1T_O：待處理指示奇信號 CA[13:0]_1T_E：命令位址偶信號 CA_1T_ET：指令解碼偶信號 CA[13:0]_1T_O：命令位址奇信號 CA_1T_OT：指令解碼奇信號 CK_t、CK_c：互補時脈信號 CMD：指令信號 CMD_O：目標指令奇信號 CMD_E：目標指令偶信號 CS0_n、CS1_n、PCS：晶片選擇信號 CS_CLK_E：晶片選擇時脈偶信號 CS_CLK_O：晶片選擇時脈奇信號 CS_n：初始晶片選擇信號 PCLK_E：時脈偶信號 PCLK_O：時脈奇信號 PCS_E：待處理晶片選擇偶信號 PCS_EB：中間晶片選擇偶信號 PCS_ED：晶片選擇取樣偶信號 PCS_EDD：晶片選擇取樣偶信號 PCS_ET：目標晶片選擇奇信號 PCS_O：待處理晶片選擇奇信號 PCS_OB：中間晶片選擇奇信號 PCS_OD、PCS_ODD：晶片選擇取樣奇信號 PCS_OT：目標晶片選擇偶信號 VREFCA：參考信號
圖1為兩個時脈週期命令的信號時序示意圖；
圖2為一種信號取樣電路的組成結構示意圖；
圖3為一種指令解碼器的組成結構示意圖；
圖4為一種信號取樣電路的信號時序示意圖一；
圖5為脈衝寬度不同的兩個晶片選擇信號對比示意圖；
圖6為一種信號取樣電路的信號時序示意圖二；
圖7為本發明實施例提供的一種信號取樣電路的組成結構示意圖一；
圖8為本發明實施例提供的一種信號取樣電路的組成結構示意圖二；
圖9為本發明實施例提供的一種信號取樣電路的組成結構示意圖三；
圖10為本發明實施例提供的一種信號取樣電路的詳細結構示意圖；
圖11A為本發明實施例提供的一種信號取樣電路的信號時序示意圖一；
圖11B為本發明實施例提供的一種信號取樣電路的信號時序示意圖二；
圖12為本發明實施例提供的一種半導體記憶體的組成結構示意圖。
70：信號取樣電路 71：信號輸入電路 72：時脈處理電路 73：晶片選擇控制電路 74：輸出取樣電路

Claims (9)

  1. 一種信號取樣電路，其中所述信號取樣電路包括信號輸入電路、時脈處理電路、晶片選擇控制電路和輸出取樣電路；其中， 所述信號輸入電路，用於根據第一時脈信號、第一晶片選擇信號和第一命令位址信號，確定待處理指示信號和待處理晶片選擇信號；其中，所述第一時脈信號的時脈週期為預設時脈週期的2倍； 所述時脈處理電路，用於根據所述第一時脈信號對所述待處理晶片選擇信號進行兩階取樣處理和邏輯運算處理，得到晶片選擇時脈信號；其中，所述晶片選擇時脈信號包括兩個脈衝，且每個脈衝的脈衝寬度為所述預設時脈週期； 所述晶片選擇控制電路，用於根據所述第一時脈信號對所述待處理晶片選擇信號進行取樣處理，得到中間晶片選擇信號，以及對所述中間晶片選擇信號、所述待處理晶片選擇信號和所述待處理指示信號進行邏輯運算，得到指令解碼信號； 所述輸出取樣電路，用於根據所述晶片選擇時脈信號對所述指令解碼信號進行取樣處理，得到目標指令信號。
  2. 根據請求項1所述的信號取樣電路，其中所述信號輸入電路包括第一接收電路、第二接收電路、第三接收電路和輸入取樣電路；其中， 所述第一接收電路，用於接收初始命令位址信號，輸出所述第一命令位址信號； 所述第二接收電路，用於接收初始晶片選擇信號，輸出所述第一晶片選擇信號； 所述第三接收電路，用於接收初始時脈信號，並對所述初始時脈信號進行分頻處理，輸出第一時脈奇信號和第一時脈偶信號； 所述輸入取樣電路，用於根據所述第一時脈信號對所述第一晶片選擇信號和所述第一命令位址信號進行取樣處理，得到所述待處理指示信號和所述待處理晶片選擇信號； 其中，所述初始時脈信號的時脈週期為所述預設時脈週期，所述第一時脈信號是由所述第一時脈奇信號和所述第一時脈偶信號組成，所述第一時脈奇信號和所述第一時脈偶信號各自的時脈週期均是所述預設時脈週期的2倍，且所述第一時脈奇信號和所述第一時脈偶信號之間的相位差為180度， 優選地，所述輸入取樣電路包括第一取樣電路、第二取樣電路、第三取樣電路和第四取樣電路；其中， 所述第一取樣電路，用於根據所述第一時脈偶信號對所述第一命令位址信號進行取樣處理，得到待處理指示偶信號； 所述第二取樣電路，用於根據所述第一時脈奇信號對所述第一命令位址信號進行取樣處理，得到待處理指示奇信號； 所述第三取樣電路，用於根據所述第一時脈偶信號對所述第一晶片選擇信號進行取樣及反相處理，得到待處理晶片選擇偶信號； 所述第四取樣電路，用於根據所述第一時脈奇信號對所述第一晶片選擇信號進行取樣及反相處理，得到待處理晶片選擇奇信號； 其中，所述待處理指示信號是由所述待處理指示偶信號和所述待處理指示奇信號組成，所述待處理晶片選擇信號是由所述待處理晶片選擇偶信號和所述待處理晶片選擇奇信號組成。
  3. 根據請求項2所述的信號取樣電路，其中 所述第一取樣電路包括第一觸發器，且所述第一觸發器的輸入端與所述第一命令位址信號連接，所述第一觸發器的時脈端與所述第一時脈偶信號連接，所述第一觸發器的輸出端用於輸出所述待處理指示偶信號； 所述第二取樣電路包括第二觸發器，且所述第二觸發器的輸入端與所述第一命令位址信號連接，所述第二觸發器的時脈端與所述第一時脈奇信號連接，所述第二觸發器的輸出端用於輸出所述待處理指示奇信號； 所述第三取樣電路包括第三觸發器和第一反相器，且所述第三觸發器的輸入端與所述第一晶片選擇信號連接，所述第三觸發器的時脈端與所述第一時脈偶信號連接，所述第三觸發器的輸出端與所述第一反相器的輸入端連接，所述第一反相器的輸出端用於輸出所述待處理晶片選擇偶信號； 所述第四取樣電路包括第四觸發器和第二反相器，且所述第四觸發器的輸入端與所述第一晶片選擇信號連接，所述第四觸發器的時脈端與所述第一時脈奇信號連接，所述第四觸發器的輸出端與所述第二反相器的輸入端連接，所述第二反相器的輸出端用於輸出所述待處理晶片選擇奇信號。
  4. 根據請求項2所述的信號取樣電路，其中所述時脈處理電路包括第五取樣電路、第六取樣電路、第一邏輯電路和第二邏輯電路；其中， 所述第五取樣電路，用於利用所述第一時脈奇信號對所述待處理晶片選擇偶信號進行第一階取樣處理，得到第一晶片選擇取樣奇信號；並利用所述第一時脈奇信號對所述第一晶片選擇取樣奇信號進行第二階取樣處理，得到第二晶片選擇取樣奇信號； 所述第六取樣電路，用於利用所述第一時脈偶信號對所述待處理晶片選擇奇信號進行第一階取樣處理，得到第一晶片選擇取樣偶信號；並利用所述第一時脈偶信號對所述第一晶片選擇取樣偶信號進行第二階取樣處理，得到第二晶片選擇取樣偶信號； 所述第一邏輯電路，用於對所述第一時脈奇信號、所述第一晶片選擇取樣奇信號和所述第二晶片選擇取樣奇信號進行邏輯運算，得到晶片選擇時脈奇信號； 所述第二邏輯電路，用於對所述第一時脈偶信號、所述第一晶片選擇取樣偶信號和所述第二晶片選擇取樣偶信號進行邏輯運算，得到晶片選擇時脈偶信號； 其中，所述晶片選擇時脈信號是由所述晶片選擇時脈偶信號和所述晶片選擇時脈奇信號組成， 優選地，所述初始晶片選擇信號是表徵目標晶片被選中的信號，且所述初始晶片選擇信號為低位準有效的脈衝信號；其中， 若所述初始晶片選擇信號包括一個脈衝且脈衝寬度為所述預設時脈週期，則通過所述信號取樣電路得到的所述目標指令信號為有效解碼信號，且所述目標指令信號為DDR5 DRAM晶片中的Command信號，所述Command信號包括讀命令信號，寫命令信號，刷新命令信號，預充電命令信號，啟動命令信號； 若所述初始晶片選擇信號包括一個脈衝且脈衝寬度為所述預設時脈週期的2倍，則通過所述信號取樣電路得到的所述目標指令信號為有效解碼信號，且所述目標指令信號為DDR5 DRAM晶片中的Non-Target ODT Command信號， 優選地，所述第一階取樣處理是指上升沿取樣處理，所述第二階取樣處理是指下降沿取樣處理， 優選地，所述第五取樣電路包括第五觸發器、第一反閘和第六觸發器；其中， 所述第五觸發器的輸入端與所述待處理晶片選擇偶信號連接，所述第五觸發器的時脈端與所述第一時脈奇信號連接，所述第五觸發器的輸出端用於輸出所述第一晶片選擇取樣奇信號，且所述第六觸發器的輸入端與所述第五觸發器的輸出端連接，所述第一反閘的輸入端與所述第一時脈奇信號連接，所述第一反閘的輸出端與所述第六觸發器的時脈端連接，所述第六觸發器的輸出端用於輸出所述第二晶片選擇取樣奇信號； 所述第六取樣電路包括第七觸發器、第二反閘和第八觸發器；其中， 所述第七觸發器的輸入端與所述待處理晶片選擇奇信號連接，所述第七觸發器的時脈端與所述第一時脈偶信號連接，所述第七觸發器的輸出端用於輸出所述第一晶片選擇取樣偶信號，且所述第八觸發器的輸入端與所述第七觸發器的輸出端連接，所述第二反閘的輸入端與所述第一時脈偶信號連接，所述第二反閘的輸出端與所述第八觸發器的時脈端連接，所述第八觸發器的輸出端用於輸出所述第二晶片選擇取樣偶信號。
  5. 根據請求項4所述的信號取樣電路，其中所述第一邏輯電路包括第一或閘和第一及閘；其中， 所述第一或閘，用於對所述第一晶片選擇取樣奇信號和所述第二晶片選擇取樣奇信號進行或運算，得到中間奇信號； 所述第一及閘，用於對所述中間奇信號和所述第一時脈奇信號進行與運算，得到所述晶片選擇時脈奇信號； 所述第二邏輯電路包括第二或閘和第二及閘；其中， 所述第二或閘，用於對所述第一晶片選擇取樣偶信號和所述第二晶片選擇取樣偶信號進行或運算，得到中間偶信號； 所述第二及閘，用於對所述中間偶信號和所述第一時脈偶信號進行與運算，得到所述晶片選擇時脈偶信號。
  6. 根據請求項4所述的信號取樣電路，其中所述晶片選擇控制電路包括第三邏輯電路和第四邏輯電路；其中， 所述第三邏輯電路，用於利用所述第一時脈偶信號對所述待處理晶片選擇奇信號進行取樣及反相處理，得到中間晶片選擇偶信號；並對所述中間晶片選擇偶信號、所述待處理晶片選擇偶信號和所述待處理指示偶信號進行邏輯運算，得到指令解碼偶信號； 所述第四邏輯電路，用於利用所述第一時脈奇信號對所述待處理晶片選擇偶信號進行取樣及反相處理，得到中間晶片選擇奇信號；並對所述中間晶片選擇奇信號、所述待處理晶片選擇奇信號和所述待處理指示奇信號進行邏輯運算，得到指令解碼奇信號； 其中，所述中間晶片選擇信號是由所述中間晶片選擇偶信號和所述中間晶片選擇奇信號組成，所述指令解碼信號是由所述指令解碼偶信號和所述指令解碼奇信號組成， 優選地，所述第三邏輯電路包括第七取樣電路、第三及閘和第四及閘；其中， 所述第七取樣電路，用於利用所述第一時脈偶信號對所述待處理晶片選擇奇信號進行取樣及反相處理，得到所述中間晶片選擇偶信號； 所述第三及閘，用於對所述中間晶片選擇偶信號和所述待處理晶片選擇偶信號進行與運算，得到目標晶片選擇偶信號； 所述第四及閘，用於對所述目標晶片選擇偶信號和和所述待處理指示偶信號進行與運算，得到所述指令解碼偶信號； 所述第四邏輯電路包括第八取樣電路、第五及閘和第六及閘；其中， 所述第八取樣電路，用於利用所述第一時脈奇信號對所述待處理晶片選擇偶信號進行取樣及反相處理，得到所述中間晶片選擇奇信號； 所述第五及閘，用於對所述中間晶片選擇奇信號和所述待處理晶片選擇奇信號進行與運算，得到目標晶片選擇奇信號； 所述第六及閘，用於對所述目標晶片選擇奇信號和和所述待處理指示奇信號進行與運算，得到所述指令解碼奇信號， 優選地， 所述第七取樣電路包括第九觸發器和第三反相器，且所述第九觸發器的輸入端與所述待處理晶片選擇奇信號連接，所述第九觸發器的時脈端與所述第一時脈偶信號連接，所述第九觸發器的輸出端與所述第三反相器的輸入端連接，所述第三反相器的輸出端用於輸出所述中間晶片選擇偶信號； 所述第八取樣電路包括第十觸發器和第四反相器，且所述第十觸發器的輸入端與所述待處理晶片選擇偶信號連接，所述第十觸發器的時脈端與所述第一時脈奇信號連接，所述第十觸發器的輸出端與所述第四反相器的輸入端連接，所述第四反相器的輸出端用於輸出所述中間晶片選擇奇信號。
  7. 根據請求項6所述的信號取樣電路，其中所述輸出取樣電路包括第九取樣電路、第十取樣電路和第三或閘；其中， 所述第九取樣電路，用於利用所述晶片選擇時脈奇信號對所述指令解碼偶信號進行取樣處理，得到目標指令奇信號； 所述第十取樣電路，用於利用所述晶片選擇時脈偶信號對所述指令解碼奇信號進行取樣處理，得到目標指令偶信號； 所述第三或閘，用於對所述目標指令奇信號和所述目標指令偶信號進行或運算，得到所述目標指令信號， 優選地， 所述第九取樣電路包括第十一觸發器，且所述第十一觸發器的輸入端與所述指令解碼偶信號連接，所述第十一觸發器的時脈端與所述晶片選擇時脈奇信號連接，所述第十一觸發器的輸出端用於輸出所述目標指令奇信號； 所述第十取樣電路包括第十二觸發器，且所述第十二觸發器的輸入端與所述指令解碼奇信號連接，所述第十二觸發器的時脈端與所述晶片選擇時脈偶信號連接，所述第十二觸發器的輸出端用於輸出所述目標指令偶信號。
  8. 根據請求項7所述的信號取樣電路，其中在所述初始晶片選擇信號的脈衝寬度為所述預設時脈週期的2倍的情況下： 若所述第一晶片選擇信號在偶數時脈週期的上升沿取樣為低位準且在下一相鄰奇數時脈週期的上升沿取樣仍為低位準，則確定所述晶片選擇時脈偶信號和所述晶片選擇時脈奇信號均為有效的脈衝信號，且所述晶片選擇時脈偶信號的第一個脈衝比所述晶片選擇時脈奇信號的第一個脈衝延遲一個預設時脈週期；以及確定所述目標晶片選擇偶信號為高位準有效的脈衝信號，以使得所述目標指令信號是基於所述晶片選擇時脈奇信號對所述指令解碼偶信號進行取樣得到的， 其中，所述目標指令信號包括一個脈衝，且所述脈衝的脈衝寬度為所述預設時脈週期的2倍；其中，所述晶片選擇時脈奇信號中第一個脈衝的上升沿用於產生所述目標指令信號的上升沿，所述晶片選擇時脈奇信號中第二個脈衝的上升沿用於產生所述目標指令信號的下降沿； 若所述第一晶片選擇信號在奇數時脈週期的上升沿取樣為低位準且在下一相鄰偶數時脈週期的上升沿取樣仍為低位準，則確定所述晶片選擇時脈偶信號和所述晶片選擇時脈奇信號均為有效的脈衝信號，且所述晶片選擇時脈奇信號的第一個脈衝比所述晶片選擇時脈偶信號的第一個脈衝延遲一個預設時脈週期；以及確定所述目標晶片選擇奇信號為高位準有效的脈衝信號，以使得所述目標指令信號是基於所述晶片選擇時脈偶信號對所述指令解碼奇信號進行取樣得到的， 其中，所述目標指令信號包括一個脈衝，且所述脈衝的脈衝寬度為所述預設時脈週期的2倍；其中，所述晶片選擇時脈偶信號中第一個脈衝的上升沿用於產生所述目標指令信號的上升沿，所述晶片選擇時脈偶信號中第二個脈衝的上升沿用於產生所述目標指令信號的下降沿。
  9. 一種半導體記憶體，其中包括如請求項1至8任一項所述的信號取樣電路， 優選地，所述半導體記憶體為動態隨機存取記憶體DRAM晶片，且符合DDR5記憶體規格。
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016206123A1 (zh) * 2015-06-24 2016-12-29 中国电子科技集团公司第二十四研究所 一种cmos主从式采样保持电路
TWI689923B (zh) * 2017-08-30 2020-04-01 美商美光科技公司 於第五代雙倍資料率動態隨機存取記憶體中調整至鎖存路徑之指令延遲
EP2113923B1 (en) * 2006-05-02 2020-07-29 Rambus Inc. Memory module with reduced access granularity
US10971211B2 (en) * 2018-12-27 2021-04-06 SK Hynix Inc. Semiconductor devices for recognizing a phase of a division clock signal
US11150686B2 (en) * 2016-08-30 2021-10-19 Micron Technology, Inc. Apparatuses for reducing clock path power consumption in low power dynamic random access memory

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3651349A (en) * 1970-02-16 1972-03-21 Bell Telephone Labor Inc Monolithic semiconductor apparatus adapted for sequential charge transfer
KR0177789B1 (ko) * 1996-01-08 1999-04-15 김광호 클럭 제어 컬럼 디코더
JP3169071B2 (ja) * 1998-04-27 2001-05-21 日本電気株式会社 同期型半導体記憶装置
JP2003179587A (ja) * 2001-12-10 2003-06-27 Digital Electronics Corp データ入力装置
US6922367B2 (en) * 2003-07-09 2005-07-26 Micron Technology, Inc. Data strobe synchronization circuit and method for double data rate, multi-bit writes
JP4383223B2 (ja) * 2004-03-30 2009-12-16 Ｎｅｃエレクトロニクス株式会社 半導体記憶装置
US7321524B2 (en) * 2005-10-17 2008-01-22 Rambus Inc. Memory controller with staggered request signal output
KR100800483B1 (ko) * 2006-09-06 2008-02-04 삼성전자주식회사 고주파수 동작을 위한 동기식 반도체 메모리 장치
US7715272B2 (en) * 2008-05-22 2010-05-11 Elpida Memory, Inc. Semiconductor device having latency counter
CN103219037B (zh) * 2013-04-22 2016-01-20 中国科学院半导体研究所 多端口读写的片内存储器
CN109584944B (zh) * 2017-09-29 2024-01-05 三星电子株式会社 支持多输入移位寄存器功能的输入输出电路及存储器件
KR20190068094A (ko) * 2017-12-08 2019-06-18 삼성전자주식회사 반도체 메모리 장치 및 메모리 시스템
US10573370B2 (en) * 2018-07-02 2020-02-25 Micron Technology, Inc. Apparatus and methods for triggering row hammer address sampling
US11062747B2 (en) * 2018-09-26 2021-07-13 Micron Technology, Inc. Apparatus for adjusting delay of command signal path
KR20200088650A (ko) * 2019-01-15 2020-07-23 에스케이하이닉스 주식회사 클럭 신호에 동기되는 신호 생성 회로 및 이를 이용하는 반도체 장치
US11335389B2 (en) * 2020-08-21 2022-05-17 SK Hynix Inc. Electronic devices executing a termination operation

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2113923B1 (en) * 2006-05-02 2020-07-29 Rambus Inc. Memory module with reduced access granularity
WO2016206123A1 (zh) * 2015-06-24 2016-12-29 中国电子科技集团公司第二十四研究所 一种cmos主从式采样保持电路
US11150686B2 (en) * 2016-08-30 2021-10-19 Micron Technology, Inc. Apparatuses for reducing clock path power consumption in low power dynamic random access memory
TWI689923B (zh) * 2017-08-30 2020-04-01 美商美光科技公司 於第五代雙倍資料率動態隨機存取記憶體中調整至鎖存路徑之指令延遲
US10971211B2 (en) * 2018-12-27 2021-04-06 SK Hynix Inc. Semiconductor devices for recognizing a phase of a division clock signal

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