TWI828248B - 一種信號取樣電路以及半導體記憶體 - Google Patents

Abstract

本案實施例提供了一種信號取樣電路以及半導體記憶體，該信號取樣電路包括：信號輸入電路，用於確定待處理指示信號和待處理晶片選擇信號；模式選擇電路，用於根據模式選擇信號確定目標模式時脈信號和目標模式晶片選擇信號；第一時脈處理電路，用於根據目標模式時脈信號對待處理晶片選擇信號和目標模式晶片選擇信號進行取樣及邏輯運算處理，得到第一晶片選擇時脈信號；第二時脈處理電路，用於根據目標模式時脈信號對待處理晶片選擇信號和目標模式晶片選擇信號進行取樣及邏輯運算處理，得到第二晶片選擇時脈信號；指令解碼電路，用於確定目標指令信號。

Description

一種信號取樣電路以及半導體記憶體

本案涉及積體電路技術領域，尤其涉及一種信號取樣電路以及半導體記憶體。

隨著半導體技術的不斷發展，人們在製造和使用電腦等設備時，對資料的傳送速率提出了越來越高的要求。為了獲得更快的資料傳輸速度，應運而生了一系列可以雙倍資料率（Double Data Rate，DDR）傳輸的記憶體等器件。

在動態隨機存取記憶體（Dynamic Random Access Memory，DRAM）晶片中，命令位址（Command/Address，CMD/ADD或簡稱為CA）信號既可以作為位址進行取樣又可以作為指令進行取樣解碼。目前，DRAM中存在單週期模式（1N MODE）和雙週期模式（2N MODE），不同週期模式中2T CMD信號和NT ODT CMD信號所使用晶片選擇信號的脈衝形狀不同，而且兩者對應的操作功能也是不同的。但是現有的指令解碼方案中，需要針對不同模式下的指令信號單獨設置解碼電路，電路面積過大，而且不同指令的信號解碼過程還容易發生混淆而導致解碼錯誤問題。

本案提供了一種信號取樣電路以及半導體記憶體，能夠區分不同週期模式下2T CMD和NT ODT CMD這兩種指令，並進行準確解碼，同時還能夠節省電路面積且降低功耗。

第一方面，本案實施例提供了一種信號取樣電路，信號取樣電路包括信號輸入電路、模式選擇電路、第一時脈處理電路、第二時脈處理電路和指令解碼電路；其中，

信號輸入電路，用於根據第一時脈信號、第一晶片選擇信號和第一命令位址信號，確定待處理指示信號和待處理晶片選擇信號；其中，第一時脈信號的時脈週期為預設時脈週期的兩倍；

模式選擇電路，用於在模式選擇信號指示目標模式的情況下，根據模式選擇信號對第一時脈信號和待處理晶片選擇信號進行選擇處理，得到目標模式時脈信號和目標模式晶片選擇信號；

第一時脈處理電路，用於當第一晶片選擇信號包括一個脈衝且脈衝寬度為預設時脈週期時，根據目標模式時脈信號對待處理晶片選擇信號和目標模式晶片選擇信號進行取樣及邏輯運算處理，得到第一晶片選擇時脈信號；

第二時脈處理電路，用於當第一晶片選擇信號包括一個脈衝且脈衝寬度為預設時脈週期的兩倍、或者第一晶片選擇信號包括2個脈衝且脈衝寬度為預設時脈週期時，根據目標模式時脈信號對待處理晶片選擇信號和目標模式晶片選擇信號進行取樣及邏輯運算處理，得到第二晶片選擇時脈信號；

指令解碼電路，用於根據待處理晶片選擇信號和第一晶片選擇時脈信號對待處理指示信號進行解碼和取樣處理，得到目標指令信號；或者，根據待處理晶片選擇信號和第二晶片選擇時脈信號對待處理指示信號進行解碼和取樣處理，得到目標指令信號。

第二方面，本案實施例提供了一種半導體記憶體，包括如第一方面的信號取樣電路。

在一些實施例中，半導體記憶體為動態隨機存取記憶體DRAM晶片，且符合DDR5記憶體規格。

本案實施例提供了一種信號取樣電路以及半導體記憶體，基於該信號取樣電路，根據所處的週期模式確定目標模式時脈信號和目標模式晶片選擇信號，以便針對不同脈衝形狀的第一晶片選擇信號，獲得相應的第一晶片選擇時脈信號和第二晶片選擇時脈信號，從而在不同週期模式下正確區分2T CMD和NT ODT CMD這兩種指令並進行準確解碼，能夠避免出現指令解碼錯誤而執行錯誤操作的問題，同時節省電路面積，降低功耗。

下面將結合本案實施例中的附圖，對本案實施例中的技術方案進行清楚、完整地描述。可以理解的是，此處所描述的具體實施例僅僅用於解釋相關公開，而非對該公開的限定。另外還需要說明的是，為了便於描述，附圖中僅示出了與有關公開相關的部分。

除非另有定義，本文所使用的所有的技術和科學術語與屬於本案的技術領域的技術人員通常理解的含義相同。本文中所使用的術語只是為了描述本案實施例的目的，不是旨在限制本案。

在以下的描述中，涉及到“一些實施例”，其描述了所有可能實施例的子集，但是可以理解，“一些實施例”可以是所有可能實施例的相同子集或不同子集，並且可以在不衝突的情況下相互結合。

需要指出，本案實施例所涉及的術語“第一\第二\第三”僅是用於區別類似的物件，不代表針對物件的特定排序，可以理解地，“第一\第二\第三”在允許的情況下可以互換特定的順序或先後次序，以使這裡描述的本案實施例能夠以除了在這裡圖示或描述的以外的順序實施。

以下為本案實施例中涉及到的專業名詞解釋以及部分名詞的對應關係： 動態隨機存取記憶體（Dynamic Random Access Memory，DRAM） 同步動態隨機存取記憶體（Synchronous Dynamic Random Access Memory， SDRAM） 雙倍資料率（Double Data Rate，DDR） 第四代DDR（4th DDR，DDR4） 第五代DDR（5th DDR，DDR5） 命令位址輸入（Command/Address，CMD/ADD或簡稱為CA） 時脈輸入（Clock Input，CLK） 晶片選擇輸入（Chip Select Input，CS） 緩衝器（Buffer/Repeater，RPT） 晶片上終結（On-Die Termination，ODT） 指令解碼器（Command Decoder，CMD DEC） 資料觸發器（Data Flip-Flop或Delay Flip-Flop，DFF） 製程電壓溫度（Process Voltage Temperature，PVT） 兩倍時脈週期的指令（2Tck Command，2T CMD） 非目標晶片上終結的指令（Non-Target On-Die Termination Command，NT ODT CMD）

可以理解，以DDR5 DRAM設計為例，CA輸入既可以作為位址進行取樣又可以作為指令進行取樣解碼。其中，這裡的CA是DRAM各種命令位址信號的統稱，可以包括行位址選通脈衝（Row Address Strobe，RAS）、列地址選通脈衝（Column Address Strobe，CAS）、寫命令（Write，WE）、讀命令（Read，RD）等命令信號，以及還可以包括有A13~A0的位址信號等。另外，在實際應用中，該命令位址信號包括幾位元位址信號，具體可以是根據DRAM的規格確定，本案實施例不作任何限定。

本案實施例是針對CA作為指令進行取樣和處理的相關電路，因此，以下對CA作為指令進行取樣和處理的過程進行簡要說明。

DDR5 DRAM中存在單週期模式（用1N MODE表示）和雙週期模式（用2N MODE表示），且DDR5 DRAM中存在兩種指令信號：2T CMD信號和NT ODT CMD信號；其中中，2T CMD信號也可稱為2-cycle Command信號。下面結合圖1和圖2分別對不同週期模式中2T CMD信號和NT ODT CMD信號的解碼時序進行說明。

參見圖1和圖2，CK_t、CK_c為一對輸入的互補時脈信號，且CK_t、CK_c的時脈週期為預設時脈週期，相位差為180度；CA[13:0]就是CA信號輸入，這裡的CA[13:0]表示一組信號，CA[0]、CA[1]、…、CA[13]的合併統稱；對於2T CMD信號，其對應的晶片選擇信號用CS0_n表示；對於NT ODT CMD信號，其對應的晶片選擇信號用CS1_n表示；CMD信號為CA信號作為指令解碼後得到的信號。在這裡，晶片選擇信號是表徵目標晶片被選中的信號。

如圖1所示，在單週期模式中，對於2T CMD信號，CS0_n信號為低位準有效的脈衝信號，CS0_n信號包括一個脈衝，且脈衝寬度為預設時脈週期；CA[13:0]信號包括兩個連續預設時脈週期的有效信號。第1個時脈週期的CA[4:0]信號需要作為指令進行取樣和解碼，得到持續兩個預設時脈週期的2T CMD信號， 這裡的CA[13:0]表示一組信號，是CA[0]、CA[1]、…、CA[13]的合併統稱，CA[4:0]是指CA[13:0]中的CA[0]、CA[1]、CA[2]、CA[3]和CA[4]這5個信號。對於NT ODT CMD信號，CS1_n信號為低位準有效的脈衝信號，CS1_n信號包括一個脈衝，且脈衝寬度為預設時脈週期的兩倍，CA[13:0]信號包括兩個連續預設時脈週期的有效信號，第1個時脈週期的CA[4:0]信號需要作為指令信號進行取樣和解碼，得到持續兩個預設時脈週期的NT ODT CMD信號。

如圖2所示，在雙週期模式中，對於2T CMD信號，CS0_n信號為低位準有效的脈衝信號，CS0_n信號包括一個脈衝，且脈衝寬度為預設時脈週期，CA[13:0]信號包括非連續的兩個預設時脈週期的有效信號，第1個時脈週期的CA[4:0]信號還需要作為指令信號進行取樣和解碼，得到2T CMD信號。對於NT ODT CMD信號，CS1_n為低位準有效的脈衝信號，CS1_n包括兩個脈衝，且脈衝寬度為預設時脈週期，CA[13:0]信號包括非連續的兩個預設時脈週期的有效信號，第1個時脈週期的CA[4:0]需要作為指令信號進行取樣和解碼，得到NT ODT CMD信號。

也就是說，在單週期模式下，如果CS_n信號存在一個脈衝且脈衝寬度為預設時脈週期時，那麼需要對CA輸入進行解碼得到2T CMD信號；如果CS_n信號存在一個脈衝且脈衝寬度為預設時脈週期的兩倍，那麼需要對CA輸入進行解碼得到NT ODT CMD信號。在雙週期模式下，如果CS_n信號存在一個脈衝且脈衝寬度為預設時脈週期，那麼需要對CA輸入進行解碼得到2T CMD信號；如果CS_n信號存在兩個脈衝且脈衝寬度為預設時脈週期，那麼需要對CA輸入進行解碼得到NT ODT CMD信號。

雖然2T CMD信號和NT ODT CMD信號對於讀命令、寫命令等指令解碼是相同的，但是由於CS_n信號的狀態不一樣，而且這兩個信號的操作功能不同，比如對於讀命令而言，2T CMD信號需要進行讀操作，但是NT ODT CMD信號只需要進行和讀操作匹配的ODT操作即可，不需要進行讀操作。因此，在實際應用中需要對2T CMD信號和NT ODT CMD信號的解碼進行區分。但是，不同的週期模式造成不同指令信號對應的CS_n信號具有複雜的變化，所以CA的解碼電路也變得更為複雜。

基於此，本案實施例提供了一種信號取樣電路，該信號取樣電路包括信號輸入電路、模式選擇電路、第一時脈處理電路、第二時脈處理電路和指令解碼電路；其中，信號輸入電路，用於根據第一時脈信號、第一晶片選擇信號和第一命令位址信號，確定待處理指示信號和待處理晶片選擇信號；其中，第一時脈信號的時脈週期為預設時脈週期的兩倍；模式選擇電路，用於在模式選擇信號指示目標模式的情況下，根據模式選擇信號對第一時脈信號和待處理晶片選擇信號進行選擇處理，得到目標模式時脈信號和目標模式晶片選擇信號；第一時脈處理電路，用於當第一晶片選擇信號包括一個脈衝且脈衝寬度為預設時脈週期時，根據目標模式時脈信號對待處理晶片選擇信號和目標模式晶片選擇信號進行取樣及邏輯運算處理，得到第一晶片選擇時脈信號；第二時脈處理電路，用於當第一晶片選擇信號包括一個脈衝且脈衝寬度為預設時脈週期的兩倍、或者第一晶片選擇信號包括2個脈衝且脈衝寬度為預設時脈週期時，根據目標模式時脈信號對待處理晶片選擇信號和目標模式晶片選擇信號進行取樣及邏輯運算處理，得到第二晶片選擇時脈信號；指令解碼電路，用於根據待處理晶片選擇信號和第一晶片選擇時脈信號對待處理指示信號進行解碼和取樣處理，得到目標指令信號；或者，根據待處理晶片選擇信號和第二晶片選擇時脈信號對待處理指示信號進行解碼和取樣處理，得到目標指令信號。這樣，基於該信號取樣電路，根據所處的週期模式確定目標模式時脈信號和目標模式晶片選擇信號，以便針對不同脈衝形狀的第一晶片選擇信號，獲得相應的第一晶片選擇時脈信號和第二晶片選擇時脈信號，從而在不同週期模式下正確區分2T CMD和NT ODT CMD，並進行正確解碼，能夠避免出現指令解碼錯誤而執行錯誤操作的問題，同時達到節省電路面積，降低功耗的目的。

下面將結合附圖對本案各實施例進行詳細說明。

在本案的一實施例中，參見圖3，其示出了本案實施例提供的一種信號取樣電路的組成結構示意圖。如圖3所示，該信號取樣電路30可以包括信號輸入電路31、模式選擇電路32、第一時脈處理電路33、第二時脈處理電路34和指令解碼電路35；其中，

信號輸入電路31，用於根據第一時脈信號、第一晶片選擇信號和第一命令位址信號，確定待處理指示信號和待處理晶片選擇信號；其中，第一時脈信號的時脈週期為預設時脈週期的兩倍；

模式選擇電路32，用於在模式選擇信號指示目標模式的情況下，根據模式選擇信號對第一時脈信號和待處理晶片選擇信號進行選擇處理，得到目標模式時脈信號和目標模式晶片選擇信號；

第一時脈處理電路33，用於當第一晶片選擇信號包括一個脈衝且脈衝寬度為預設時脈週期時，根據目標模式時脈信號對待處理晶片選擇信號和目標模式晶片選擇信號進行取樣及邏輯運算處理，得到第一晶片選擇時脈信號；

第二時脈處理電路34，用於當第一晶片選擇信號包括一個脈衝且脈衝寬度為預設時脈週期的兩倍、或者第一晶片選擇信號包括2個脈衝且脈衝寬度為預設時脈週期時，根據目標模式時脈信號對待處理晶片選擇信號和目標模式晶片選擇信號進行取樣及邏輯運算處理，得到第二晶片選擇時脈信號；

指令解碼電路35，用於根據待處理晶片選擇信號和第一晶片選擇時脈信號對待處理指示信號進行解碼和取樣處理，得到目標指令信號；或者，根據待處理晶片選擇信號和第二晶片選擇時脈信號對待處理指示信號進行解碼和取樣處理，得到目標指令信號。

需要說明的是，在本案實施例中，信號取樣電路30應用於位址和指令信號的取樣和解碼過程，具體可以應用在多種電路場景中。本案實施例後續以DRAM晶片中的CA信號進行位址和指令的取樣及解碼進行解釋和說明，但這並不構成相關限定。

還需要說明的是，在本案實施例中，該信號取樣電路30應用於兩週期命令的場景。具體來說，在該場景下，這裡的第一命令位址信號包括兩個預設時脈週期的有效信號，這兩個預設時脈週期可能是連續，也可能是不連續的。如圖1和圖2所示，CA[13:0]信號可能在連續的兩個預設時脈週期中均是有效（Valid）的，也可能在不連續的兩個預設時脈週期中均是有效（Valid），這裡的預設時脈週期是指CK_t/CK_c信號的時脈週期。

在本案實施例中，目標指令信號可以為DDR5 DRAM晶片中的Command信號，由於該信號的有效脈衝持續兩個時脈週期，這裡可簡稱為2T CMD信號；其中，2T CMD信號可以包括讀命令信號、寫命令信號、刷新命令信號、預充電命令信號和啟動命令信號等；或者，目標指令信號也可以為DDR5 DRAM晶片中的Non-Target ODT Command信號，這裡可簡稱為NT ODT CMD信號。

在指令的取樣解碼中，為了區分單週期模式和雙週期模式，本案實施例增加模式選擇電路32，通過模式選擇電路32確定與目標模式對應的目標模式時脈信號和目標模式晶片選擇信號；另外，為了區分2T CMD信號和NT ODT CMD信號的取樣解碼過程，本案實施例增加第一時脈處理電路33和第二時脈處理電路34，通過第一時脈處理電路33和第二時脈處理電路34各自根據目標模式時脈信號和目標晶片選擇信號對待處理晶片選擇信號進行取樣及邏輯運算處理，得到不同的第一晶片選擇時脈信號和第二晶片選擇時脈信號。在這裡，第一晶片選擇時脈信號和第二晶片選擇時脈信號之中至多只有一個為有效信號，而且能夠指示不同的指令（2T CMD信號或者NT ODT CMD信號），後續根據第一晶片選擇時脈信號和第二晶片選擇時脈信號進行解碼取樣過程，得到目標指令信號。這樣，通過信號取樣電路30，能夠在不同週期模式中正確區分2T CMD和NT ODT CMD這兩種指令信號的解碼，同時單週期模式和雙週期模式共用一套解碼電路，不僅節省了電路面積而且降低了功耗。

需要說明的是，對於本案實施例所述的脈衝寬度，“脈衝寬度為預設時脈週期的兩倍”具體是指該脈衝寬度和預設時脈週期的兩倍之間的偏差在預設精度範圍內，本案中涉及到其他信號的脈衝寬度和預設時脈週期之間倍數關係的說明也可參照理解。

在一種實現方式中，對於目標模式為單週期模式的情況，第一時脈處理電路33，用於當第一晶片選擇信號包括一個脈衝且脈衝寬度為預設時脈週期時，根據單週期模式對應的目標模式時脈信號對待處理晶片選擇信號和單週期模式對應的目標模式晶片選擇信號進行取樣及邏輯運算處理，得到第一晶片選擇時脈信號；第二時脈處理電路34，用於當第一晶片選擇信號包括一個脈衝且脈衝寬度為預設時脈週期的兩倍時，根據單週期模式對應的目標模式時脈信號對待處理晶片選擇信號和單週期模式對應的目標模式晶片選擇信號進行取樣及邏輯運算處理，得到第二晶片選擇時脈信號。

在另一種實現方式中，對於目標模式為雙週期模式的情況，第一時脈處理電路33，用於當第一晶片選擇信號包括一個脈衝且脈衝寬度為預設時脈週期時，根據雙週期模式對應的目標模式時脈信號對待處理晶片選擇信號和雙週期模式對應的目標模式晶片選擇信號進行取樣及邏輯運算處理，得到第一晶片選擇時脈信號；第二時脈處理電路34，用於當第一晶片選擇信號包括2個脈衝且脈衝寬度為預設時脈週期時，根據雙週期模式對應的目標模式時脈信號對待處理晶片選擇信號和雙週期模式對應的目標模式晶片選擇信號進行取樣及邏輯運算處理，得到第二晶片選擇時脈信號。

需要說明的是，在本案實施例中，當第一晶片選擇信號包括一個脈衝且脈衝寬度為預設時脈週期時，這時候根據第一時脈處理電路33得到的第一晶片選擇時脈信號為有效信號，而根據第二時脈處理電路34得到的第二晶片選擇時脈信號為無效信號。另外，在這種情況下，目標指令信號為2T CMD信號。

還需要說明的是，在本案實施例中，當第一晶片選擇信號包括一個脈衝且脈衝寬度為2個預設時脈週期，或者第一晶片選擇信號包括2個脈衝且脈衝寬度為預設時脈週期時，這時候根據第一時脈處理電路33得到的第一晶片選擇時脈信號為無效信號，而根據第二時脈處理電路34得到的第二晶片選擇時脈信號為有效信號。另外，在這種情況下，目標指令信號為NT ODT CMD信號。

也就是說，無論是單週期模式還是雙週期模式，2T CMD信號均是根據第一晶片選擇時脈信號解碼得到的，NT ODT CMD信號均是根據第二晶片選擇時脈信號解碼得到的，從而能夠區分不同指令。

在一些實施例中，在圖3所示信號取樣電路30的基礎上，如圖4所示，信號輸入電路31可以包括第一接收電路311、第二接收電路312、第三接收電路313和輸入取樣電路314；其中，

第一接收電路311，用於接收初始命令位址信號，輸出第一命令位址信號；

第二接收電路312，用於接收初始晶片選擇信號，輸出第一晶片選擇信號；

第三接收電路313，用於接收初始時脈信號，並對初始時脈信號進行分頻處理，輸出第一時脈奇信號和第一時脈偶信號；

輸入取樣電路314，用於根據第一時脈信號對第一晶片選擇信號和第一命令位址信號進行取樣處理，得到待處理晶片選擇信號和待處理指示信號。

其中，初始時脈信號的時脈週期為預設時脈週期，第一時脈信號是由第一時脈奇信號和第一時脈偶信號組成，第一時脈奇信號和第一時脈偶信號各自的時脈週期均是預設時脈週期的兩倍，且第一時脈奇信號和第一時脈偶信號之間的相位差為180度。也就是說，初始時脈信號在分頻處理後分別得到第一時脈奇信號和第二時脈偶信號。

需要說明的是，無論是第一接收電路311，還是第二接收電路312或第三接收電路313，均可以是接收器（用Recevier表示），或者也可以是緩衝器（用Buffer表示）。

還需要說明的是，在圖4中，這裡的初始命令位址信號可以用CA[13:0]表示，第一命令位址信號用CA表示；初始晶片選擇信號可以用CS_n表示，第一晶片選擇信號用PCS表示；初始時脈信號可以用CK_t和CK_c表示，第一時脈偶信號用PCLK_E表示，第一時脈奇信號用PCLK_O表示。另外，圖4中的VREFCA表示參考信號。

還需要說明的是，在本案實施例中，無論是初始命令位址信號還是第一命令位址信號，其並非是一個信號，而是代表一組命令位址信號，即CA[0]~CA[13]；因此，對於第一接收電路311而言，這裡可以包括有14個接收電路，用於接收CA[0]、CA[1]、…、CA[13]等14個信號的，圖中僅示出一個接收電路作為示意。

對於輸入取樣電路314而言，本案實施例需要利用第一時脈信號分別對第一命令位址信號和第一晶片選擇信號進行取樣處理。因此，在一些實施例中，在圖3所示信號取樣電路30的基礎上，如圖4所示，輸入取樣電路314包括第一取樣電路401、第二取樣電路402、第三取樣電路403和第四取樣電路404；其中，

第一取樣電路401，用於根據第一時脈偶信號對第一命令位址信號進行取樣處理，得到待處理指示偶信號；

第二取樣電路402，用於根據第一時脈奇信號對第一命令位址信號進行取樣處理，得到待處理指示奇信號；

第三取樣電路403，用於根據第一時脈偶信號對第一晶片選擇信號進行取樣及反相處理，得到待處理晶片選擇偶信號；

第四取樣電路404，用於根據第一時脈奇信號對第一晶片選擇信號進行取樣及反相處理，得到待處理晶片選擇奇信號。

在這裡，待處理指示信號可以是由待處理指示偶信號和待處理指示奇信號組成，待處理晶片選擇信號可以是由待處理晶片選擇偶信號和待處理晶片選擇奇信號組成。

在圖4中，待處理指示偶信號用CA[4:0]_1T_E表示，待處理指示奇信號用CA[4:0]_1T_O表示，待處理晶片選擇偶信號用PCS_E，待處理晶片選擇奇信號用PCS_O表示。

需要說明的是，在一種具體的實施例中，在圖4所示信號取樣電路30的基礎上，如圖5所示，第一取樣電路401可以包括第一觸發器504，且第一觸發器504的輸入端與第一命令位址信號連接，第一觸發器504的時脈端與第一時脈偶信號連接，第一觸發器504的輸出端用於輸出待處理指示偶信號；

第二取樣電路402可以包括第二觸發器506，且第二觸發器506的輸入端與第一命令位址信號連接，第二觸發器506的時脈端與第一時脈奇信號連接，第二觸發器506的輸出端用於輸出待處理指示奇信號；

第三取樣電路403包括第三觸發器508和第一反相器509，且第三觸發器508的輸入端與第一晶片選擇信號連接，第三觸發器508的時脈端與第一時脈偶信號連接，第三觸發器508的輸出端與第一反相器509的輸入端連接，第一反相器509的輸出端用於輸出待處理晶片選擇偶信號；

第四取樣電路404包括第四觸發器510和第二反相器511，且第四觸發器510的輸入端與第一晶片選擇信號連接，第四觸發器510的時脈端與第一時脈奇信號連接，第四觸發器510的輸出端與第二反相器511的輸入端連接，第二反相器511的輸出端用於輸出待處理晶片選擇奇信號。

在圖4中，待處理命令位址偶信號用CA[13:0]_1T_E表示，待處理命令位址奇信號用CA[13:0]_1T_O表示。這裡，CA[13:0]_1T_E並非是一個信號，而是代表一組命令位址信號，即CA[0]_1T_E~CA[13]_1T_E，而CA[4:0]_1T_E表示的這一組信號中的CA[0]_1T_E~CA[4]_1T_E這五個信號；CA[13:0]_1T_O也並非是一個信號，而是代表一組命令位址信號，即CA[0]_ 1T_O~CA[13]_1T_O，而CA[4:0]_1T_O表示的這一組信號中的CA[0]_1T_O~ CA[4]_1T_O這五個信號。

可以理解地，對於第一取樣電路401或者第二取樣電路402來說，由於CA並非是一個信號，而是一組信號的統稱；那麼這裡可以包括多個第一取樣電路401，分別用於接收這一組CA信號中的每一個CA信號；同理，也可以包括多個第二取樣電路402，分別用於接收這一組CA信號中的每一個CA信號，而圖中僅示出一個第一取樣電路401和一個第二取樣電路402作為示意。

特別地，如圖5所示，第一取樣電路401還可以包括第一緩衝器505，此時第一緩衝器505的輸入端與第一觸發器504的輸出端連接，且第一緩衝器505的輸出端用於輸出CA[4:0]_1T_E信號，第二取樣電路402還可以包括第二緩衝器507，此時第二緩衝器507的輸入端與第二觸發器506的輸出端連接，且第二緩衝器507的輸出端用於輸出CA[4:0]_1T_O信號。這樣，通過第一緩衝器505和第二緩衝器507，在信號傳輸過程中實現延時處理和驅動增強處理。

在本案實施例中，無論是第一緩衝器還是第二緩衝器，緩衝器個數並不局限於一個，也可以是多個。在這裡，具體數量可以根據實際需求進行設置，並不作具體限定。

還需要說明的是，第三取樣電路403是利用第一時脈偶信號對第一晶片選擇信號進行取樣及反相處理，可以得到PCS_O信號；第四取樣電路404是利用第一時脈奇信號對第一晶片選擇信號進行取樣及反相處理，可以得到PCS_E信號。

在這裡，因為第一晶片選擇信號為低位準有效的脈衝信號，所以增加第一反相器509或者第二反相器511之後，PCS_O信號或者PCS_E信號就可以變成高位準有效的脈衝信號，以便後續的邏輯運算。另外，對於不同的電路應用場景，第三取樣電路403和第四取樣電路404也可以不需要設置第一反相器509和第二反相器511，那麼後續的邏輯運算則需進行相應調整，從而也可以達到相同效果。

在一些實施例中，在圖3所示信號取樣電路30的基礎上，如圖4所示，模式選擇電路32可以包括第一選擇電路321、第二選擇電路322、第三選擇電路323和第四選擇電路324；其中，

第一選擇電路321，用於根據模式選擇信號對第一時脈奇信號和第一時脈偶信號進行選擇處理，得到目標模式時脈信號中的第一模式時脈信號；

第二選擇電路322，用於根據模式選擇信號對第一時脈奇信號和第一時脈偶信號進行選擇處理，得到目標模式時脈信號中的第二模式時脈信號；

第三選擇電路323，用於根據模式選擇信號對待處理晶片選擇奇信號和待處理晶片選擇偶信號進行選擇處理，得到目標模式晶片選擇信號中的第一模式晶片選擇信號；

第四選擇電路324，用於根據模式選擇信號對待處理晶片選擇奇信號和待處理晶片選擇偶信號進行選擇處理，得到目標模式晶片選擇信號中的第二模式晶片選擇信號。

在這裡，第一模式時脈信號和第二模式時脈信號組成目標模式時脈信號，第一模式晶片選擇信號和第二模式晶片選擇信號組成目標模式晶片選擇信號。另外，在圖4和圖5中，模式選擇信號可以用EN_1N表示，第一模式時脈信號可以用PCLK_2NE_1NO表示，第二模式時脈信號PCLK_2NO_1NE，第一模式晶片選擇信號可以用PCS_2NE_1NO表示，第二模式晶片選擇信號可以用PCS_2NO_1NE表示。

這樣，針對不同的週期模式，目標模式時脈信號和目標模式晶片選擇信號存在相應調整，以便後續確定解碼指令為2T CMD信號或者NT ODT CMD信號。

在一種可能的實現方式中，對於模式選擇信號指示單週期模式的情況，模式選擇電路32，具體用於選擇第一時脈奇信號生成第一模式時脈信號，選擇第一時脈偶信號生成第二模式時脈信號，選擇待處理晶片選擇奇信號生成第一模式晶片選擇信號，選擇待處理晶片選擇偶信號生成第二模式晶片選擇信號。

在另一種可能的實現方式中，對於模式選擇信號指示雙週期模式的情況，模式選擇電路32，具體用於選擇第一時脈偶信號生成第一模式時脈信號，選擇第一時脈奇信號生成第二模式時脈信號，選擇待處理晶片選擇偶信號生成第一模式晶片選擇信號，選擇待處理晶片選擇奇信號生成第二模式晶片選擇信號。

這樣，通過控制第一模式時脈信號/第二模式時脈信號、第一模式晶片選擇信號/第二模式晶片選擇信號的來源，可以區分單週期模式和雙週期模式，可以在共用後續處理及解碼電路的基礎上，在不同週期模式下區分出解碼物件為2T CMD信號或者NT ODT CMD信號。

在一些實施例中，若目標模式為單週期模式，則確定模式選擇信號處於第一位準狀態；或者，若目標模式為雙週期模式，則確定模式選擇信號處於第二位準狀態。

在這裡，第一位準狀態和第二位準狀態不同。示例性地，第一位準狀態為高位準，第二位準狀態為低位準；或者，第一位準狀態為低位準，第二位準狀態為高位準，其具體取值可以根據實際應用場景進行確定，本案實施例不作任何限定。

在一種具體的實施例中，在圖4所示信號取樣電路30的基礎上，如圖5所示，第一選擇電路321包括第一多路選擇器513，第二選擇電路322包括第二多路選擇器515，第三選擇電路323包括第三多路選擇器516，第四選擇電路324包括第四多路選擇器517；其中，

第一多路選擇器513的第一輸入端與第一時脈偶信號連接，第一多路選擇器513的第二輸入端與第一時脈奇信號連接，第一多路選擇器513的輸出端用於輸出第一模式時脈信號；

第二多路選擇器515的第一輸入端與第一時脈奇信號連接，第二多路選擇器515的第二輸入端與第一時脈偶信號連接，第二多路選擇器515的輸出端用於輸出第二模式時脈信號；

第三多路選擇器516的第一輸入端與待處理晶片選擇偶信號連接，第三多路選擇器516的第二輸入端與待處理晶片選擇奇信號連接，第三多路選擇器516的輸出端用於輸出第一模式晶片選擇信號；

第四多路選擇器517的第一輸入端與待處理晶片選擇奇信號連接，第四多路選擇器517的第二輸入端與待處理晶片選擇偶信號連接，第四多路選擇器517的輸出端用於輸出第二模式晶片選擇信號；

第一多路選擇器513、第二多路選擇器515、第三多路選擇器516和第四多路選擇器517各自的控制端均與模式選擇信號連接。

另外，如圖5所示，第一選擇電路321還可以包括第三緩衝器512，第三緩衝器512的接收端用於接收第一時脈偶信號，第三緩衝器512的輸出端與第一多路選擇器513的第一輸入端和第二多路選擇器515的第二輸入端連接。第二選擇電路322還可以包括第四緩衝器514，第四緩衝器514的接收端用於接收第一時脈奇信號，第三緩衝器512的輸出端與第一多路選擇器513的第二輸入端和第二多路選擇器515的第一輸入端連接。這樣，通過第三緩衝器512和第四緩衝器514，在信號傳輸過程中實現延時處理和驅動增強處理。在本案實施例中，無論是第三緩衝器還是第四緩衝器，緩衝器個數並不局限於一個，也可以是多個。在這裡，具體數量可以根據實際需求進行設置，並不作具體限定。

在一些實施例中，在圖3所示信號取樣電路30的基礎上，如圖4所示，第一時脈處理電路33可以包括第一邏輯電路331和第二邏輯電路332，第二時脈處理電路34可以包括第三邏輯電路341和第四邏輯電路342；其中，

第一邏輯電路331，用於接收第一模式時脈信號和第一模式晶片選擇信號，並利用第一模式時脈信號對待處理晶片選擇偶信號和第一模式晶片選擇信號進行取樣及邏輯運算處理，得到第一晶片選擇時脈奇信號；

第二邏輯電路332，用於接收第二模式時脈信號和第二模式晶片選擇信號，並利用第二模式時脈信號對待處理晶片選擇奇信號和第二模式晶片選擇信號進行取樣及邏輯運算處理，得到第一晶片選擇時脈偶信號；

第三邏輯電路341，用於接收第一模式時脈信號和第一模式晶片選擇信號，並利用第一模式時脈信號對待處理晶片選擇偶信號和第一模式晶片選擇信號進行取樣及邏輯運算處理，得到第二晶片選擇時脈奇信號；

第四邏輯電路342，用於接收第二模式時脈信號和第二模式晶片選擇信號處理，並利用第二模式時脈信號對待處理晶片選擇奇信號和第二模式晶片選擇信號進行取樣及邏輯運算，得到第二晶片選擇時脈偶信號。

在這裡，第一晶片選擇時脈信號是由第一晶片選擇時脈偶信號和第一晶片選擇時脈奇信號組成，第二晶片選擇時脈信號是由第二晶片選擇時脈奇信號和第二晶片選擇時脈偶信號組成。在圖4和圖5中，這裡的第一晶片選擇時脈偶信號可以用2T_CLK_E表示，第一晶片選擇時脈奇信號可以用2T_CLK_O表示，第二晶片選擇時脈偶信號可以用NT_CLK_E表示，第二晶片選擇時脈奇信號可以用NT_CLK_O表示。

在一種具體的實施例中，在圖3所示信號取樣電路30的基礎上，如圖4所示，第一邏輯電路331包括第五取樣電路405、第一反或閘520、第一反閘521、第六取樣電路406、第一或閘523和第一及閘524；其中，

第五取樣電路405，用於利用第一模式時脈信號對待處理晶片選擇偶信號進行取樣及反相處理，得到第一中間取樣奇信號；

第一反或閘520，用於對第一中間取樣奇信號和第一模式晶片選擇信號進行反或運算，得到第二中間取樣奇信號；

第一反閘521，用於對第一模式時脈信號進行非運算，得到第一反相時脈奇信號；

第六取樣電路406，用於利用第一反相時脈奇信號對第二中間取樣奇信號進行取樣處理，得到第三中間取樣奇信號；

第一或閘523，用於對第二中間取樣奇信號和第三中間取樣奇信號進行或運算，得到第四中間取樣奇信號；

第一及閘524，用於對第四中間取樣奇信號和第一模式時脈信號進行與運算，得到第一晶片選擇時脈奇信號。

需要說明的是，如圖5所示，在第一邏輯電路331中，第五取樣電路405可以是由第五觸發器518和第三反相器519組成，第六取樣電路406可以是由第六觸發器522組成；其中，第五觸發器518和第六觸發器522均可以為資料觸發器。另外，還需要注意的是，對於第五取樣電路405而言，也可以不設置第三反相器519，那麼後續的邏輯運算則需進行相應調整，例如將第一反或閘520調整為或閘，從而也能夠達到相同效果。

第一邏輯電路331的各器件連接關係可以參照圖4和圖5來進行理解。在圖4和圖5中，待處理晶片選擇偶信號用PCS_E表示；經過第五取樣電路405輸出的第一中間取樣奇信號可以用PCSB_O表示，經過第一反或閘520輸出的第二中間取樣奇信號可以用PCS_OEN1表示，經過第六取樣電路406輸出的第三中間取樣奇信號可以用PCS_OEN2表示，經過第一或閘523輸出的第四中間取樣奇信號可以用PCS_OEN表示，經過第一及閘524輸出的第一晶片選擇時脈奇信號可以用2T_CLK_O表示。

需要說明的是，在第一邏輯電路331中，第一反或閘520用於對第一晶片選擇信號進行篩選，根據第一類脈衝形狀的第一晶片選擇信號輸出存在脈衝的PCS_OEN1信號，並將其他脈衝形狀的第一晶片選擇信號遮罩為始終低位準的PCS_OEN1信號，以便於後續得到存在脈衝的2T_CLK_O信號。第五取樣電路405用於實現一級上升沿取樣，而第一反閘528和第六取樣電路406用於實現一級下降沿取樣。第一類脈衝形狀是指第一晶片選擇信號在偶數時脈週期變化為低位準且在相鄰奇數時脈週期變化為高位準，此時的週期模式可以是單週期模式或者雙週期模式。在這裡，偶數時脈週期是指第一時脈偶信號PCLK_E的上升沿所在的時脈週期，奇數時脈週期是指第一時脈奇信號PCLK_O的上升沿所在的時脈週期。

這樣，針對第一類脈衝形狀的第一晶片選擇信號，通過對PCS_E信號進行一級上升沿取樣、反或運算和一級下降沿取樣，得到PCS_OEN1信號和PCS_OEN2信號，且PCS_OEN1信號和PCS_OEN2信號各自均為高位準有效的脈衝信號，但是PCS_OEN2信號的上升沿相比於PCS_OEN1信號的上升沿延遲一個預設時脈週期。在此基礎上，通過第一或閘523，PCS_OEN1信號和PCS_OEN2信號進行或運算能夠拓寬脈衝寬度，所得到的PCS_OEN信號的脈衝寬度是預設時脈週期的3倍；通過第一及閘524，PCS_OEN信號和PCLK_2NE_1NO（單週期模式中為PCLK_O信號，雙週期模式中為PCLK_E信號）信號進行與運算，使所得到的2T_CLK_O信號具有兩個脈衝，且脈衝寬度是預設時脈週期。這樣，借助於具有兩個脈衝的2T_CLK_O信號，利用第一個脈衝的上升沿產生2T CMD信號的上升沿，利用第二個脈衝的上升沿產生2T CMD信號的下降沿，能夠保證2T CMD信號的脈衝寬度在預設精度範圍內為2個預設時脈週期，避免2T CMD信號的脈衝寬度受到製備製程或者環境的影響，防止信號失效。

在一種具體的實施例中，如圖4所示，第二邏輯電路332可以包括第七取樣電路407、第二反或閘527、第二反閘528、第八取樣電路408、第二或閘530和第二及閘531；其中，

第七取樣電路407，用於利用第二模式時脈信號對待處理晶片選擇奇信號進行取樣及反相處理，得到第一中間取樣偶信號；

第二反或閘527，用於對第一中間取樣偶信號和第二模式晶片選擇信號進行反或運算，得到第二中間取樣偶信號；

第二反閘528，用於對第二模式時脈信號進行非運算，得到第一反相時脈偶信號；

第八取樣電路408，用於利用第一反相時脈偶信號對第二中間取樣偶信號進行取樣處理，得到第三中間取樣偶信號；

第二或閘530，用於對第二中間取樣偶信號和第三中間取樣偶信號進行或運算，得到第四中間取樣偶信號；

第二及閘531，用於對第四中間取樣偶信號和第二模式時脈信號進行與運算，得到第一晶片選擇時脈偶信號。

需要說明的是，如圖5所示，在第二邏輯電路332中，第七取樣電路407可以是由第七觸發器525和第四反相器526組成，第八取樣電路408可以是由第八觸發器529組成；其中，第七觸發器525和第八觸發器529均可以為資料觸發器。另外，還需要注意的是，對於第七取樣電路407而言，也可以不設置第四反相器526，那麼後續的邏輯運算則需進行相應調整，例如將第二反或閘527調整為或閘，從而也能夠達到相同效果。

第二邏輯電路332的各器件連接關係可以參照圖4和圖5來進行理解。在圖4和圖5中，待處理晶片選擇奇信號用PCS_O表示；經過第七取樣電路407輸出的第一中間取樣偶信號可以用PCSB_E表示，經過第二反或閘527輸出的第二中間取樣偶信號可以用PCS_EEN1表示，經過第八取樣電路408輸出的第三中間取樣偶信號可以用PCS_EEN2表示，經過第二或閘530輸出的第四中間取樣偶信號可以用PCS_EEN表示，經過第二及閘531輸出的第一晶片選擇時脈偶信號可以用2T_CLK_E表示。

需要說明的是，在第二邏輯電路332中，第二反或閘527用於根據對第一晶片選擇信號進行篩選，根據第二類脈衝形狀的第一晶片選擇信號輸出存在脈衝的PCS_EEN1信號，並將其他脈衝形狀的第一晶片選擇信號遮罩為始終低位準的PCS_EEN1信號，以便於後續得到存在脈衝的2T_CLK_E信號。第七取樣電路407用於實現一級上升沿取樣，而第二反閘528和第八取樣電路408用於實現一級下降沿取樣。第二類脈衝形狀是指第一晶片選擇信號在奇數時脈週期變化為低位準且在相鄰偶數時脈週期變化為高位準，此時的週期模式可以是單週期模式或者雙週期模式。

這樣，針對第二類脈衝形狀的第一晶片選擇信號，通過對PCS_O信號進行一級上升沿取樣、反或運算和一級下降沿取樣，得到PCS_EEN 1信號和PCS_EEN 2信號，此時PCS_EEN 1信號和PCS_EEN 2信號各自均為高位準有效的脈衝信號，且PCS_EEN 2信號的上升沿相比於PCS_EEN 1信號的上升沿延遲一個預設時脈週期。在此基礎上，通過第二或閘530，PCS_EEN 1信號和PCS_EEN 2信號進行或運算能夠拓寬脈衝寬度，所得到的PCS_EEN信號的脈衝寬度是預設時脈週期的3倍；通過第二及閘531，PCS_EEN信號和PCLK_2NO_1NE信號（單週期模式中為PCLK_E，雙週期模式中為PCLK_O）進行與運算，所得到的2T_CLK_E信號具有兩個脈衝，且脈衝寬度是預設時脈週期。這樣，借助於具有兩個脈衝的2T_CLK_E信號，利用第一個脈衝的上升沿產生2T CMD信號的上升沿，利用第二個脈衝的上升沿產生2T CMD信號的下降沿，能夠保證2T CMD信號的脈衝寬度時脈在預設精度範圍內為2個預設時脈週期，能夠避免2T CMD信號的脈衝寬度受到製備製程或者環境的影響，防止信號失效。

也就是說，在單週期模式或者雙週期模式中，針對2T CMD信號，根據第一晶片選擇信號的脈衝形狀以及開始發生位準狀態變化時對應的時脈週期奇偶性不同，2T_CLK_O信號和2T_CLK_E信號至多僅存在一個有效信號，該有效信號存在兩個脈衝，且每個脈衝的脈衝寬度為1個預設時脈週期。這樣，後續利用2T_CLK_O信號和2T_CLK_E信號之中的有效信號作為解碼過程的時脈，能夠區分解碼得到目標指令信號為2T CMD信號，同時在預設精度範圍內保證目標指令信號的脈衝寬度為預設時脈週期的兩倍。

在另一種具體的實施例中，如圖4所示，第三邏輯電路341可以包括第九取樣電路409、第三反閘534、第三反或閘535、第四反閘536、第十取樣電路410、第三或閘538和第三及閘539；其中，

第九取樣電路409，用於利用第一模式時脈信號對待處理晶片選擇偶信號進行取樣及反相處理，得到第五中間取樣奇信；

第三反閘534，用於對第一模式晶片選擇信號進行非運算，得到第一模式晶片選擇反相信號；

第三反或閘535，用於對第五中間取樣奇信號和第一模式晶片選擇反相信號進行反或運算，得到第六中間取樣奇信號；

第四反閘536，用於對第一模式時脈信號進行非運算，得到第一模式時脈反相信號；

第十取樣電路410，用於利用第一模式時脈反相信號對第六中間取樣奇信號進行取樣處理，得到第七中間取樣奇信號；

第三或閘538，用於對第六中間取樣奇信號和第七中間取樣奇信號進行或運算，得到第八中間取樣奇信號；

第三及閘539，用於對第八中間取樣奇信號和第一模式時脈信號進行與運算，得到第二晶片選擇時脈奇信號。

需要說明的是，如圖5所示，在第三邏輯電路341中，第九取樣電路409可以是由第九觸發器421和第五反相器532組成，第十取樣電路410可以是由第十觸發器537組成；其中，第九觸發器421和第十觸發器537均可以為資料觸發器。另外，還需要注意的是，對於第九取樣電路409而言，也可以不設置第五反相器532，那麼後續的邏輯運算則需進行相應調整，例如去掉第三反閘534，並將第三反或閘535調整為或閘，從而也能夠達到相同效果。

第三邏輯電路341的各器件連接關係可以參照圖4和圖5來進行理解。在圖4和圖5中，待處理晶片選擇偶信號用PCS_E表示；經過第九取樣電路409輸出的第五中間取樣奇信號可以用PCSB_O表示，經過第三反或閘535輸出的第六中間取樣奇信號可以用NT_PCS_OEN1表示，經過第十取樣電路410輸出的第七中間取樣奇信號可以用NT_PCS_OEN2表示，經過第三或閘538輸出的第八中間取樣奇信號可以用NT_PCS_OEN表示，經過第三及閘539輸出的第二晶片選擇時脈奇信號可以用NT_CLK_O表示。

需要說明的是，在第三邏輯電路341中，第三反閘534和第三反或閘535，用於根據對第一晶片選擇信號進行篩選，根據第三類脈衝形狀的第一晶片選擇信號輸出存在脈衝的NT_PCS_OEN1信號，並將其他脈衝形狀的第一晶片選擇信號遮罩為始終低位準的NT_PCS_OEN1信號，以便於後續得到存在脈衝的NT_CLK_O信號。第九取樣電路409用於實現一級上升沿取樣，而第四反閘536和第十取樣電路410用於實現一級下降沿取樣。第三類脈衝形狀是指單週期模式中第一晶片選擇信號在偶數時脈週期變化為低位準且在相鄰奇數時脈週期仍為低位準，或者雙週期模式中第一晶片選擇信號在相鄰兩個偶數時脈週期變化為低位準且在中間奇數時脈週期為高位準。

這樣，針對第三類脈衝形狀的第一晶片選擇信號，通過採用一級上升沿取樣、非運算、反或運算和一級下降沿取樣對PCS_E信號進行處理，得到NT_PCS_OEN1信號和NT_PCS_OEN2信號，此時NT_PCS_OEN1信號和NT_PCS_OEN2信號各自均為高位準有效的脈衝信號，且NT_PCS_OEN2信號的上升沿相比於NT_PCS_OEN1信號的上升沿延遲一個預設時脈週期。在此基礎上，NT_PCS_OEN1信號和NT_PCS_OEN2信號進行或運算能夠拓寬脈衝寬度，所得到的NT_PCS_OEN信號的脈衝寬度是預設時脈週期的3倍，然後NT_PCS_OEN信號和PCLK_2NE_1NO信號（單週期模式中為PCLK_O信號，雙週期模式中為PCLK_E信號）進行與運算，所得到的NT_CLK_O信號具有兩個脈衝，且脈衝寬度是預設時脈週期。這樣，借助於具有兩個脈衝的NT_CLK_O信號，利用第一個脈衝的上升沿產生NT ODT CMD信號的上升沿，利用第二個脈衝的上升沿產生NT ODT CMD信號的下降沿，能夠保證NT ODT CMD信號的脈衝寬度時脈在預設精度範圍內為2個預設時脈週期，能夠避免NT ODT CMD信號的脈衝寬度受到製備製程或者環境的影響，防止信號失效。

在另一種具體的實施例中，如圖4所示，第四邏輯電路632可以包括第十一取樣電路411、第五反閘542、第四反或閘543、第六反閘544、第十二取樣電路412、第四或閘546和第四及閘547；其中，

第十一取樣電路411，用於利用第二模式時脈信號對待處理晶片選擇奇信號進行取樣及反相處理，得到第五中間取樣偶信號；

第五反閘542，用於對第二模式晶片選擇信號進行非運算，得到第二模式晶片選擇反相信號；

第四反或閘543，用於對第五中間取樣偶信號和第二模式晶片選擇反相信號進行反或運算，得到第六中間取樣偶信號；

第六反閘544，用於對第二模式時脈信號進行非運算，得到第二模式時脈反相信號；

第十二取樣電路412，用於利用第二模式時脈反相信號對第六中間取樣偶信號進行取樣處理，得到第七中間取樣偶信號；

第四或閘546，用於對第六中間取樣偶信號和第七中間取樣偶信號進行或運算，得到第八中間取樣偶信號；

第四及閘547，用於對第八中間取樣偶信號和第二模式時脈信號進行與運算，得到第二晶片選擇時脈偶信號。

需要說明的是，如圖5所示，在第四邏輯電路632中，第十一取樣電路411可以是由第十一觸發器540和第六反相器541組成，第十二取樣電路412可以是由第十二觸發器545組成；其中，第十一觸發器540和第十二觸發器545均可以為資料觸發器。另外，還需要注意的是，對於第十一取樣電路411而言，也可以不設置第六反相器541，那麼後續的邏輯運算則需進行相應調整，例如去掉第五反閘542，並將第四反或閘543調整為或閘，從而也能夠達到相同效果。

第四邏輯電路342的各器件連接關係可以參照圖4和圖5來進行理解。在圖4和圖5中，待處理晶片選擇奇信號用PCS_O表示；經過第十一取樣電路411輸出的第五中間取樣偶信號可以用PCSB_E表示，經過第四反或閘543輸出的第六中間取樣偶信號可以用NT_PCS_EEN1表示，經過第十二取樣電路412輸出的第七中間取樣偶信號可以用NT_PCS_EEN2表示，經過第四或閘546輸出的第八中間取樣偶信號可以用NT_PCS_EEN表示，經過第四及閘547輸出的第二晶片選擇時脈偶信號可以用NT_CLK_E表示。

需要說明的是，在第四邏輯電路342中，第五反閘542和第四反或閘543用於根據對第一晶片選擇信號進行篩選，根據第四類脈衝形狀的第一晶片選擇信號輸出存在脈衝的NT_PCS_EEN1信號，並將其他脈衝形狀的第一晶片選擇信號遮罩為始終低位準的NT _PCS_EEN1信號，以便於後續得到存在脈衝的NT_CLK_E信號。第十一取樣電路411用於實現一級上升沿取樣電路，第四反閘542和第十二取樣電路412用於實現一級下降沿取樣電路。第四類脈衝形狀是指單週期模式中第一晶片選擇信號在奇數時脈週期變化為低位準且在相鄰偶數時脈週期仍為低位準，或者雙週期模式中第一晶片選擇信號在相鄰兩個奇數時脈週期變化為低位準且在中間偶數時脈週期為高位準。

這樣，針對第四類脈衝形狀的第一晶片選擇信號，通過採用一級上升沿取樣電路、非運算電路、反或運算電路和一級下降沿取樣電路對PCS_O信號進行處理，得到NT_PCS_EEN 1信號和NT_PCS_EEN 2信號，此時NT_PCS_EEN 1信號和NT_PCS_EEN 2信號各自均為高位準有效的脈衝信號，且NT_PCS_EEN 2信號的上升沿相比於NT_PCS_EEN 1信號的上升沿延遲一個預設時脈週期。在此基礎上，通過第四或閘546，NT_PCS_EEN 1信號和NT_PCS_EEN 2信號進行或運算能夠拓寬脈衝寬度，所得到的NT_PCS_EEN信號的脈衝寬度是預設時脈週期的3倍；通過第四及閘547，NT_PCS_EEN信號和PCLK_2NO_1NE（單週期模式中為PCLK_E，雙週期模式中為PCLK_O）信號進行與運算，所得到的NT_CLK_O信號具有兩個脈衝，且脈衝寬度是預設時脈週期。這樣，借助於具有兩個脈衝的NT_CLK_E信號，利用第一個脈衝的上升沿產生NT ODT CMD信號的上升沿，利用第二個脈衝的上升沿產生NT ODT CMD信號的下降沿，能夠保證NT ODT CMD信號的脈衝寬度在預設精度範圍內為2個預設時脈週期，能夠避免NT ODT CMD信號的脈衝寬度受到製備製程或者環境的影響，防止信號失效。

也就是說，在單週期模式或者雙週期模式中，針對NT ODT CMD信號，根據第一晶片選擇信號的脈衝形狀以及開始發生位準狀態變化時對應的時脈週期奇偶性不同，NT_CLK_O信號和NT_CLK_E信號之中至多僅存在一個有效信號，該有效信號存在兩個脈衝，且每個脈衝的脈衝寬度為1個預設時脈週期。這樣，後續利用NT_CLK_O信號和NT_CLK_E信號之中的有效信號作為解碼過程的時脈，能夠區分解碼得到目標指令信號為NT ODT CMD信號，同時保證目標指令信號的脈衝寬度為2個預設時脈週期。這樣，通過上述電路，能夠區分不同週期模式下解碼得到的目標指令信號為NT ODT CMD信號或者為2T CMD信號，同時保證目標指令信號的脈衝寬度在預設精度範圍內為2個預設時脈週期。

在一些實施例中，在圖3所示信號取樣電路30的基礎上，如圖4所示，指令解碼電路35可以包括第一指令解碼電路351和第二指令解碼電路352；其中，

第一指令解碼電路351，用於接收第一晶片選擇時脈信號，根據第一晶片選擇時脈信號和待處理晶片選擇信號對待處理指示信號進行解碼和取樣處理，得到第一目標指令信號；

第二指令解碼電路352，用於接收第二晶片選擇時脈信號，根據第二晶片選擇時脈信號和待處理晶片選擇信號對待處理指示信號進行解碼和取樣處理，得到第二目標指令信號。

可以理解地，在一些實施例中，初始晶片選擇信號是表徵目標晶片被選中的信號，且初始晶片選擇信號為低位準有效的脈衝信號；其中，

若初始晶片選擇信號包括一個脈衝且脈衝寬度為預設時脈週期，則確定第一晶片選擇時脈信號為有效信號，將經由第一指令解碼電路輸出的第一目標指令信號確定為目標指令信號；

若初始晶片選擇信號包括一個脈衝且脈衝寬度為預設時脈週期的兩倍、或者初始晶片選擇信號包括2個脈衝且脈衝寬度為預設時脈週期，則確定第二晶片選擇時脈信號為有效信號，將經由第二指令解碼電路輸出的第二目標指令信號確定為目標指令信號。

需要說明的是，第一目標指令信號可以用2T CMD信號表示，第二目標指令信號可以用NT ODT CMD信號表示。這樣，無論在單週期模式還是雙週期模式中，2T CMD信號均是通過第一指令解碼電路進行輸出的，NT ODT CMD信號均是通過第二指令解碼電路進行輸出的，能夠避免混淆，區別不同種類的指令信號。

在一種具體的實施例中，對於第一指令解碼電路351而言，在圖3所示信號取樣電路30的基礎上，如圖4或者圖5所示，第一指令解碼電路351可以包括第一解碼取樣電路421和第五或閘548；其中，

第一解碼取樣電路421，用於根據第一晶片選擇時脈奇信號和待處理晶片選擇偶信號對待處理指示偶信號進行解碼和取樣處理，得到第一指令偶信號；以及根據第一晶片選擇時脈偶信號和待處理晶片選擇奇信號對待處理指示奇信號進行解碼和取樣處理，得到第一指令奇信號；

第五或閘548，用於對第一指令偶信號和第一指令奇信號進行或運算，得到第一目標指令信號；

第二指令解碼電路352包括第二解碼取樣電路422和第六或閘549；其中，

第二解碼取樣電路422，用於根據第二晶片選擇時脈奇信號和待處理晶片選擇偶信號對待處理指示偶信號進行解碼和取樣處理，得到第二指令偶信號；以及根據第二晶片選擇時脈偶信號和待處理晶片選擇奇信號對待處理指示奇信號進行解碼和取樣處理，得到第二指令奇信號；

第六或閘549，用於對第二指令偶信號和第二指令奇信號進行或運算，得到第二目標指令信號。

需要說明的是，如圖4或者圖5所示，在本案實施例中，這裡的第一解碼取樣電路421又可稱為第一指令解碼觸發器，用CMD DEC DFF1表示。第一解碼取樣電路421的輸出包括第一指令偶信號和第一指令奇信號；其中，第一指令偶信號用2T_CMD_E表示，第一指令奇信號用2T_CMD_O表示；然後再對2T_CMD_E信號和2T_CMD_O信號進行或運算之後得到第一目標指令信號用2T CMD表示。

第二解碼取樣電路422也可稱為第二指令解碼觸發器，用CMD DEC DFF2表示。第二解碼取樣電路的輸出包括第二指令偶信號和第二指令奇信號；其中，第二指令偶信號用NT_CMD_E表示，第二指令奇信號用NT_CMD_O表示；然後再對NT_CMD_E信號和NT_CMD_O信號進行或運算之後得到第二目標指令信號用NT ODT CMD表示。

進一步地，在圖4和圖5所示信號取樣電路30的基礎上，如圖6A所示，第一解碼取樣電路421包括第一解碼電路550、第十三取樣電路551、第二解碼電路552和第十四取樣電路553；其中，

第一解碼電路550，用於對待處理晶片選擇偶信號和待處理指示偶信號進行解碼處理，得到第一解碼偶信號；

第十三取樣電路551，用於利用第一晶片選擇時脈奇信號對第一解碼偶信號進行取樣處理，得到第一指令偶信號；

第二解碼電路552，用於對待處理晶片選擇奇信號和待處理指示奇信號進行解碼處理，得到第一解碼奇信號；

第十四取樣電路553，用於利用第一晶片選擇時脈偶信號對第一解碼奇信號進行取樣處理，得到第一指令奇信號。

需要說明的是，在圖6A中，待處理指示偶信號可以包括CA[0]_1T_E、CA[1]_1T_E、CA[2]_1T_E、CA[3]_1T_E、CA[4]_1T_E等5個信號，而且第一解碼電路550可以是由三輸入反及閘、三輸入反及閘和二輸入反或閘組成。其中，PCS_E、CA[0]_1T_E和CA[1]_1T_E輸入到第一個三輸入反及閘，CA[2]_1T_E、CA[3]_1T_E和CA[4]_1T_E輸入到第二個三輸入反及閘，然後第一個三輸入反及閘的輸出端和二輸入反或閘的一個輸入端連接，第二個三輸入反及閘的輸出端和二輸入反或閘的另一個輸入端連接，而二輸入反或閘的輸出端用於輸出第一解碼偶信號，從而實現對待處理晶片選擇偶信號和待處理指示偶信號的解碼；在得到第一解碼偶信號後，利用第十三取樣電路551進行取樣輸出。具體地，第十三取樣電路551可以為一個資料觸發器，該資料觸發器的時脈端與2T_CLK_O信號連接，資料觸發器的輸入端與二輸入反或閘的輸出端連接，資料觸發器的輸出端用於輸出2T_CMD_E信號。

還需要說明的是，在圖6A中，待處理指示奇信號可以包括CA[0]_1T_O、CA[1]_1T_O、CA[2]_1T_O、CA[3]_1T_O、CA[4]_1T_O等5個信號，而且第二解碼電路552可以是由三輸入反及閘、三輸入反及閘和二輸入反或閘組成。其中，PCS_O、CA[0]_1T_O和CA[1]_1T_O輸入到第一個三輸入反及閘，CA[2]_ 1T_O、CA[3]_1T_O和CA[4]_1T_O輸入到第二個三輸入反及閘，然後第一個三輸入反及閘的輸出端和二輸入反或閘的一個輸入端連接，第二個三輸入反及閘的輸出端和二輸入反或閘的另一個輸入端連接，而二輸入反或閘的輸出端用於輸出第一解碼奇信號，從而實現對待處理晶片選擇偶信號和待處理指示偶信號的解碼；在得到第一解碼奇信號後，利用第十四取樣電路553進行取樣輸出。具體地，第十四取樣電路553也可以為一個資料觸發器，該資料觸發器的時脈端與2T_CLK_E信號連接，資料觸發器的輸入端與二輸入反或閘的輸出端連接，資料觸發器的輸出端用於輸出2T_CMD_O信號。

還需要說明的是，在本案實施例中，如圖6B所示，第二解碼取樣電路422包括第三解碼電路554、第十五取樣電路555、第四解碼電路556和第十六取樣電路557；其中，

第三解碼電路554，用於對待處理晶片選擇偶信號和待處理指示偶信號進行解碼處理，得到第二解碼偶信號；

第十五取樣電路555，用於利用第二晶片選擇時脈奇信號對第二解碼偶信號進行取樣處理，得到第二指令偶信號；

第四解碼電路556，用於對待處理晶片選擇奇信號和待處理指示奇信號進行解碼處理，得到第二解碼奇信號；

第十六取樣電路557，用於利用第二晶片選擇時脈偶信號對第二解碼奇信號進行取樣處理，得到第二指令奇信號。

需要說明的是，在圖6B中，第二解碼取樣電路422與第一解碼取樣電路421的電路結構相同，部分信號端接收的信號不同，可對比第一解碼取樣電路421進行參照理解。

另外，需要注意的是，無論是第一解碼電路550、第二解碼電路552，還是第三解碼電路554、第四解碼電路556，這些解碼電路的設計具體是根據指令解碼規則實現的。對於不同的產品，不同的應用場景，不同的指令，解碼規則可能不同，那麼解碼電路的邏輯也可進行相應調整，本案實施例不作具體限定。

這樣，通過增加模式選擇電路32、第一時脈處理電路33和第二時脈處理電路34，根據採用的週期模式以及第一晶片選擇信號的脈衝形狀，可以輸出不同的第一晶片選擇時脈信號（用2T_CLK_E /2T_CLK_O表示）和第二晶片選擇時脈信號（用NT_CLK_E /NT_CLK_O表示）；如此，當初始晶片選擇信號包括一個脈衝且脈衝寬度為預設時脈週期（對應單週期模式中的2T CMD信號或者雙週期模式中的2T CMD信號）時，利用2T_CLK_E /2T_CLK_O信號，通過第一指令解碼電路351得到的第一目標指令信號為有效信號（即高位準有效的脈衝信號），通過第二指令解碼電路352得到的第二目標指令信號為無效信號（即低位準信號）；反之，當初始晶片選擇信號包括一個脈衝且脈衝寬度為預設時脈週期的兩倍（對應單週期模式中的NT ODT CMD信號）或者初始晶片選擇信號包括兩個脈衝且脈衝寬度為預設時脈週期（對應雙週期模式中的NT ODT CMD信號）時，利用NT_CLK_E /NT_CLK_O信號，通過第一指令解碼電路351得到的第一目標指令信號為無效信號（即低位準信號），通過第二指令解碼電路352得到的第二目標指令信號為有效信號（即高位準有效的脈衝信號）；從而能夠正確區分2T CMD和NT ODT CMD這兩種信號並進行準確解碼。

換句話說，根據週期模式和初始晶片選擇信號的脈衝形狀，信號取樣電路的信號處理過程可以分為三種情況。

情況一：當目標模式為單週期模式或者雙週期模式，且初始晶片選擇信號包括一個脈衝且脈衝寬度為預設時脈週期時，確定第一晶片選擇時脈信號包括兩個脈衝，且每一個脈衝的脈衝寬度為預設時脈週期，第一晶片選擇時脈信號中第一個脈衝的上升沿用於產生第一目標指令信號的上升沿，第一晶片選擇時脈信號中第二個脈衝的上升沿用於產生第一目標指令信號的下降沿；以及，確定第二晶片選擇時脈信號維持位準狀態不變，第二目標指令信號維持位準狀態不變。

情況二：當目標模式為單週期模式，且初始晶片選擇信號包括一個脈衝且脈衝寬度為預設時脈週期的兩倍時，確定第一晶片選擇時脈信號維持位準狀態不變，第一目標指令信號維持位準狀態不變；以及，確定第二晶片選擇時脈信號包括兩個脈衝，且每一個脈衝的脈衝寬度為預設時脈週期，第二晶片選擇時脈信號中第一個脈衝的上升沿用於產生第二目標指令信號的上升沿，第二晶片選擇時脈信號中第二個脈衝的上升沿用於產生第二目標指令信號的下降沿；

情況三：當目標模式為雙週期模式，且初始晶片選擇信號包括2個脈衝且脈衝寬度為預設時脈週期時，確定第一目標指令信號維持位準狀態不變；以及，確定第二晶片選擇時脈信號包括兩個脈衝，且每一個脈衝的脈衝寬度為預設時脈週期，第二晶片選擇時脈信號中第一個脈衝的上升沿用於產生第二目標指令信號的上升沿，第二晶片選擇時脈信號中第二個脈衝的上升沿用於產生第二目標指令信號的下降沿。

在一種具體的實施例中，情況一可以進一步分為兩種具體情況進行說明。也就是說，在目標模式為單週期模式或者雙週期模式，且初始晶片選擇信號包括一個脈衝且脈衝寬度為預設時脈週期的情況下，

若第一晶片選擇信號在偶數時脈週期的上升沿取樣為低位準且在下一相鄰奇數時脈週期的上升沿取樣為高位準，則確定第一晶片選擇時脈奇信號為有效信號，且第一晶片選擇時脈奇信號具有兩個脈衝；其中，第一晶片選擇時脈奇信號中第一個脈衝的上升沿用於產生第一目標指令信號的上升沿，第一晶片選擇時脈奇信號中第二個脈衝的上升沿用於產生第一目標指令信號的下降沿；

若第一晶片選擇信號在奇數時脈週期的上升沿取樣為低位準且在下一相鄰偶數時脈週期的上升沿取樣為高位準，則確定第一晶片選擇時脈偶信號為有效信號，且第一晶片選擇時脈偶信號具有兩個脈衝；其中，第一晶片選擇時脈偶信號中第一個脈衝的上升沿用於產生第一目標指令信號的上升沿，第一晶片選擇時脈偶信號中第二個脈衝的上升沿用於產生第一目標指令信號的下降沿。

在一種具體的實施例中，情況二可以進一步分為兩種具體情況進行說明。也就是說，在目標模式為單週期模式，且初始晶片選擇信號包括一個脈衝且脈衝寬度為預設時脈週期的兩倍的情況下，

若第一晶片選擇信號在偶數時脈週期的上升沿取樣為低位準且在下一相鄰奇數時脈週期的上升沿取樣仍為低位準，則確定第二晶片選擇時脈奇信號為有效信號，且第二晶片選擇時脈奇信號具有兩個脈衝；其中，第二晶片選擇時脈奇信號中第一個脈衝的上升沿用於產生第二目標指令信號的上升沿，第二晶片選擇時脈奇信號中第二個脈衝的上升沿用於產生第二目標指令信號的下降沿；

若第一晶片選擇信號在奇數時脈週期的上升沿取樣為低位準且在下一相鄰偶數時脈週期的上升沿取樣仍為低位準，則確定第二晶片選擇時脈偶信號為有效信號，且第二晶片選擇時脈偶信號具有兩個脈衝；其中，第二晶片選擇時脈偶信號中第一個脈衝的上升沿用於產生第二目標指令信號的上升沿，第二晶片選擇時脈偶信號中第二個脈衝的上升沿用於產生第二目標指令信號的下降沿。

在一種具體的實施例中，情況三進一步分為兩種具體情況進行說明。也就是說，在目標模式為雙週期模式，且初始晶片選擇信號包括2個脈衝且脈衝寬度為預設時脈週期的情況下，

若第一晶片選擇信號在連續兩個偶數時脈週期的上升沿取樣為低位準且在連續兩個偶數時脈週期之間的奇數時脈週期的上升沿取樣為高位準，則確定第二晶片選擇時脈奇信號為有效信號，且第二晶片選擇時脈奇信號具有兩個脈衝，第二晶片選擇時脈奇信號中第一個脈衝的上升沿用於產生第二目標指令信號的上升沿，第二晶片選擇時脈奇信號中第二個脈衝的上升沿用於產生第二目標指令信號的下降沿；

若第一晶片選擇信號在連續兩個奇數時脈週期的上升沿取樣為低位準且在連續兩個奇數時脈週期之間的偶數時脈週期的上升沿取樣為高位準，則確定第二晶片選擇時脈偶信號為有效信號，且第二晶片選擇時脈偶信號具有兩個脈衝；其中，第二晶片選擇時脈偶信號中第一個脈衝的上升沿用於產生第二目標指令信號的上升沿，第二晶片選擇時脈偶信號中第二個脈衝的上升沿用於產生第二目標指令信號的下降沿。

本案實施例提供了一種信號取樣電路，一方面，無論是單週期模式和雙週期模式，2T CMD信號和NT ODT CMD信號都可經由前述的信號取樣電路進行取樣解碼處理，而且能夠明確區分2T CMD信號和NT ODT CMD信號，無需為雙週期模式單獨設置解碼電路，不僅節省電路面積而且降低了功耗；另一方面，根據第一晶片選擇時脈信號和第二晶片選擇時脈信號之中的有效信號，通過對應的指令解碼電路輸出目標指令信號，能夠區分2T CMD和NT ODT CMD這兩種指令並進行準確解碼，兩者互不影響；又一方面，由於第一晶片選擇時脈信號和第二晶片選擇時脈信號之中的有效信號均包括兩個脈衝，且每個脈衝的脈衝寬度是一個預設時脈週期，且第一個脈衝的上升沿用於產生目標指令信號的上升沿，第二個脈衝的上升沿用於產生目標指令信號的下降沿，從而使得最終輸出的目標指令信號的脈衝寬度可以滿足在預設精度範圍內為預設時脈週期的兩倍，能夠避免目標指令信號的脈衝寬度不確定的問題。

在本案的另一實施例中，繼續參見圖5，信號取樣電路30可以包括第一接收器501、第二接收器502、第三接收器503、第一觸發器504、第一緩衝器505、第二觸發器506、第二緩衝器507、第三觸發器508、第一反相器509、第四觸發器510、第二反相器511、第三緩衝器512、第一多路選擇器513、第四緩衝器514、第二多路選擇器515、第三多路選擇器516、第四多路選擇器517、第五觸發器518、第三反相器519、第一反或閘520、第一反閘521、第六觸發器522、第一或閘523、第一及閘524、第七觸發器525、第四反相器526、第二反或閘527、第二反閘528、第八觸發器529、第二或閘530、第二及閘531、第九觸發器532、第五反相器533、第三反閘534、第三反或閘535、第四反閘536、第十觸發器537、第三或閘538、第三及閘539、第十一觸發器540、第六反相器541、第五反閘542、第四反或閘543、第六反閘544、第十二觸發器545、第四或閘546、第四及閘547、第一指令解碼觸發器421、第五或閘548、第二指令解碼觸發器422和第六或閘549。其中，第一觸發器504、第二觸發器506、第三觸發器508、第一反相器509、第四觸發器510、第五觸發器518、第六觸發器522、第七觸發器525、第八觸發器529、第九觸發器532、第十觸發器537、第十一觸發器540、第十二觸發器545均可以為資料觸發器。另外，第一指令解碼觸發器421的具體結構詳見圖6A所示，第二指令解碼觸發器422的具體結構詳見圖6B所示。

需要說明的是，圖5的電路原理可參見前述，這裡不再詳述。基於圖5所示的信號取樣電路30，其對應的信號時序圖如圖7~10所示。第一命令位址信號用CA表示，且CA可以包括Cy、Cz、C0、C1、C2和C3；初始晶片選擇信號用CS_n表示，而且是用於表徵目標晶片被選中的信號；第一晶片選擇信號用PCS表示，PCS信號為低位準有效的脈衝信號，PCS用於表徵目標晶片被選中的信號；初始時脈信號用CK_t表示，第一時脈偶信號用PCLK_E表示，第一時脈奇信號用PCLK_O表示，且CK_t信號的時脈週期為預設時脈週期，PCLK_E信號和PCLK_O信號的時脈週期均為預設時脈週期的兩倍。以下分為四個場景，對信號取樣電路30的信號時序進行具體說明。

場景一：如圖7所示，假設在單週期模式（1N MODE）且第一晶片選擇信號在偶數時脈週期的上升沿取樣為低位準且在下一相鄰奇數時脈週期的上升沿取樣為高位準。

此時，如圖7所示，經PCLK_E信號對CA信號取樣得到CA[4:0]_1T_E信號，其包括C0和C2；經PCLK_E信號對PCS信號取樣及反相處理得到PCS_E信號，其為高位準有效的脈衝信號，且脈衝寬度為預設時脈週期的兩倍。經PCLK_O信號對PCS信號取樣及反相處理得到PCS_O（圖7未示出，但其波形可以參考PCS_2NE_1NO），其始終為低位準信號。

在2T CLK電路中，經PCLK_2NE_1NO信號（本質為PCLK_O信號）對PCS_E信號取樣及反相處理得到PCSB_O信號，其為低位準有效的脈衝信號，且脈衝寬度為預設時脈週期的兩倍，但是相比PCS_E信號延遲一個預設時脈週期。將PCSB_O信號和PCS_2NE_1NO信號（本質為PCS_O信號）進行反或運算，得到PCS_OEN1信號，其為高位準有效的脈衝信號，且脈衝寬度為預設時脈週期的兩倍。經PCLK_2NE_1NO信號（本質為PCLK_O信號）的下降沿對PCS_OEN1信號取樣得到PCS_OEN2信號，其也為高位準有效的脈衝信號，且脈衝寬度為預設時脈週期的兩倍，但是相比PCS_OEN1信號延遲一個預設時脈週期。這樣，PCS_OEN1信號和PCS_OEN2信號進行或運算得到PCS_OEN信號，其脈衝寬度為預設時脈週期的三倍，即第一或閘523起到拓寬脈衝寬度的作用。PCS_OEN信號再與PCLK_2NE_1NO信號（本質為PCLK_O信號）進行與邏輯，得到2T_CLK_O信號，其包括2個脈衝，且脈衝寬度為預設時脈週期。同時，在本場景中，2T_CLK_E信號（圖7中未示出）始終為低位準的無效信號。所以，通過第一指令解碼觸發器421，利用2T_CLK_O信號對CA[4:0]_1T_E信號進行解碼取樣，得到2T CMD信號，而且2T CMD信號為高位準有效的脈衝信號，且脈衝寬度為預設時脈週期的兩倍；其中，2T_CLK_O信號中的第一個脈衝的上升沿用於產生2T CMD信號的上升沿，2T_CLK_O信號中的第二個脈衝的上升沿用於產生2T CMD信號的下降沿。特別地，PCLK_2NE_1NO信號的本質為PCLK_O信號的含義是：PCLK_2NE_1NO信號來源於PCLK_O信號，PCLK_2NE_1NO信號和PCLK_O信號的波形一致，但是PCLK_2NE_1NO信號相比於PCLK_O信號可能存在（由於通過邏輯閘而產生的）略微延時（該延時圖中未示出）。本案實施例中的“本質”一詞均可參照該解釋進行對應理解。

在NT ODT CLK電路中，經PCLK_2NE_1NO信號（本質為PCLK_O信號）對PCS_E信號取樣及反相處理得到PCSB_O信號，其為低位準有效的脈衝信號，且脈衝寬度為預設時脈週期的兩倍。由於PCS_2NE_1NO（本質為PCS_O信號）的反相信號始終為高位準信號，所以通過將PCSB_O信號和PCS_2NE_1NO（本質為PCS_O信號）的反相信號進行反或運算，能夠得到始終為低位準信號的NT_PCS_OEN1信號，進而NT_PCS_OEN2也始終為低位準信號，所以NT_CLK_O信號始終為低位準的無效信號。同時，本情況下的NT_CLK_E信號同樣為低位準的無效信號。因此NT_CLK_O信號和NT_CLK_E信號均不會導致有效的解碼取樣，無法得到NT ODT CMD信號。

簡單來說，在單週期模式下，如圖7所示，對於2T CMD信號，CS_n信號只有一個預設時脈週期的低位準，被PCLK_E信號取樣後變為PCS_E信號，然後在PCLK_2NE_1NO（在單週期模式中為PCLK_O）取樣後變為PCSB_O信號。其中，PCSB_O信號和PCS_2NE_1NO（在單週期模式中為PCS_O）進行或非邏輯之後取樣產生PCS_OEN1/2來覆蓋產生2T_CLK_O信號。最後這個2T_CLK_O信號取樣CA[4:0]_1T_E信號和PCS_E信號輸出2T CMD信號。而另外一條分支電路是PCSB_O/E信號和PCS_2NE_1NO/ PCS_2NO_1NE信號的反相信號進行或非邏輯，導致NT_PCS_OEN1/2信號和NT_PCS_EEN1/2信號均為低位準，而沒有覆蓋時脈取樣，也就不會輸出NT ODT CMD信號。

類似地，如果第一晶片選擇信號在奇數時脈週期的上升沿取樣為低位準且在下一相鄰偶數時脈週期的上升沿取樣為高位準，此時，2T_CLK_E信號包括兩個脈衝，且脈衝寬度為預設時脈週期，但是2T_CLK_O信號始終為低位準的無效信號。這樣，通過第一指令解碼觸發器421，根據2T_CLK_E信號對CA[4:0]_1T_O信號進行解碼取樣，得到2T CMD信號。其中，2T_CLK_E信號中的第一個脈衝的上升沿用於產生2T CMD信號的上升沿，2T_CLK_E信號中的第二個脈衝的上升沿用於產生2T CMD信號的下降沿。另外，NT_CLK_O信號和NT_CLK_E信號均為低位準的無效信號，所以NT_CLK_O信號和NT_CLK_E信號均不會引發有效的解碼取樣，無法得到NT ODT CMD信號。

場景二：如圖8所示，假設在單週期模式（1N MODE）且第一晶片選擇信號在偶數時脈週期的上升沿取樣為低位準且在下一相鄰奇數時脈週期的上升沿取樣仍為低位準。

此時，如圖8所示，經PCLK_E信號對CA信號取樣得到CA[4:0]_1T_E信號，其包括C0和C2；經PCLK_E信號對PCS信號取樣及反相處理得到PCS_E信號，其為高位準有效的脈衝信號，且脈衝寬度為預設時脈週期的兩倍。經PCLK_O信號對PCS信號取樣及反相處理得到PCS_O信號（圖7中未示出，但其波形可參考PCS_2NE_1NO），其為高位準有效的脈衝信號，且脈衝寬度為預設時脈週期的兩倍。但是PCS_O信號的上升沿相比於PCS_E信號的上升沿延遲一個預設時脈週期。

在2T CLK電路中，經PCLK_2NE_1NO信號（本質為PCLK_O信號）對PCS_E信號取樣及反相處理得到PCSB_O信號，其為低位準有效的脈衝信號，且脈衝寬度為預設時脈週期的兩倍，但是相比於PCS_B延遲一個預設時脈週期。將PCSB_O信號和PCS_2NE_1NO（本質為PCS_O信號）進行反或運算，兩者抵消，得到始終為低位準的PCS_OEN1信號，進而2T_CLK_O信號始終為低位準的無效信號。同時，本情況下的2T_CLK_E信號始終為低位準的無效信號。因此2T_CLK_O信號和2T_CLK_E信號均不會導致有效的解碼取樣，無法得到2T CMD信號。

在NT ODT CLK電路中，經PCLK_2NE_1NO信號（本質為PCLK_O信號）對PCS_E信號取樣及反相處理得到PCSB_O信號，其為低位準有效的脈衝信號，且脈衝寬度為預設時脈週期的兩倍。將PCSB_O信號和PCS_2NE_1NO（本質為PCS_O信號）的反相信號進行反或運算，得到NT_PCS_OEN1信號，其為高位準有效的脈衝信號，且脈衝寬度為預設時脈週期的兩倍。經PCLK_2NE_1NO信號的下降沿對NT_PCS_OEN1信號取樣得到NT_PCS_OEN2信號，其也為高位準有效的脈衝信號，且脈衝寬度為預設時脈週期的兩倍，但是相比NT_PCS_OEN1信號延遲一個預設時脈週期。這樣，NT_PCS_OEN1信號和NT_PCS_OEN2信號進行或運算得到NT_PCS_OEN信號，其脈衝寬度為預設時脈週期的三倍，即第三或閘538起到拓寬脈衝寬度的作用。NT_PCS_OEN信號再與PCLK_2NE_1NO信號進行與邏輯，得到NT_CLK_O，其包括2個脈衝，且脈衝寬度為預設時脈週期。同時，本情況下的NT_CLK_E信號始終為低位準的無效信號。所以，通過第二指令解碼觸發器422，利用NT_CLK_O信號對CA[4:0]_1T_E信號進行解碼取樣，得到NT ODT CMD信號，而且NT ODT CMD信號為高位準有效的脈衝信號，且脈衝寬度為預設時脈週期的兩倍；其中，NT_CLK_O信號中的第一個脈衝的上升沿用於產生NT ODT CMD信號的上升沿，NT_CLK_O信號中的第二個脈衝的上升沿用於產生NT ODT CMD信號的下降沿。

簡單來說，如圖8所示，CS_n信號具有維持2個預設時脈週期的低位準，分別被PCLK_E/O信號取樣之後為PCS_E/O信號，然後PCS_E/O信號在PCLK_2NE_1NO/PCLK _2NO_1NE信號取樣之後為PCSB_O/E信號，PCSB_O/E信號和PCS_2NE_1NO/PCS_2NO_ 1NE信號進行或非邏輯，得到的PCS_OEN1/2信號和PCS_EEN1/2信號均為低位準，沒有覆蓋時脈取樣，也就不會輸出2T CMD信號。而另外一條分支電路是PCSB_O信號和PCS_2NE_1NO信號的反相信號進行或非邏輯，從而產生NT_PCS_OEN1/2來覆蓋產生具有兩個脈衝的NT_CLK_O信號，最後這個NT_CLK_O信號取樣CA[4:0]_1T_E信號和PCS_E信號輸出NT ODT CMD信號。

類似地，如果第一晶片選擇信號在奇數時脈週期的上升沿取樣為低位準且在下一相鄰偶數時脈週期的上升沿取樣仍為低位準，那麼 NT_CLK_E信號包括兩個脈衝，且脈衝寬度為預設時脈週期，但是NT_CLK_O信號始終為低位準的無效信號。這樣，通過第二指令解碼觸發器422，根據NT_CLK_E信號對CA[4:0]_1T_O信號進行解碼取樣，得到NT ODT CMD信號，而且NT ODT CMD信號為高位準有效的脈衝信號，且脈衝寬度為預設時脈週期的兩倍。其中，NT_CLK_E信號中的第一個脈衝的上升沿用於產生NT ODT CMD信號的上升沿，NT_CLK_E信號中的第二個脈衝的上升沿用於產生NT ODT CMD信號的下降沿。另外，2T_CLK_O信號和2T_CLK_E信號均始終為低位準的無效信號，所以2T_CLK_O信號和2T_CLK_E信號均不會引發有效的解碼取樣，無法得到2T CMD信號。

場景三：如圖9所示，假設在雙週期模式（2N MODE）且第一晶片選擇信號在偶數時脈週期的上升沿取樣為低位準且在下一相鄰奇數時脈週期的上升沿取樣為高位準。

此時，如圖9所示，經PCLK_E信號對CA信號取樣得到CA[4:0]_1T_E信號，其包括C0和C2；經PCLK_E信號對PCS信號取樣及反相處理得到PCS_E信號，其為高位準有效的脈衝信號，且脈衝寬度為預設時脈週期的兩倍。經PCLK_O信號對PCS信號取樣及反相處理得到PCS_O（圖9中未示出），其始終為低位準信號。

在2T CLK電路中，經PCLK_2NE_1NO信號（本質為PCLK_E信號）對PCS_E信號取樣及反相處理得到PCSB_O信號，其為低位準有效的脈衝信號，且脈衝寬度為預設時脈週期的兩倍。將PCSB_O信號和PCS_2NE_1NO（本質為PCS_E信號）進行反或運算，得到PCS_OEN1信號，其為高位準有效的脈衝信號，且脈衝寬度為預設時脈週期的兩倍。經PCLK_2NE_1NO信號的下降沿對PCS_OEN1信號取樣得到PCS_OEN2信號，其也為高位準有效的脈衝信號，且脈衝寬度為預設時脈週期的兩倍，但是相比PCS_OEN1信號延遲一個預設時脈週期。這樣，PCS_OEN1信號和PCS_OEN2信號經過或邏輯後再與PCLK_2NE_1NO信號進行與邏輯，得到2T_CLK_O信號，其包括2個脈衝，且脈衝寬度為預設時脈週期。同時，本情況下的2T_CLK_E信號始終為低位準的無效信號。所以，通過第一指令解碼觸發器421，利用2T_CLK_O信號對CA[4:0]_1T_E信號進行解碼取樣，得到2T CMD信號，而且2T CMD信號為高位準有效的脈衝信號，且脈衝寬度為預設時脈週期的兩倍；其中，2T_CLK_O信號中的第一個脈衝的上升沿用於產生2T CMD信號的上升沿，2T_CLK_O信號中的第二個脈衝的上升沿用於產生2T CMD信號的下降沿。

在NT ODT CLK電路中，經PCLK_2NE_1NO信號對PCS_E信號取樣及反相處理得到PCSB_O信號，其為低位準有效的脈衝信號，且脈衝寬度為預設時脈週期的兩倍。將PCSB_O信號和PCS_2NE_1NO（本質為PCS_E信號）的反相信號進行反或運算，剛好抵消，得到始終為低位準信號的NT_PCS_OEN1信號，進而NT_PCS_OEN2也始終為低位準信號，所以NT_CLK_O信號始終為低位準的無效信號。同時，本情況下的NT_CLK_E信號始終為低位準的無效信號。因此NT_CLK_O信號和NT_CLK_E信號均不會引發有效的解碼取樣，無法得到NT ODT CMD信號。

簡單來說，在雙週期模式下，對於2T CMD信號，如圖9所示，CS_n信號只有一個預設時脈週期的低位準，被PCLK_E信號取樣後變為PCS_E信號，然後在PCLK_2NE_1NO取樣後變為PCSB_O信號。其中，PCSB_O信號和PCS_2NE_1NO信號進行或非邏輯之後取樣產生PCS_OEN1/2信號來覆蓋產生2T_CLK_O信號。最後這個2T_CLK_O信號取樣CA[4:0]_1T_E信號和PCS_E信號輸出2T CMD信號。而另外一條分支電路是PCSB_O/E信號和PCS_2NE_1NO/PCS_2NO_1NE信號的反相信號進行或非邏輯，導致NT_PCS_OEN1/2信號和NT_PCS_EEN1/2信號均為低位準，而沒有覆蓋時脈取樣，也就不會輸出NT ODT CMD信號。

類似地，如果第一晶片選擇信號在奇數時脈週期的上升沿取樣為低位準且在下一相鄰偶數時脈週期的上升沿取樣為高位準，此時，2T_CLK_E信號包括兩個脈衝，每個脈衝的寬度為預設時脈週期，但是2T_CLK_O信號時脈為低位準的無效信號。這樣，通過第一指令解碼觸發器421，根據2T_CLK_E信號對CA[4:0]_1T_O信號進行解碼取樣，得到2T CMD信號。其中，2T_CLK_E信號中的第一個脈衝的上升沿用於產生2T CMD信號的上升沿，2T_CLK_E信號中的第二個脈衝的上升沿用於產生2T CMD信號的下降沿。另外，NT_CLK_O信號和NT_CLK_E信號均始終為低位準的無效信號，所以NT_CLK_O信號和NT_CLK_E信號均不會引發有效的解碼取樣，無法得到NT ODT CMD信號。

場景四：如圖10所示，假設在雙週期模式（2N MODE）且第一晶片選擇信號在連續兩個偶數時脈週期的上升沿取樣為低位準且在連續兩個偶數時脈週期之間的奇數時脈週期的上升沿取樣為高位準。

此時，如圖10所示，經PCLK_E信號對CA信號取樣得到CA[4:0]_1T_E信號，其包括C0和C2；經PCLK_E信號對PCS信號取樣及反相處理得到PCS_E信號，其為高位準有效的脈衝信號，且脈衝寬度為預設時脈週期的4倍。經PCLK_O信號對PCS信號取樣及反相處理得到PCS_O信號（圖10未示出），其始終為低位準。

在2T CLK電路中，經PCLK_2NE_1NO信號（本質為PCLK_E信號）對PCS_E信號取樣及反相處理得到PCSB_O信號，其為低位準有效的脈衝信號，且脈衝寬度為預設時脈週期的4倍。將PCSB_O信號和PCS_2NE_1NO（本質為PCS_E信號）進行反或運算，得到PCS_OEN1信號，且其為高位準有效的脈衝信號，但是PCS_OEN1信號的上升沿遲於CA[4:0]_1T_E信號的有效內容C0，經PCLK_2NE_1NO信號的下降沿對PCS_OEN1信號取樣得到PCS_OEN2信號，其也為高位準有效的脈衝信號，且脈衝寬度為預設時脈週期的兩倍，但是相比PCS_OEN1信號延遲一個預設時脈週期。這樣，PCS_OEN1信號和PCS_OEN2信號經過或邏輯後再與PCLK_2NE_1NO信號進行與邏輯，得到2T_CLK_O信號，其包括2個脈衝，且脈衝寬度為預設時脈週期，但是2T_CLK_O信號的第一個脈衝的上升沿遲於CA[4:0]_1T_E信號的有效內容C0，所以2T_CLK_O信號並不會導致有效的解碼取樣，無法得到2T CMD信號。同時，本情況下的2T_CLK_E信號始終為低位準的無效信號。因此2T_CLK_E信號也不會導致有效的解碼取樣，無法得到2T CMD信號。

在NT ODT CLK電路中，經PCLK_2NE_1NO信號（本質為PCLK_E信號）對PCS_E信號取樣及反相處理得到PCSB_O信號，其為低位準有效的脈衝信號，且脈衝寬度為預設時脈週期的4倍。將PCSB_O信號和PCS_2NE_1NO（本質為PCS_E信號）的反相信號進行反或運算，得到NT_PCS_OEN1信號，其為高位準有效的脈衝信號，且脈衝寬度為預設時脈週期的兩倍。經PCLK_2NE_1NO信號的下降沿對PCS_OEN1信號取樣得到NT_PCS_OEN2信號，其也為高位準有效的脈衝信號，且脈衝寬度為預設時脈週期的兩倍，但是相比NT_PCS_OEN1信號延遲一個預設時脈週期。這樣，NT_PCS_OEN1信號和NT_PCS_OEN2信號經過或邏輯後再與PCLK_2NE_1NO信號進行與邏輯，得到NT_CLK_O，其包括2個脈衝，且脈衝寬度為預設時脈週期。同時，本情況下的NT_CLK_E信號始終為低位準的無效信號。所以，通過第二指令解碼觸發器422，利用NT_CLK_O信號對CA[4:0]_1T_E信號進行解碼取樣，得到NT ODT CMD信號，而且NT ODT CMD信號為高位準有效的脈衝信號，且脈衝寬度為預設時脈週期的兩倍；其中，NT_CLK_O信號中的第一個脈衝的上升沿用於產生NT ODT CMD信號的上升沿，NT_CLK_O信號中的第二個脈衝的上升沿用於產生NT ODT CMD信號的下降沿。

簡單來說，對於NT ODT CMD信號，如圖10所示，CS_n信號具有2個間隔週期的低位準，分別被PCLK_E/O信號取樣之後為PCS_E/O信號，然後PCS_E信號在PCLK_2NE_1NO信號取樣後為PCSB_O信號，PCSB_O信號和PCS_2NE_1NO信號進行或非邏輯後，得到PCS_OEN1/2信號，且PCS_OEN1/2信號為高位準有效的脈衝信號，但是PCS_OEN1/2信號的上升沿遲於CA[4:0]_1T_E信號的有效內容C0，所以2T_CLK_O信號並不會導致有效的解碼取樣，無法得到2T CMD信號；同時，PCS_O信號在PCLK_2NO_1NE信號取樣後為PCSB_E信號，PCSB_E信號和PCS_2NO_1NE信號進行或非邏輯後，得到的PCS_EEN1/2信號始終為低位準，沒有覆蓋時脈取樣，也就不會輸出2T CMD信號。而另外一條分支電路是PCSB_O信號和PCS_2NE_1NO信號的反相信號進行或非邏輯，從而產生NT_PCS_OEN1/2來覆蓋產生具有兩個脈衝的NT_CLK_O信號，最後這個NT_CLK_O信號取樣CA[4:0]_1T_E信號和PCS_E信號輸出NT ODT CMD信號。

類似地，如果第一晶片選擇信號在連續兩個奇數時脈週期的上升沿取樣為低位準且在連續兩個奇數時脈週期之間的偶數時脈週期的上升沿取樣為高位準，那麼 NT_CLK_E信號包括兩個脈衝，每個脈衝的寬度為預設時脈週期，但是NT_CLK_O信號時脈為低位準的無效信號。這樣，通過第二指令解碼觸發器422，根據NT_CLK_E信號對CA[4:0]_1T_O信號進行解碼取樣，得到NT ODT CMD信號。其中，NT_CLK_E信號中的第一個脈衝的上升沿用於產生NT ODT CMD信號的上升沿，NT_CLK_E信號中的第二個脈衝的上升沿用於產生NT ODT CMD信號的下降沿。另外，2T_CLK_O信號終為低位準的無效信號，2T_CLK_E信號雖然存在2個脈衝，但其上升沿遲於CA[4:0]_1T_O信號的有效內容，所以2T_CLK_O信號同樣為無效信號，2T_CLK_O信號和2T_CLK_E信號均不會導致有效的解碼取樣，無法得到2T CMD信號。

本案實施例提供了一種信號取樣電路，通過本實施例對前述實施例的具體實現進行詳細闡述，從中可以看出，基於本案實施例的技術方案，通過本案實施例的信號取樣電路30，能夠在不同週期模式下對2T CMD信號和NT ODT CMD信號進行分別解碼且相互不影響，無需為每種週期模式設置獨立的解碼電路，節省電路面積且降低功耗。

在本案的又一實施例中，參見圖11，其示出了本案實施例提供的一種半導體記憶體110的組成結構示意圖。如圖11所示，半導體記憶體110可以包括前述實施例任一項的信號取樣電路30。

在本案實施例中，半導體記憶體110可以為DRAM晶片。 進一步地，在一些實施例中，DRAM晶片符合DDR5記憶體規格。

需要說明的是，本案實施例主要涉及積體電路設計中輸入信號取樣及指令解碼的相關電路，特別涉及DRAM晶片中，不同週期模式下CA信號輸入分別作為指令和位址取樣和解碼之後的控制調節電路。具體來說，本案實施例的技術方案解決了DDR5中在不同週期模式中區分2T CMD和NT ODT CMD取樣解碼的難題，對於CS_n信號的脈衝形狀不同的指令可以分別解碼為2T CMD信號和NT ODT CMD信號，而且互相不影響。

另外，還需要說明的是，本案實施例的技術方案可以應用於DRAM晶片中CA信號取樣和解碼的控制電路，但不局限於此範圍，其他輸入信號取樣及指令解碼的相關電路均可採用此設計。

這樣，在本案實施例中，對於半導體記憶體120而言，其包括有信號取樣電路30，因此，基於該信號取樣電路，根據所處的週期模式確定目標模式時脈信號和目標模式晶片選擇信號，以便針對不同脈衝形狀的第一晶片選擇信號，獲得相應的第一晶片選擇時脈信號和第二晶片選擇時脈信號，從而在不同週期模式下正確區分2T CMD和NT ODT CMD，並進行正確解碼，能夠避免出現指令解碼錯誤而執行錯誤操作的問題，同時節省電路面積，降低功耗。

以上，僅為本案的較佳實施例而已，並非用於限定本案的保護範圍。需要說明的是，在本案中，術語“包括”、“包含”或者其任何其他變體意在涵蓋非排他性的包含，從而使得包括一系列要素的過程、方法、物品或者裝置不僅包括那些要素，而且還包括沒有明確列出的其他要素，或者是還包括為這種過程、方法、物品或者裝置所固有的要素。在沒有更多限制的情況下，由語句“包括一個……”限定的要素，並不排除在包括該要素的過程、方法、物品或者裝置中還存在另外的相同要素。上述本案實施例序號僅僅為了描述，不代表實施例的優劣。本案所提供的幾個方法實施例中所揭露的方法，在不衝突的情況下可以任意組合，得到新的方法實施例。本案所提供的幾個產品實施例中所揭露的特徵，在不衝突的情況下可以任意組合，得到新的產品實施例。本案所提供的幾個方法或設備實施例中所揭露的特徵，在不衝突的情況下可以任意組合，得到新的方法實施例或設備實施例。以上，僅為本案的具體實施方式，但本案的保護範圍並不局限於此，任何熟悉本技術領域的技術人員在本案揭露的技術範圍內，可輕易想到變化或替換，都應涵蓋在本案的保護範圍之內。因此，本案的保護範圍應以申請專利範圍的保護範圍為准。

30：信號取樣電路 31：信號輸入電路 32：模式選擇電路 33、34：時脈處理電路 35、351、352：指令解碼電路 110：半導體記憶體 311、312、313：接收電路 314：輸入取樣電路 321、322、323、324：選擇電路 331、332、341、342、632：邏輯電路 401、402、403、404、405、406、407、408、109、410、411、412、551、553、555、557：取樣電路 421、504、506、508、510、518、522、525、529、537、540、545：觸發器 422：解碼取樣電路 501、502、503：接收器 505、507、512、514：緩衝器 509、511、519、526、532、533、541：反相器 513、515、516、517：多路選擇器 520、527、535、543：反或閘 521、528、534、536、542、544：反閘 523、530、538、546、548、549：或閘 524、531、539、547：及閘 550、552、554、556：解碼電路 2T_CLK_E、NT_CLK_E：晶片選擇時脈偶信號 2T_CLK_O、NT_CLK_O：晶片選擇時脈奇信號 2T_CMD_E、NT_CMD_E：指令偶信號 2T_CMD_O、NT_CMD_O：指令奇信號 2T CMD、NT ODT CMD：目標指令信號 CA[4:0]_1T_E：待處理指示偶信號 CA[4:0]_1T_O：待處理指示奇信號 CA[13:0]：命令位址信號 CA[13:0]_1T_E：待處理命令位址偶信號 CA[13:0]_1T_O：待處理命令位址奇信號 CK_t、CK_c：時脈信號 CMD：CMD信號 CS0_n、CS1_n：晶片選擇信號 EN_1N：模式選擇信號 NT_PCS_EEN1、NT_PCS_EEN2、NT_PCS_EEN、PCS_EEN1、PCS_EEN2、PCS_EEN：中間取樣偶信號 NT_PCS_OEN1、NT_PCS_OEN2、NT_PCS_OEN、PCS_OEN1、PCS_OEN2、PCS_OEN、PCSB_O、PCSB_E：中間取樣奇信號 PCLK_E：第一時脈偶信號 PCLK_O：第一時脈奇信號 PCLK_2NE_1NO：第一模式時脈信號 PCLK_2NO_1NE：第二模式時脈信號 PCS：第一晶片選擇信號 PCS_E：待處理晶片選擇偶信號 PCS_O：待處理晶片選擇奇信號 PCS_2NE_1NO：第一模式晶片選擇信號 PCS_2NO_1NE：第二模式晶片選擇信號 VREFCA：參考信號

圖1為單週期模式中不同指令信號的解碼時序示意圖；

圖2為雙週期模式中不同指令信號的解碼時序示意圖；

圖3為本案實施例提供的一種信號取樣電路的組成結構示意圖；

圖4為本案實施例提供的另一種信號取樣電路的組成結構示意圖；

圖5為本案實施例提供的又一種信號取樣電路的組成結構示意圖；

圖6A為本案實施例提供的一種第一解碼取樣電路的組成結構示意圖；

圖6B為本案實施例提供的一種第二解碼取樣電路的組成結構示意圖；

圖7為本案實施例提供的一種信號取樣電路的信號時序示意圖；

圖8為本案實施例提供的另一種信號取樣電路的信號時序示意圖；

圖9為本案實施例提供的又一種信號取樣電路的信號時序示意圖；

圖10為本案實施例提供的再一種信號取樣電路的信號時序示意圖；

圖11為本案實施例提供的一種半導體記憶體的組成結構示意圖。

31：信號輸入電路 32：模式選擇電路 33、34：時脈處理電路 35：指令解碼電路

Claims (20)

1. 一種信號取樣電路，其中所述信號取樣電路包括信號輸入電路、模式選擇電路、第一時脈處理電路、第二時脈處理電路和指令解碼電路；其中， 所述信號輸入電路，用於根據第一時脈信號、第一晶片選擇信號和第一命令位址信號，確定待處理指示信號和待處理晶片選擇信號；其中，所述第一時脈信號的時脈週期為預設時脈週期的兩倍； 所述模式選擇電路，用於在模式選擇信號指示目標模式的情況下，根據所述模式選擇信號對所述第一時脈信號和所述待處理晶片選擇信號進行選擇處理，得到目標模式時脈信號和目標模式晶片選擇信號； 所述第一時脈處理電路，用於當所述第一晶片選擇信號包括一個脈衝且脈衝寬度為所述預設時脈週期時，根據所述目標模式時脈信號對所述待處理晶片選擇信號和所述目標模式晶片選擇信號進行取樣及邏輯運算處理，得到第一晶片選擇時脈信號； 所述第二時脈處理電路，用於當所述第一晶片選擇信號包括一個脈衝且脈衝寬度為所述預設時脈週期的兩倍、或者所述第一晶片選擇信號包括2個脈衝且脈衝寬度為所述預設時脈週期時，根據所述目標模式時脈信號對所述待處理晶片選擇信號和所述目標模式晶片選擇信號進行取樣及邏輯運算處理，得到第二晶片選擇時脈信號； 所述指令解碼電路，用於根據所述待處理晶片選擇信號和所述第一晶片選擇時脈信號對所述待處理指示信號進行解碼和取樣處理，得到目標指令信號；或者，根據所述待處理晶片選擇信號和所述第二晶片選擇時脈信號對所述待處理指示信號進行解碼和取樣處理，得到目標指令信號。
2. 根據請求項1所述的信號取樣電路，其中在所述目標模式為單週期模式的情況下， 所述第一時脈處理電路，用於當所述第一晶片選擇信號包括一個脈衝且脈衝寬度為所述預設時脈週期時，根據所述單週期模式對應的目標模式時脈信號對所述待處理晶片選擇信號和所述單週期模式對應的目標模式晶片選擇信號進行取樣及邏輯運算處理，得到所述第一晶片選擇時脈信號； 所述第二時脈處理電路，用於當所述第一晶片選擇信號包括一個脈衝且脈衝寬度為所述預設時脈週期的兩倍時，根據所述單週期模式對應的目標模式時脈信號對所述待處理晶片選擇信號和所述單週期模式對應的目標模式晶片選擇信號進行取樣及邏輯運算處理，得到所述第二晶片選擇時脈信號； 或者，在所述目標模式為雙週期模式的情況下， 所述第一時脈處理電路，用於當所述第一晶片選擇信號包括一個脈衝且脈衝寬度為所述預設時脈週期時，根據所述雙週期模式對應的目標模式時脈信號對所述待處理晶片選擇信號和所述雙週期模式對應的目標模式晶片選擇信號進行取樣及邏輯運算處理，得到所述第一晶片選擇時脈信號； 所述第二時脈處理電路，用於當第一晶片選擇信號包括2個脈衝且脈衝寬度為所述預設時脈週期時，根據所述雙週期模式對應的目標模式時脈信號對所述待處理晶片選擇信號和所述雙週期模式對應的目標模式晶片選擇信號進行取樣及邏輯運算處理，得到所述第二晶片選擇時脈信號。
3. 根據請求項1所述的信號取樣電路，其中所述信號輸入電路包括第一接收電路、第二接收電路、第三接收電路和輸入取樣電路；其中， 所述第一接收電路，用於接收初始命令位址信號，輸出所述第一命令位址信號； 所述第二接收電路，用於接收初始晶片選擇信號，輸出所述第一晶片選擇信號； 所述第三接收電路，用於接收初始時脈信號，並對所述初始時脈信號進行分頻處理，輸出第一時脈奇信號和第一時脈偶信號； 所述輸入取樣電路，用於根據所述第一時脈信號對所述第一晶片選擇信號和所述第一命令位址信號進行取樣處理，得到所述待處理晶片選擇信號和所述待處理指示信號； 其中，所述初始時脈信號的時脈週期為所述預設時脈週期，所述第一時脈信號是由所述第一時脈奇信號和所述第一時脈偶信號組成，所述第一時脈奇信號和所述第一時脈偶信號各自的時脈週期均是所述預設時脈週期的兩倍，且所述第一時脈奇信號和所述第一時脈偶信號之間的相位差為180度。
4. 根據請求項3所述的信號取樣電路，其中所述輸入取樣電路包括第一取樣電路、第二取樣電路、第三取樣電路和第四取樣電路；其中， 所述第一取樣電路，用於根據所述第一時脈偶信號對所述第一命令位址信號進行取樣處理，得到待處理指示偶信號； 所述第二取樣電路，用於根據所述第一時脈奇信號對所述第一命令位址信號進行取樣處理，得到待處理指示奇信號； 所述第三取樣電路，用於根據所述第一時脈偶信號對所述第一晶片選擇信號進行取樣及反相處理，得到待處理晶片選擇偶信號； 所述第四取樣電路，用於根據所述第一時脈奇信號對所述第一晶片選擇信號進行取樣及反相處理，得到待處理晶片選擇奇信號； 其中，所述待處理指示信號是由所述待處理指示偶信號和所述待處理指示奇信號組成，所述待處理晶片選擇信號是由所述待處理晶片選擇偶信號和所述待處理晶片選擇奇信號組成。
5. 根據請求項4所述的信號取樣電路，其中 所述第一取樣電路包括第一觸發器，且所述第一觸發器的輸入端與所述第一命令位址信號連接，所述第一觸發器的時脈端與所述第一時脈偶信號連接，所述第一觸發器的輸出端用於輸出所述待處理指示偶信號； 所述第二取樣電路包括第二觸發器，且所述第二觸發器的輸入端與所述第一命令位址信號連接，所述第二觸發器的時脈端與所述第一時脈奇信號連接，所述第二觸發器的輸出端用於輸出所述待處理指示奇信號； 所述第三取樣電路包括第三觸發器和第一反相器，且所述第三觸發器的輸入端與所述第一晶片選擇信號連接，所述第三觸發器的時脈端與所述第一時脈偶信號連接，所述第三觸發器的輸出端與所述第一反相器的輸入端連接，所述第一反相器的輸出端用於輸出所述待處理晶片選擇偶信號； 所述第四取樣電路包括第四觸發器和第二反相器，且所述第四觸發器的輸入端與所述第一晶片選擇信號連接，所述第四觸發器的時脈端與所述第一時脈奇信號連接，所述第四觸發器的輸出端與所述第二反相器的輸入端連接，所述第二反相器的輸出端用於輸出所述待處理晶片選擇奇信號。
6. 根據請求項5所述的信號取樣電路，其中所述模式選擇電路包括第一選擇電路、第二選擇電路、第三選擇電路和第四選擇電路；其中， 所述第一選擇電路，用於根據所述模式選擇信號對所述第一時脈奇信號和所述第一時脈偶信號進行選擇處理，得到所述目標模式時脈信號中的第一模式時脈信號； 所述第二選擇電路，用於根據所述模式選擇信號對所述第一時脈奇信號和所述第一時脈偶信號進行選擇處理，得到所述目標模式時脈信號中的第二模式時脈信號； 所述第三選擇電路，用於根據所述模式選擇信號對所述待處理晶片選擇奇信號和所述待處理晶片選擇偶信號進行選擇處理，得到所述目標模式晶片選擇信號中的第一模式晶片選擇信號； 所述第四選擇電路，用於根據所述模式選擇信號對所述待處理晶片選擇奇信號和所述待處理晶片選擇偶信號進行選擇處理，得到所述目標模式晶片選擇信號中的第二模式晶片選擇信號。
7. 根據請求項6所述的信號取樣電路，其中 所述模式選擇電路，具體用於在所述模式選擇信號指示單週期模式的情況下，選擇所述第一時脈奇信號生成所述第一模式時脈信號，選擇所述第一時脈偶信號生成所述第二模式時脈信號，選擇所述待處理晶片選擇奇信號生成所述第一模式晶片選擇信號，選擇所述待處理晶片選擇偶信號生成所述第二模式晶片選擇信號；或者， 所述模式選擇電路，具體用於在所述模式選擇信號指示雙週期模式的情況下，選擇所述第一時脈偶信號生成所述第一模式時脈信號，選擇所述第一時脈奇信號生成所述第二模式時脈信號，選擇所述待處理晶片選擇偶信號生成所述第一模式晶片選擇信號，選擇所述待處理晶片選擇奇信號生成所述第二模式晶片選擇信號。
8. 根據請求項7所述的信號取樣電路，其中 若所述目標模式為單週期模式，則確定所述模式選擇信號處於第一位準狀態；或者， 若所述目標模式為雙週期模式，則確定所述模式選擇信號處於第二位準狀態。
9. 根據請求項6所述的信號取樣電路，其中所述第一選擇電路包括第一多路選擇器，所述第二選擇電路包括第二多路選擇器，所述第三選擇電路包括第三多路選擇器，所述第四選擇電路包括第四多路選擇器；其中， 所述第一多路選擇器的第一輸入端與所述第一時脈偶信號連接，所述第一多路選擇器的第二輸入端與所述第一時脈奇信號連接，所述第一多路選擇器的輸出端用於輸出所述第一模式時脈信號； 所述第二多路選擇器的第一輸入端與所述第一時脈奇信號連接，所述第二多路選擇器的第二輸入端與所述第一時脈偶信號連接，所述第二多路選擇器的輸出端用於輸出所述第二模式時脈信號； 所述第三多路選擇器的第一輸入端與所述待處理晶片選擇偶信號連接，所述第三多路選擇器的第二輸入端與所述待處理晶片選擇奇信號連接，所述第三多路選擇器的輸出端用於輸出所述第一模式晶片選擇信號； 所述第四多路選擇器的第一輸入端與所述待處理晶片選擇奇信號連接，所述第四多路選擇器的第二輸入端與所述待處理晶片選擇偶信號連接，所述第四多路選擇器的輸出端用於輸出所述第二模式晶片選擇信號； 所述第一多路選擇器、所述第二多路選擇器、所述第三多路選擇器和第四多路選擇器各自的控制端均與所述模式選擇信號連接。
10. 根據請求項6所述的信號取樣電路，其中所述第一時脈處理電路包括第一邏輯電路和第二邏輯電路，所述第二時脈處理電路包括第三邏輯電路和第四邏輯電路；其中， 所述第一邏輯電路，用於接收所述第一模式時脈信號和所述第一模式晶片選擇信號，並利用所述第一模式時脈信號對所述待處理晶片選擇偶信號和所述第一模式晶片選擇信號進行取樣及邏輯運算處理，得到第一晶片選擇時脈奇信號； 所述第二邏輯電路，用於接收所述第二模式時脈信號和所述第二模式晶片選擇信號，並利用所述第二模式時脈信號對所述待處理晶片選擇奇信號和所述第二模式晶片選擇信號進行取樣及邏輯運算處理，得到第一晶片選擇時脈偶信號； 所述第三邏輯電路，用於接收所述第一模式時脈信號和所述第一模式晶片選擇信號，並利用所述第一模式時脈信號對所述待處理晶片選擇偶信號和所述第一模式晶片選擇信號進行取樣及邏輯運算處理，得到第二晶片選擇時脈奇信號； 所述第四邏輯電路，用於接收所述第二模式時脈信號和所述第二模式晶片選擇信號，並利用所述第二模式時脈信號對所述待處理晶片選擇奇信號和所述第二模式晶片選擇信號進行取樣及邏輯運算處理，得到第二晶片選擇時脈偶信號； 其中，所述第一晶片選擇時脈信號是由所述第一晶片選擇時脈偶信號和所述第一晶片選擇時脈奇信號組成，所述第二晶片選擇時脈信號是由所述第二晶片選擇時脈奇信號和所述第二晶片選擇時脈偶信號組成。
11. 根據請求項10所述的信號取樣電路，其中 所述第一邏輯電路包括第五取樣電路、第一反或閘、第一反閘、第六取樣電路、第一或閘和第一及閘；其中， 所述第五取樣電路，用於利用所述第一模式時脈信號對所述待處理晶片選擇偶信號進行取樣及反相處理，得到第一中間取樣奇信號； 所述第一反或閘，用於對所述第一中間取樣奇信號和所述第一模式晶片選擇信號進行反或運算，得到第二中間取樣奇信號； 所述第一反閘，用於對所述第一模式時脈信號進行非運算，得到第一反相時脈奇信號； 所述第六取樣電路，用於利用所述第一反相時脈奇信號對所述第二中間取樣奇信號進行取樣處理，得到第三中間取樣奇信號； 所述第一或閘，用於對所述第二中間取樣奇信號和所述第三中間取樣奇信號進行或運算，得到第四中間取樣奇信號； 所述第一及閘，用於對所述第四中間取樣奇信號和所述第一模式時脈信號進行與運算，得到所述第一晶片選擇時脈奇信號； 所述第二邏輯電路包括第七取樣電路、第二反或閘、第二反閘、第八取樣電路、第二或閘和第二及閘；其中， 所述第七取樣電路，用於利用所述第二模式時脈信號對所述待處理晶片選擇奇信號進行取樣及反相處理，得到第一中間取樣偶信號； 所述第二反或閘，用於對所述第一中間取樣偶信號和所述第二模式晶片選擇信號進行反或運算，得到第二中間取樣偶信號； 所述第二反閘，用於對所述第二模式時脈信號進行非運算，得到第一反相時脈偶信號； 所述第八取樣電路，用於利用所述第一反相時脈偶信號對所述第二中間取樣偶信號進行取樣處理，得到第三中間取樣偶信號； 所述第二或閘，用於對所述第二中間取樣偶信號和所述第三中間取樣偶信號進行或運算，得到第四中間取樣偶信號； 所述第二及閘，用於對所述第四中間取樣偶信號和所述第二模式時脈信號進行與運算，得到所述第一晶片選擇時脈偶信號；或者 所述第三邏輯電路包括第九取樣電路、第三反閘、第三反或閘、第四反閘、第十取樣電路、第三或閘和第三及閘；其中， 所述第九取樣電路，用於利用所述第一模式時脈信號對所述待處理晶片選擇偶信號進行取樣及反相處理，得到第五中間取樣奇信號； 所述第三反閘，用於對所述第一模式晶片選擇信號進行非運算，得到第一模式晶片選擇反相信號； 所述第三反或閘，用於對所述第五中間取樣奇信號和所述第一模式晶片選擇反相信號進行反或運算，得到第六中間取樣奇信號； 所述第四反閘，用於對所述第一模式時脈信號進行非運算，得到第一模式時脈反相信號； 所述第十取樣電路，用於利用所述第一模式時脈反相信號對所述第六中間取樣奇信號進行取樣處理，得到第七中間取樣奇信號； 所述第三或閘，用於對所述第六中間取樣奇信號和所述第七中間取樣奇信號進行或運算，得到第八中間取樣奇信號； 所述第三及閘，用於對所述第八中間取樣奇信號和所述第一模式時脈信號進行與運算，得到所述第二晶片選擇時脈奇信號； 所述第四邏輯電路包括第十一取樣電路、第五反閘、第四反或閘、第六反閘、第十二取樣電路、第四或閘和第四及閘；其中， 所述第十一取樣電路，用於利用所述第二模式時脈信號對所述待處理晶片選擇奇信號進行取樣及反相處理，得到第五中間取樣偶信號； 所述第五反閘，用於對所述第二模式晶片選擇信號進行非運算，得到第二模式晶片選擇反相信號； 所述第四反或閘，用於對所述第五中間取樣偶信號和所述第二模式晶片選擇反相信號進行反或運算，得到第六中間取樣偶信號； 所述第六反閘，用於對所述第二模式時脈信號進行非運算，得到第二模式時脈反相信號； 所述第十二取樣電路，用於利用所述第二模式時脈反相信號對所述第六中間取樣偶信號進行取樣處理，得到第七中間取樣偶信號； 所述第四或閘，用於對所述第六中間取樣偶信號和所述第七中間取樣偶信號進行或運算，得到第八中間取樣偶信號； 所述第四及閘，用於對所述第八中間取樣偶信號和所述第二模式時脈信號進行與運算，得到所述第二晶片選擇時脈偶信號。
12. 根據請求項10所述的信號取樣電路，其中所述指令解碼電路包括第一指令解碼電路和第二指令解碼電路；其中， 所述第一指令解碼電路，用於接收所述第一晶片選擇時脈信號，根據所述第一晶片選擇時脈信號和所述待處理晶片選擇信號對所述待處理指示信號進行解碼和取樣處理，得到第一目標指令信號； 所述第二指令解碼電路，用於接收所述第二晶片選擇時脈信號，根據所述第二晶片選擇時脈信號和所述待處理晶片選擇信號對所述待處理指示信號進行解碼和取樣處理，得到第二目標指令信號。
13. 根據請求項12所述的信號取樣電路，其中所述第一指令解碼電路包括第一解碼取樣電路和第五或閘；其中， 所述第一解碼取樣電路，用於根據所述第一晶片選擇時脈奇信號和所述待處理晶片選擇偶信號對所述待處理指示偶信號進行解碼和取樣處理，得到第一指令偶信號；以及根據所述第一晶片選擇時脈偶信號和所述待處理晶片選擇奇信號對所述待處理指示奇信號進行解碼和取樣處理，得到第一指令奇信號； 所述第五或閘，用於對所述第一指令偶信號和所述第一指令奇信號進行或運算，得到所述第一目標指令信號； 所述第二指令解碼電路包括第二解碼取樣電路和第六或閘；其中， 所述第二解碼取樣電路，用於根據所述第二晶片選擇時脈奇信號和所述待處理晶片選擇偶信號對所述待處理指示偶信號進行解碼和取樣處理，得到第二指令偶信號；以及根據所述第二晶片選擇時脈偶信號和所述待處理晶片選擇奇信號對所述待處理指示奇信號進行解碼和取樣處理，得到第二指令奇信號； 所述第六或閘，用於對所述第二指令偶信號和所述第二指令奇信號進行或運算，得到所述第二目標指令信號。
14. 根據請求項13所述的信號取樣電路，其中 所述第一解碼取樣電路包括第一解碼電路、第十三取樣電路、第二解碼電路和第十四取樣電路；其中， 所述第一解碼電路，用於對所述待處理晶片選擇偶信號和所述待處理指示偶信號進行解碼處理，得到第一解碼偶信號； 所述第十三取樣電路，用於利用所述第一晶片選擇時脈奇信號對所述第一解碼偶信號進行取樣處理，得到所述第一指令偶信號； 所述第二解碼電路，用於對所述待處理晶片選擇奇信號和所述待處理指示奇信號進行解碼處理，得到第一解碼奇信號； 所述第十四取樣電路，用於利用所述第一晶片選擇時脈偶信號對所述第一解碼奇信號進行取樣處理，得到所述第一指令奇信號； 所述第二解碼取樣電路包括第三解碼電路、第十五取樣電路、第四解碼電路和第十六取樣電路；其中， 所述第三解碼電路，用於對所述待處理晶片選擇偶信號和所述待處理指示偶信號進行解碼處理，得到第二解碼偶信號； 所述第十五取樣電路，用於利用所述第二晶片選擇時脈奇信號對所述第二解碼偶信號進行取樣處理，得到所述第二指令偶信號； 所述第四解碼電路，用於對所述待處理晶片選擇奇信號和所述待處理指示奇信號進行解碼處理，得到第二解碼奇信號； 所述第十六取樣電路，用於利用所述第二晶片選擇時脈偶信號對所述第二解碼奇信號進行取樣處理，得到所述第二指令奇信號。
15. 根據請求項12所述的信號取樣電路，其中所述初始晶片選擇信號是表徵目標晶片被選中的信號，且所述初始晶片選擇信號為低位準有效的脈衝信號；其中， 若所述初始晶片選擇信號包括一個脈衝且脈衝寬度為所述預設時脈週期，則確定所述第一晶片選擇時脈信號為有效信號，將經由所述第一指令解碼電路輸出的所述第一目標指令信號確定為所述目標指令信號； 若所述初始晶片選擇信號包括一個脈衝且脈衝寬度為所述預設時脈週期的兩倍、或者所述初始晶片選擇信號包括2個脈衝且脈衝寬度為所述預設時脈週期，則確定所述第二晶片選擇時脈信號為有效信號，將經由所述第二指令解碼電路輸出的所述第二目標指令信號確定為所述目標指令信號。
16. 根據請求項15所述的信號取樣電路，其中 所述第一目標指令信號為DDR5 DRAM晶片中的Command信號；所述Command信號包括讀命令信號，寫命令信號，刷新命令信號，預充電命令信號，啟動命令信號； 所述第二目標指令信號為DDR5 DRAM晶片中的Non-Target ODT Command信號。
17. 根據請求項16所述的信號取樣電路，其中 當所述目標模式為單週期模式或者雙週期模式，且所述初始晶片選擇信號包括一個脈衝且脈衝寬度為所述預設時脈週期時，確定所述第一晶片選擇時脈信號包括兩個脈衝，且每一個脈衝的脈衝寬度為所述預設時脈週期，所述第一晶片選擇時脈信號中第一個脈衝的上升沿用於產生所述第一目標指令信號的上升沿，所述第一晶片選擇時脈信號中第二個脈衝的上升沿用於產生所述第一目標指令信號的下降沿；以及，確定所述第二晶片選擇時脈信號維持位準狀態不變，所述第二目標指令信號維持位準狀態不變； 當所述目標模式為單週期模式，且所述初始晶片選擇信號包括一個脈衝且脈衝寬度為所述預設時脈週期的兩倍時，確定所述第一晶片選擇時脈信號維持位準狀態不變，所述第一目標指令信號維持位準狀態不變；以及，確定所述第二晶片選擇時脈信號包括兩個脈衝，且每一個脈衝的脈衝寬度為所述預設時脈週期，所述第二晶片選擇時脈信號中第一個脈衝的上升沿用於產生所述第二目標指令信號的上升沿，所述第二晶片選擇時脈信號中第二個脈衝的上升沿用於產生所述第二目標指令信號的下降沿； 當所述目標模式為雙週期模式，且所述初始晶片選擇信號包括2個脈衝且脈衝寬度為所述預設時脈週期時，確定所述第一目標指令信號維持位準狀態不變；以及，確定所述第二晶片選擇時脈信號包括兩個脈衝，且每一個脈衝的脈衝寬度為所述預設時脈週期，所述第二晶片選擇時脈信號中第一個脈衝的上升沿用於產生所述第二目標指令信號的上升沿，所述第二晶片選擇時脈信號中第二個脈衝的上升沿用於產生所述第二目標指令信號的下降沿。
18. 根據請求項17所述的信號取樣電路，其中在所述目標模式為單週期模式或者雙週期模式，且所述初始晶片選擇信號包括一個脈衝且脈衝寬度為所述預設時脈週期的情況下， 若所述第一晶片選擇信號在偶數時脈週期的上升沿取樣為低位準且在下一相鄰奇數時脈週期的上升沿取樣為高位準，則確定所述第一晶片選擇時脈奇信號為有效信號，且所述第一晶片選擇時脈奇信號具有兩個脈衝；其中，所述第一晶片選擇時脈奇信號中第一個脈衝的上升沿用於產生所述第一目標指令信號的上升沿，所述第一晶片選擇時脈奇信號中第二個脈衝的上升沿用於產生所述第一目標指令信號的下降沿； 若所述第一晶片選擇信號在奇數時脈週期的上升沿取樣為低位準且在下一相鄰偶數時脈週期的上升沿取樣為高位準，則確定所述第一晶片選擇時脈偶信號為有效信號，且所述第一晶片選擇時脈偶信號具有兩個脈衝；其中，所述第一晶片選擇時脈偶信號中第一個脈衝的上升沿用於產生所述第一目標指令信號的上升沿，所述第一晶片選擇時脈偶信號中第二個脈衝的上升沿用於產生所述第一目標指令信號的下降沿； 在所述目標模式為單週期模式，且初始晶片選擇信號包括一個脈衝且脈衝寬度為所述預設時脈週期的兩倍的情況下， 若所述第一晶片選擇信號在偶數時脈週期的上升沿取樣為低位準且在下一相鄰奇數時脈週期的上升沿取樣仍為低位準，則確定所述第二晶片選擇時脈奇信號為有效信號，且所述第二晶片選擇時脈奇信號具有兩個脈衝；其中，所述第二晶片選擇時脈奇信號中第一個脈衝的上升沿用於產生所述第二目標指令信號的上升沿，所述第二晶片選擇時脈奇信號中第二個脈衝的上升沿用於產生所述第二目標指令信號的下降沿； 若所述第一晶片選擇信號在奇數時脈週期的上升沿取樣為低位準且在下一相鄰偶數時脈週期的上升沿取樣仍為低位準，則確定所述第二晶片選擇時脈偶信號為有效信號，且所述第二晶片選擇時脈偶信號具有兩個脈衝；其中，所述第二晶片選擇時脈偶信號中第一個脈衝的上升沿用於產生所述第二目標指令信號的上升沿，所述第二晶片選擇時脈偶信號中第二個脈衝的上升沿用於產生所述第二目標指令信號的下降沿； 在所述目標模式為雙週期模式，且所述初始晶片選擇信號包括2個脈衝且脈衝寬度為所述預設時脈週期的情況下， 若所述第一晶片選擇信號在連續兩個偶數時脈週期的上升沿取樣為低位準且在所述連續兩個偶數時脈週期之間的奇數時脈週期的上升沿取樣為高位準，則確定所述第二晶片選擇時脈奇信號為有效信號，且所述第二晶片選擇時脈奇信號具有兩個脈衝，所述第二晶片選擇時脈奇信號中第一個脈衝的上升沿用於產生所述第二目標指令信號的上升沿，所述第二晶片選擇時脈奇信號中第二個脈衝的上升沿用於產生所述第二目標指令信號的下降沿； 若所述第一晶片選擇信號在連續兩個奇數時脈週期的上升沿取樣為低位準且在所述連續兩個奇數時脈週期之間的偶數時脈週期的上升沿取樣為高位準，則確定所述第二晶片選擇時脈偶信號為有效信號，且所述第二晶片選擇時脈偶信號具有兩個脈衝；其中，所述第二晶片選擇時脈偶信號中第一個脈衝的上升沿用於產生所述第二目標指令信號的上升沿，所述第二晶片選擇時脈偶信號中第二個脈衝的上升沿用於產生所述第二目標指令信號的下降沿。
19. 一種半導體記憶體，其中包括如請求項1至18任一項所述的信號取樣電路。
20. 根據請求項19所述的半導體記憶體，其中所述半導體記憶體為動態隨機存取記憶體DRAM晶片，且符合DDR5記憶體規格。

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