TWI831598B - 一種記憶體、控制裝置、時脈處理方法和電子設備 - Google Patents

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Abstract

本發明實施例提供了一種記憶體、控制裝置、時脈處理方法和電子設備，記憶體中的時脈處理電路包括：工作週期模組，配置為對資料時脈信號進行工作週期調節，輸出內部時脈信號；第一時脈產生模組，配置為接收內部時脈信號，基於內部時脈信號，輸出第一讀取時脈信號；第一讀取時脈信號為脈衝信號；第二時脈產生模組，配置為在第一讀取時脈信號的存在期間，產生並輸出第二讀取時脈信號；第二讀取時脈信號僅存在一個位準狀態變化邊緣；選擇模組，配置為接收第一讀取時脈信號和第二讀取時脈信號，將第一讀取時脈信號和第二讀取時脈信號的兩者之一輸出為目標讀取時脈信號。

Description

一種記憶體、控制裝置、時脈處理方法和電子設備
本發明涉及半導體記憶體技術領域，尤其涉及一種記憶體、控制裝置、時脈處理方法和電子設備。
在電子設備中，中央處理器（Central Processing Unit，CPU）向記憶體發送讀取指令，然後接收記憶體返回的讀取時脈信號和讀取數據信號，利用讀取時脈信號對讀取數據信號進行鎖存處理，以便得到所需的資料。然而，在記憶體對時脈信號進行工作週期調整的過程中，中央處理器需要通過讀取記憶體中相應的模式暫存器獲得時脈信號的工作週期參數，然而這一過程中記憶體內部的時脈信號可能是畸變的，進而記憶體返回給中央控制器的讀取時脈信號也是畸變的，導致中央處理器獲得錯誤的資料，最終導致時脈信號的工作週期調整失敗。
本發明提供了一種記憶體、控制裝置、時脈處理方法和電子設備，在記憶體的內部時脈信號工作週期畸變的情況下，可以選擇具有單個位準變化邊緣的第二讀取時脈信號作為目標讀取時脈信號，避免資料鎖存失敗。
本發明的技術方案是這樣實現的：
第一方面，本發明實施例提供了一種記憶體，所述記憶體包括時脈處理電路，所述時脈處理電路包括： 工作週期模組，配置為接收外部產生的資料時脈信號；對所述資料時脈信號進行工作週期調節，輸出內部時脈信號； 第一時脈產生模組，配置為接收所述內部時脈信號，基於所述內部時脈信號，輸出第一讀取時脈信號；其中，所述第一讀取時脈信號為脈衝信號； 第二時脈產生模組，配置為在所述第一讀取時脈信號的存在期間，產生並輸出第二讀取時脈信號；其中，所述第二讀取時脈信號僅存在一個位準狀態變化邊緣； 選擇模組，配置為接收所述第一讀取時脈信號和所述第二讀取時脈信號，將所述第一讀取時脈信號和所述第二讀取時脈信號的兩者之一輸出為目標讀取時脈信號。
在一些實施例中，所述時脈處理電路還包括檢測模組和模式暫存器；其中，所述檢測模組，配置為接收所述內部時脈信號，對所述內部時脈信號進行工作週期檢測，輸出工作週期參數；所述模式暫存器，配置為接收並存儲所述工作週期參數。
在一些實施例中，所述選擇模組，具體配置為接收選擇指示信號，在所述選擇指示信號處於第一狀態的情況下，將所述第一讀取時脈信號輸出為目標讀取時脈信號；或者，在所述選擇指示信號處於第二狀態的情況下，將所述第二讀取時脈信號輸出為目標讀取時脈信號。
在一些實施例中，所述記憶體，配置為接收資料讀取指令；基於所述資料讀取指令，輸出讀取數據信號，並通過所述時脈處理電路輸出所述目標讀取時脈信號；其中，所述目標讀取時脈信號用於鎖存所述讀取數據信號，且所述第二讀取時脈信號的位準狀態變化邊緣指示所述讀取數據信號中有效資料的結束時刻。
在一些實施例中，所述記憶體，還配置為在所述資料讀取指令為第一讀取指令的情況下，將所述選擇指示信號置為第一狀態；或者，在所述資料讀取指令為第二讀取指令的情況下，將所述選擇指示信號置為第二狀態；其中，所述第二讀取指令指示獲取所述時脈處理電路中模式暫存器中的工作週期參數，所述第一讀取指令是指除所述第二讀取指令之外的資料讀取指令。
在一些實施例中，所述記憶體，還配置為在所述資料讀取指令為第一讀取指令的情況下，將所述選擇指示信號置為第一狀態；或者，在所述資料讀取指令為第二讀取指令且所述內部時脈信號的工作週期處於預設範圍的情況下，將所述選擇指示信號置為第一狀態；或者，在所述資料讀取指令為第二讀取指令且所述內部時脈信號的工作週期並非處於預設範圍的情況下，將所述選擇指示信號置為第二狀態。
在一些實施例中，所述第一讀取時脈信號包括8個時脈週期，所述第二讀取時脈信號的位準狀態變化邊緣與所述第一讀取時脈信號中的第5個時脈週期的上升邊緣對齊；其中，所述第二讀取時脈信號的位準狀態變化邊緣是指所述第二讀取時脈信號由低位準狀態變化為高位準狀態。
在一些實施例中，所述工作週期模組包括：接收模組，配置為從外部接收並輸出所述資料時脈信號；調節模組，配置為對所述資料時脈信號進行工作週期調節，輸出所述內部時脈信號。
在一些實施例中，所述資料時脈信號為寫入時脈信號。
第二方面，本發明實施例提供了一種控制裝置，所述控制裝置與記憶體連接；其中， 所述控制裝置，配置為向所述記憶體發送資料讀取指令；以及，接收所述記憶體返回的讀取數據信號和目標讀取時脈信號，利用所述目標讀取時脈信號對所述讀取數據信號進行鎖存處理； 其中，所述目標讀取時脈信號為第一讀取時脈信號或者第二讀取時脈信號，所述第一讀取時脈信號為脈衝信號，所述第二讀取時脈信號僅存在一個位準狀態變化邊緣。
在一些實施例中，所述控制裝置，具體配置為在所述資料讀取指令為第一讀取指令的情況下，接收所述記憶體返回的第一讀取時脈信號，利用所述第一讀取時脈信號對所述讀取數據信號進行鎖存處理；或者，在所述資料讀取指令為第二讀取指令的情況下，接收所述記憶體返回的第二讀取時脈信號，利用所述第二讀取時脈信號的位準狀態變化邊緣對所述讀取數據信號進行鎖存處理；其中，所述記憶體包括時脈處理電路，所述第二讀取指令指示獲取所述時脈處理電路中模式暫存器中的工作週期參數，所述第一讀取指令是指除所述第二讀取指令之外的資料讀取指令。
在一些實施例中，所述控制裝置，還配置為在所述資料讀取指令為第二讀取指令的情況下，接收所述記憶體返回的第一讀取時脈信號，利用所述第一讀取時脈信號的位準狀態變化邊緣對所述讀取數據信號進行鎖存處理。
協力廠商面，本發明實施例提供了一種時脈處理方法，應用於記憶體，所述方法包括： 接收外部產生的資料時脈信號；對所述資料時脈信號進行工作週期調節，確定內部時脈信號； 基於所述內部時脈信號，確定第一讀取時脈信號；其中，所述第一讀取時脈信號為脈衝信號； 在所述第一讀取時脈信號的存在期間，產生第二讀取時脈信號；其中，所述第二讀取時脈信號僅存在一個位準狀態變化邊緣； 將所述第一讀取時脈信號和所述第二讀取時脈信號的兩者之一輸出為目標讀取時脈信號。
在一些實施例中，所述記憶體包括模式暫存器，所述方法還包括： 對所述內部時脈信號進行工作週期檢測，得到工作週期參數；將所述工作週期參數存儲至所述模式暫存器。
在一些實施例中，所述記憶體與控制裝置連接，所述將所述第一讀取時脈信號和所述第二讀取時脈信號的兩者之一輸出為目標讀取時脈信號，包括： 在接收到控制裝置發送的第一讀取指令的情況下，基於所述第一讀取指令確定讀取數據信號，並將所述第一讀取時脈信號確定為目標讀取時脈信號；或者，在接收到控制裝置發送的第二讀取指令的情況下，基於所述第二讀取指令確定讀取數據信號，並將所述第二讀取時脈信號確定為目標讀取時脈信號；其中，所述目標讀取時脈信號用於鎖存所述讀取數據信號，所述第二讀取指令指示獲取所述模式暫存器中的工作週期參數，所述第一讀取指令是指除所述第二讀取指令之外的資料讀取指令。
在一些實施例中，所述記憶體與控制裝置連接，所述將所述第一讀取時脈信號和所述第二讀取時脈信號的兩者之一輸出為目標讀取時脈信號，包括： 在接收到所述控制裝置發送的第一讀取指令的情況下，基於所述第一讀取指令確定讀取數據信號，並將所述第一讀取時脈信號確定為目標讀取時脈信號；或者，在接收到所述控制裝置發送的第二讀取指令且所述工作週期參數處於預設範圍的情況下，基於所述第二讀取指令確定讀取數據信號，並將所述第一讀取時脈信號確定為目標讀取時脈信號；或者，在接收到控制裝置發送的第二讀取指令且所述工作週期參數並非處於預設範圍的情況下，基於所述第二讀取指令確定讀取數據信號，並將所述第二讀取時脈信號確定為目標讀取時脈信號；其中，所述目標讀取時脈信號用於鎖存所述讀取數據信號，所述第二讀取指令指示獲取所述模式暫存器中的工作週期參數，所述第一讀取指令是指除所述第二讀取指令之外的資料讀取指令。
第四方面，本發明實施例提供了一種電子設備，所述電子設備至少包括如第一方面所述的記憶體和如第二方面所述的控制裝置。
本發明實施例提供了一種記憶體、控制裝置、時脈處理方法和電子設備，記憶體包括時脈處理電路，時脈處理電路包括：工作週期模組，配置為接收外部產生的資料時脈信號；對資料時脈信號進行工作週期調節，輸出內部時脈信號；第一時脈產生模組，配置為接收內部時脈信號，基於內部時脈信號，輸出第一讀取時脈信號；其中，第一讀取時脈信號為脈衝信號；第二時脈產生模組，配置為在第一讀取時脈信號的存在期間，產生並輸出第二讀取時脈信號；其中，第二讀取時脈信號僅存在一個位準狀態變化邊緣；選擇模組，配置為接收第一讀取時脈信號和第二讀取時脈信號，將第一讀取時脈信號和第二讀取時脈信號的兩者之一輸出為目標讀取時脈信號。這樣，在記憶體的內部時脈信號發生工作週期畸變的情況下，可以選擇具有單個位準變化邊緣的第二讀取時脈信號作為目標讀取時脈信號，避免資料鎖存失敗。
下面將結合本發明實施例中的附圖，對本發明實施例中的技術方案進行清楚、完整地描述。可以理解的是，此處所描述的具體實施例僅僅用於解釋相關申請，而非對該申請的限定。另外還需要說明的是，為了便於描述，附圖中僅示出了與有關申請相關的部分。
除非另有定義，本文所使用的所有的技術和科學術語與屬於本發明的技術領域的技術人員通常理解的含義相同。本文中所使用的術語只是為了描述本發明實施例的目的，不是旨在限制本發明。
在以下的描述中，涉及到“一些實施例”，其描述了所有可能實施例的子集，但是可以理解，“一些實施例”可以是所有可能實施例的相同子集或不同子集，並且可以在不衝突的情況下相互結合。
需要指出，本發明實施例所涉及的術語“第一\第二\第三”僅是用於區別類似的物件，不代表針對物件的特定排序，可以理解地，“第一\第二\第三”在允許的情況下可以互換特定的順序或先後次序，以使這裡描述的本發明實施例能夠以除了在這裡圖示或描述的以外的順序實施。
DRAM（Dynamic Random Access Memory）：動態隨機存取記憶體
SDRAM（Synchronous Dynamic Random Access Memory）：同步動態隨機記憶體
MRR（Mode Register Read）：模式暫存器讀取指令
Mbps（Million bits per second）：兆位元每秒
NMOS（N-Metal-Oxide-Semiconductor）：N型通道場效應電晶體
PMOS（P-Metal-Oxide-Semiconductor）：P型通道場效應電晶體
在記憶體（例如DRAM）中，MRR指令和正常讀取指令採用完全一樣的操作時序。參見圖1，其示出了MRR指令的操作時序示意圖。在圖1中，T0、T1……用於標識不同的時脈週期，CK_c和CK_t是一對差分時脈信號，CS為片選信號，CA為命令位址信號，Command指示操作指令，DQ[7:0]為8位元記憶體的資料信號，DQ[15:0]為16位元記憶體的資料信號，資料時脈信號WCK是電子設備的主機端（Host）發送給記憶體的外部寫入時脈信號，在不同的電路位置可能表現為單個信號或者一對差分時脈信號WCK_c和WCK_t；讀取時脈信號RDQS是記憶體向電子設備輸出的時脈信號，在不同的電路位置可能表現為單個信號或者一對差分時脈信號RDQS_c和RDQS_t。具體來說，在記憶體接收到CPU發送的MRR指令後，生成資料信號DQ（也可以稱為讀取數據信號），以及利用從外部接收的資料時脈信號WCK產生讀取時脈信號RDQS。在資料讀取指令的執行過程中，記憶體將讀取數據信號DQ和讀取時脈信號RDQS共同返回給CPU，然後CPU利用讀取時脈信號RDQS鎖存讀取數據信號DQ，從而獲得需要的資料。另外，圖1為電子裝置工程設計聯合協會（JEDEC）標準規定的標準時序，其中各信號的含義、相關變化的原理以及未經提及的部分名詞縮寫均可參照行業標準檔JEDEC進行理解，且與本發明實施例的技術方案無關，不會影響技術人員對本發明實施例的理解，因此不作解釋。
記憶體中設置有時脈處理電路，用於對資料時脈信號WCK0（包括一對互補的信號WCK_c/WCK_t）的工作週期進行調整，以使得資料時脈信號WCK0的工作週期符合要求。參見圖2，其示出了一種時脈處理電路的結構示意圖。如圖2所示，在時脈處理電路中，接收模組配置為從外部接收資料時脈信號WCK0，調節模組對資料時脈信號WCK0進行工作週期調整以得到內部時脈信號WCK1，檢測模組配置為檢測內部時脈信號WCK1的工作週期參數並將其存儲在模式暫存器中。同時，在記憶體進行工作週期調整的過程中，CPU發送MRR指令讀取模式暫存器中的工作週期參數，從而決定下一步的操作。在一種示例的情況中，如圖2所示，假設外部輸入的資料時脈信號WCK0的工作週期為JEDEC規定的上限57%，在工作週期調整的初始步驟中，工作週期調節模組將資料時脈信號WCK0的工作週期增加7個單位（JEDEC規定的上限，且每個單位為5皮秒），即增加了35皮秒，相當於在8533Mbps的速度下將工作週期增加15%，此時記憶體中的內部時脈信號WCK1的工作週期將高達72%，利用其產生的讀取時脈信號RDQS的工作週期也將高達72%。此時，參見圖3，其示出了一種讀取時脈信號的波形示意圖。如圖3所示，工作週期高達72%的讀取時脈信號RDQS在傳輸過程中經過通道衰減，在到達CPU接收端時會嚴重畸變，導致很難被CPU正確識別，即通過MRR指令可能得到錯誤的資料，最終導致工作週期調整失敗。如果記憶體的速度更高，這一問題將更加嚴重。
基於此，本發明實施例提供了一種記憶體，該記憶體包括時脈處理電路，時脈處理電路包括：工作週期模組，配置為接收外部產生的資料時脈信號；對資料時脈信號進行工作週期調節，輸出內部時脈信號；第一時脈產生模組，配置為接收內部時脈信號，基於內部時脈信號，輸出第一讀取時脈信號；其中，第一讀取時脈信號為脈衝信號；第二時脈產生模組，配置為在第一讀取時脈信號的存在期間，產生並輸出第二讀取時脈信號；其中，第二讀取時脈信號僅存在一個位準狀態變化邊緣；選擇模組，配置為接收第一讀取時脈信號和第二讀取時脈信號，將第一讀取時脈信號和第二讀取時脈信號的兩者之一輸出為目標讀取時脈信號。這樣，在記憶體的內部時脈信號發生工作週期畸變的情況下，可以選擇具有單個位準變化邊緣的第二讀取時脈信號作為目標讀取時脈信號，避免資料鎖存失敗。
下面將結合附圖對本發明各實施例進行詳細說明。
在本發明的一實施例中，參見圖4，其示出了本發明實施例提供的一種記憶體10的結構示意圖。如圖4所示，記憶體10包括時脈處理電路20，時脈處理電路20包括： 工作週期模組21，配置為接收外部產生的資料時脈信號；對資料時脈信號進行工作週期調節，輸出內部時脈信號； 第一時脈產生模組22，配置為接收內部時脈信號，基於內部時脈信號，輸出第一讀取時脈信號；其中，第一讀取時脈信號為脈衝信號； 第二時脈產生模組23，配置為在第一讀取時脈信號的存在期間，產生並輸出第二讀取時脈信號；其中，第二讀取時脈信號僅存在一個位準狀態變化邊緣； 選擇模組24，配置為接收第一讀取時脈信號和第二讀取時脈信號，將第一讀取時脈信號和第二讀取時脈信號的兩者之一輸出為目標讀取時脈信號。
需要說明的是，本發明實施例中記憶體10可以為多種類型的半導體記憶體，例如DRAM、SDRAM、雙倍速率DRAM、低功率雙倍速率DRAM等。
在記憶體10中同時設置有第一時脈產生模組22和第二時脈產生模組23，第一時脈產生模組22可以根據從外部接收的資料時脈信號產生存在多個脈衝的第一讀取時脈信號，第二時脈產生模組23可以產生僅存在一個位準狀態變化邊緣的第二讀取時脈信號。這樣，在不同的工作場景下，可以選擇第一讀取時脈信號或者第二讀取時脈信號作為目標讀取時脈信號發送到CPU，以便實現資料鎖存處理。特別地，由於第二讀取時脈信號並不會受到內部時脈信號發生工作週期畸變的影響，在內部時脈信號的工作週期畸變較大的場景中依然可以保證資料的正確鎖存。
在這裡，第二讀取時脈信號的具體波形和產生過程具有多種可能，本發明實施例後續僅作為示例而不構成具體限定。特別地，第二讀取時脈信號的位準變化邊緣與讀取數據信號中有效資料的結束時刻同步，或者第二讀取時脈信號的位準變化邊緣提前於讀取數據信號中有效資料的結束時刻，從而保證有效資料的正確鎖存。另外，位準變化邊緣可以是上升邊緣（即第二讀取時脈信號由低位準變化為高位準）或下降邊緣（即第二讀取時脈信號由高位準變化為低位準）。
需要說明的是，如圖5所示，工作週期模組21包括接收模組211和調節模組212兩個部分，具體實現可以參見後續描述；第一時脈產生模組22可以由邏輯器件和延遲單元構成，以實現延遲匹配且符合JEDEC標準規定的標準時序；第二時脈產生模組23可以由D型觸發器和反相器組成的分頻器構成，選擇模組24可以通過二選一資料選擇器實現。
在一些實施例中，資料時脈信號為從外部接收的寫入時脈信號，後續表示為WCK0；內部時脈信號為記憶體內部經過工作週期調整的寫入時脈信號，後續表示為WCK1；目標讀取時脈信號為讀取運算元據選通信號，後續表示為RDQS；讀取數據信號可以表示為DQ。
在一些實施例中，如圖5所示，時脈處理電路20還包括檢測模組25和模式暫存器26；其中，檢測模組25，配置為接收內部時脈信號WCK1，對內部時脈信號WCK1進行工作週期檢測，輸出工作週期參數；模式暫存器26，配置為接收並存儲工作週期參數。
需要說明的是，檢測模組25可以由邏輯門、傳輸門、電容以及信號比較器構成。
在一些實施例中，如圖6所示，選擇模組24，具體配置為接收選擇指示信號，在選擇指示信號處於第一狀態的情況下，將第一讀取時脈信號輸出為目標讀取時脈信號RDQS；或者，在選擇指示信號處於第二狀態的情況下，將第二讀取時脈信號輸出為目標讀取時脈信號RDQS。
在這裡，選擇模組24可以為二選一資料選擇器，從而根據選擇指示信號的狀態輸出第一讀取時脈信號或者輸出第二讀取時脈信號。
在一些實施例中，記憶體10，配置為接收資料讀取指令；基於資料讀取指令，輸出讀取數據信號DQ，並通過時脈處理電路20輸出目標讀取時脈信號RDQS；其中，目標讀取時脈信號RDQS用於鎖存讀取數據信號DQ，且第二讀取時脈信號的位準狀態變化邊緣指示讀取數據信號DQ中有效資料的結束時刻。
也就是說，在包含記憶體10的電子設備中，電子設備的CPU向記憶體10下發操作指令，以便實現資料寫入或者資料讀出。在資料讀出的過程中，CPU向記憶體10發送資料讀取指令，記憶體10根據資料讀取指令生成讀取數據信號DQ（攜帶有CPU所需要讀取的參數），並通過時脈處理電路20產生目標讀取時脈信號RDQS。這樣，讀取數據信號DQ和目標讀取時脈信號RDQS均被發送至CPU，以便CPU利用目標讀取時脈信號RDQS對讀取數據信號進行鎖存，後續解碼得到需要的參數。
在本發明實施例中，將資料讀取指令劃分為兩種類型，即第一讀取指令和第二讀取指令。第二讀取指令指示獲取時脈處理電路20中模式暫存器26中的工作週期參數，第一讀取指令是指除第二讀取指令之外的資料讀取指令。
在一種具體的實施例中，記憶體10，還配置為在資料讀取指令為第一讀取指令的情況下，將選擇指示信號置為第一狀態；或者，在資料讀取指令為第二讀取指令的情況下，將選擇指示信號置為第二狀態。
如前述，在資料讀取指令用於讀取模式暫存器26中的工作週期參數的情況下，記憶體10可能處於工作週期調整的過程中，在某些情況下內部時脈信號WCK1已經發生畸變，例如內部時脈信號WCK1的工作週期可能高達72%，此時第一讀取時脈信號也將發生畸變，CPU利用第一讀取時脈信號對讀取數據信號DQ進行鎖存可能會得到錯誤結果。對於本發明實施例來說，在資料讀取指令用於讀取模式暫存器26中的工作週期參數的情況下，將第二讀取時脈信號輸出為目標讀取時脈信號RDQS，由於第二讀取時脈信號僅有一個位準變化邊緣，並不會受到內部時脈信號WCK1的工作週期畸變的影響，因此CPU可以利用第二讀取時脈信號中的位準變化邊緣對資料信號進行鎖存，從而獲得正確的工作週期參數。
另外，為了節約功耗，在資料讀取指令為第一讀取指令的情況下，第二時脈產生模組23可以是不使能的，即第二時脈產生模組23不工作，從而達到減少電流和功耗的目的。
在另一種具體的實施例中，記憶體10，還配置為在資料讀取指令為第一讀取指令的情況下，將選擇指示信號置為第一狀態；或者，在資料讀取指令為第二讀取指令且內部時脈信號WCK1的工作週期處於預設範圍的情況下，將選擇指示信號置為第一狀態；或者，在資料讀取指令為第二讀取指令且內部時脈信號WCK1的工作週期並非處於預設範圍的情況下，將選擇指示信號置為第二狀態。
也就是說，在資料讀取指令用於讀取模式暫存器26中的工作週期參數的情況下，如果內部時脈信號WCK1的工作週期是符合要求的，此時第一讀取時脈信號並不會畸變，此時CPU仍然可以利用第一讀取時脈信號對讀取數據信號進行鎖存。
以下以DRAM的突發長度為16，且具有16個DQ端作為示例，說明第二讀取時脈信號的具體波形和讀取數據信號的鎖存過程。
針對第二讀取指令，讀取數據信號DQ的前8位元攜帶有效資料，表示為DQ＜7:0＞。根據JEDEC標準的規定，在目標讀取時脈信號RDQS的前8拍（前4個時脈週期）傳輸模式暫存器的參數值（MR Content），後8拍（後4個時脈週期）傳輸不關心的資料（Valid）。此時，第一讀取時脈信號包括8個時脈週期，第二讀取時脈信號的位準狀態變化邊緣與第一讀取時脈信號中的第5個時脈週期的上升邊緣對齊；其中，第二讀取時脈信號的位準狀態變化邊緣是指第二讀取時脈信號由低位準狀態變化為高位準狀態。
也就是說，如圖7中的（1）所示，如果利用第一讀取時脈信號作為目標讀取時脈信號RDQS，CPU將利用目標讀取時脈信號RDQS的信號邊緣對讀取數據信號DQ＜7:0＞進行鎖存，前4個時脈週期鎖存的資料為MR Content，後4個時脈週期鎖存的資料Valid不作使用；如圖7中的（2）所示，如果利用第二讀取時脈信號作為目標讀取時脈信號RDQS，CPU將利用第二讀取時脈信號中的上升邊緣對讀取數據信號DQ＜7:0＞進行鎖存，得到MR Content。
在一些實施例中，如圖5或者圖6所示，工作週期模組21包括：接收模組211，配置為從外部接收並輸出資料時脈信號WCK0；調節模組212，配置為對資料時脈信號WCK0進行工作週期調節，輸出內部時脈信號WCK1。
需要說明的是，調節模組212配置為工作週期調節。在工作週期調節開始時，調節模組212的預設設置會導致資料時脈信號WCK0的工作週期增加一定值，根據JEDEC的規定，工作週期增加的上限為7個單位（Step），即35皮秒。
接收模組211可以通過由NMOS和PMOS等器件構成的信號接收器實現，調節模組212可以通過級聯的延遲單元組成，每個延遲單元由NMOS和PMOS構成，從而實現資料時脈信號WCK0中上升邊緣的向前/向後調整，和/或，實現資料時脈信號WCK0中下降邊緣的向前/向後調整，最終調整資料時脈信號WCK0的工作週期。
以下提供一種可能出現的工作場景，對本發明實施例的技術效果進行說明。如圖8中的（a）所示，外部產生的資料時脈信號WCK0的工作週期為57%，在工作週期調節過程開始時，預設將資料時脈信號WCK0的工作週期增加7個單位（35皮秒），如果記憶體的速度為8633Mbps，此時內部時脈信號WCK1的工作週期將是在資料時脈信號WCK0的基礎上繼續增加15%，即內部時脈信號WCK1的工作週期將高達72%。如圖8中的（b）所示，此時CPU向記憶體發送第二讀取指令，選擇指示信號將被置為第二狀態，記憶體10將具有單個信號邊緣的第二讀取時脈信號作為目標讀取時脈信號RDQS，從而CPU可以利用第二讀取時脈信號對讀取數據信號DQ＜7:0＞進行鎖存，獲得正確的工作週期參數，保證工作週期調整操作的成功。
綜上所述，本發明實施例提供了一種記憶體，該記憶體包括時脈處理電路，時脈處理電路包括：工作週期模組，配置為接收外部產生的資料時脈信號；對資料時脈信號進行工作週期調節，輸出內部時脈信號；第一時脈產生模組，配置為接收內部時脈信號，基於內部時脈信號，輸出第一讀取時脈信號；其中，第一讀取時脈信號為脈衝信號；第二時脈產生模組，配置為在第一讀取時脈信號的存在期間，產生並輸出第二讀取時脈信號；其中，第二讀取時脈信號僅存在一個位準狀態變化邊緣；選擇模組，配置為接收第一讀取時脈信號和第二讀取時脈信號，將第一讀取時脈信號和第二讀取時脈信號的兩者之一輸出為目標讀取時脈信號。這樣，在內部時脈信號發生工作週期畸變的情況下，可以選擇具有單個位準變化邊緣的第二讀取時脈信號作為目標讀取時脈信號，避免資料鎖存失敗。
在本發明的另一實施例中，參見圖9，其示出了本發明實施例提供的一種控制裝置30的結構示意圖。如圖9所示，控制裝置30與記憶體10連接；其中， 控制裝置30，配置為向記憶體10發送資料讀取指令；以及，接收記憶體10返回的讀取數據信號DQ和目標讀取時脈信號RDQS，利用目標讀取時脈信號RDQS對讀取數據信號DQ進行鎖存處理；其中，目標讀取時脈信號RDQS為第一讀取時脈信號或者第二讀取時脈信號，第一讀取時脈信號為脈衝信號，第二讀取時脈信號僅存在一個位準狀態變化邊緣。
需要說明的是，控制裝置30可以為CPU。具體來說，控制裝置30通過記憶體10的記憶體控制器（Controller）發送指令，以讀取記憶體10中的模式暫存器/存儲陣列的資料。具體來說，在讀取記憶體10的資料時，CPU通過命令匯流排和資料匯流排將資料讀取指令發送給記憶體，記憶體10對資料讀取指令進行解析並執行相應的讀取操作，以便得到讀取數據信號。除此之外，記憶體還會產生目標讀取時脈信號，以便控制裝置30利用目標讀取時脈信號RDQS對讀取數據信號DQ進行鎖存處理，獲得所需要的資料。
請結合圖4~圖6，在本發明實施例中，控制裝置30從記憶體10處接收到的目標讀取時脈信號RDQS可能具有多個脈衝或者僅存在一個位準狀態變化邊緣。也就是說，在第一讀取時脈信號的工作週期畸變時，記憶體10將僅有一個位準狀態變化邊緣的第二讀取時脈信號作為目標讀取時脈信號RDQS發送給控制裝置30，以將讀取數據信號DQ進行正確鎖存。
在一種具體的實施例中，控制裝置30，具體配置為在資料讀取指令為第一讀取指令的情況下，接收記憶體10返回的第一讀取時脈信號，利用第一讀取時脈信號對讀取數據信號DQ進行鎖存處理；或者，在資料讀取指令為第二讀取指令的情況下，接收記憶體10返回的第二讀取時脈信號，利用第二讀取時脈信號的位準狀態變化邊緣對讀取數據信號DQ進行鎖存處理。
需要說明的是，記憶體10包括時脈處理電路20，第二讀取指令指示獲取時脈處理電路20中模式暫存器中的工作週期參數，第一讀取指令是指除第二讀取指令之外的資料讀取指令。
這樣，在資料讀取指令為第二讀取指令的情況下，記憶體10可能處於工作週期調整的過程，記憶體10中的內部時脈信號WCK1可能是畸變的，即第一讀取時脈信號是畸變的，可以採用第二讀取時脈信號作為目標讀取時脈信號RDQS，以便控制裝置30能夠獲取正確的工作週期參數。反之，在資料讀取指令為第一讀取指令的情況下，記憶體中的內部時脈信號WCK1和第一讀取時脈信號均是正常的，因此，可以採用第一讀取時脈信號作為目標讀取時脈信號RDQS，控制裝置30可以獲得正確的結果。
在另一種具體的實施例中，控制裝置30，還配置為在資料讀取指令為第二讀取指令的情況下，接收記憶體10返回的第一讀取時脈信號，利用第一讀取時脈信號的位準狀態變化邊緣對讀取數據信號DQ進行鎖存處理。
這樣，在資料讀取指令為第二讀取指令的情況下，記憶體10中的內部時脈信號WCK1和第一讀取時脈信號仍然可能是正常的，所以記憶體10仍然可以採用第一讀取時脈信號作為目標讀取時脈信號RDQS。
本發明實施例提供了一種控制裝置，該控制裝置與記憶體連接；控制裝置，配置為向記憶體發送資料讀取指令；以及，接收記憶體返回的讀取數據信號和目標讀取時脈信號，利用目標讀取時脈信號對讀取數據信號進行鎖存處理；其中，目標讀取時脈信號為第一讀取時脈信號或者第二讀取時脈信號，第一讀取時脈信號為脈衝信號，第二讀取時脈信號僅存在一個位準狀態變化邊緣。這樣，在內部時脈信號發生工作週期畸變的情況下，可以利用具有單個位準變化邊緣的第二讀取時脈信號對讀取數據信號進行鎖存，避免資料鎖存失敗。
在本發明的又一實施例中，參見圖10，其示出了本發明實施例提供的一種時脈處理方法的流程示意圖。如圖10所示，該方法包括：
S401：接收外部產生的資料時脈信號；對資料時脈信號進行工作週期調節，確定內部時脈信號。
S402：基於內部時脈信號，確定第一讀取時脈信號；其中，第一讀取時脈信號為脈衝信號。
S403：在第一讀取時脈信號的存在期間，產生第二讀取時脈信號；其中，第二讀取時脈信號僅存在一個位準狀態變化邊緣。
S404：將第一讀取時脈信號和第二讀取時脈信號的兩者之一輸出為目標讀取時脈信號。
需要說明的是，該方法應用於前述的記憶體10。這樣，記憶體10可以同時產生第一讀取時脈信號和第二讀取時脈信號，在不同的工作場景下，可以選擇第一讀取時脈信號或者第二讀取時脈信號作為目標讀取時脈信號RDQS發送到CPU，以便實現資料信號的鎖存處理。特別地，由於第二讀取時脈信號並不會受到內部時脈信號WCK1的工作週期畸變的影響，在內部時脈信號WCK1的工作週期畸變較大的場景中依然可以保證資料信號的正確鎖存。
在一些實施例中，如前述，記憶體10包括模式暫存器26，該方法還包括： 對內部時脈信號進行工作週期檢測，得到工作週期參數；將工作週期參數存儲至模式暫存器。
在一種具體的實施例中，如前述，記憶體10與控制裝置30連接，所述將第一讀取時脈信號和第二讀取時脈信號的兩者之一輸出為目標讀取時脈信號，包括： 在接收到控制裝置發送的第一讀取指令的情況下，基於第一讀取指令確定讀取數據信號，並將第一讀取時脈信號確定為目標讀取時脈信號；或者，在接收到控制裝置發送的第二讀取指令的情況下，基於第二讀取指令確定讀取數據信號，並將第二讀取時脈信號確定為目標讀取時脈信號。
在這裡，目標讀取時脈信號用於鎖存讀取數據信號，第二讀取指令指示獲取模式暫存器中的工作週期參數，第一讀取指令是指除第二讀取指令之外的資料讀取指令。
在另一種具體的實施例中，所述將第一讀取時脈信號和第二讀取時脈信號的兩者之一輸出為目標讀取時脈信號，包括： 在接收到控制裝置發送的第一讀取指令的情況下，基於第一讀取指令確定讀取數據信號，並將第一讀取時脈信號確定為目標讀取時脈信號；或者，在接收到控制裝置發送的第二讀取指令且工作週期參數處於預設範圍的情況下，基於第二讀取指令確定讀取數據信號，並將第一讀取時脈信號確定為目標讀取時脈信號；或者，在接收到控制裝置發送的第二讀取指令且工作週期參數並非處於預設範圍的情況下，基於第二讀取指令確定讀取數據信號，並將第二讀取時脈信號確定為目標讀取時脈信號。
本發明實施例提供了一種時脈處理方法，該方法包括：接收外部產生的資料時脈信號；對資料時脈信號進行工作週期調節，確定內部時脈信號；基於內部時脈信號，確定第一讀取時脈信號；其中，第一讀取時脈信號為脈衝信號；在第一讀取時脈信號的存在期間，產生第二讀取時脈信號；其中，第二讀取時脈信號僅存在一個位準狀態變化邊緣；將第一讀取時脈信號和第二讀取時脈信號的兩者之一輸出為目標讀取時脈信號。這樣，在內部時脈信號發生工作週期畸變的情況下，可以選擇具有單個位準變化邊緣的第二讀取時脈信號作為目標讀取時脈信號，避免資料鎖存失敗。
在本發明的又一實施例中，參見圖11，其示出了本發明實施例提供的一種電子設備50組成結構示意圖。如圖11所示，電子設備50至少包括前述的記憶體10和前述的控制裝置30。
由於記憶體10能夠輸出具有多個脈衝的第一讀取時脈信號或者具有單個位準變化邊緣的第二讀取時脈信號，在記憶體10中的內部時脈信號發生工作週期畸變的情況下，可以選擇具有單個位準變化邊緣的第二讀取時脈信號作為目標讀取時脈信號，控制裝置30利用第二讀取時脈信號中的位準變化邊緣進行資料鎖存，避免獲得錯誤的資料。
以上，僅為本發明的較佳實施例而已，並非用於限定本發明的保護範圍。需要說明的是，在本發明中，術語“包括”、“包含”或者其任何其他變體意在涵蓋非排他性的包含，從而使得包括一系列要素的過程、方法、物品或者裝置不僅包括那些要素，而且還包括沒有明確列出的其他要素，或者是還包括為這種過程、方法、物品或者裝置所固有的要素。在沒有更多限制的情況下，由語句“包括一個……”限定的要素，並不排除在包括該要素的過程、方法、物品或者裝置中還存在另外的相同要素。上述本發明實施例序號僅僅為了描述，不代表實施例的優劣。本發明所提供的幾個方法實施例中所揭露的方法，在不衝突的情況下可以任意組合，得到新的方法實施例。本發明所提供的幾個產品實施例中所揭露的特徵，在不衝突的情況下可以任意組合，得到新的產品實施例。本發明所提供的幾個方法或設備實施例中所揭露的特徵，在不衝突的情況下可以任意組合，得到新的方法實施例或設備實施例。以上，僅為本發明的具體實施方式，但本發明的保護範圍並不局限於此，任何熟悉本技術領域的技術人員在本發明揭露的技術範圍內，可輕易想到變化或替換，都應涵蓋在本發明的保護範圍之內。因此，本發明的保護範圍應以申請專利範圍的保護範圍為准。
10：記憶體 20：時脈處理電路 21：工作週期模組 22、23：時脈產生模組 24：選擇模組 25：檢測模組 26：模式暫存器 30：控制裝置 50：電子設備 211：接收模組 212：調節模組 CA：命令位址信號 CK_c、CK_t、WCK_c、WCK_t、RDQS_c、RDQS_t：差分時脈信號 Command：指示操作指令 CS：片選信號 DQ：讀取數據信號 DQ[7:0]、DQ[15:0]：資料信號 S401、S402、S403、S404：步驟 T0、T1：時脈週期 RDQS：讀取時脈信號 WCK、WCK0：資料時脈信號 WCK1：內部時脈信號
圖1為MRR指令的操作時序示意圖；
圖2為一種時脈處理電路的結構示意圖；
圖3為一種讀取時脈信號的波形示意圖；
圖4為本發明實施例提供的一種記憶體的結構示意圖；
圖5為本發明實施例提供的一種時脈處理電路的局部結構示意圖一；
圖6為本發明實施例提供的一種時脈處理電路的局部結構示意圖二；
圖7為本發明實施例提供的一種資料鎖存處理的信號波形示意圖；
圖8為本發明實施例提供的一種時脈處理電路的工作過程示意圖；
圖9為本發明實施例提供的一種控制裝置的結構示意圖；
圖10為本發明實施例提供的一種時脈處理方法的流程示意圖；
圖11為本發明實施例提供的一種電子設備的結構示意圖。
10：記憶體 20：時脈處理電路 21：工作週期模組 22、23：時脈產生模組 24：選擇模組

Claims (12)

  1. 一種記憶體，所述記憶體包括時脈處理電路，所述時脈處理電路包括：工作週期模組，配置為接收外部產生的資料時脈信號；對所述資料時脈信號進行工作週期調節，輸出內部時脈信號；第一時脈產生模組，配置為接收所述內部時脈信號，基於所述內部時脈信號，輸出第一讀取時脈信號；其中，所述第一讀取時脈信號為脈衝信號；第二時脈產生模組，配置為在所述第一讀取時脈信號的存在期間，產生並輸出第二讀取時脈信號；其中，所述第二讀取時脈信號僅存在一個位準狀態變化邊緣；選擇模組，配置為接收所述第一讀取時脈信號、所述第二讀取時脈信號和選擇指示信號，根據所述選擇指示信號的狀態，將所述第一讀取時脈信號和所述第二讀取時脈信號的兩者之一輸出為目標讀取時脈信號；所述記憶體，配置為接收資料讀取指令，以及在所述資料讀取指令為第一讀取指令的情況下，將所述選擇指示信號置為第一狀態；或者，在所述資料讀取指令為第二讀取指令的情況下，將所述選擇指示信號置為第二狀態；其中，所述第二讀取指令指示獲取所述時脈處理電路中模式暫存器中的工作週期參數，所述第一讀取指令是指除所述第二讀取指令之外的資料讀取指令。
  2. 根據請求項1所述的記憶體，其中，所述時脈處理電路還包括檢測模組和模式暫存器；其中，所述檢測模組，配置為接收所述內部時脈信號，對所述內部時脈信號進行工作週期檢測，輸出工作週期參數；所述模式暫存器，配置為接收並存儲所述工作週期參數。
  3. 根據請求項2所述的記憶體，其中，所述選擇模組，具體配置為在所述選擇指示信號處於第一狀態的情況下，將所述第一讀取時脈信號輸出為目標讀取時脈信號；或者，在所述選擇指示信 號處於第二狀態的情況下，將所述第二讀取時脈信號輸出為目標讀取時脈信號。
  4. 根據請求項3所述的記憶體，其中，所述記憶體，還配置為基於所述資料讀取指令，輸出讀取數據信號，並通過所述時脈處理電路輸出所述目標讀取時脈信號；其中，所述目標讀取時脈信號用於鎖存所述讀取數據信號，且所述第二讀取時脈信號的位準狀態變化邊緣指示所述讀取數據信號中有效資料的結束時刻。
  5. 根據請求項4所述的記憶體，其中，所述記憶體，還配置為在所述資料讀取指令為第一讀取指令的情況下，將所述選擇指示信號置為第一狀態；或者，在所述資料讀取指令為第二讀取指令且所述內部時脈信號的工作週期處於預設範圍的情況下，將所述選擇指示信號置為第一狀態；或者，在所述資料讀取指令為第二讀取指令且所述內部時脈信號的工作週期並非處於預設範圍的情況下，將所述選擇指示信號置為第二狀態。
  6. 根據請求項1至5任一項所述的記憶體，其中，所述第一讀取時脈信號包括8個時脈週期，所述第二讀取時脈信號的位準狀態變化邊緣與所述第一讀取時脈信號中的第5個時脈週期的上升邊緣對齊；其中，所述第二讀取時脈信號的位準狀態變化邊緣是指所述第二讀取時脈信號由低位準狀態變化為高位準狀態。
  7. 根據請求項6所述的記憶體，其中，所述工作週期模組包括：接收模組，配置為從外部接收並輸出所述資料時脈信號；調節模組，配置為對所述資料時脈信號進行工作週期調節，輸出所述內部時脈信號。
  8. 根據請求項7所述的記憶體，其中，所述資料時脈信號為寫入時脈信號。
  9. 一種時脈處理方法，應用於記憶體，所述方法包括：接收外部產生的資料時脈信號；對所述資料時脈信號進行工作週期調節，確定內部時脈信號；基於所述內部時脈信號，確定第一讀取時脈信號；其中，所述第一讀取時脈信號為脈衝信號；在所述第一讀取時脈信號的存在期間，產生第二讀取時脈信號；其中，所述第二讀取時脈信號僅存在一個位準狀態變化邊緣；根據所述選擇指示信號的狀態，將所述第一讀取時脈信號和所述第二讀取時脈信號的兩者之一輸出為目標讀取時脈信號；接收資料讀取指令，以及在所述資料讀取指令為第一讀取指令的情況下，將所述選擇指示信號置為第一狀態；或者，在所述資料讀取指令為第二讀取指令的情況下，將所述選擇指示信號置為第二狀態；其中，所述第二讀取指令指示獲取所述時脈處理電路中模式暫存器中的工作週期參數，所述第一讀取指令是指除所述第二讀取指令之外的資料讀取指令。
  10. 根據請求項9所述的時脈處理方法，其中，所述記憶體包括模式暫存器，所述方法還包括：對所述內部時脈信號進行工作週期檢測，得到工作週期參數；將所述工作週期參數存儲至所述模式暫存器。
  11. 根據請求項10所述的時脈處理方法，其中，所述記憶體與控制裝置連接，所述將所述第一讀取時脈信號和所述第二讀取時脈信號的兩者之一輸出為目標讀取時脈信號，包括：在接收到所述控制裝置發送的第一讀取指令的情況下，基於所述第一讀取指令確定讀取數據信號，並將所述第一讀取時脈信號確定為目標讀取時脈信號；或者， 在接收到所述控制裝置發送的第二讀取指令的情況下，基於所述第二讀取指令確定所述讀取數據信號，並將所述第二讀取時脈信號確定為目標讀取時脈信號；其中，所述目標讀取時脈信號用於鎖存所述讀取數據信號，所述第二讀取指令指示獲取所述模式暫存器中的工作週期參數，所述第一讀取指令是指除所述第二讀取指令之外的資料讀取指令。
  12. 根據請求項10所述的時脈處理方法，其中，所述記憶體與控制裝置連接，所述將所述第一讀取時脈信號和所述第二讀取時脈信號的兩者之一輸出為目標讀取時脈信號，包括：在接收到所述控制裝置發送的第一讀取指令的情況下，基於所述第一讀取指令確定讀取數據信號，並將所述第一讀取時脈信號確定為目標讀取時脈信號；或者，在接收到所述控制裝置發送的第二讀取指令且所述工作週期參數處於預設範圍的情況下，基於所述第二讀取指令確定讀取數據信號，並將所述第一讀取時脈信號確定為目標讀取時脈信號；或者，在接收到控制裝置發送的第二讀取指令且所述工作週期參數並非處於預設範圍的情況下，基於所述第二讀取指令確定所述讀取數據信號，並將所述第二讀取時脈信號確定為目標讀取時脈信號；其中，所述目標讀取時脈信號用於鎖存所述讀取數據信號，所述第二讀取指令指示獲取所述模式暫存器中的工作週期參數，所述第一讀取指令是指除所述第二讀取指令之外的資料讀取指令。
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