KR20210098831A

KR20210098831A - 비휘발성 메모리에서의 구성가능한 기입 커맨드 지연

Info

Publication number: KR20210098831A
Application number: KR1020200164173A
Authority: KR
Inventors: 쉬코우페흐 콰와미; 필립 힐리어; 벤자민 그라니엘로; 라제쉬 선다람
Original assignee: 인텔 코포레이션
Priority date: 2020-02-03
Filing date: 2020-11-30
Publication date: 2021-08-11
Also published as: US11188264B2; JP2021125228A; EP3859539A1; US20200174705A1

Abstract

메모리 시스템은 고유 판독 동작 지연과 고유 기입 동작 지연 사이의 비대칭을 갖는 비휘발성(NV) 메모리 디바이스를 포함한다. 시스템은 비대칭을 갖는 NV 메모리 디바이스로 메모리 액세스 동작들을 수행하도록 선택할 수 있으며, 이러한 경우 기입 동작들은 판독 동작들보다 더 낮은 지연을 갖는다. 시스템은 구성된 기입 동작 지연이 판독 동작 지연과 매칭하는 NV 메모리 디바이스로 메모리 액세스 동작들을 수행하도록 대안적으로 선택할 수 있다.

Description

비휘발성 메모리에서의 구성가능한 기입 커맨드 지연{CONFIGURABLE WRITE COMMAND DELAY IN NONVOLATILE MEMORY}

설명들은 일반적으로 메모리 디바이스들에 관련되고, 더 구체적인 설명들은 상이한 기입 커맨드 및 판독 커맨드 지연들을 갖는 메모리에서의 구성가능한 기입 커맨드 지연에 관련된다.

DRAM(dynamic random access memory)과 같은 전통적인 메모리 디바이스들은 판독 동작들과 기입 동작들 사이의 레이턴시를 매칭시켰다. 따라서, 컨트롤러는 커맨드 버스 상의 커맨드의 전송과 데이터 버스의 이용 사이에 고정된 레이턴시를 가지면서 커맨드들을 임의의 순서로 스케줄링할 수 있다.

신흥 3차원(3D) 크로스포인트(3DXP) 매체는 불균일한 판독 및 기입 레이턴시와 함께 커맨드 및 데이터 이용을 매칭시켰다. 따라서, 판독 및 기입 커맨드들은 커맨드 버스 상에서 전송하기 위해 동일한 수의 클록 사이클들(tCK들)을 취하고, 데이터는 판독 및 기입 커맨드들에 대해 동일한 수의 클록 사이클들을 취한다. 그러나, 데이터(DQ) 버스 상의 데이터에 대한 기입 커맨드들 사이의 지연은 DQ 버스 상의 데이터에 대한 판독 커맨드들 사이의 지연보다 상당히 짧다.

DQ 버스 상의 데이터와 기입 커맨드 사이의 지연은 컨트롤러가 기입 커맨드를 전송한 후에 버스 상에서 데이터를 구동하기 위해 대기하는 시간을 지칭한다. 기입 커맨드들은 배경, 비동기 프로세스들로서 수행될 수 있으며, 이는 컨트롤러가 커맨드를 그리고 커맨드 직후에 데이터를 단순히 전송하고 그 후 다른 작업을 자유롭게 수행할 수 있음을 의미한다. DQ 버스 상의 데이터와 판독 커맨드 사이의 지연은 메모리 디바이스가 저장 매체로부터의 데이터에 액세스하고 이를 버스 상으로 구동하는데 얼마나 오래 걸리는지를 지칭한다. 매칭되지 않는 지연들은 커맨드 버스 상에 또는 DQ 버스 상에, 또는 커맨드 및 DQ 버스들 둘 다 상에 사용불가능한 갭들을 생성할 수 있다. 판독 및 기입 커맨드들의 혼합을 갖는 작업부하들에서, 이러한 갭들은 최대 달성가능한 대역폭에 영향을 미친다.

레이턴시 미스매치(latency mismatch)로부터 기인하는 대역폭 비효율성을 해결하기 위한 하나의 전통적인 접근법은 커맨드 인터페이스를 데이터 인터페이스의 대역폭의 2배를 갖도록 수정하는 것이다. 그러나, 이러한 접근법은 커맨드 버스 상의 더 높은 비트 레이트 또는 증가된 수의 커맨드 신호 라인들로 인해 컨트롤러 및 매체 전력의 증가를 요구한다.

이하의 설명은 구현의 예로서 주어진 예시들을 갖는 도면들에 대한 논의를 포함한다. 도면들은 제한으로서가 아니라 예로서 이해되어야 한다. 본 명세서에 사용된 바와 같이, 하나 이상의 "예"에 대한 언급들은 본 발명의 적어도 하나의 구현에 포함된 특정한 특징, 구조, 또는 특성을 설명하는 것으로 이해되어야 한다. 본 명세서에 나타나는 "일 예에서" 또는 "대안의 예에서"와 같은 문구들은 본 발명의 구현들의 예들을 제공하고, 반드시 모두 동일한 구현을 지칭하는 것은 아니다. 그러나, 이들이 반드시 상호 배타적인 것도 아니다.
도 1은 매칭되지 않는 기입 지연 모드 또는 매칭된 기입 지연 모드를 선택할 수 있는, 판독 지연과 기입 지연 사이의 네이티브 차이(native difference)를 갖는 시스템의 블록도이다.
도 2a는 매칭되지 않는 기입 지연 모드 또는 매칭된 기입 지연 모드를 선택할 수 있는 단일-랭크 메모리 시스템의 블록도이다.
도 2b는 매칭되지 않는 기입 지연 모드 또는 매칭된 기입 지연 모드를 선택할 수 있는 2-랭크 메모리 시스템의 블록도이다.
도 3은 선택가능한 기입 지연을 갖는, 고유 판독 및 기입 지연 미스매치를 갖는 시스템의 예의 타이밍도이다.
도 4는 선택가능한 기입 지연을 구현하는, 고유 판독 및 기입 지연 미스매치를 갖는 시스템에 대한 개선된 이용을 예시하는 버스 이용 데이터의 예의 표이다.
도 5는 고유 판독 및 기입 지연 미스매치를 갖는 시스템에서 선택가능한 기입 지연을 위한 프로세스의 예의 흐름도이다.
도 6은 선택가능한 기입 지연이 구현될 수 있는 메모리 서브시스템의 예의 블록도이다.
도 7은 선택가능한 기입 지연이 구현될 수 있는 컴퓨팅 시스템의 예의 블록도이다.
도 8은 선택가능한 기입 지연이 구현될 수 있는 모바일 디바이스의 예의 블록도이다.
일부 또는 모든 예들, 그리고 뿐만 아니라 다른 잠재적인 구현들을 도시할 수 있는 도면들의 비제한적인 설명들을 포함하는, 특정 상세들 및 구현들의 설명들이 뒤따른다.

본 명세서에 설명된 바와 같이, 메모리 시스템은 고유 판독 동작 지연과 고유 기입 동작 지연 사이의 비대칭을 갖는 비휘발성(NV) 메모리 디바이스를 포함한다. 시스템은 비대칭을 갖는 NV 메모리 디바이스로 메모리 액세스 동작들을 수행하도록 선택할 수 있으며, 이러한 경우 심지어 기입 동작들이 판독 동작들보다 완료에 대해 더 긴 지연을 갖더라도, 기입 동작들은 커맨드와 데이터 버스의 사용 사이에서 판독 동작들보다 더 낮은 지연을 갖는다. 시스템은 구성된 기입 동작 지연이 판독 동작 지연과 매칭하는 NV 메모리 디바이스로 메모리 액세스 동작들을 수행하도록 대안적으로 선택할 수 있다.

일 예에서, 메모리 디바이스는 저장 매체가 기입 레이턴시를 컴포넌트 최소 값으로 프로그래밍하거나 판독 레이턴시와 매칭시키기 위한 구성가능한 모드 또는 선택가능한 모드를 포함한다. 기입 레이턴시가 컴포넌트 최소 값에 있을 때, 기입 레이턴시는 저장 매체 자체의 아키텍처에 기초하고, 최소 값은 커맨드와 기입 데이터의 수신 사이에서 매체에 의해 요구되는 최소 지연을 정의한다. 판독 레이턴시와 매칭하는 값은 메모리 디바이스로 하여금, 기입 지연이 판독 지연과 매칭하게 하는 지연을 추가하게 한다. 일 예에서, 메모리 디바이스는 내부 스토리지 컨트롤러로 하여금 기입 커맨드에 대한 지연을 내부적으로 추가하게 하여 기입 커맨드의 데이터 버스 이용을 판독 커맨드에 대한 네이티브 지연과 정렬시킴으로써 기입 레이턴시를 판독 레이턴시와 매칭한다. 이러한 접근법은 메모리 디바이스가, 단지 지연 이후에 커맨드를 처리하는 것으로 인해 지연되는, 매체 및 데이터 버스로의 액세스에 대해서와 마찬가지로 기입 커맨드를 처리하도록 허용할 수 있다.

판독 레이턴시와 매칭하도록 기입 레이턴시를 프로그래밍하거나 설정하는 것은 호스트 컨트롤러가 커맨드 버스 가용성에 기초하여 기입 또는 판독 커맨드들을 발행하는 것을 허용할 수 있는데, 그 이유는 DQ 가용성이 어느 하나의 커맨드에 대해서도 동일할 것이기 때문이다. 따라서, 특정 작업부하들에 대한 기입 및 판독 레이턴시를 선택적으로 매칭시키는 것은 DQ 버스 이용을 증가시킬 수 있고, 이는 NV 메모리 디바이스에 대한 대역폭을 향상시킨다. 일 예에서, NV 메모리 디바이스는 3차원 크로스포인트(three dimensional crosspoint)(3DXP) 메모리 어레이를 갖는 비휘발성 스토리지이다. 하나의 특정 예로서, NV 메모리 디바이스는 인텔 코포레이션(INTEL CORPORATION)으로부터 입수가능한 OPTANE 제품일 수 있다. 선택적으로 매칭된 기입 및 판독 레이턴시의 적용은 데이터 버스 이용을 개선하고 3DXP 디바이스에 대한 전체 대역폭을 대략 10%만큼 증가시키는 것으로 관측되었다.

호스트 컨트롤러 또는 시스템 컨트롤러는 메모리 디바이스로의 액세스를 관리한다. 호스트 컨트롤러가 매칭된 기입 및 판독 레이턴시를 선택적으로 적용하도록 허용하는 것은 컨트롤러 스케줄러 설계를 단순화하여 메모리 디바이스에 대해 판독 커맨드들 또는 기입 커맨드들을 언제 발행할지를 추적할 수 있다. 기입/판독 레이턴시 매칭은 고객에 의한 사용을 위해 달성가능한 대역폭 또는 성능을 증가시킬 수 있다. 일 예에서, 호스트 컨트롤러는 고유 레이턴시들에 기초하여 미스매칭되는 대신에 판독 및 기입에 대해 레이턴시가 동일하다는 것을 알면서, 임의의 시간에 임의의 커맨드를 발행할 수 있다.

DRAM(dynamic random access memory)과 같은 일부 메모리 기술들은 판독과 기입 사이에 대칭적인 레이턴시들을 갖는다. 이러한 대칭을 갖는 메모리 기술들은 레이턴시 미스매치 비효율성을 갖지 않는다. 프로그램가능 기입 지연은 비대칭 메모리 기술을 취하고 그것이 대칭 메모리 기술로서 수행하게 할 수 있다. 프로그램가능성은 시스템이 작업부하에 따라 매칭되지 않거나 매칭된 레이턴시들을 선택할 수 있게 한다. 일 예에서, 작업부하가 높은 기입 비율을 가질 때, 시스템은 메모리 디바이스가 최소 레이턴시를 사용하는 것을 허용하기 위해 매칭되지 않는 모드(unmatched mode)를 선택할 수 있다. 일 예에서, 작업부하가 판독들 및 기입들의 혼합을 가질 때, 시스템은 판독 및 기입 레이턴시들이 대칭이 되게 하기 위해 매칭된 레이턴시 모드를 선택할 수 있다.

도 1은 매칭되지 않는 기입 지연 모드 또는 매칭된 기입 지연 모드를 선택할 수 있는, 판독 지연과 기입 지연 사이의 네이티브 차이(native difference)를 갖는 시스템의 블록도이다. 시스템(100)은 메모리 디바이스(130)에 결합된 메모리 컨트롤러(120)를 갖는 호스트(110)를 포함한다.

메모리 디바이스(130)는 메모리 셀들 또는 저장 셀들의 어레이를 나타내는 메모리 어레이(140)를 포함한다. 메모리 셀은 데이터의 비트, 또는 멀티레벨 셀을 위한 다수의 비트를 저장한다. 일 예에서, 어레이(140)는 메모리의 뱅크들 또는 메모리의 다른 서브세트로서 분리된다. 일 예에서, 메모리 디바이스(130)는 하나 이상의 메모리 디바이스가 메모리의 랭크로서 조직되는 메모리 디바이스들의 그룹의 일부이다. 메모리의 랭크는 칩 선택 또는 인에이블 신호를 공유하고 따라서 병렬로 액세스되는 메모리 리소스들의 그룹이다.

일 예에서, 어레이(140)는 비휘발성 메모리 셀들을 포함한다. 비휘발성(NV) 메모리 또는 NV 메모리 디바이스는 메모리에 전력이 중단될 때에도 그 상태를 유지한다. 휘발성 메모리는 메모리에 대한 전력이 중단되면 불확정 상태를 갖는다. 일 예에서, 어레이(140)의 NV 매체는 3DXP 매체이다. 어레이(140)는 DQ 버스에 대한 기입 커맨드(write command to DQ bus) 지연에 대해 매칭되지 않는 DQ 버스에 대한 판독 커맨드(read command to DQ bus) 지연을 갖는다. 일 예에서, 어레이(140)는 불균일한 판독/기입 레이턴시로 커맨드 및 데이터 이용을 매칭시켰다. 매칭된 커맨드들 및 데이터 이용에 의해, 판독 및 기입 커맨드들은 동일한 수의 tCKS 또는 클록 사이클들을 취하고, 판독에 응답하여 메모리 디바이스(130)로부터 전송되든 또는 기입과 연관하여 메모리 디바이스(130)로 전송되든 간에, 데이터는 동일한 수의 tCK들을 취한다.

일 예에서, 어레이(140)는 판독(RD) 지연(144)보다 커맨드로부터 DQ 버스 이용까지 상당히 더 짧은 기입(WR) 지연(142)을 갖는 NV 매체를 갖는다. WR 지연(142) 및 RD 지연(144)은 고유 최소 값을 나타낸다. 최소 값은 디바이스의 적절한 동작을 보장하기 위해 따라야 하는 값이다. 지연은 그것이 매체 자체의 물리적 및 동작 속성들에 연관된 지연일 때 고유 지연으로 간주될 수 있다. WR 지연(142)과 RD 지연(144)의 차이는 커맨드 버스 또는 DQ 버스 또는 커맨드 버스와 DQ 버스 둘 다에 사용불가능한 갭들을 생성한다. 판독 및 기입 커맨드들의 혼합을 갖는 작업부하들에서, 이러한 갭들은 메모리 디바이스(130)와 호스트(110) 또는 메모리 컨트롤러(120) 사이의 최대 달성가능한 대역폭에 영향을 미친다.

호스트(110)는 메모리 디바이스(130)가 결합되는 컴퓨팅 플랫폼을 나타낸다. 예를 들어, 호스트(110)는 컴퓨터 또는 다른 컴퓨팅 디바이스일 수 있거나 이를 포함할 수 있다. 메모리 컨트롤러(120)는 메모리 디바이스(130)로의 액세스를 관리하기 위한 컨트롤러를 나타낸다. 일 예에서, 메모리 컨트롤러(120)는 호스트(110)의 호스트 프로세서(구체적으로 도시되지 않음)의 일부이다. 메모리 컨트롤러(120)는 대안적으로 메모리 디바이스(130)의 접속에 따라, 저장 컨트롤러로 간주될 수 있다. 일 예에서, 메모리 디바이스(130)의 비휘발성 메모리는 PCIe(peripheral component interconnect express) 버스와 같은 저장 버스에 결합될 수 있다. 일 예에서, 메모리 디바이스(130)의 비휘발성 메모리는 비휘발성이지만 또한 바이트 어드레싱가능하고 랜덤 액세스이며, 더블 데이터 레이트(DDR) 메모리 버스와 같은 시스템 메모리 버스에 결합될 수 있다.

메모리 컨트롤러(120)는 메모리 디바이스(130)에 대한 커맨드들의 시퀀스들의 스케줄링 및 전송을 관리하기 위한 스케줄러(122)를 포함한다. 스케줄러(122)는 커맨드들의 순서뿐만 아니라 커맨드들에 대한 타이밍 요건들을 결정하기 위한 로직을 포함한다. 메모리 컨트롤러(120)는 어떤 커맨드들을 어떤 순서로 전송할지에 대한 결정을 행한다. 스케줄러(122)는 타이밍 요건들에 대한 준수를 보장하기 위해 커맨드들의 순서를 결정한다. 일 예에서, 스케줄러(122)는 메모리 디바이스(130)가 WR 지연(142)이 RD 지연(144)과 매칭되게 하도록 구성되는지, 또는 WR 지연(142)이 RD 지연(144)에 대해 매칭되지 않는지에 기초하여 메모리 디바이스(130)에 대한 커맨드들을 어떤 순서로 스케줄링할지를 결정한다.

메모리 컨트롤러(120)는 메모리 디바이스(130)에 전송할 커맨드들을 생성하기 위한 커맨드 로직(124)을 포함한다. 커맨드들은 기입 커맨드들 또는 판독 커맨드들을 포함할 수 있다. 메모리 컨트롤러(120)는 커맨드 버스(구체적으로 도시되지 않음)를 통해 판독 커맨드를 전송하고, 이 커맨드 버스는 커맨드 및 어드레스 버스로서 또한 지칭될 수 있고, 지연 기간 후에 메모리 디바이스(130)는 데이터 버스(구체적으로 도시되지 않음) 상에서 데이터를 구동할 것이다. 메모리 컨트롤러(120)는 커맨드 버스를 통해 기입 커맨드를 전송하고, 그 후 데이터 버스를 통해 메모리 디바이스에 데이터를 전송한다.

일 예에서, 메모리 컨트롤러(120)는 메모리 디바이스(130)에 대한 지연 모드를 표시하는 WR 지연 모드(126)를 포함한다. 메모리 컨트롤러(120)는 메모리 디바이스(130)에 대한 지연 모드를 설정할 수 있는 한편, 메모리 컨트롤러(120)는 또한 메모리 디바이스(130)에 의해 어느 지연 모드가 적용되고 있는지를 추적할 수 있다. 메모리 컨트롤러(120)는 스케줄러(122)로 커맨드들을 어떻게 스케줄링할지를 알고, 또한 데이터 버스가 언제 이용되는지를 알기 위해 지연 모드가 적용되는 동안을 알 필요가 있다.

메모리 디바이스(130)는 컨트롤러(132)를 포함하고, 이 컨트롤러는 메모리 컨트롤러(120)로부터 커맨드들을 수신하고 디코딩하기 위한 메모리 디바이스에서의 로직을 나타낸다. 컨트롤러(132)는 메모리 디바이스(130) 내의 제어 로직을 나타내고 호스트(110)의 메모리 컨트롤러(120)와 분리되어 있다. 컨트롤러(132)는 메모리 컨트롤러(120)에 의해 전송된 커맨드를 실행하기 위해 메모리 디바이스(130) 내의 동작들을 트리거링할 수 있다.

메모리 디바이스(130)는 메모리 디바이스(130)의 동작에 관련된 구성 정보 또는 값들을 저장하기 위한 하나 이상의 레지스터 또는 저장 위치를 나타내는 레지스터(134)를 포함한다. 일 예에서, 레지스터(134)는 하나 이상의 모드 레지스터를 포함한다. 일 예에서, 레지스터(134)는 메모리 디바이스(130)에 대한 기입 지연 모드를 제어하기 위한 구성 정보를 포함한다. WR 지연 모드(136)는 메모리 디바이스(130) 내의 기입 지연 모드를 나타낸다.

일 예에서, WR 지연 모드(136)는 2개의 모드: 제1 모드라고 지칭될 수 있는, 매칭되지 않는 모드; 및 제2 모드라고 지칭될 수 있는 매칭된 모드(matched mode)를 포함한다. 제1 및 제2 모드의 라벨들은 상이한 구현들에서 교환될 수 있다. 매칭되지 않는 모드는 WR 지연이 RD 지연과 상이한 WR 지연 모드(136)를 지칭한다. 매칭된 모드는 RD 지연과 매칭시키기 위해 WR 지연이 추가적인 지연을 갖는 WR 지연 모드(136)를 지칭한다. 일 예에서, WR 지연 모드는 메모리 디바이스(130)의 런타임 동안 동적으로 구성가능하다. 예를 들어, 기입 모드는 메모리의 동작 동안 레지스터(134)를 설정함으로써 동적으로 설정되거나 동적으로 구성될 수 있다.

일 예에서, WR 지연 모드(136)가 매칭된 모드를 표시할 때 그리고 컨트롤러(132)가 기입 커맨드를 수신할 때, 컨트롤러(132)는 기입 커맨드의 프로세싱을 고유 RD 지연(144)과 고유 WR 지연(142) 사이의 차이 또는 대략 상이한 것만큼 지연시킨다. 2개 지연의 차이만큼 지연시키는 것은 RD 지연과 매칭시키기 위해 적용된 WR 지연을 연장할 것이다. 따라서, WR 지연 모드(136)는 매칭된 모드에서 WR 지연(142)과 RD 지연(144) 사이의 비대칭을 선택적으로 변경하거나, 또는 매칭되지 않는 모드로 매칭되지 않는 지연을 유지할 수 있다. 일 예에서, WR 지연 모드(136)는 매칭되지 않는 모드로 디폴트된다. 일 예에서, WR 지연 모드(136)는 매칭된 모드로 디폴트된다.

일 예에서, 메모리 컨트롤러(120)는 스케줄러(122)에 의해 스케줄링될 판독 및 기입 커맨드들의 혼합에 기초하여 메모리 디바이스(130)에서 어떤 모드를 설정할지를 결정한다. 일 예에서, 스케줄러가 메모리 디바이스(130)에 전송할 기입 동작들을 대부분 또는 주로 갖는 경우, 메모리 컨트롤러(120)는 매칭되지 않는 모드를 선택하도록 레지스터(134)를 설정하기 위한 커맨드를 전송한다. 매칭되지 않는 모드는 DQ 버스 가용성에 대해 더 짧은 지연이 있기 때문에 스케줄러가 커맨드들을 더 밀접하게 함께 스케줄링할 수 있게 한다. 일 예에서, 스케줄러가 메모리 디바이스(130)에 전송할 판독 및 기입 커맨드들의 혼합을 갖는 경우, 메모리 컨트롤러(120)는 매칭된 모드를 선택하도록 레지스터(134)를 설정하기 위한 커맨드를 전송한다. 매칭된 모드는 스케줄러가 판독 및 기입 커맨드들을 임의의 순서로 전송할 수 있게 하고, 향상된 DQ 버스 이용을 초래할 수 있다. 어느 경우에서든, 스케줄링될 작업부하에 대해 가장 양호한 모드로 기입 지연 모드가 이미 설정되어 있다면, 메모리 컨트롤러는 WR 지연 모드를 변경하기 위한 커맨드를 전송할 필요가 없다는 것을 이해할 것이다.

도 2a는 매칭되지 않는 기입 지연 모드 또는 매칭된 기입 지연 모드를 선택할 수 있는 단일-랭크 메모리 시스템의 블록도이다. 시스템(202)은 컴퓨팅 시스템의 요소들을 나타낸다. 시스템(202)은 메모리 컨트롤러(220) 및 메모리(230)를 갖는 메모리 서브시스템을 갖는 것으로 간주될 수 있다. 호스트(210)는 메모리 서브시스템을 제어하는 하드웨어 플랫폼을 나타낸다. 호스트(210)는 메모리(230)에 저장된 데이터에 대한 요청들을 생성하는 하나 이상의 프로세서(예를 들어, 중앙 프로세싱 유닛(CPU) 또는 그래픽 프로세싱 유닛(GPU))를 포함한다.

호스트(210)는 프로세서 디바이스 상에 통합될 수 있는 메모리 컨트롤러(220)를 포함한다. 메모리 컨트롤러(220)는 메모리(230)에 접속하기 위한 I/O(입력/출력)(212)를 포함한다. I/O는 커넥터들, 신호 라인들, 드라이버들, 및 메모리 디바이스들을 호스트(210)에 상호접속시키는 기타 하드웨어를 포함한다. I/O(212)는 커맨드(CMD) 버스(242)에 의해 표현되는 것과 같은 커맨드 I/O, 및 DQ(데이터) 버스(244)에 의해 표현되는 것과 같은 데이터 I/O를 포함할 수 있다. CMD 버스(242)는 메모리 컨트롤러(220)가 메모리(230)에 커맨드들을 전송할 수 있게 하는 커맨드 신호 라인들을 포함한다. DQ 버스(244)는 다수의 데이터 신호 라인을 포함한다. N-비트 인터페이스의 경우, DQ 버스(244)는 DQ[0:N-1]을 포함할 것이다.

메모리 컨트롤러(220)는 메모리(230)에 대한 커맨드들을 생성하기 위한 커맨드(CMD) 로직(224)을 포함한다. 커맨드들은 (판독 및 기입과 같은) 데이터 액세스를 위한 커맨드들 또는 (모드 레지스터 커맨드들과 같은) 구성을 위한 커맨드들일 수 있다. 메모리 컨트롤러(220)는 동작들의 시퀀스로 커맨드들을 언제 전송할지를 스케줄링하는 스케줄러(222)를 포함한다. 스케줄러(222)는 I/O가 에러가 없을 가능성을 향상시키기 위해 알려진 타이밍에 따라 I/O에 대한 타이밍을 제어할 수 있다. 타이밍은 훈련을 통해 설정된다. 타이밍은 메모리(230)의 기입 지연 모드에 따라 조정될 수 있다.

메모리(230)는 개별 메모리 디바이스들을 포함할 수 있거나, 메모리 모듈을 나타낼 수 있다. 시스템(202)은 메모리(230) 내의 메모리 디바이스들의 단일 랭크를 예시한다. 랭크는 선택 라인을 공유하는 메모리 디바이스들의 집합 또는 그룹을 지칭한다. 따라서, 랭크 내의 메모리 디바이스들은 동작들을 병렬로 실행할 것이다. 랭크[0]은 N개의 메모리 다이인 다이[(N-1):0]을 포함하도록 예시된다. N은 1개 이상의 메모리 다이에 대해 0 이상의 임의의 정수일 수 있다.

단일 랭크로, 시스템(202)은 랭크들 사이에 액세스를 인터리빙할 수 없다. 심지어 액세스를 인터리빙하는 능력이 없더라도, 시스템(202)은 매칭된 기입 지연과 매칭되지 않는 기입 지연 사이에서 선택하는 능력으로부터 이익을 얻을 수 있다. 시스템(202)은 시스템(100)의 예에 따라 기입 지연 선택을 구현할 수 있다.

도 2b는 매칭되지 않는 기입 지연 모드 또는 매칭된 기입 지연 모드를 선택할 수 있는 2-랭크 메모리 시스템의 블록도이다. 시스템(204)은 시스템(202)의 예를 나타낸다. 호스트(210), 메모리 컨트롤러(220), 스케줄러(222), 커맨드 로직(224), I/O(212), CMD 버스(242), 및 DQ 버스(244)는 시스템(202)과 관련하여 그것들이 전술된 바와 같이 설명될 수 있다.

메모리(230)는 개별 메모리 디바이스들을 포함할 수 있거나, 메모리 모듈을 나타낼 수 있다. 시스템(204)은 메모리(230) 내의 메모리 디바이스들의 2개의 랭크를 나타낸다. 랭크[0]은 N개의 메모리 다이인 다이[(N-1):0]을 포함하도록 예시된다. N은 1개 이상의 메모리 다이에 대해 0 이상의 임의의 정수일 수 있다. 랭크[1]은 또한 N개의 메모리 다이인 다이[(N-1):0]을 포함하도록 예시된다.

2개의 랭크로, 시스템(204)은 랭크들 간의 액세스를 인터리빙할 수 있다. 2-랭크 시스템이 예로서 예시되지만, 2개보다 많은 랭크들을 갖는 시스템들은 또한 인터리빙으로부터 이익을 얻을 수 있고, 매칭된 기입 지연 모드로부터 유사한 이익들을 가질 것으로 예상된다는 것이 이해될 것이다. 랭크들 간의 액세스를 인터리빙하는 것은 하나의 랭크로부터 다른 랭크로의 액세스를 토글링하는 것을 지칭한다. 따라서, 메모리 컨트롤러(220)는 기입 동작 지연 및 판독 동작 지연 동안 랭크들 사이의 커맨드의 전송을 토글링할 수 있다. 메모리 시스템이 채널당 적어도 2개의 디바이스를 갖는 경우, 메모리 컨트롤러(220)는 랭크들 중 하나의 랭크에 기입하고 다른 하나의 랭크로부터 판독할 수 있다. 하나의 랭크 시스템은 채널당 단일 디바이스 또는 단일 다이 또는 단일 디바이스 그룹을 갖는다. 상이한 랭크들 사이에 액세스를 인터리빙하는 능력은 시스템(204)이 매칭된 기입 지연과 매칭되지 않는 기입 지연 사이에서 선택하는 능력으로부터 이익을 얻을 수 있게 하고, 또한 대역폭 이용을 개선시킨다. 시스템(204)은 시스템(100)의 예에 따라 기입 지연 선택을 구현할 수 있다.

도 3은 선택가능한 기입 지연을 갖는, 고유 판독 및 기입 지연 미스매치를 갖는 시스템의 예의 타이밍도이다. 도면(310)은 WR 지연과 RD 지연 사이에 레이턴시 미스매치가 있는 시나리오에 대한 타이밍도를 예시한다. 도면(310)은 시스템(100)의 예에 의한 매칭되지 않는 WR 레이턴시 모드 선택을 예시할 수 있다. 도면(320)은 레이턴시가 WR 지연과 RD 지연 사이에서 매칭되는 시나리오에 대한 타이밍도를 예시한다. 도면(320)은 시스템(100)의 예에 의한 매칭된 WR 레이턴시 모드 선택을 예시할 수 있다.

도면들(310 및 320)은 특정 시스템 구성에 대한 특정 예들을 예시한다. 상이한 시스템 구성들에 대해 상이한 타이밍이 사용될 수 있다는 것을 이해할 것이다. 추가적으로, 상이한 디바이스들은 상이한 시스템 동작을 초래할 상이한 특성들을 가질 수 있다.

도면들(310 및 320)에서, 타이밍도의 각각의 세그먼트는 클록 사이클을 나타낸다. 예시된 예에서, 판독 커맨드 또는 기입 커맨드는 발행하는데 8개의 클록 사이클(8 tCK)이 소요된다. 추가적으로, 기입 커맨드 또는 판독 커맨드에 대한 데이터 사이클에 대해 8개의 클록 사이클이 소요된다. 데이터 사이클은 8tCK와 상이할 수 있지만, 8개의 클록 사이클이 도면(310 및 320)에 대한 예로서 제공된다는 것을 이해할 것이다.

판독들 및 기입들은 DQ 버스 상의 특정 커맨드와 연관된 데이터에 대한 커맨드의 타이밍 흐름을 식별하기 위해 순차적으로 라벨링된다. 도면(310)에서, R0은 랭크[0]을 표시하고 R1은 랭크[1]을 표시한다. 따라서, 도면(310)은 2-랭크 시스템을 나타내고, 커맨드 버스 상의 커맨드들은 2개의 랭크 사이의 토글링을 표시한다는 것이 이해될 것이다. 추가적으로, 랭크[0]에 대한 데이터 버스를 나타내기 위한 DQ[R0]이 존재하고, 랭크[1]에 대한 데이터 버스를 나타내기 위한 DQ[R1]이 존재한다.

도면의 좌측으로부터 시작하여, 제1 커맨드는 라이트 온 랭크[0](Write on Rank[0])(커맨드 WR0)이고, 이어서 랭크[1] 상의 WR1, 랭크[0] 상의 WR2, 및 랭크[1] 상의 WR3이다. WR2 이전의 "L"은 시스템에 대해 요구되는 WR-대-WR 지연(required WR-to-WR delay)을 표시한다. 지연은 상이한 시스템들에 대해 상이할 수 있고, 단지 예로서 예시된다.

도면(310)에서, WR0에 대응하는 D0은 매체에 대한 최소 WR 지연을 나타낼 수 있는 대략 19 tCK 후의 DQ[R0] 상에 나타난다. DQ[R1] 상에서 D1이 뒤따르고, 이어서 DQ[R0] 상에서 D2, 이어서 DQ[R1] 상에서 D3이 뒤따른다. D1, D2, 및 D3은 그들의 기입 커맨드들에 대하여 유사한 지연들 후에 뒤따른다.

도면(310)은 또한 랭크[0] 상의 RD4, 랭크[1] 상의 RD5, 랭크[0] 상의 RD6, 랭크[1] 상의 RD7, 랭크[0] 상의 RD8, 및 랭크[1] 상의 RD9를 예시한다. 일 예에서, 액세스는, 기입으로부터 판독으로의 전환으로서, 판독 커맨드들에 선행하는 식별 신호 또는 다른 그러한 신호를 포함할 수 있다. 이러한 시그널링은 모든 구현들에 대해 필요하지 않으며, 따라서 도면에 포함되지 않는다. DQ 버스들에 걸친 백색 블록은 WR-RD 레이턴시 차이로 라벨링되고, DQ 버스 상의 판독 데이터와 판독 커맨드들 사이의 긴 지연을 표시한다. 지연은 기입 데이터에 대한 최소 지연보다 훨씬 길다는 것이 관찰될 것이다. 테스트된 일 예에서, 레이턴시 차이는 2400MT/s에서는 73 tCK, 3200MT/s에서는 97 tCK, 4000MT/s에서는 126 tCK이었다.

판독 및 기입 레이턴시 블록의 차이 후에, 기입 및 판독 사이에서 스위칭할 때 시스템에서의 고유 레이턴시를 나타내는 데이터 버스 상의 "L"로 라벨링된 블록이 존재한다. 지연은 상이한 시스템들에서 상이할 수 있다. 도면(310)에서의 지연을 예시하는 목적은 WR 지연이 RD 지연에 매칭될 때에도 존재하는 고유 시스템 지연들이 존재할 수 있음을 나타내기 위한 것이다. 모든 지연들 또는 시그널링이 도면(310)에 예시되어 있는 것은 아니다.

지연 후에, WR4에 대응하는 D4가 DQ[R0] 상에 나타나고, 이어서 DQ[R1] 상의 D5, 이어서 DQ[R0] 상의 D6, 이어서 DQ[R1] 상의 D7이 뒤따른다. D5, D6, 및 D7은 그들의 판독 커맨드들에 대하여 유사한 지연들 후에 뒤따른다. 데이터 D8 및 D9는 도면(310)에 예시되어 있지 않지만, 유사한 방식으로 뒤따른다.

도면(310)은 기입 커맨드와 기입 데이터 지연 사이의 지연이 DQ 버스 상에서 판독 커맨드 및 판독 데이터 지연보다 상당히 짧은 3DXP 메모리에 대한 예를 예시한다. 지연의 비대칭 또는 미스매치는, 커맨드 또는 CA 버스가 커맨드들을 발행하는데 이용가능하더라도, 메모리 컨트롤러가 이전의 판독 커맨드로부터의 데이터가 기입 커맨드를 위해 데이터가 필요한 시간과 충돌하지 않을 것을 보장해야 하는 시나리오를 생성할 수 있다. 충돌들을 피하기 위해, 메모리 컨트롤러는 전통적으로 유휴 상태들을 삽입한다. 레이턴시 차이를 표시하는 박스는 DQ 유휴 상태의 예이다.

도면(320)에서, 기입 커맨드 및 판독 커맨드 시퀀스는 도면(310)에 예시된 것과 동일하다. 도면의 좌측으로부터 시작하여, 제1 커맨드는 라이트 온 랭크[0](Write on Rank[0])(커맨드 WR0)이고, 이어서 랭크[1] 상의 WR1, 랭크[0] 상의 WR2, 및 랭크[1] 상의 WR3이다. 도면(320)에서, WR0에 대응하는 D0은 판독 지연에 매칭되는 시간 후에 DQ[R0] 상에 나타난다. 도면은 추가될 수 있는 추가적인 신호 및 지연들로 인해 완전히 정확하지는 않을 수 있지만; 지연은 도면(320)의 예에서 100 tCK의 범위에 있는 것으로 도시된다. 도시되지 않을 수 있는 시그널링에 더하여, 지연은 전송 레이트 또는 다른 인자들로 인해 변경될 수 있다. 사이클들의 정확한 수가 무엇이든 간에, 도면(320)은 WR 커맨드로부터 WR 데이터로의 지연이 RD 커맨드로부터 RD 데이터로의 지연에 매칭된다는 것을 예시한다. DQ[R1] 상에서 D1이 뒤따르고, 이어서 DQ[R0] 상에서 D2, 이어서 DQ[R1] 상에서 D3이 뒤따른다. D1, D2, 및 D3은 그들의 기입 커맨드들에 대하여 유사한 지연들 후에 뒤따른다.

도면(320)은 또한 랭크[0] 상의 RD4, 랭크[1] 상의 RD5, 랭크[0] 상의 RD6, 랭크[1] 상의 RD7, 랭크[0] 상의 RD8, 및 랭크[1] 상의 RD9를 예시한다. 일 예에서, 매체 컨트롤러(도시되지 않음)는 도면(310)에 예시된 WR-RD 레이턴시 차이를 제거하기 위해 지연을 추가한다. 따라서, 판독들 및 기입들에 대한 지연은 도면(320)에서 동일하다. 일 예에서, 메모리 컨트롤러는 메모리 디바이스를 매칭되지 않는 모드로 선택적으로 배치하는데, 이 경우 판독 및 기입 타이밍은 도면(310)에 도시된 것과 유사할 수 있었다. 메모리 컨트롤러는 메모리 디바이스를 매칭된 모드로 선택적으로 배치할 수 있고, 이 경우 판독 및 기입 타이밍은 도면(320)에 도시된 것과 유사할 수 있었다.

도면(320)에서, 기입 커맨드로부터 기입 데이터로 동일한 지연이 적용된 후에, 판독 데이터는 판독 커맨드들 이후에 DQ 버스들 상에 나타난다. 따라서, WR4에 대응하는 D4가 DQ[R0] 상에 나타나고, 이어서 DQ[R1] 상에 D5, 이어서 DQ[R0] 상에 D6, 이어서 DQ[R1] 상에 D7이 뒤따른다. D0, D1, D2, 및 D3이 그들 각각의 기입 커맨드들 이후에 행하는 것과 같이 D4, D5, D6, 및 D7은 그들의 판독 커맨드들에 대하여 유사한 지연들 이후에 뒤따른다. 데이터 D8 및 D9는 도면(320)에 예시되어 있지 않지만, 유사한 방식으로 뒤따른다.

(기입 커맨드를 수신하고 실행하는) 기입 동작의 완료는 도면(310)의 예에서보다 도면(320)의 예에서 더 길다는 것이 이해될 것이다. 더 긴 기입 완료 시간에도 불구하고, 시스템은 기입 및 판독의 혼합이 존재할 때 매칭 레이턴시로 인한 버스 이용의 증가를 본다. 일 예에서, 시스템은 스케줄링될 타입 연산들에 기초하여 매칭되지 않는 지연 모드와 매칭된 지연 모드 사이에서 토글링할 수 있다. 최소 기입 레이턴시는 대부분의 동작들이 기입 커맨드들을 수반할 때 이점이 될 수 있다.

도 4는 선택가능한 기입 지연을 구현하는, 고유 판독 및 기입 지연 미스매치를 갖는 시스템에 대한 개선된 이용을 예시하는 버스 이용 데이터의 예의 표이다. 표(400)는 NV 메모리 디바이스를 갖는, 시스템(100)에 따른 시스템에 대한 테스트 결과들의 예를 예시한다.

측정된 4개의 메트릭이 있다: MT/s(mega transfers per second) 단위의 전송 레이트, GB/s(gigabytes per second) 단위의 원(raw) 대역폭(BW), 1 기입당 2 판독에 대한 2:1 효율, 및 GB/s 단위의 유효 BW. 결과들의 처음 2개의 열은 256 바이트 작업부하에서의 2:1 판독 대 기입(2:1 read to write)을 갖는 하나의 랭크(1R) 시스템에 대한 결과들을 예시한다. 더 어둡게 음영처리된 열은 최소 WR 레이턴시 또는 매칭되지 않는 지연 모드에 대한 결과들을 나타내고, 더 밝은 열은 WR/RD 레이턴시 매치 모드에 대한 결과들을 나타낸다.

2400MT/s에서 동작하는 1-랭크 시스템의 경우, 매칭되지 않는 경우 및 매칭되는 경우 둘 다에 대한 원 BW는 19.2GB/s이었다. 매칭된 레이턴시에 대한 2:1 효율은 68%이었던 한편, 매칭되지 않는 레이턴시 2:1 효율은 57%이었다. 매칭된 레이턴시에 대한 변화는 매칭되지 않은 모드에 대한 10.9GB/s로부터 매칭된 모드에 대한 13.1GB/s로 유효 대역폭을 개선시켰다.

2400MT/s에서 동작하는 2-랭크 시스템의 경우, 매칭되지 않는 경우 및 매칭된 경우 둘 다에 대한 원 BW는 19.2GB/s이었다. 매칭된 레이턴시에 대한 2:1 효율은 87%이었던 한편, 매칭되지 않는 레이턴시 2:1 효율은 77%이었다. 랭크들 사이에서 토글링하는 능력은 단일 랭크 시스템에 대하여 대역폭 이용을 개선시킨다. 2-랭크 시스템에서, 매칭된 레이턴시에 대한 변화는 매칭되지 않는 모드에 대한 14.7GB/s로부터 매칭된 모드에 대한 16.6GB/s로 유효 대역폭을 개선시켰다.

2800MT/s에서 동작하는 1-랭크 시스템의 경우, 매칭되지 않는 경우 및 매칭된 경우 둘 다에 대한 원 BW는 22.4GB/s이었다. 매칭된 레이턴시에 대한 2:1 효율은 64%이었던 한편, 매칭되지 않는 레이턴시 2:1 효율은 52%이었다. 매칭된 레이턴시에 대한 변화는 매칭되지 않은 모드에 대한 11.8GB/s로부터 매칭된 모드에 대한 14.4GB/s로 유효 대역폭을 개선시켰다.

2800MT/s에서 동작하는 2-랭크 시스템의 경우, 매칭되지 않는 경우 및 매칭된 경우 둘 다에 대한 원 BW는 22.4GB/s이었다. 매칭된 레이턴시에 대한 2:1 효율은 83%이었던 한편, 매칭되지 않는 레이턴시 2:1 효율은 73%이었다. 2-랭크 시스템에서, 매칭된 레이턴시에 대한 변화는 매칭되지 않는 모드에 대한 16.3GB/s로부터 매칭된 모드에 대한 18.6GB/s로 유효 대역폭을 개선시켰다. 따라서, 1-랭크 및 2-랭크 시스템 둘 다에 대해, 더 높은 원 대역폭은 2:1 효율을 감소시켰지만 유효 대역폭을 개선시켰다.

3200MT/s에서 동작하는 1-랭크 시스템의 경우, 매칭되지 않는 경우 및 매칭된 경우 둘 다에 대한 원 BW는 25.6GB/s이었다. 매칭된 레이턴시에 대한 2:1 효율은 62%이었던 한편, 매칭되지 않는 레이턴시 2:1 효율은 50%이었다. 매칭된 레이턴시에 대한 변화는 매칭되지 않은 모드에 대한 12.7GB/s로부터 매칭된 모드에 대한 15.8GB/s로 유효 대역폭을 개선시켰다.

3200MT/s에서 동작하는 2-랭크 시스템의 경우, 매칭되지 않는 경우 및 매칭된 경우 둘 다에 대한 원 BW는 25.6GB/s이었다. 매칭된 레이턴시에 대한 2:1 효율은 81%이었던 한편, 매칭되지 않는 레이턴시 2:1 효율은 70%이었다. 2-랭크 시스템에서, 매칭된 레이턴시에 대한 변화는 매칭되지 않는 모드에 대한 17.9GB/s로부터 매칭된 모드에 대한 20.8GB/s로 유효 대역폭을 개선시켰다.

4000MT/s에서 동작하는 1-랭크 시스템의 경우, 매칭되지 않는 경우 및 매칭된 경우 둘 다에 대한 원 BW는 32.0GB/s이었다. 매칭된 레이턴시에 대한 2:1 효율은 55%이었던 한편, 매칭되지 않는 레이턴시 2:1 효율은 43%이었다. 매칭된 레이턴시에 대한 변화는 매칭되지 않은 모드에 대한 13.8GB/s로부터 매칭된 모드에 대한 17.7GB/s로 유효 대역폭을 개선시켰다.

4000MT/s에서 동작하는 2-랭크 시스템의 경우, 매칭되지 않는 경우 및 매칭된 경우 둘 다에 대한 원 BW는 32.0GB/s이었다. 매칭된 레이턴시에 대한 2:1 효율은 75%이었던 한편, 매칭되지 않는 레이턴시 2:1 효율은 63%이었다. 2-랭크 시스템에서, 매칭된 레이턴시에 대한 변화는 매칭되지 않는 모드에 대한 20.3GB/s로부터 매칭된 모드에 대한 24.1GB/s로 유효 대역폭을 개선시켰다.

각각의 테스트 상황에서, 2-랭크 시스템은 비교가능한 1-랭크 시스템보다 개선을 제공하였다. 추가적으로, RD 지연에 대해 WR 지연을 매칭시키는 것을 선택하는 능력은 또한 1-랭크 및 2-랭크 시스템들 둘 다에서, 매칭되지 않는 WR/RD 레이턴시를 갖는 비교가능한 시스템보다 시스템 성능을 상당히 개선시켰다.

도 5는 고유 판독 및 기입 지연 미스매치를 갖는 시스템에서 선택가능한 기입 지연을 위한 프로세스의 예의 흐름도이다. 프로세스(500)는 본 명세서의 임의의 예에 따른 메모리 시스템에 적용될 수 있는 프로세스를 나타낸다. 특정 예로서, 기입 지연을 동적으로 선택하는 프로세스(500)는 도 1의 시스템(100), 도 2a의 시스템(202), 또는 도 2b의 시스템(204)에 의해 적용될 수 있다.

파선의 좌측 상에 표현된 동작들은 호스트 컨트롤러 또는 메모리 컨트롤러와 같은 호스트에 의해 수행될 수 있다. 파선의 우측에 표현된 동작들은 메모리 디바이스 자체에 의해 수행될 수 있다.

일 예에서, 호스트는 스케줄링될 다가오는 메모리 액세스들에 대한 트래픽 패턴들을 식별한다(블록 502). 호스트는 액세스될 메모리에 대한 기입 지연 상태를 식별할 수 있다(블록 504). 기입 지연 상태가 다가오는 메모리 액세스에 대해 요구되는 기입 지연이 아닌 경우, 시스템은 메모리 디바이스에 대한 기입 지연 모드를 변경하기로 결정할 수 있다. 일 예에서, 호스트는 메모리 디바이스가 현재 어떤 기입 지연 모드를 적용하고 있는지, 및 다가오는 트래픽 패턴들에 대해 어떤 기입 지연 모드가 선호될 것인지에 기초하여 결정을 한다.

호스트가 기입(WR) 지연 모드를 변경해야 하는 경우, 블록 506에서 예 분기인 경우, 일 예에서, 호스트는 기입 지연 모드를 설정하거나 메모리로 하여금 기입 지연 모드를 설정하게 하기 위한 커맨드를 전송한다(블록 508). 일 예에서, 호스트는 메모리 디바이스의 구성 설정을 변경하기 위해 모드 레지스터 기입 커맨드 또는 다른 커맨드를 전송한다.

메모리는 커맨드를 수신하고 처리한다(블록 510). 메모리 디바이스는, 선택된 모드에 따라, 기입 지연 모드를 매칭되지 않는 지연 모드로 설정할지 또는 매칭된 지연 모드로 설정할지를 결정할 수 있다(블록 512). 매칭되지 않는 지연 모드는 기입 지연 및 판독 지연이 그들의 비대칭 값들로 남아 있는 모드를 지칭한다. 매칭된 지연 모드는 기입 지연과 판독 지연이 동일하게 설정되는 모드를 지칭한다.

선택된 모드가 매칭되지 않는 것인 경우, 일 예에서, 메모리는 기입 지연을 저장 매체에 대한 최소 지연으로 설정하여 판독 지연에 대해 매칭되지 않도록 구성 레지스터를 설정할 수 있다(블록 514). 선택된 모드가 매칭된 것인 경우, 일 예에서, 메모리는 기입 지연을 판독 지연에 대해 매칭되도록 설정하기 위해 구성 레지스터를 설정할 수 있다(블록 516).

호스트는 기입 커맨드를 전송할 수 있다(블록 518). 기입 커맨드에 응답하여, 메모리는 기입 커맨드를 수신하고 처리할 수 있다(블록 520). 기입 커맨드를 전송하는 것(블록 518) 후에, 선택된 모드가 매칭되지 않는 것인 경우, 블록 522에서 매칭되지 않음 분기인 경우, 일 예에서, 호스트는 매체 최소 지연 후에 기입 데이터를 전송한다(블록 524). 최소 지연은 저장 매체에 대해 고유한 네이티브 지연을 지칭할 수 있다. 기입을 위해 데이터 버스 상에 데이터를 배치하기를 대기하는 대신에, 호스트는 최소 타이밍이 만족되자마자 데이터를 전송할 수 있다. 메모리는 커맨드를 수신 및 디코딩하고, DQ 버스 상의 데이터에 대한 최소 WR 지연을 대기한다(블록 526). 호스트는 커맨드와 데이터 사이에 지연이 더 적은 다른 기입 커맨드들을 전송할 수 있고(블록 528), 이는 데이터 커맨드들에 대한 데이터 버스 가용성의 미스매치로 인해 추가적인 스케줄링 복잡성을 요구할 것이다. 이러한 복잡성은 스케줄러에 의한 판독들 및 기입들의 스케줄링을 제한할 수 있다.

선택된 모드가 매칭된 것인 경우, 블록 522에서 매칭됨 분기인 경우, 일 예에서, 호스트는 판독 지연 이후에 기입 데이터를 전송한다(블록 530). 판독 지연은 기입들을 위해 저장 매체에 대해 고유한 네이티브 지연보다 길다. 최소 타이밍이 만족되자마자 데이터를 전송하는 것 대신에, 호스트는 나중에 데이터를 전송하기를 대기할 것이어서, 데이터 버스 이용은 판독 커맨드들과 기입 커맨드들 사이에서 동일한 지연을 갖는다. 메모리는 커맨드를 수신 및 디코딩하고, DQ 버스 상의 데이터에 대한 판독 지연을 대기한다(블록 532).

따라서, 일 예에서, 호스트가 판독에 응답하여 데이터를 수신하기 위해 데이터 버스에 액세스하고 있든, 또는 호스트가 데이터를 메모리에 전송하기 위해 기입 커맨드 이후에 버스에 액세스하든, 호스트는 데이터 버스의 이용이 커맨드 이후 동일한 지연에 있다는 것을 보장할 것이다. 호스트는 복잡성이 더 적은 다른 액세스 커맨드들을 전송하여, 스케줄러가 커맨드들을 임의의 순서로 스케줄링할 수 있게 한다(블록 534).

도 6은 선택가능한 기입 지연이 구현될 수 있는 메모리 서브시스템의 예의 블록도이다. 시스템(600)은 컴퓨팅 디바이스 내의 메모리 서브시스템의 요소들 및 프로세서를 포함한다. 시스템(600)은 도 1의 시스템(100), 도 2a의 시스템(202), 또는 도 2b의 시스템(204)에 따른 시스템의 예를 제공한다.

일 예에서, 메모리 어레이(660)는 데이터 버스 이용에 대한 판독 커맨드(read command to data bus utilization) 지연(판독(RD) 지연(664))과 데이터 버스 이용에 대한 기입 커맨드(write command to data bus utilization) 지연(기입(WR) 지연(662)) 사이의 비대칭을 갖는 저장 매체를 나타낸다. 일 예에서, 기입 지연(662)은 판독 지연(664)에 대해 매칭되지 않거나, 판독 지연(664)에 대해 매칭되도록 선택가능하다. 기입 지연(662)의 선택 및 적용은 본 명세서의 임의의 예에 따를 수 있다. 일 예에서, 메모리 컨트롤러(620)의 스케줄러(626)는 메모리 디바이스(640)에 대해 선택된 기입 지연 모드에 기초하여 커맨드 및 데이터 스케줄링에 타이밍 지연을 적용하기 위한 지연 타이머(628)를 포함한다. 지연 로직(654)은 기입 지연 모드를 적용하고, 선택된 모드를 따르도록 기입 커맨드들에 지연을 추가하기 위한 메모리 디바이스(640) 내의 로직을 나타낼 수 있다.

프로세서(610)는, 집합적으로 호스트 또는 메모리의 사용자로서 지칭될 수 있는, 운영 체제(OS) 및 애플리케이션들을 실행할 수 있는 컴퓨팅 플랫폼의 프로세싱 유닛을 나타낸다. OS 및 애플리케이션들은 메모리 액세스들을 초래하는 동작들을 실행한다. 프로세서(610)는 하나 이상의 별개의 프로세서를 포함할 수 있다. 각각의 별개의 프로세서는 단일 프로세싱 유닛, 멀티코어 프로세싱 유닛, 또는 조합을 포함할 수 있다. 프로세싱 유닛은 CPU(중앙 프로세싱 유닛)와 같은 주 프로세서, GPU(그래픽 프로세싱 유닛)와 같은 주변장치 프로세서, 또는 조합일 수 있다. 메모리 액세스들은 또한 네트워크 컨트롤러 또는 하드 디스크 컨트롤러와 같은 디바이스들에 의해 개시될 수 있다. 그러한 디바이스들은 일부 시스템들에서 프로세서와 통합되거나 버스(예를 들어, PCI 익스프레스)를 통해 프로세서에 부착되거나, 조합일 수 있다. 시스템(600)은 SOC(시스템 온 칩)로서 구현되거나, 독립형 컴포넌트들로 구현될 수 있다.

일 예에서, 메모리 디바이스들에 대한 언급은 디바이스에 대해 전력이 중단되더라도 그 상태가 확정적인 비휘발성 메모리 디바이스를 지칭할 수 있다. 일 예에서, 비휘발성 메모리 디바이스는 NAND 또는 NOR 기술들과 같은 블록 어드레싱가능 메모리 디바이스이다. 따라서, 메모리 디바이스는, 3차원 크로스포인트 메모리 디바이스, 다른 바이트 어드레싱가능 비휘발성 메모리 디바이스들과 같은, 향후 세대의 비휘발성 디바이스들을 또한 포함할 수 있다. 메모리 디바이스는 메모리 셀의 저항성 상태 또는 메모리 셀의 상(phase)에 기초하여 데이터를 저장하는 비휘발성, 바이트 어드레싱가능 매체를 포함할 수 있다. 일 예에서, 메모리 디바이스는 칼코게나이드 상 변화 재료(chalcogenide phase change material)(예를 들어, 칼코게나이드 글래스(chalcogenide glass))를 사용할 수 있다. 일 예에서, 메모리 디바이스는 멀티-임계 레벨 NAND 플래시 메모리, NOR 플래시 메모리, 단일 또는 멀티-레벨 상 변화 메모리(PCM) 또는 스위치를 갖는 상 변화 메모리(PCMS), 저항성 메모리, 나노와이어 메모리, 강유전성 트랜지스터 랜덤 액세스 메모리(FeTRAM), 멤리스터 기술을 포함하는 자기저항 랜덤 액세스 메모리(MRAM) 메모리, 또는 스핀 전달 토크(STT)-MRAM, 또는 위 항목들 중 임의의 것의 조합, 또는 다른 메모리일 수 있거나, 이들을 포함할 수 있다.

메모리 컨트롤러(620)는 시스템(600)을 위한 하나 이상의 메모리 컨트롤러 회로 또는 디바이스를 나타낸다. 메모리 컨트롤러(620)는 프로세서(610)에 의한 동작들의 실행에 응답하여 메모리 액세스 커맨드들을 생성하는 제어 로직을 나타낸다. 메모리 컨트롤러(620)는 하나 이상의 메모리 디바이스(640)에 액세스한다. 메모리 디바이스들(640)은 위에 언급된 임의의 것에 따른 DRAM 디바이스들일 수 있다. 일 예에서, 메모리 디바이스들(640)은 상이한 채널들로서 조직되고 관리되며, 각각의 채널은 다수의 메모리 디바이스에 병렬로 결합되는 버스들 및 신호 라인들에 결합된다. 각각의 채널은 독립적으로 동작가능하다. 따라서, 각각의 채널은 독립적으로 액세스되고 제어되고, 타이밍, 데이터 전송, 커맨드 및 어드레스 교환들, 및 다른 동작들이 각각의 채널에 대해 개별적이다. 결합은 전기적 결합, 통신적 결합, 물리적 결합, 또는 이들의 조합을 지칭할 수 있다. 물리적 결합은 직접 접촉을 포함할 수 있다. 전기적 결합은 컴포넌트들 사이의 전기적 흐름을 허용하거나 컴포넌트들 사이의 시그널링을 허용하거나 또는 둘 다를 허용하는 인터페이스 또는 상호접속을 포함한다. 통신적 결합은 컴포넌트들이 데이터를 교환하는 것을 가능하게 하는 유선 또는 무선을 포함하는 접속들을 포함한다.

일 예에서, 각각의 채널에 대한 설정들은 별개의 모드 레지스터들 또는 다른 레지스터 설정들에 의해 제어된다. 일 예에서, 비록 시스템(600)은 단일 컨트롤러에 의해 관리되는 다수의 채널을 갖거나, 단일의 채널 상에 다수의 컨트롤러를 갖도록 구성될 수 있지만, 각각의 메모리 컨트롤러(620)는 별개의 메모리 채널을 관리한다. 일 예에서, 메모리 컨트롤러(620)는 동일한 다이 상에 구현되거나 프로세서와 동일한 패키지 공간에서 구현되는 로직과 같은, 호스트 프로세서 또는 호스트 프로세서 디바이스(610)의 일부이다.

메모리 컨트롤러(620)는 위에서 언급된 메모리 채널과 같은, 메모리 버스에 결합하기 위한 I/O 인터페이스 로직(622)을 포함한다. I/O 인터페이스 로직(622)(뿐만 아니라 메모리 디바이스(640)의 I/O 인터페이스 로직(642))은 핀들, 패드들, 커넥터들, 신호 라인들, 트레이스들, 또는 와이어들, 또는 디바이스들을 접속시키기 위한 다른 하드웨어, 또는 이들의 조합을 포함할 수 있다. I/O 인터페이스 로직(622)은 하드웨어 인터페이스를 포함할 수 있다. 예시된 바와 같이, I/O 인터페이스 로직(622)은 신호 라인들에 대한 적어도 드라이버들/송수신기들을 포함한다. 일반적으로, 집적 회로 인터페이스 내의 와이어들은 디바이스들 사이의 신호 라인들 또는 트레이스들 또는 다른 와이어들에 인터페이스하기 위해 패드, 핀, 또는 커넥터와 결합한다. I/O 인터페이스 로직(622)은 디바이스들 사이의 신호 라인들 상의 신호들을 교환하기 위한 드라이버들, 수신기들, 송수신기들, 또는 종단 또는 다른 회로 또는 회로의 조합들을 포함할 수 있다. 신호들의 교환은 송신 또는 수신 중 적어도 하나를 포함한다. 메모리 컨트롤러(620)로부터의 I/O(622)를 메모리 디바이스(640)의 I/O(642)로 결합하는 것으로 도시되어 있지만, 메모리 디바이스(640)의 그룹들이 병렬로 액세스되는 시스템(600)의 구현에서, 다수의 메모리 디바이스는 메모리 컨트롤러(620)의 동일한 인터페이스에 대한 I/O 인터페이스들을 포함할 수 있다는 것이 이해될 것이다. 하나 이상의 메모리 모듈(670)을 포함하는 시스템(600)의 구현에서, I/O(642)는 메모리 디바이스 자체 상의 인터페이스 하드웨어에 더하여 메모리 모듈의 인터페이스 하드웨어를 포함할 수 있다. 다른 메모리 컨트롤러들(620)은 다른 메모리 디바이스들(640)에 대한 별개의 인터페이스들을 포함할 것이다.

메모리 컨트롤러(620)와 메모리 디바이스들(640) 사이의 버스는 메모리 디바이스들(640)에 메모리 컨트롤러(620)를 결합하는 다수의 신호 라인으로서 구현될 수 있다. 버스는 전형적으로 적어도 클록(CLK)(632), 커맨드/어드레스(CMD)(634), 및 기입 데이터(DQ) 및 판독 데이터(DQ)(636), 및 0개 이상의 기타 신호 라인(638)을 포함할 수 있다. 일 예에서, 메모리 컨트롤러(620)와 메모리 사이의 버스 또는 접속은 메모리 버스로 지칭될 수 있다. 일 예에서, 메모리 버스는 멀티 드롭 버스이다. CMD를 위한 신호 라인들은 "C/A 버스"(또는 ADD/CMD 버스, 또는 커맨드들(C 또는 CMD) 및 어드레스(A 또는 ADD) 정보의 전송을 나타내는 일부 다른 지정)로 지칭될 수 있고 기입 및 판독 DQ를 위한 신호 라인들은 "데이터 버스"로 지칭될 수 있다. 일 예에서, 독립적인 채널들은 상이한 클록 신호들, C/A 버스들, 데이터 버스들, 및 기타 신호 라인들을 갖는다. 따라서, 독립적인 인터페이스 경로가 별개의 버스로 간주될 수 있다는 의미에서, 시스템(600)은 다수의 "버스"를 갖는 것으로 간주될 수 있다. 명시적으로 도시된 라인들에 더하여, 버스는 스트로브 시그널링 라인들, 경보 라인들, 보조 라인들, 또는 기타 신호 라인들 중 적어도 하나, 또는 조합을 포함할 수 있다는 것이 이해될 것이다. 직렬 버스 기술들이 메모리 컨트롤러(620)와 메모리 디바이스들(640) 사이의 접속을 위해 사용될 수 있다는 것이 또한 이해될 것이다. 직렬 버스 기술의 예는 각각의 방향으로 신호들의 단일 차동 쌍에 걸쳐 내장된 클록을 갖는 고속 데이터의 8B10B 인코딩 및 송신이다. 일 예에서, CMD(634)는 다수의 메모리 디바이스와 병렬로 공유되는 신호 라인들을 나타낸다. 일 예에서, 다수의 메모리 디바이스는 CMD(634)의 커맨드 신호 라인들을 인코딩하는 것을 공유하고, 각각은 개별 메모리 디바이스들을 선택하기 위한 개별 칩 선택(CS_n) 신호 라인을 갖는다.

시스템(600)의 예에서, 메모리 컨트롤러(620)와 메모리 디바이스들(640) 사이의 버스는 보조 커맨드 버스 CMD(634) 및 기입 및 판독 데이터를 운반하기 위한 보조 버스 DQ(636)를 포함한다는 것이 이해될 것이다. 일 예에서, 데이터 버스는 판독 데이터 및 기입/커맨드 데이터에 대한 양방향 라인들을 포함할 수 있다. 다른 예에서, 보조 버스 DQ(636)는 호스트로부터 메모리로의 기입 및 데이터에 대한 단방향 기입 신호 라인들을 포함할 수 있고, 메모리로부터 호스트로의 판독 데이터에 대한 단방향 라인들을 포함할 수 있다. 선택된 메모리 기술 및 시스템 설계에 따라, 기타 신호들(638)은 스트로브 라인들 DQS과 같은 버스 또는 서브 버스를 수반할 수 있다. 시스템(600)의 설계, 또는 구현에 기초하여, 설계가 다수의 구현을 지원하는 경우에, 데이터 버스는 메모리 디바이스(640)당 더 많은 또는 더 적은 대역폭을 가질 수 있다. 예를 들어, 데이터 버스는 x4 인터페이스, x8 인터페이스, x16 인터페이스, 또는 다른 인터페이스를 갖는 메모리 디바이스들을 지원할 수 있다. 관례 "xW", 여기서, W는 메모리 컨트롤러(620)와 데이터를 교환하기 위한 신호 라인들의 수를 나타내는, 메모리 디바이스(640)의 인터페이스의 인터페이스 크기 또는 폭을 지칭하는 정수이다. 메모리 디바이스들의 인터페이스 크기는 얼마나 많은 메모리 디바이스들이 시스템(600) 내의 채널마다 동시에 사용되거나 동일한 신호 라인들에 병렬로 결합될 수 있는지에 대한 제어 인자이다. 일 예에서, 고 대역폭 메모리 디바이스들, 와이드 인터페이스 디바이스들, 또는 스택형 메모리 구성들, 또는 조합들은 x128 인터페이스, x256 인터페이스, x512 인터페이스, x1024 인터페이스, 또는 다른 데이터 버스 인터페이스 폭과 같은, 더 넓은 인터페이스들을 가능하게 할 수 있다.

일 예에서, 메모리 디바이스들(640) 및 메모리 컨트롤러(620)는 연속적인 데이터 전송들의 시퀀스 또는 버스트로 데이터 버스를 통해 데이터를 교환한다. 버스트는 다수의 전송 사이클에 대응하고, 이것은 버스 주파수와 관련된다. 일 예에서, 전송 사이클은 동일한 클록 또는 스트로브 신호 에지 상에서(예를 들어, 상승 에지 상에서) 발생하는 전송들에 대한 전체 클록 사이클일 수 있다. 일 예에서, 시스템 클록의 사이클을 지칭하는 모든 클록 사이클은 다수 유닛 간격(UI)으로 분리되고, 여기서 각각의 UI는 전송 사이클이다. 예를 들어, 더블 데이터 레이트 전송 트리거는 클록 신호의 둘 다의 에지들(예를 들어, 상승 및 하강) 상에서 트리거링한다. 버스트는 구성된 수의 UI들을 지속할 수 있으며, 이는 레지스터에 저장되거나, 온 더 플라이(on the fly)로 트리거링된 구성일 수 있다. 예를 들어, 8개의 연속적인 전송 기간의 시퀀스는 버스트 길이 8(BL8)로 간주될 수 있고, 각각의 메모리 디바이스(640)는 각각의 UI 상에서 데이터를 전송할 수 있다. 따라서, BL8 상에서 동작하는 x8 메모리 디바이스는 64비트의 데이터(8개의 데이터 신호 라인x버스트를 통해 라인당 전송된 8개의 데이터 비트)를 전송할 수 있다. 이러한 간단한 예는 단지 예시이고 제한적이지 않다는 것이 이해될 것이다.

메모리 디바이스들(640)은 시스템(600)에 대한 메모리 리소스들을 나타낸다. 일 예에서, 각각의 메모리 디바이스(640)는 별개의 메모리 다이이다. 일 예에서, 각각의 메모리 디바이스(640)는 디바이스 또는 다이당 다수의(예를 들어, 2개) 채널과 인터페이싱할 수 있다. 각각의 메모리 디바이스(640)는 디바이스의 구현에 의해 결정되는 대역폭(예를 들어, x16 또는 x8 또는 일부 다른 인터페이스 대역폭)을 갖는 I/O 인터페이스 로직(642)을 포함한다. I/O 인터페이스 로직(642)은 메모리 디바이스들이 메모리 컨트롤러(620)와 인터페이싱하는 것을 가능하게 한다. I/O 인터페이스 로직(642)은 하드웨어 인터페이스를 포함할 수 있고, 메모리 컨트롤러의 I/O(622)에 따르지만, 메모리 디바이스 단부에 있을 수 있다. 일 예에서, 다수의 메모리 디바이스(640)는 동일한 커맨드 및 데이터 버스들에 병렬로 접속된다. 다른 실시예에서, 다수의 메모리 디바이스(640)는 동일한 커맨드 버스에 병렬로 접속되고, 상이한 데이터 버스들에 접속된다. 예를 들어, 시스템(600)은 병렬로 결합된 다수의 메모리 디바이스(640)로 구성될 수 있고, 각각의 메모리 디바이스는 커맨드에 응답하고, 각각의 내부에 있는 메모리 리소스들(660)에 액세스한다. 기입 동작을 위해, 개별 메모리 디바이스(640)는 전체 데이터 워드의 일부를 기입할 수 있고, 판독 동작을 위해, 개별 메모리 디바이스(640)는 전체 데이터 워드의 일부를 페치할 수 있다. 워드의 나머지 비트들은 다른 메모리 디바이스들에 의해 병렬로 제공되거나 수신될 것이다.

일 예에서, 메모리 디바이스들(640)은 컴퓨팅 디바이스의 마더보드 또는 호스트 시스템 플랫폼(예를 들어, 프로세서(610)가 배치되는 PCB(인쇄 회로 보드)) 상에 직접 배치된다. 일 예에서, 메모리 디바이스들(640)은 메모리 모듈들(670)로 조직될 수 있다. 일 예에서, 메모리 모듈들(670)은 듀얼 인라인 메모리 모듈(DIMM)들을 나타낸다. 일 예에서, 메모리 모듈들(670)은 호스트 시스템 플랫폼과 별개의 회로, 별개의 디바이스, 또는 별개의 보드일 수 있는, 액세스 또는 제어 회로의 적어도 일부를 공유하기 위한 다수의 메모리 디바이스의 다른 조직을 나타낸다. 메모리 모듈들(670)은 다수의 메모리 디바이스(640)를 포함할 수 있고, 메모리 모듈들은 그들 상에 배치된 포함된 메모리 디바이스들에 대한 다수의 별개의 채널에 대한 지원을 포함할 수 있다. 다른 예에서, 메모리 디바이스들(640)은 예컨대 멀티-칩 모듈(MCM), 패키지-온-패키지, 실리콘 관통 비아(TSV)와 같은 기술들, 또는 다른 기술들 또는 조합들에 의해, 메모리 컨트롤러(620)와 동일한 패키지 내에 통합될 수 있다. 유사하게, 일 예에서, 다수의 메모리 디바이스(640)가 메모리 모듈들(670)에 통합될 수 있고, 이 메모리 모듈들 자체가 메모리 컨트롤러(620)와 동일한 패키지 내에 통합될 수 있다. 이들 및 다른 구현들에 대해, 메모리 컨트롤러(620)는 호스트 프로세서(610)의 일부일 수 있다는 것이 인정될 것이다.

메모리 디바이스들(640)은 하나 이상의 메모리 어레이(660)를 각각 포함한다. 메모리 어레이(660)는 데이터에 대한 저장 위치들 또는 어드레싱가능한 메모리 위치들을 나타낸다. 전형적으로 메모리 어레이(660)는 워드라인(행들) 및 비트라인(행 내의 개별 비트들) 제어를 통해 액세스되는 데이터의 행들로서 관리된다. 메모리 어레이(660)는 메모리의 개별 채널들, 랭크들, 뱅크들, 또는 파티션들로서 조직될 수 있다. 채널들은 메모리 디바이스들(640) 내의 저장 위치들에 대한 독립적인 제어 경로들을 지칭할 수 있다. 랭크들은 병렬로 다수의 메모리 디바이스에 걸친 공통 위치들(예를 들어, 상이한 디바이스들 내의 동일한 행 어드레스들)을 지칭할 수 있다. 뱅크들은 메모리 디바이스(640) 내의 메모리 위치들의 서브-어레이(sub-array)들을 지칭할 수 있다. 일 예에서, 메모리의 뱅크들은 서브-뱅크들에 대한 공유 회로(예를 들어, 드라이버들, 신호 라인들, 제어 로직)의 적어도 일부를 갖는 서브-뱅크들로 분할되어, 개별 어드레싱 및 액세스를 허용한다. 채널들, 랭크들, 뱅크들, 서브-뱅크들, 뱅크 그룹들, 또는 메모리 위치들의 다른 조직들, 및 조직들의 조합들은 물리 리소스들에 대한 그들의 적용에서 중첩할 수 있다는 것이 이해될 것이다. 예를 들어, 동일한 물리적 메모리 위치들은 랭크에 또한 속할 수 있는 특정 뱅크로서 특정 채널을 통해 액세스될 수 있다. 따라서, 메모리 리소스들의 조직은 배타적이기보다는 포괄적인 방식으로 이해될 것이다.

일 예에서, 메모리 디바이스들(640)은 하나 이상의 레지스터(644)를 포함한다. 레지스터(644)는 메모리 디바이스의 동작을 위한 구성 또는 설정들을 제공하는 하나 이상의 저장 디바이스 또는 저장 위치를 나타낸다. 일 예에서, 레지스터(644)는 메모리 디바이스(640)가 제어 또는 관리 동작의 일부로서 메모리 컨트롤러(620)에 의한 액세스를 위한 데이터를 저장하기 위한 저장 위치를 제공할 수 있다. 일 예에서, 레지스터(644)는 하나 이상의 모드 레지스터를 포함한다. 일 예에서, 레지스터(644)는 하나 이상의 다목적 레지스터를 포함한다. 레지스터(644) 내의 위치들의 구성은 상이한 "모드들"로 동작하도록 메모리 디바이스(640)를 구성할 수 있고, 여기서 커맨드 정보는 모드에 기초하여 메모리 디바이스(640) 내에서 상이한 동작들을 트리거링할 수 있다. 추가적으로 또는 대안적으로, 상이한 모드들은 또한 모드에 따라 어드레스 정보 또는 기타 신호 라인들로부터 상이한 동작을 트리거링할 수 있다. 레지스터(644)의 설정들은 I/O 설정들(예를 들어, 타이밍, 종단 또는 ODT(온-다이 종단)(646), 드라이버 구성, 또는 다른 I/O 설정들)에 대한 구성을 표시할 수 있다.

일 예에서, 메모리 디바이스(640)는 I/O(642)와 연관된 인터페이스 하드웨어의 일부로서 ODT(646)를 포함한다. ODT(646)는 위에 언급된 바와 같이 구성될 수 있고, 특정된 신호 라인들에 대한 인터페이스에 적용될 임피던스에 대한 설정들을 제공할 수 있다. 일 예에서, ODT(646)는 DQ 신호 라인들에 적용된다. 일 예에서, ODT(646)는 커맨드 신호 라인들에 적용된다. 일 예에서, ODT(646)는 어드레스 신호 라인들에 적용된다. 일 예에서, ODT(646)는 전술한 것의 임의의 조합에 적용될 수 있다. ODT 설정들은 메모리 디바이스가 액세스 동작의 선택된 타겟인지 또는 비-타겟 디바이스인지에 기초하여 변경될 수 있다. ODT(646) 설정들은 종단된 라인들 상의 시그널링의 타이밍 및 반사들에 영향을 미칠 수 있다. ODT(646)에 대한 신중한 제어는 적용된 임피던스 및 로딩의 개선된 매칭을 이용하여 더 고속의 동작을 가능하게 할 수 있다. ODT(646)는 I/O 인터페이스(642, 622)의 특정 신호 라인들에 적용될 수 있고(예를 들어, DQ 라인들에 대한 ODT 또는 CA 라인들에 대한 ODT), 반드시 모든 신호 라인들에 적용되는 것은 아니다.

메모리 디바이스(640)는 컨트롤러(650)를 포함하고, 이 컨트롤러는 메모리 디바이스 내의 내부 동작들을 제어하기 위한 메모리 디바이스 내의 제어 로직을 나타낸다. 예를 들어, 컨트롤러(650)는 메모리 컨트롤러(620)에 의해 전송된 커맨드들을 디코딩하고, 커맨드들을 실행하거나 충족시키는 내부 동작들을 생성한다. 컨트롤러(650)는 내부 컨트롤러로서 지칭될 수 있고, 호스트의 메모리 컨트롤러(620)로부터 분리된다. 컨트롤러(650)는 레지스터(644)에 기초하여 어떤 모드가 선택되는지를 결정할 수 있고, 선택된 모드에 기초하여 메모리 리소스들(660)로의 액세스를 위한 동작들 또는 다른 동작들의 내부 실행을 구성할 수 있다. 컨트롤러(650)는 선택된 모드에 대한 적절한 인터페이스를 제공하고 커맨드를 적절한 메모리 위치들 또는 어드레스들로 지향시키기 위해 메모리 디바이스(640) 내의 비트들의 라우팅을 제어하기 위한 제어 신호들을 생성한다. 컨트롤러(650)는 커맨드 및 어드레스 신호 라인들 상에서 수신된 커맨드 인코딩을 디코딩할 수 있는 커맨드 로직(652)을 포함한다. 따라서, 커맨드 로직(652)은 커맨드 디코더일 수 있거나 이를 포함할 수 있다. 커맨드 로직(652)에 의해, 메모리 디바이스는 요청된 커맨드들을 실행하기 위해 커맨드들을 식별하고 내부 동작들을 생성할 수 있다.

메모리 컨트롤러(620)를 다시 참조하면, 메모리 컨트롤러(620)는 메모리 디바이스들(640)에 전송할 커맨드들을 생성하는 로직 또는 회로를 나타내는 커맨드(CMD) 로직(624)을 포함한다. 커맨드들의 생성은 스케줄링 전의 커맨드, 또는 전송될 준비가 된 큐잉된 커맨드들의 준비를 지칭할 수 있다. 일반적으로, 메모리 서브시스템들 내의 시그널링은 메모리 디바이스들이 커맨드를 실행해야 하는 하나 이상의 메모리 위치를 표시하거나 선택하기 위해 커맨드 내에 또는 그와 동반하는 어드레스 정보를 포함한다. 메모리 디바이스(640)에 대한 트랜잭션들의 스케줄링에 응답하여, 메모리 컨트롤러(620)는 I/O(622)를 통해 커맨드들을 발행하여 메모리 디바이스(640)가 커맨드들을 실행하게 할 수 있다. 일 예에서, 메모리 디바이스(640)의 컨트롤러(650)는 메모리 컨트롤러(620)로부터 I/O(642)를 통해 수신된 커맨드 및 어드레스 정보를 수신하고 디코딩한다. 수신된 커맨드 및 어드레스 정보에 기초하여, 컨트롤러(650)는 커맨드들을 실행하기 위해 메모리 디바이스(640) 내의 로직 및 회로의 동작들의 타이밍을 제어할 수 있다. 컨트롤러(650)는 타이밍 및 시그널링 요건들과 같은, 메모리 디바이스(640) 내의 표준들 또는 사양들을 준수할 책임이 있다. 메모리 컨트롤러(620)는 액세스 스케줄링 및 제어에 의해 표준들 또는 사양들의 준수를 구현할 수 있다.

메모리 컨트롤러(620)는 메모리 디바이스(640)에 전송할 트랜잭션들을 생성하고 순서화하는 로직 또는 회로를 나타내는 스케줄러(626)를 포함한다. 하나의 관점에서, 메모리 컨트롤러(620)의 주 기능은 메모리 디바이스(640)에 대한 메모리 액세스 및 다른 트랜잭션들을 스케줄링하는 것이라고 말할 수 있다. 그러한 스케줄링은, 프로세서(610)에 의한 데이터에 대한 요청들을 구현하고 데이터의 무결성을 유지하기 위해(예를 들어, 리프레시에 관련된 커맨드들과 같이) 트랜잭션들 자체를 생성하는 것을 포함할 수 있다. 트랜잭션들은 하나 이상의 커맨드를 포함할 수 있고, 클록 사이클들 또는 단위 간격들과 같은 하나 또는 다수의 타이밍 사이클에 걸쳐 커맨드들 또는 데이터 또는 둘 다의 전송을 초래할 수 있다. 트랜잭션들은 판독 또는 기입 또는 관련 커맨드들 또는 조합과 같은 액세스를 위한 것일 수 있고, 다른 트랜잭션들은 구성, 설정들, 데이터 무결성, 또는 다른 커맨드들 또는 조합에 대한 메모리 관리 커맨드들을 포함할 수 있다.

메모리 컨트롤러(620)는 통상적으로 시스템(600)의 성능을 개선하기 위해 트랜잭션들의 선택 및 순서화를 허용하는 스케줄러(626)와 같은 로직을 포함한다. 따라서, 메모리 컨트롤러(620)는 미처리 트랜잭션들 중 어느 것이 어느 순서로 메모리 디바이스(640)에 전송되어야 하는지를 선택할 수 있고, 이는 전형적으로 단순한 선입선출(first-in first-out) 알고리즘보다 훨씬 더 복잡한 로직으로 달성된다. 메모리 컨트롤러(620)는 메모리 디바이스(640)에 대한 트랜잭션들의 송신을 관리하고, 트랜잭션과 연관된 타이밍을 관리한다. 일 예에서, 트랜잭션들은 결정론적 타이밍을 가지며, 이는 메모리 컨트롤러(620)에 의해 관리될 수 있고 스케줄러(626)로 트랜잭션들을 어떻게 스케줄링할지를 결정하기 위해 사용될 수 있다.

도 7은 선택가능한 기입 지연이 구현될 수 있는 컴퓨팅 시스템의 예의 블록도이다. 시스템(700)은 본 명세서에서의 임의의 예에 따른 컴퓨팅 디바이스를 나타내고, 랩톱 컴퓨터, 데스크톱 컴퓨터, 태블릿 컴퓨터, 서버, 게이밍 또는 엔터테인먼트 제어 시스템, 임베디드 컴퓨팅 디바이스, 또는 다른 전자 디바이스일 수 있다. 시스템(700)은 도 1의 시스템(100), 도 2a의 시스템(202), 또는 도 2b의 시스템(204)에 따른 시스템의 예를 제공한다.

일 예에서, 메모리(730)는 데이터 버스 이용에 대한 판독 커맨드(read command to data bus utilization) 지연(판독 지연)과 데이터 버스 이용에 대한 기입 커맨드(write command to data bus utilization) 지연(기입 지연) 사이의 비대칭을 갖는 메모리를 나타낸다. RD-DLY는 판독 지연을 나타내고, WR-DLY는 기입 지연을 나타낸다. RD-DLY/WR-DLY(792)는 메모리(730)로의 기입들에 적용될 지연을 나타낸다. 일 예에서, 기입 지연은 판독 지연에 대해 매칭되지 않도록, 또는 판독 지연에 대해 매칭되도록 선택가능하다. 기입 지연의 선택 및 적용은 본 명세서의 임의의 예에 따를 수 있다. 지연 로직(790)은 기입 지연 모드를 선택하고 선택된 기입 지연을 메모리 액세스 트랜잭션들에 적용하기 위한 메모리 서브시스템(720) 내의 로직을 나타낸다. 지연 로직(790)은 기입 지연을 적용하고 커맨드들을 어떻게 스케줄링할지 및 데이터 버스 상에서 기입 데이터를 언제 전송할지를 결정하기 위한 메모리 컨트롤러(722) 내의 로직을 나타낼 수 있다. 지연 로직(790)은 기입 지연 모드를 적용하고, 선택된 모드에 따르도록 기입 커맨드들에 지연을 추가하기 위한 메모리(730) 내의 로직을 나타낼 수 있다.

시스템(700)은 시스템(700)에 대한 명령어들의 프로세싱 또는 실행을 제공하기 위해, 임의의 타입의 마이크로프로세서, 중앙 프로세싱 유닛(CPU), 그래픽 프로세싱 유닛(GPU), 프로세싱 코어, 또는 다른 프로세싱 하드웨어, 또는 조합을 포함할 수 있는 프로세서(710)를 포함할 수 있다. 프로세서(710)는 시스템(700)의 전체 동작을 제어하고, 하나 이상의 프로그램가능 범용 또는 특수 목적 마이크로프로세서들, DSP들(digital signal processors), 프로그램가능 컨트롤러들, ASIC들(application specific integrated circuits), PLD들(programmable logic devices), 또는 이러한 디바이스들의 조합일 수 있거나 이들을 포함할 수 있다.

일 예에서, 시스템(700)은 프로세서(710)에 결합되는 인터페이스(712)를 포함하고, 이는 메모리 서브시스템(720) 또는 그래픽 인터페이스 컴포넌트들(740)과 같은, 더 높은 대역폭의 접속들을 필요로 하는 시스템 컴포넌트들에 대한 더 고속의 인터페이스 또는 높은 스루풋의 인터페이스를 나타낼 수 있다. 인터페이스(712)는 인터페이스 회로를 나타내고, 이는 독립형 컴포넌트일 수 있거나 프로세서 다이 상에 통합될 수 있다. 인터페이스(712)는 프로세서 다이 상에 회로로서 통합되거나 또는 시스템 온 칩 상의 컴포넌트로서 통합될 수 있다. 존재하는 경우, 그래픽 인터페이스(740)는 시스템(700)의 사용자에게 시각적 디스플레이를 제공하기 위한 그래픽 컴포넌트들에 인터페이싱한다. 그래픽 인터페이스(740)는 독립형 컴포넌트일 수 있거나 또는 프로세서 다이 또는 시스템 온 칩 상에 통합될 수 있다. 일 예에서, 그래픽 인터페이스(740)는 사용자에게 출력을 제공하는 HD(high definition) 디스플레이 또는 UHD(ultra high definition) 디스플레이를 구동할 수 있다. 일 예에서, 디스플레이는 터치스크린 디스플레이를 포함할 수 있다. 일 예에서, 그래픽 인터페이스(740)는 메모리(730)에 저장된 데이터에 기초하여 또는 프로세서(710)에 의해 실행되는 동작들에 기초하여 또는 둘 다에 기초하여 디스플레이를 생성한다.

메모리 서브시스템(720)은 시스템(700)의 메인 메모리를 나타내고, 프로세서(710)에 의해 실행될 코드, 또는 루틴을 실행하는 데 사용될 데이터 값들에 대한 저장을 제공한다. 메모리 서브시스템(720)은 ROM(read-only memory), 플래시 메모리, DRAM과 같은 하나 이상의 다양한 RAM(random access memory), 3DXP(3차원 크로스포인트), 또는 다른 메모리 디바이스들, 또는 이러한 디바이스들의 조합과 같은 하나 이상의 메모리 디바이스(730)를 포함할 수 있다. 메모리(730)는, 특히, 시스템(700)에서의 명령어들의 실행을 위한 소프트웨어 플랫폼을 제공하기 위한 OS(operating system)(732)를 저장하고 호스팅한다. 추가적으로, 애플리케이션들(734)은 메모리(730)로부터의 OS(732)의 소프트웨어 플랫폼 상에서 실행될 수 있다. 애플리케이션들(734)은 하나 이상의 기능의 실행을 수행하는 그들 자신의 연산 로직을 갖는 프로그램들을 나타낸다. 프로세스들(736)은 OS(732) 또는 하나 이상의 애플리케이션(734) 또는 조합에 보조 기능들을 제공하는 에이전트들 또는 루틴들을 나타낸다. OS(732), 애플리케이션들(734), 및 프로세스들(736)은 시스템(700)에 대한 기능들을 제공하기 위한 소프트웨어 로직을 제공한다. 일 예에서, 메모리 서브시스템(720)은 메모리 컨트롤러(722)를 포함하고, 이는 메모리(730)에 커맨드들을 생성하고 발행하기 위한 메모리 컨트롤러이다. 메모리 컨트롤러(722)는 프로세서(710)의 물리적 부분 또는 인터페이스(712)의 물리적 부분일 수 있다는 것이 이해될 것이다. 예를 들어, 메모리 컨트롤러(722)는, 프로세서 다이 또는 시스템 온 칩 상에 통합되는 것과 같이, 프로세서(710)와 함께 회로 상에 통합되는, 통합 메모리 컨트롤러일 수 있다.

구체적으로 예시되지는 않았지만, 시스템(700)은 메모리 버스, 그래픽 버스, 인터페이스 버스 등과 같은 디바이스들 사이의 하나 이상의 버스 또는 버스 시스템을 포함할 수 있다는 것이 이해될 것이다. 버스들 또는 기타 신호 라인들은 컴포넌트들을 함께 통신적으로 또는 전기적으로 결합하거나, 또는 컴포넌트들을 통신적으로 및 전기적으로 둘 다로 결합할 수 있다. 버스들은 물리적 통신 라인들, 포인트-투-포인트(point-to-point) 접속들, 브리지들, 어댑터들, 컨트롤러들, 또는 다른 회로 또는 조합을 포함할 수 있다. 버스들은, 예를 들어, 시스템 버스, PCI(Peripheral Component Interconnect) 버스, 하이퍼트랜스포트 또는 ISA(industry standard architecture) 버스, SCSI(small computer system interface) 버스, USB(universal serial bus), 또는 다른 버스, 또는 조합 중 하나 이상을 포함할 수 있다.

일 예에서, 시스템(700)은 인터페이스(714)를 포함하고, 이는 인터페이스(712)에 결합될 수 있다. 인터페이스(714)는 인터페이스(712)보다 더 저속의 인터페이스일 수 있다. 일 예에서, 인터페이스(714)는 인터페이스 회로를 나타내고, 이는 독립형 컴포넌트들 및 집적 회로를 포함할 수 있다. 일 예에서, 다수의 사용자 인터페이스 컴포넌트들 또는 주변장치 컴포넌트들, 또는 둘 다가 인터페이스(714)에 결합된다. 네트워크 인터페이스(750)는 시스템(700)에게 하나 이상의 네트워크를 통해 원격 디바이스들(예를 들어, 서버들 또는 다른 컴퓨팅 디바이스들)과 통신하는 능력을 제공한다. 네트워크 인터페이스(750)는 이더넷(Ethernet) 어댑터, 무선 상호접속 컴포넌트들, 셀룰러 네트워크 상호접속 컴포넌트들, USB(universal serial bus), 또는 다른 유선 또는 무선 표준-기반 또는 독점적 인터페이스들을 포함할 수 있다. 네트워크 인터페이스(750)는 원격 디바이스와 데이터를 교환할 수 있고, 이는 메모리에 저장된 데이터를 전송하거나 메모리에 저장될 데이터를 수신하는 것을 포함할 수 있다.

일 예에서, 시스템(700)은 하나 이상의 입력/출력(I/O) 인터페이스(들)(760)를 포함한다. I/O 인터페이스(760)는 그를 통해 사용자가 시스템(700)과 상호작용하는 하나 이상의 인터페이스 컴포넌트(예를 들어, 오디오, 영숫자, 촉각/터치, 또는 다른 인터페이싱)를 포함할 수 있다. 주변장치 인터페이스(770)는 위에서 구체적으로 언급되지 않은 임의의 하드웨어 인터페이스를 포함할 수 있다. 주변장치들은 일반적으로 시스템(700)에 의존적으로 접속하는 디바이스들을 지칭한다. 종속 접속은 시스템(700)이 그 위에서 동작이 실행되고, 그와 사용자가 상호작용하는 소프트웨어 플랫폼 또는 하드웨어 플랫폼을 제공하는 것이다.

일 예에서, 시스템(700)은 데이터를 비휘발성 방식으로 저장하기 위한 저장 서브시스템(780)을 포함한다. 일 예에서, 특정 시스템 구현들에서, 스토리지(780)의 적어도 특정 컴포넌트들이 메모리 서브시스템(720)의 컴포넌트들과 중첩될 수 있다. 저장 서브시스템(780)은 저장 디바이스(들)(784)를 포함하며, 이는 하나 이상의 자기, 솔리드 스테이트, 3DXP, 또는 광학 기반 디스크들, 또는 조합과 같은 비휘발성 방식으로 많은 양의 데이터를 저장하기 위한 임의의 종래의 매체일 수 있거나 이들을 포함할 수 있다. 스토리지(784)는 코드 또는 명령어들 및 데이터(786)를 지속적인 상태로 유지한다(즉, 시스템(700)에의 전력이 중단되더라도 값이 보유됨). 메모리(730)는 통상적으로 프로세서(710)에 명령어들을 제공하기 위한 실행 또는 동작 메모리이더라도, 스토리지(784)는 일반적으로 "메모리(memory)"인 것으로 간주될 수 있다. 스토리지(784)가 비휘발성인 반면, 메모리(730)는 휘발성 메모리를 포함할 수 있다(즉, 시스템(700)에 대해 전력이 중단되면, 데이터의 값 또는 상태가 불확정적임). 일 예에서, 저장 서브시스템(780)은 스토리지(784)와 인터페이싱하기 위한 컨트롤러(782)를 포함한다. 일 예에서, 컨트롤러(782)는 인터페이스(714) 또는 프로세서(710)의 물리적 부분이거나, 또는 프로세서(710) 및 인터페이스(714) 둘 다에서의 회로들 또는 로직을 포함할 수 있다.

전력 소스(702)는 시스템(700)의 컴포넌트들에 전력을 제공한다. 더 구체적으로, 전력 소스(702)는 시스템(700)의 컴포넌트들에 전력을 제공하기 위해 시스템(700) 내의 하나 또는 다수의 전력 공급장치(704)에 전형적으로 인터페이싱한다. 일 예에서, 전력 공급장치(704)는 벽 콘센트에 플러그하기 위한 AC-DC(교류-직류) 어댑터를 포함한다. 그러한 AC 전력은 재생가능 에너지(예를 들어, 태양 전력) 전력 소스(702)일 수 있다. 일 예에서, 전력 소스(702)는 외부 AC-DC 컨버터와 같은 DC 전력 소스를 포함한다. 일 예에서, 전력 소스(702) 또는 전력 공급장치(704)는 충전 필드에의 근접을 통해 충전하기 위한 무선 충전 하드웨어를 포함한다. 일 예에서, 전력 소스(702)는 내부 배터리 또는 연료 전지 소스를 포함할 수 있다.

도 8은 선택가능한 기입 지연이 구현될 수 있는 모바일 디바이스의 예의 블록도이다. 시스템(800)은 컴퓨팅 태블릿, 모바일 폰 또는 스마트폰, 웨어러블 컴퓨팅 디바이스, 또는 다른 모바일 디바이스, 또는 임베디드 컴퓨팅 디바이스와 같은 모바일 컴퓨팅 디바이스를 나타낸다. 컴포넌트들의 일부가 일반적으로 도시되며, 이러한 디바이스의 모든 컴포넌트들이 시스템(800)에 도시되는 것은 아닌 것이 이해될 것이다. 시스템(800)은 도 1의 시스템(100), 도 2a의 시스템(202) 또는 도 2b의 시스템(204)에 따른 시스템의 예를 제공한다.

일 예에서, 메모리(862)는 데이터 버스 이용에 대한 판독 커맨드(read command to data bus utilization) 지연(판독 지연)과 데이터 버스 이용에 대한 기입 커맨드(write command to data bus utilization) 지연(기입 지연) 사이의 비대칭을 갖는 메모리를 나타낸다. RD-DLY는 판독 지연을 나타내고, WR-DLY는 기입 지연을 나타낸다. RD-DLY/WR-DLY(892)는 메모리(862)로의 기입들을 위해 적용될 지연을 나타낸다. 일 예에서, 기입 지연은 판독 지연에 대해 매칭되지 않도록, 또는 판독 지연에 대해 매칭되도록 선택가능하다. 기입 지연의 선택 및 적용은 본 명세서의 임의의 예에 따를 수 있다. 지연 로직(890)은 기입 지연 모드를 선택하고 선택된 기입 지연을 메모리 액세스 트랜잭션들에 적용하기 위한 메모리 서브시스템(860) 내의 로직을 나타낸다. 지연 로직(890)은 기입 지연을 적용하고 커맨드들을 어떻게 스케줄링할지 및 데이터 버스 상에서 기입 데이터를 언제 전송할지를 결정하기 위한 메모리 컨트롤러(864) 내의 로직을 나타낼 수 있다. 지연 로직(890)은 기입 지연 모드를 적용하고, 선택된 모드에 따르도록 기입 커맨드들에 지연을 추가하기 위한 메모리(862) 내의 로직을 나타낼 수 있다.

시스템(800)은 시스템(800)의 주된 프로세싱 동작들을 수행하는 프로세서(810)를 포함한다. 프로세서(810)는 마이크로프로세서들, 애플리케이션 프로세서들, 마이크로컨트롤러들, 프로그램가능 로직 디바이스들, 또는 다른 프로세싱 수단과 같은 하나 이상의 물리적 디바이스를 포함할 수 있다. 프로세서(810)에 의해 수행되는 프로세싱 동작들은 애플리케이션들 및/또는 디바이스 기능들이 실행되는 운영 플랫폼 또는 운영 체제의 실행을 포함한다. 프로세싱 동작들은 인간 사용자와의 또는 다른 디바이스들과의 I/O(입력/출력)에 관련된 동작들, 전력 관리에 관련된 동작들, 및/또는 시스템(800)을 다른 디바이스에 접속시키는 것에 관련된 동작들, 또는 이들의 조합을 포함한다. 프로세싱 동작들은 오디오 I/O, 디스플레이 I/O, 또는 다른 인터페이싱, 또는 조합에 관련된 동작들을 또한 포함할 수 있다. 프로세서(810)는 메모리에 저장된 데이터를 실행할 수 있다. 프로세서(810)는 메모리에 저장된 데이터를 기입 또는 편집할 수 있다.

일 예에서, 시스템(800)은 하나 이상의 센서(812)를 포함한다. 센서들(812)은 임베디드 센서들 또는 외부 센서들에 대한 인터페이스들, 또는 조합을 나타낸다. 센서들(812)은 시스템(800)으로 하여금 시스템(800)이 구현되는 환경 또는 디바이스의 하나 이상의 조건을 모니터링 또는 검출할 수 있게 한다. 센서들(812)은 환경 센서들(예컨대, 온도 센서들, 모션 검출기들, 광 검출기들, 카메라들, 화학적 센서들(예를 들어, 일산화탄소, 이산화탄소, 또는 다른 화학적 센서들)), 압력 센서들, 가속도계들, 자이로스코프들, 의료용 또는 생리학 센서들(예를 들어, 바이오센서들, 심장 박동수 측정기들, 또는 생리학적 속성들을 검출하기 위한 다른 센서들), 또는 다른 센서들, 또는 조합을 포함할 수 있다. 센서들(812)은 지문 인식 시스템들, 얼굴 검출 또는 인식 시스템들, 또는 사용자 특징들을 검출 또는 인식하는 다른 시스템들과 같은 생체인식 시스템들을 위한 센서들을 또한 포함할 수 있다. 센서들(812)은 광범위하게 이해되어야 하고, 시스템(800)으로 구현될 수 있는 다수의 상이한 타입의 센서들에 제한을 두지 않는다. 일 예에서는, 하나 이상의 센서(812)가 프로세서(810)와 통합되는 프론트엔드 회로를 통해 프로세서(810)에 결합된다. 일 예에서는, 하나 이상의 센서(812)가 시스템(800)의 다른 컴포넌트를 통해 프로세서(810)에 결합된다.

일 예에서, 시스템(800)은 오디오 서브시스템(820)을 포함하고, 이는 오디오 기능들을 컴퓨팅 디바이스에 제공하는 것과 연관된 하드웨어(예를 들어, 오디오 하드웨어 및 오디오 회로들) 및 소프트웨어(예를 들어, 드라이버들, 코덱들) 컴포넌트들을 나타낸다. 오디오 기능들은 스피커 또는 헤드폰 출력뿐만 아니라 마이크로폰 입력을 포함할 수 있다. 이러한 기능들을 위한 디바이스들은 시스템(800)에 통합될 수 있거나, 시스템(800)에 접속될 수 있다. 일 예에서, 사용자는 프로세서(810)에 의해 수신되고 프로세싱되는 오디오 커맨드들을 제공함으로써 시스템(800)과 상호작용한다.

디스플레이 서브시스템(830)은 사용자에게 프레젠테이션하기 위한 시각적 디스플레이를 제공하는 하드웨어(예를 들어, 디스플레이 디바이스들) 및 소프트웨어 컴포넌트들(예를 들어, 드라이버들)을 나타낸다. 일 예에서, 디스플레이는 사용자가 컴퓨팅 디바이스와 상호 작용하기 위한 촉각 컴포넌트들 또는 터치스크린 요소들을 포함한다. 디스플레이 서브시스템(830)은 디스플레이를 사용자에게 제공하기 위해 사용되는 특정한 스크린 또는 하드웨어 디바이스를 포함하는 디스플레이 인터페이스(832)를 포함한다. 일 예에서는, 디스플레이 인터페이스(832)가 디스플레이에 관련된 적어도 일부 프로세싱을 수행하는 프로세서(810)와는 별개인 (그래픽 프로세서와 같은) 로직을 포함한다. 일 예에서, 디스플레이 서브시스템(830)은 사용자에게 출력 및 입력 둘 다를 제공하는 터치스크린 디바이스를 포함한다. 일 예에서, 디스플레이 서브시스템(830)은 사용자에게 출력을 제공하는 HD(high definition) 또는 UHD(ultra-high definition) 디스플레이를 포함한다. 일 예에서, 디스플레이 서브시스템은 터치스크린 디스플레이를 포함하거나 이를 구동한다. 일 예에서, 디스플레이 서브시스템(830)은 메모리에 저장된 데이터에 기초하여 또는 프로세서(810)에 의해 실행되는 동작들에 기초하여 또는 둘 다에 기초하여 디스플레이 정보를 생성한다.

I/O 컨트롤러(840)는 사용자와의 상호작용과 관련된 하드웨어 디바이스들 및 소프트웨어 컴포넌트들을 나타낸다. I/O 컨트롤러(840)는 오디오 서브시스템(820), 또는 디스플레이 서브시스템(830), 또는 둘 다의 일부인 하드웨어를 관리하도록 동작할 수 있다. 추가로, I/O 컨트롤러(840)는 시스템(800)에 접속하는 추가 디바이스들에 대한 접속 포인트를 예시하고, 이 접속 포인트를 통해 사용자가 시스템과 상호작용할 수 있다. 예를 들어, 시스템(800)에 부착될 수 있는 디바이스들은 마이크로폰 디바이스들, 스피커 또는 스테레오 시스템들, 비디오 시스템들 또는 다른 디스플레이 디바이스, 키보드 또는 키패드 디바이스들, 버튼들/스위치들, 또는 카드 판독기들 또는 다른 디바이스들과 같은 특정한 애플리케이션들과 사용하기 위한 다른 I/O 디바이스들을 포함할 수 있다.

위에 언급된 바와 같이, I/O 컨트롤러(840)는 오디오 서브시스템(820) 또는 디스플레이 서브시스템(830) 또는 둘 다와 상호작용할 수 있다. 예를 들어, 마이크로폰 또는 다른 오디오 디바이스를 통한 입력은 시스템(800)의 하나 이상의 애플리케이션 또는 기능들에 대한 입력 또는 커맨드들을 제공할 수 있다. 추가로, 오디오 출력은 디스플레이 출력 대신에 또는 디스플레이 출력에 추가하여 제공될 수 있다. 다른 일 예에서, 디스플레이 서브시스템이 터치스크린을 포함하면, 디스플레이 디바이스는 I/O 컨트롤러(840)에 의해 적어도 부분적으로 관리될 수 있는 입력 디바이스로서 또한 작용한다. I/O 컨트롤러(840)에 의해 관리되는 I/O 기능들을 제공하기 위한 시스템(800) 상의 추가 버튼들 또는 스위치들이 또한 존재할 수 있다.

일 예에서, I/O 컨트롤러(840)는 가속도계들, 카메라들, 광 센서들 또는 다른 환경 센서들, 자이로스코프들, GPS(global positioning system), 또는 시스템(800) 내에 포함될 수 있는 다른 하드웨어, 또는 센서들(812)과 같은 디바이스들을 관리한다. 입력은 시스템에 환경 입력을 제공하여 그 동작들(예컨대, 노이즈에 대한 필터링, 밝기 검출에 대한 디스플레이들의 조정, 카메라에 대한 플래시의 적용 또는 다른 특징들)에 영향을 줄 뿐만 아니라, 직접 사용자 상호작용의 일부일 수 있다.

일 예에서, 시스템(800)은 배터리 전력 사용, 배터리의 충전, 및 절전 동작과 관련된 특징들을 관리하는 전력 관리(850)를 포함한다. 전력 관리(850)는 시스템(800)의 컴포넌트들에 전력을 제공하는 전력 소스(852)로부터의 전력을 관리한다. 일 예에서, 전력 소스(852)는 벽 콘센트에 플러그하기 위한 AC-DC(교류-직류) 어댑터를 포함한다. 그러한 AC 전력은 재생가능 에너지(예를 들어, 태양 전력, 모션 기반 전력)일 수 있다. 일 예에서, 전력 소스(852)는 외부 AC-DC 컨버터와 같은, DC 전력 소스에 의해 제공될 수 있는 DC 전력만을 포함한다. 일 예에서, 전력 소스(852)는 충전 필드에 대한 근접을 통해 충전하기 위한 무선 충전 하드웨어를 포함한다. 일 예에서, 전력 소스(852)는 내부 배터리 또는 연료 전지 소스를 포함할 수 있다.

메모리 서브시스템(860)은 시스템(800)에 정보를 저장하기 위한 메모리 디바이스(들)(862)를 포함한다. 메모리 서브시스템(860)은 비휘발성(메모리 디바이스에의 전력이 중단되는 경우 상태가 변경되지 않음) 또는 휘발성(메모리 디바이스에의 전력이 중단되는 경우 상태가 불확정적임) 메모리 디바이스들, 또는 조합을 포함할 수 있다. 메모리(860)는 애플리케이션 데이터, 사용자 데이터, 음악, 사진들, 문서들, 또는 다른 데이터뿐만 아니라 시스템(800)의 애플리케이션들 및 기능들의 실행에 관한 시스템 데이터(장기적이든지 또는 일시적이든지)를 저장할 수 있다. 일 예에서, 메모리 서브시스템(860)은 (시스템(800)의 제어의 일부인 것으로도 간주될 수 있고 잠재적으로 프로세서(810)의 일부인 것으로 간주될 수 있는) 메모리 컨트롤러(864)를 포함한다. 메모리 컨트롤러(864)는 메모리 디바이스(862)에의 액세스를 제어하기 위한 커맨드들을 생성 및 발행하기 위한 스케줄러를 포함한다.

접속성(connectivity)(870)은 시스템(800)이 외부 디바이스들과 통신할 수 있게 하기 위한 하드웨어 디바이스들(예를 들어, 무선 또는 유선 커넥터들 및 통신 하드웨어, 또는 유선 및 무선 하드웨어의 조합) 및 소프트웨어 컴포넌트들(예를 들어, 드라이버들, 프로토콜 스택들)을 포함한다. 외부 디바이스는, 다른 컴퓨팅 디바이스들, 무선 액세스 포인트들 또는 기지국들과 같은 별개의 디바이스들뿐만 아니라 헤드셋들, 프린터들, 또는 다른 디바이스들과 같은 주변장치들일 수 있다. 일 예에서, 시스템(800)은 메모리에 저장하기 위해 또는 디스플레이 디바이스 상의 디스플레이를 위해 외부 디바이스와 데이터를 교환한다. 교환된 데이터는 데이터를 판독, 기입, 또는 편집하기 위해, 메모리에 이미 저장된 데이터, 또는 메모리에 저장될 데이터를 포함할 수 있다.

접속성(870)은 다수의 상이한 타입의 접속성을 포함할 수 있다. 일반화하기 위해, 셀룰러 접속성(872) 및 무선 접속성(874)을 갖는 시스템(800)이 예시되어 있다. 셀룰러 접속성(872)은 일반적으로 GSM(global system for mobile communications) 또는 변형들 또는 파생물들, CDMA(code division multiple access) 또는 변형들 또는 파생물들, TDM(time division multiplexing) 또는 변형들 또는 파생물들, LTE(long term evolution - "4G"로서 또한 지칭됨), 5G, 또는 다른 셀룰러 서비스 표준들을 통해 제공되는 것과 같은 무선 통신사들(wireless carriers)에 의해 제공되는 셀룰러 네트워크 접속성을 지칭한다. 무선 접속성(874)은 셀룰러가 아닌 무선 접속성을 지칭하고, 개인 영역 네트워크들(예컨대 블루투스), 로컬 영역 네트워크(예컨대 WiFi), 또는 광역 네트워크들(예컨대 WiMax), 또는 다른 무선 통신, 또는 조합을 포함할 수 있다. 무선 통신은 비-솔리드 매체(non-solid medium)를 통한 변조된 전자기 방사(modulated electromagnetic radiation)의 사용을 통하여 데이터를 전송하는 것을 지칭한다. 유선 통신은 솔리드 통신 매체(solid communication medium)를 통해 일어난다.

주변장치 접속들(peripheral connections)(880)은, 주변 장치 접속들을 구축하기 위한 하드웨어 인터페이스들과 커넥터들뿐만 아니라 소프트웨어 컴포넌트들(예를 들어, 드라이버들, 프로토콜 스택들)을 포함한다. 시스템(800)은 다른 컴퓨팅 디바이스들에 대한 주변 디바이스("~로(to)"(882))일 수 있는 것뿐만 아니라, 그것에 접속된 주변 디바이스들("~로부터(from)"(884))을 가질 수 있는 것 둘 다일 수 있다는 점이 이해될 것이다. 시스템(800)은 시스템(800) 상의 콘텐츠를 관리하는 것(예를 들어, 다운로딩하는 것, 업로딩하는 것, 변경하는 것, 또는 동기화하는 것)과 같은 목적들을 위해 다른 컴퓨팅 디바이스들에 접속하기 위한 "도킹(docking)" 커넥터를 보통 갖는다. 추가로, 도킹 커넥터는 예를 들어, 시청각 또는 다른 시스템들로의 콘텐츠 출력을 시스템(800)이 제어하는 것을 허용하는 특정한 주변장치들에 시스템(800)이 접속되게 할 수 있다.

독점적 도킹 커넥터(proprietary docking connector) 또는 다른 독점적 접속 하드웨어에 추가하여, 시스템(800)은 공통 또는 표준 기반 커넥터들을 통해 주변장치 접속들(880)을 구축할 수 있다. 공통 타입들은 USB(Universal Serial Bus) 커넥터(다수의 상이한 하드웨어 인터페이스 중 임의의 것을 포함할 수 있음), MDP(MiniDisplayPort)를 포함하는 DisplayPort, HDMI(High Definition Multimedia Interface), 또는 다른 타입을 포함할 수 있다.

일반적으로 본 명세서의 설명들과 관련하여, 일 예에서 비휘발성(NV) 메모리 디바이스는 다음을 포함한다: 고유 판독 동작 지연과 고유 기입 동작 지연 사이의 비대칭을 갖는 메모리 셀들의 어레이; 및 기입 동작 지연의 2개의 모드 즉, 판독 동작 지연과 매칭되지 않는 제1 기입 동작 지연을 갖는 제1 모드와, 판독 동작 지연과 매칭되는 제2 기입 동작 지연을 갖는 제2 모드 사이에서 선택하기 위한 값을 저장하는 레지스터.

일 예에서, NV 메모리 디바이스는 제1 모드로 디폴트되는 것이다. 일 예에서, NV 메모리 디바이스는 제2 모드로 디폴트되는 것이다. 일 예에서, 레지스터는 NV 메모리 디바이스의 런타임 동안 동적으로 구성가능하다. 일 예에서, 메모리 셀들의 어레이는 3차원 크로스포인트(3DXP) 메모리 셀들의 어레이를 포함한다.

일반적으로 본 명세서의 설명들과 관련하여, 일 예에서 컨트롤러는 다음을 포함한다: 고유 판독 동작 지연과 고유 기입 동작 지연 사이의 비대칭을 갖는 다수의 비휘발성(NV) 메모리 디바이스에 결합하는 하드웨어 인터페이스; 및 NV 메모리 디바이스들의 레지스터의 값을 기입하기 위한 커맨드를 스케줄링하는 스케줄러- 값은 기입 동작 지연의 2개의 모드 즉, 판독 동작 지연과 매칭되지 않는 제1 기입 동작 지연을 갖는 제1 모드와, 판독 동작 지연과 매칭되는 제2 기입 동작 지연을 갖는 제2 모드 사이에서 선택함 -.

일 예에서, NV 메모리 디바이스들은 제1 모드로 디폴트되는 것이다. 일 예에서, NV 메모리 디바이스들은 제2 모드로 디폴트되는 것이다. 일 예에서, 스케줄러는 스케줄러가 NV 메모리 디바이스들에 전송할 기입 동작들을 주로 가질 때 제1 모드를 선택하도록 레지스터의 값을 기입하기 위한 커맨드를 스케줄링하는 것이다. 일 예에서, 스케줄러는 스케줄러가 NV 메모리 디바이스들에 전송할 기입 동작들과 판독 동작들의 혼합을 가질 때 제2 모드를 선택하도록 레지스터의 값을 기입하기 위한 커맨드를 스케줄링한다. 일 예에서, 제2 모드가 선택되는 경우, 스케줄러는 임의의 순서로 기입 동작들에 대한 커맨드들 및 판독 동작들에 대한 커맨드들을 스케줄링하는 것이다. 일 예에서, 스케줄러는 NV 메모리 디바이스들의 런타임 동안 레지스터의 값을 동적으로 기입하기 위한 커맨드를 스케줄링하는 것이다. 일 예에서, NV 메모리 디바이스들은 메모리 디바이스들의 다수의 랭크로서 조직되고, 스케줄러는 랭크당 기입 동작 지연을 선택하기 위한 커맨드를 스케줄링하는 것이다. 일 예에서, 스케줄러는 기입 동작 지연 및 판독 동작 지연 동안 랭크들 사이의 커맨드들의 전송을 토글링하는 것이다. 일 예에서, NV 메모리 디바이스들은 3차원 크로스포인트(three-dimensional crosspoint)(3DXP) 메모리 디바이스들을 포함한다.

일반적으로 본 명세서의 설명들과 관련하여, 일 예에서, 방법은 다음을 포함한다: 비휘발성(NV) 메모리 디바이스에 대한 기입 동작 지연의 2개의 모드 즉, 판독 동작 지연과 매칭되지 않는 제1 기입 동작 지연을 갖는 제1 모드와, 판독 동작 지연과 매칭되는 제2 기입 동작 지연을 갖는 제2 모드 사이에서 선택하도록 레지스터의 값을 설정하기 위한 제1 커맨드를 수신하는 단계- NV 메모리 디바이스는 고유 판독 동작 지연과 고유 기입 동작 지연 사이의 비대칭을 가짐 -; 기입 동작을 트리거링하기 위한 제2 커맨드를 수신하는 단계- 기입 동작은 선택된 제1 모드 또는 제2 모드의 기입 동작 지연과 함께 실행됨 -.

일 예에서, 방법은 제1 모드로 디폴트되는 단계를 추가로 포함한다. 일 예에서, 방법은 제2 모드로 디폴트되는 단계를 추가로 포함한다. 일 예에서, 제1 커맨드를 수신하는 것은 런타임 동안 레지스터를 동적으로 구성하기 위해 NV 메모리 디바이스의 런타임 동안 제1 커맨드를 수신하는 것을 포함한다. 일 예에서, NV 메모리 디바이스는 3차원 크로스포인트(3DXP) 메모리 디바이스를 포함한다.

본 명세서에 예시된 것과 같은 흐름도들은 다양한 프로세스 액션들의 시퀀스들의 예들을 제공한다. 이러한 흐름도들은 소프트웨어 또는 펌웨어 루틴에 의해 실행될 동작들뿐만 아니라 물리적 동작들을 표시할 수 있다. 흐름도는 하드웨어 및/또는 소프트웨어로 구현될 수 있는 유한 상태 머신(finite state machine)(FSM)의 상태들의 구현의 예를 예시할 수 있다. 특정 시퀀스 또는 순서로 도시되지만, 달리 명시되지 않는 한, 액션들의 순서는 수정될 수 있다. 따라서, 예시되는 도면들은 예들로서만 이해되어야 하며, 프로세스는 상이한 순서로 수행될 수 있고, 일부 액션들은 병렬로 수행될 수 있다. 추가적으로, 하나 이상의 액션이 생략될 수 있다; 따라서, 모든 구현들이 모든 액션들을 수행할 것은 아니다.

다양한 동작들 또는 기능들이 본 명세서에 설명되는 범위에 대해, 이들은 소프트웨어 코드, 명령어들, 구성 및/또는 데이터로서 설명되거나 또는 정의될 수 있다. 콘텐츠는 직접 실행가능할 수 있거나("오브젝트" 또는 "실행파일(executable)" 형태), 소스 코드, 또는 차이 코드("델타" 또는 "패치" 코드)일 수 있다. 본 명세서에 설명된 것의 소프트웨어 콘텐츠는 콘텐츠가 저장되어 있는 제조 물품(article of manufacture)을 통해, 또는 통신 인터페이스를 통해 데이터를 전송하기 위해 통신 인터페이스를 동작시키는 방법을 통해 제공될 수 있다. 머신 판독가능 저장 매체는 머신으로 하여금 설명되는 기능들 또는 동작들을 수행하게 할 수 있고, 기록가능/비-기록가능 매체(예를 들어, ROM(read only memory), RAM(random access memory), 자기 디스크 저장 매체, 광학 저장 매체, 플래시 메모리 디바이스들 등)와 같이, 머신(예를 들어, 컴퓨팅 디바이스, 전자 시스템 등)에 의해 액세스가능한 형태로 정보를 저장하는 임의의 메커니즘을 포함한다. 통신 인터페이스는, 메모리 버스 인터페이스, 프로세서 버스 인터페이스, 인터넷 접속, 디스크 컨트롤러 등과 같은, 다른 디바이스에 통신하는 하드와이어드, 무선, 광 등의 매체 중 임의의 것에 인터페이싱하는 임의의 메커니즘을 포함한다. 이러한 통신 인터페이스는 소프트웨어 콘텐츠를 설명하는 데이터 신호를 제공하기 위한 통신 인터페이스를 마련하기 위해 구성 파라미터들을 제공하는 것 및/또는 신호들을 전송하는 것에 의해 구성될 수 있다. 통신 인터페이스는 통신 인터페이스에 전송되는 하나 이상의 커맨드 또는 신호를 통해 액세스될 수 있다.

본 명세서에 설명되는 다양한 컴포넌트들은 설명되는 동작들 또는 기능들을 수행하는 수단일 수 있다. 본 명세서에 설명된 각 컴포넌트는 소프트웨어, 하드웨어, 또는 이들의 조합을 포함한다. 이 컴포넌트들은 소프트웨어 모듈들, 하드웨어 모듈들, 특수-목적 하드웨어(예를 들어, 애플리케이션 특정 하드웨어, 애플리케이션 특정 집적 회로(application specific integrated circuit)(ASIC)들, 디지털 신호 프로세서(digital signal processor)(DSP)들 등), 임베디드 컨트롤러들, 하드와이어드 회로 등으로서 구현될 수 있다.

본 명세서에 설명되는 것 이외에, 본 발명의 범주를 벗어남이 없이 본 발명의 개시된 것 및 구현들에 대해 다양한 수정들이 행해질 수 있다. 따라서, 본 명세서에서의 예시들 및 예들은 제한적인 의미가 아니라 예시적으로 해석되어야 한다. 본 발명의 범주는 후속하는 청구항들에 대한 참조들에 의해서만 측정되어야 한다.

Claims

비휘발성(NV) 메모리 디바이스로서,
고유 판독 동작 지연과 고유 기입 동작 지연 사이의 비대칭을 갖는 메모리 셀들의 어레이; 및
기입 동작 지연의 2개의 모드 즉, 판독 동작 지연과 매칭되지 않는 제1 기입 동작 지연을 갖는 제1 모드와, 상기 판독 동작 지연과 매칭되는 제2 기입 동작 지연을 갖는 제2 모드 사이에서 선택하기 위한 값을 저장하는 레지스터를 포함하는 NV 메모리 디바이스.
제1항에 있어서,
상기 NV 메모리 디바이스는 상기 제1 모드로 디폴트되는 것인 NV 메모리 디바이스.
제1항에 있어서,
상기 NV 메모리 디바이스는 상기 제2 모드로 디폴트되는 것인 NV 메모리 디바이스.
제1항에 있어서,
상기 레지스터는 상기 NV 메모리 디바이스의 런타임 동안 동적으로 구성 가능한 NV 메모리 디바이스.
제1항에 있어서,
상기 메모리 셀들의 어레이는 3차원 크로스포인트(three-dimensional crosspoint)(3DXP) 메모리 셀들의 어레이를 포함하는 NV 메모리 디바이스.
컨트롤러로서,
고유 판독 동작 지연과 고유 기입 동작 지연 사이의 비대칭을 갖는 다수의 비휘발성(NV) 메모리 디바이스에 결합하는 하드웨어 인터페이스; 및
상기 NV 메모리 디바이스들의 레지스터의 값을 기입하기 위한 커맨드를 스케줄링하는 스케줄러- 상기 값은 기입 동작 지연의 2개의 모드 즉, 판독 동작 지연과 매칭되지 않는 제1 기입 동작 지연을 갖는 제1 모드와, 상기 판독 동작 지연과 매칭되는 제2 기입 동작 지연을 갖는 제2 모드 사이에서 선택함 -를 포함하는 컨트롤러.
제6항에 있어서,
상기 NV 메모리 디바이스들은 상기 제1 모드로 디폴트되는 것인 컨트롤러.
제6항에 있어서,
상기 NV 메모리 디바이스들은 상기 제2 모드로 디폴트되는 것인 컨트롤러.
제6항에 있어서,
상기 스케줄러는 상기 스케줄러가 상기 NV 메모리 디바이스들에 전송할 기입 동작들을 주로 가질 때 상기 제1 모드를 선택하도록 상기 레지스터의 값을 기입하기 위한 상기 커맨드를 스케줄링하는 것인 컨트롤러.
제6항에 있어서,
상기 스케줄러는 상기 스케줄러가 상기 NV 메모리 디바이스들에 전송할 기입 동작들과 판독 동작들의 혼합을 가질 때 상기 제2 모드를 선택하도록 상기 레지스터의 값을 기입하기 위한 상기 커맨드를 스케줄링하는 것인 컨트롤러.
제10항에 있어서,
상기 제2 모드가 선택되는 경우, 상기 스케줄러는 임의의 순서로 기입 동작들에 대한 커맨드들 및 판독 동작들에 대한 커맨드들을 스케줄링하는 것인 컨트롤러.
제6항에 있어서,
상기 스케줄러는 상기 NV 메모리 디바이스들의 런타임 동안 상기 레지스터의 값을 동적으로 기입하기 위한 상기 커맨드를 스케줄링하는 것인 컨트롤러.
제6항에 있어서,
상기 NV 메모리 디바이스들은 메모리 디바이스들의 다수의 랭크로서 조직되고, 상기 스케줄러는 랭크당 기입 동작 지연을 선택하기 위한 상기 커맨드를 스케줄링하는 것인 컨트롤러.
제13항에 있어서,
상기 스케줄러는 상기 기입 동작 지연 및 상기 판독 동작 지연 동안에 랭크들 간의 커맨드들의 전송을 토글링하는 것인 컨트롤러.
제6항에 있어서,
상기 NV 메모리 디바이스들은 3차원 크로스포인트(3DXP) 메모리 디바이스들을 포함하는 컨트롤러.
방법으로서,
비휘발성(NV) 메모리 디바이스에 대한 기입 동작 지연의 2개의 모드 즉, 판독 동작 지연과 매칭되지 않는 제1 기입 동작 지연을 갖는 제1 모드와, 상기 판독 동작 지연과 매칭되는 제2 기입 동작 지연을 갖는 제2 모드 사이에서 선택하도록 레지스터의 값을 설정하기 위한 제1 커맨드를 수신하는 단계- 상기 NV 메모리 디바이스는 고유 판독 동작 지연과 고유 기입 동작 지연 사이의 비대칭을 가짐 -; 및
기입 동작을 트리거링하기 위한 제2 커맨드를 수신하는 단계- 상기 기입 동작은 상기 선택된 제1 모드 또는 제2 모드의 상기 기입 동작 지연과 함께 실행됨 -를 포함하는 방법.
제16항에 있어서,
상기 제1 모드로 디폴트되는 단계를 추가로 포함하는 방법.
제16항에 있어서,
상기 제2 모드로 디폴트되는 단계를 추가로 포함하는 방법.
제16항에 있어서,
상기 제1 커맨드를 수신하는 것은 런타임 동안 상기 레지스터를 동적으로 구성하기 위해 상기 NV 메모리 디바이스의 런타임 동안 상기 제1 커맨드를 수신하는 것을 포함하는 방법.
제16항에 있어서,
상기 NV 메모리 디바이스는 3차원 크로스포인트(3DXP) 메모리 디바이스를 포함하는 방법.