CN109686388A - 存储设备和存储设备的操作方法 - Google Patents

存储设备和存储设备的操作方法 Download PDF

Info

Publication number
CN109686388A
CN109686388A CN201811169013.6A CN201811169013A CN109686388A CN 109686388 A CN109686388 A CN 109686388A CN 201811169013 A CN201811169013 A CN 201811169013A CN 109686388 A CN109686388 A CN 109686388A
Authority
CN
China
Prior art keywords
data
delay
controller
memory device
volatile memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201811169013.6A
Other languages
English (en)
Other versions
CN109686388B (zh
Inventor
申崇晩
金亨镇
金荣昱
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN109686388A publication Critical patent/CN109686388A/zh
Application granted granted Critical
Publication of CN109686388B publication Critical patent/CN109686388B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G06F13/1689—Synchronisation and timing concerns
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1066—Output synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1093—Input synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/225—Clock input buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Dram (AREA)
  • Memory System (AREA)
  • Supplying Of Containers To The Packaging Station (AREA)

Abstract

提供了存储设备和存储设备的操作方法。可以提供包括非易失性存储装置和控制器的存储设备，所述非易失性存储装置包括存储块，所述控制器通过多条数据输入和输出线以及数据选通线与所述非易失性存储装置连接。所述非易失性存储装置和所述控制器可以被配置为通过调整通过所述数据选通线发送的数据选通信号的延迟来对所述多条数据输入和输出线执行训练，以及基于训练结果来调整所述多条数据输入和输出线的延迟。

Description

存储设备和存储设备的操作方法
相关申请的交叉引用
本申请要求于2017年10月19日在韩国知识产权局提交的第10-2017-0136044号韩国专利申请的优先权，其公开内容通过引用整体并入本文。
技术领域
本发明构思的示例实施例涉及半导体存储器，具体地，涉及存储设备和/或其操作方法。
背景技术
随着制造半导体逻辑器件的技术的发展，正在改进半导体逻辑器件的功能。具体地，随着用作存储器控制器的半导体逻辑器件的功能得到改进，正在开发和使用一个控制器控制多个半导体存储设备的系统。
控制器和存储设备通过数据输入和输出线相互通信。可以执行训练来提高控制器和存储设备之间通过数据输入和输出线的数据传输的可靠性。训练包括将通过数据输入和输出线并行发送的数据片段的传输和/或到达时序进行对齐。
训练提高了数据传输的可靠性。然而，在控制器和存储设备之间会需要附加电路或知识产权块来执行训练。因此，在通过训练提高数据传输的可靠性时，会期望能够减少用于训练的附加电路或知识产权块的开销的装置和/或方法。
发明内容
本发明构思的示例实施例提供了存储设备和/或其操作方法，其能够通过训练提高数据传输的可靠性，同时减小了用于训练的电路或智能属性块的开销。
根据示例实施例，一种存储设备包括：非易失性存储装置，所述非易失性存储装置包括存储块；以及控制器，所述控制器通过多条数据输入和输出线以及数据选通线与所述非易失性存储装置连接。所述非易失性存储装置和所述控制器可以被配置为通过调整通过所述数据选通线发送的数据选通信号的延迟来对所述多条数据输入和输出线执行训练，以及基于训练结果来调整所述多条数据输入和输出线的延迟。
根据示例实施例，一种存储设备包括：非易失性存储装置，所述非易失性存储装置包括存储块；以及控制器，所述控制器通过多条数据输入和输出线以及数据选通线与所述非易失性存储装置连接。所述控制器可以包括与所述数据选通线连接的第一延迟元件以及分别与所述多条数据输入和输出线连接的多个第二延迟元件。所述第一延迟元件的最大延迟可以大于每个所述第二延迟元件的最大延迟。
根据示例实施例，一种操作包括非易失性存储装置和控制器的存储设备的方法包括：在调整第一数据选通信号的延迟的同时，由所述控制器向所述非易失性存储装置发送所述第一数据选通信号和第一数据位；由所述非易失性存储装置将从所述控制器接收的所述第一数据位作为第二数据位与所述第一数据选通信号同步地进行存储；由所述非易失性存储装置向所述控制器发送第二数据选通信号和所述第二数据位；由所述控制器将从所述非易失性存储装置接收的所述第二数据位与所述第二数据选通信号同步地进行存储；以及由控制器基于存储在所述控制器处的所述第二数据位来调整用于将所述第一数据位发送到所述非易失性存储装置的第一延迟。
附图说明
通过参考附图详细描述本发明构思的一些示例实施例，本发明构思的上述和其他目的及特征将变得显而易见。
图1是示出了根据本发明构思的示例实施例的存储设备的框图。
图2是示出了根据本发明构思的示例实施例的包括在图1的存储设备中的非易失性存储装置的框图。
图3是示出了根据本发明构思的示例实施例的图1的存储设备的操作方法的流程图。
图4是示出了存储设备执行输入训练的示例的流程图。
图5示出了控制器发送训练命令和数据位的示例。
图6示出了非易失性存储装置响应于图5的训练命令和数据位输出数据位的示例。
图7示出了控制器接收图6的数据位的示例。
图8示出了非易失性存储装置的输入和输出电路的示例。
图9示出了图8的输出延迟电路的示例。
图10示出了图8的输出延迟扫描电路的示例。
图11示出了根据图4的方法来执行训练的示例。
图12示出了控制器基于检测到的边沿来计算延迟的示例。
图13是示出了存储设备执行输入训练的另一示例的流程图。
图14是示出了存储设备执行输出训练的示例的流程图。
图15示出了控制器将数据位发送到非易失性存储装置的示例。
图16示出了非易失性存储装置接收图15的数据位的示例。
图17示出了控制器的存储器接口的示例。
图18示出了根据图14的方法来执行训练的示例。
图19是示出了根据本发明构思的应用的存储设备的框图。
图20是示出了根据本发明构思的应用的存储设备的框图。
具体实施方式
下面，可以详细且清楚地描述本发明构思的一些示例实施例，使得本领域普通技术人员容易实现本发明构思。
图1是示出了根据本发明构思的示例实施例的存储设备100的框图。参照图1，存储设备100包括非易失性存储装置110和控制器120。非易失性存储装置110可以包括各种存储器，例如闪存存储器、相变随机存取存储器(PRAM)、磁阻RAM(MRAM)、电阻RAM(RRAM)或铁电RAM(FRAM)。
非易失性存储装置110可以包括同质的存储器或异质的存储器。非易失性存储装置100可以通过数据输入和输出线DQ、第一控制线CT1和第二控制线CT2与控制器120通信。
数据输入和输出线DQ可以共同连接到非易失性存储装置110。例如，从控制器120接收的信号(例如，数据位)可以通过一条数据输入和输出线DQ被共同提供给多个非易失性存储装置110。
控制器120可以被配置为控制非易失性存储装置110。控制器120可以允许非易失性存储装置110执行编程、读取和/或擦除操作。另外，控制器120可以针对非易失性存储装置110执行训练。
可以在将电力供应给存储设备100之后或者在存储设备100从省电模式切换到正常模式之后执行训练。可以在控制器120开始正常地控制非易失性存储装置110之前(例如，在控制器120使非易失性存储装置110执行编程、读取和/或擦除操作之前)执行训练。
控制器120可以包括存储器接口121、输入和输出训练器122以及存储器123。存储器接口121可以执行与非易失性存储装置110的通信。例如，存储器接口121可以交换具有由与非易失性存储装置110相关联的特定协议所定义的电平和定时的信号。
输入和输出训练器122可以通过存储器接口121与非易失性存储装置110执行训练。输入和输出训练器122可以存储关于期望训练的多条信息和/或由训练获得的多条信息(例如，延迟)。输入和输出训练器122可以通过使用存储器123针对非易失性存储装置110执行训练。
图2是示出了根据本发明构思的示例实施例的包括在图1的存储设备中的非易失性存储装置110的框图。参照图2，非易失性存储装置110包括存储单元阵列111、行译码器电路112、页面缓冲电路113、输入和输出电路114、通过-失败检查电路(PFC)115和控制逻辑电路116。
存储单元阵列111包括多个存储块BLK1至BLKz。存储块BLK1至BLKz中的每个都包括多个存储单元。存储块BLK1至BLKz中的每个都可以通过至少一条地选择线GSL、多条字线WL和至少一条串选择线SSL连接到行译码器电路112。存储块BLK1至BLKz中的每个都可以通过多条位线BL连接到页面缓冲电路113。存储块BLK1至BLKz可以共同连接到位线BL。
在示例实施例中，存储块BLK1至BLKz中的每个可以对应于擦除操作的单元。可以针对每个存储块擦除存储单元阵列111的存储单元。属于一个存储块的存储单元可以被同时擦除。作为另一示例，存储块BLK1至BLKz中的每个可以被划分为多个子块。每个子块可以对应于擦除操作的单元。
行译码器电路112可以通过多条地选择线GSL、多条字线WL和多条串选择线SSL连接到存储单元阵列111。行译码器电路112可以在控制逻辑电路116的控制下操作。行译码器电路112可以从输入和输出电路114接收行地址RA。行译码器电路112可以对接收的行地址进行译码，并且可以基于经译码的地址来控制将分别施加到串选择线SSL、字线WL和地选择线GSL的电压。
页面缓冲电路113可以通过位线BL连接到存储单元阵列111。页面缓冲电路113可以通过多条数据线DL与输入和输出电路114连接。页面缓冲电路113可以在控制逻辑电路116的控制下操作。
在写入操作中，页面缓冲电路113可以存储要在存储单元中编程的数据位。页面缓冲电路113可以基于存储的数据位将电压施加到位线BL。例如，页面缓冲电路113可以用作写入驱动器。在读取操作或验证读取操作中，页面缓冲电路113可以读出位线BL的电压，并且可以存储所读出的结果。例如，页面缓冲电路113可以用作读出放大器。
输入和输出电路114可以通过数据线DL与页面缓冲电路113连接。输入和输出电路114可以通过数据输入和输出线DQ(例如，DQ1到DQ8)连接到控制器120。输入和输出电路114可以通过数据输入和输出线DQ1至DQ8将页面缓冲电路113读取的数据位输出到图1的存储设备100的控制器120，并可以通过数据输入和输出线DQ1至DQ8向页面缓冲电路113发送从控制器120接收的数据位。
输入和输出电路114可以通过数据输入和输出线DQ1至DQ8接收地址。输入和输出电路114可以将所接收的地址中的行地址RA发送到行译码器电路112。基于所接收的地址中的列地址，输入和输出电路114可以将数据位存储在页面缓冲电路113中，或者可以读取存储在页面缓冲电路113中的数据位。
输入和输出电路114可以通过数据输入和输出线DQ1至DQ8接收命令CMD。输入和输出电路114可以将接收的命令CMD发送到控制逻辑电路116。输入和输出电路114可以将数据选通信号DQS输出到控制器120。输入和输出电路114可以通过数据输入和输出线DQ1至DQ8与数据选通信号DQS同步地输出数据位。
下面，为了简要描述，通过数据输入和输出线DQ1至DQ8接收(输入)或发送(输出)的信号被称为数据输入和输出信号，并且通过使用与数据输入和输出线DQ1至DQ8相同的参考标记而被引用。数据输入和输出信号DQ1至DQ8分别是通过数据输入和输出线DQ1至DQ8发送的信号，并使用与数据输入和输出线DQ1至DQ8相同的参考标记。
输入和输出电路114可以将就绪/忙碌信号R/B输出到控制器120。例如，当输入和输出电路114准备好从控制器120接收命令、地址或数据位时，输入和输出电路114可以输出指示了就绪状态的就绪/忙碌信号R/B。当输入和输出电路114不能从控制器120接收命令、地址或数据位时，输入和输出电路114可以输出指示了忙碌状态的就绪/忙碌信号R/B。
在验证读取操作之后，通过-失败检查电路115可以从页面缓冲电路113接收读出结果。通过-失败检查电路115可以基于所接收的读出结果来确定写入或擦除操作的通过或失败。可以将通过或失败确定结果提供给控制逻辑电路116。
控制逻辑电路116可以从控制器120接收数据选通信号DQS、地址锁存使能信号ALE、命令锁存使能信号CLE、写入使能信号/WE、读取使能信号/RE和芯片使能信号/CE。
例如，从控制器120发送到控制逻辑电路116的数据选通信号DQS和输入和输出电路114发送到控制器120的数据选通信号DQS可以是通过相同的控制线发送的双向信号。在数据读取(例如，输出)操作中，数据选通信号DQS可以由非易失性存储装置110来控制。在数据写入(例如，输入)操作中，数据选通信号DQS可以由控制器120控制。
当控制器120通过数据输入和输出线DQ1至DQ8将数据位发送到非易失性存储装置110时，控制器120可以发送数据选通信号DQS。控制逻辑电路116可以允许输入和输出电路114在适当的定时与数据选通信号DQS同步地存储(或锁存)数据输入和输出线DQ1至DQ8的信号。
当非易失性存储装置110通过数据输入和输出线DQ1至DQ8将数据位发送到控制器120时，输入和输出电路114可以发送数据选通信号DQS。控制器120可以在适当的定时与数据选通信号DQS同步地存储(或锁存)数据输入和输出线DQ1至DQ8的信号。
地址锁存使能信号ALE指示了通过数据输入和输出线DQ1至DQ8输入的数据位是地址。如果地址锁存使能信号ALE被激活，则控制逻辑电路116可以将通过数据输入和输出线DQ1至DQ8输入的数据位处理为地址。例如，控制逻辑电路116可以控制输入和输出电路114，使得行地址RA被发送到行译码器电路112。
命令锁存使能信号CLE指示了通过数据输入和输出线DQ1至DQ8输入的数据位是命令CMD。如果命令锁存使能信号CLE被激活，则控制逻辑电路116可以将通过数据输入和输出线DQ1至DQ8输入的数据位处理为命令CMD。例如，控制逻辑电路116可以获取存储在输入和输出电路114中的命令CMD，并执行所获取的命令。
当通过数据输入和输出线DQ1至DQ8接收到命令CMD或地址时，写入使能信号/WE可以指示存储(或锁存)数据输入和输出线DQ1至DQ8的数据位的定时。读取使能信号/RE可以用于控制器120，以在读取(或输出)操作中向非易失性存储装置110提供任何时钟。
例如，在读取操作中，控制器120可以例如周期性地在高电平和低电平之间切换读取使能信号/RE。控制逻辑电路116可以将读取使能信号/RE发送到输入和输出电路114。输入和输出电路114可以延迟读取使能信号/RE，以产生数据选通信号DQS。输入和输出电路114可以通过数据输入和输出线DQ1至DQ8与数据选通信号DQS同步地发送数据位。
芯片使能信号/CE可以激活非易失性存储装置110。就绪/忙碌信号R/B可以用于指示非易失性存储装置110是处于就绪状态还是处于忙碌状态。可以通过第二控制线CT2发送芯片使能信号/CE和就绪/忙碌信号R/B。
可以通过第一控制线CT1传送数据选通信号DQS、地址锁存使能信号ALE、命令锁存使能信号CLE、写入使能信号/WE和读取使能信号/RE。将参照图19更全面地描述第一控制线CT1和第二控制线CT2之间的差异。
控制逻辑电路116可以包括输出训练器117。输出训练器117可以对输入和输出电路114在读取操作中通过数据输入和输出线DQ1至DQ8输出的数据位执行训练。稍后将参照一些附图更全面地描述训练。
图3是示出了根据本发明构思的示例实施例的图1的存储设备100的操作方法的流程图。参照图1至图3，在操作S110中，可以检测存储设备100是否通电。在一些示例实施例中，可以检测控制器120是否通电。作为另一示例，控制器120可以检测存储设备100从省电模式切换到正常模式并且被供电的事件。
在操作S120中，存储设备100可以在改变数据选通信号DQS的延迟的同时对数据输入和输出线DQ执行训练。例如，存储设备100可以通过改变数据选通信号DQS的延迟并通过数据输入和输出线DQ发送数据位来执行训练。
在操作S130中，存储设备100可以基于训练结果来调整数据输入和输出线DQ各自的延迟。例如，存储设备100可以调整数据输入和输出线DQ的延迟，使得通过数据输入和输出线DQ发送的数据位的中心在数据选通信号DQS的特定定时是对齐的。
例如，训练可以包括输出训练操作(或读取训练操作)和输入训练操作(写入训练操作)。当非易失性存储装置110将数据选通信号DQS发送到控制器120并通过数据输入和输出线DQ将数据位发送到控制器120时，可以执行输出(或读取)训练操作以检测和调整延迟(或传输定时)。
当控制器120将数据选通信号DQS发送到非易失性存储装置110并通过数据输入和输出线DQ将数据位发送到非易失性存储装置110时，可以执行输入(或写入)训练操作以检测和调整延迟(或传输定时)。
图4是示出了存储设备100执行输入训练(或写入训练)的示例的流程图。参照图1、图2和图4，在操作S210中，控制器120可以将训练命令CMD_T和数据位DB发送到非易失性存储装置110。数据位DB可以是例如预先准备用于训练的位，并可以从存储器123读取。数据位DB可以以命令的形式发送。
在操作S220中，非易失性存储装置110可以响应于训练命令CMD_T和数据位DB将数据选通信号DQS发送到控制器120，并且可以通过数据输入和输出线DQ将数据位DB发送到控制器120。
在操作S230中，非易失性存储装置110可以确定延迟是否是完全变化的。例如，当数据选通信号DQS的延迟以单位延迟为单位变化了给定次数时，或者当数据选通信号DQS的延迟变化了给定延迟时，确定出延迟是完全变化的。
如果确定出延迟未完全变化，则在操作S240中，非易失性存储装置110可以以单位延迟为单位来调整数据选通信号DQS的延迟，并且过程转到操作S220。如果确定出延迟是完全变化的，则在操作S250中，非易失性存储装置110可以向控制器120通知延迟是完全变化的。
例如，非易失性存储装置110可以通过调整就绪/忙碌信号R/B的电平来向控制器120通知延迟是完全变化的。在示例实施例中，可以选择性地执行操作S250。在这种情况下，控制器120可以被配置为按照给定的次数从非易失性存储装置110接收数据位DB和数据选通信号DQS。
控制器120可以从非易失性存储装置110重复地接收延迟发生变化的数据选通信号DQS以及数据位DB，直到延迟是完全变化的。控制器120可以基于数据选通信号DQS和数据位DB来检测数据位DB的边沿。
在操作S260中，控制器120可以根据数据位DB的边沿来检测数据位DB的中心。在操作S270中，控制器120可以计算数据输入和输出线DQ的延迟(例如，输出延迟或读取延迟)。
在操作S280中，控制器120可以将计算的输入和输出线的延迟(例如，数据位DB的传输定时)发送到非易失性存储装置110。在操作S290中，非易失性存储装置110可以基于从控制器120接收的延迟来调整数据输入和输出线DQ的延迟。
图5示出了控制器120发送训练命令CMD_T和数据位DB的示例。参照图1、图2和图5，可以通过数据输入和输出线DQ1至DQ8与写入使能信号/WE同步地发送训练命令CMD_T和数据位DB。在传输训练命令CMD_T和数据位DB的同时，命令锁存使能信号CLE可以保持高电平。
可以与写入使能信号/WE的第一上升沿R1同步地发送训练命令CMD_T。训练命令CMD_T可以包括分别对应于数据输入和输出线DQ1至DQ8的命令位CMD_T_1至CMD_T_8。训练命令CMD_T可以与写入使能信号/WE的上升沿同步地发送一次，或者可以与写入使能信号/WE的上升沿同步地发送给定次数。
数据位DB可以包括分别与写入使能信号/WE的第二上升沿R2至第四上升沿R4同步地发送的第一数据位DB1至第四数据位DB4。第一数据位DB1可以包括分别通过数据输入和输出线DQ1至DQ8发送的第一位DB1_1至DB1_8。同样，第二数据位DB2、第三数据位DB3和第四数据位DB4可以分别包括第二位DB2_1至DB2_8、第三位DB3_1至DB3_8和第四位DB4_1至DB4_8。
在图5中将数据位DB描述为与写入使能信号/WE的四个上升沿R2至R5同步地发送。然而，发送数据位DB的定时不限于写入使能信号/WE的四个上升沿。数据位DB可以被发送少于或多于四次。
图6示出了非易失性存储装置110响应于图5的训练命令CMD_T和数据位DB输出数据位的示例。参照图1、图2和图6，控制器120可以例如周期性地将读取使能信号/RE切换到高电平和低电平。响应于读取使能信号/RE，输入和输出电路114可以周期性地将数据选通信号DQS切换到高电平和低电平。
输入和输出电路114可以与数据选通信号DQS同步地输出数据位DB。输入和输出电路114可以与数据选通信号DQS的上升沿和下降沿中的每一个同步地输出数据位DB。数据位DB可以与数据选通信号DQS对齐，因此，数据位DB和数据选通信号DQS可以相互对齐。
图7示出了控制器120接收图6的数据位DB的示例。在示例实施例中，由于各种环境因素(例如，寄生电阻、寄生电容、寄生电感、温度和/或湿度)，由控制器120接收的数据位DB的定时可能与非易失性存储装置110发送的数据位DB的定时(参照图6)不同。
参照图1、图2和图7，输入和输出电路114可以从读取使能信号/RE产生数据选通信号DQS。输入和输出电路114可以与数据选通信号DQS同步地输出数据位DB。
通过第一数据输入和输出线DQ1发送的位DB1_1至DB4_1的定时可以分别在数据选通信号DQS的边沿的定时之前。通过第二数据输入和输出线DQ2发送的位DB1_2至DB4_2的定时可以分别在数据选通信号DQS的边沿的定时之前。通过第三数据输入和输出线DQ3发送的位DB1_3至DB4_3的定时可以分别在数据选通信号DQS的边沿的定时之前。
通过第四数据输入和输出线DQ4发送的位DB1_4至DB4_4的定时可以分别与数据选通信号DQS的边沿的定时匹配或对齐。通过第五数据输入和输出线DQ5发送的位DB1_5至DB4_5的定时可以分别相对于数据选通信号DQS的边沿的定时具有延迟。通过第六数据输入和输出线DQ6发送的位DB1_6至DB4_6的定时可以分别在数据选通信号DQS的边沿的定时之前。
通过第七数据输入和输出线DQ7发送的位DB1_7至DB4_7的定时可以分别相对于数据选通信号DQS的边沿的定时具有延迟。通过第八数据输入和输出线DQ8发送的位DB1_8至DB4_8的定时可以分别相对于数据选通信号DQS的边沿的定时具有延迟。因此，通过数据输入和输出线DQ1至DQ8发送的数据位的定时可能不彼此对齐或匹配。
为了补偿图6和图7中示出的定时之间的差异，非易失性存储装置110可以调整定时来发送数据位DB。例如，非易失性存储装置110可以与控制器120执行训练以检测适当的传输定时(或延迟)，并基于检测结果来调整传输定时(或延迟)。
图8示出了非易失性存储装置110的输入和输出电路114的示例。参照图2和图8，输入和输出电路114包括数据输入和输出焊盘DQP1至DQP8、数据选通焊盘DQSP、输出延迟电路114_1至114_8、输出延迟扫描电路114_9、缓冲器114_10和延迟锁定环114_11。
数据输入和输出焊盘DQP1至DQP8可以发送数据输入和输出信号DQ1至DQ8。为了简要传达本发明构思的技术概念，假设数据输入和输出焊盘DQP1至DQP8分别将数据输入和输出信号DQ1至DQ8输出到控制器120。
数据输入和输出焊盘DQP1至DQP8也可以分别从控制器120接收数据输入和输出信号DQ1至DQ8，用于处理接收到的数据输入和输出信号DQ1至DQ8的组件可以设置在输入和输出电路114中。
数据选通焊盘DQSP可以发送数据选通信号DQS。为了简要传达本发明构思的技术概念，假设数据选通焊盘DQSP将数据选通信号DQS输出到控制器120。数据选通焊盘DQSP也可以从控制器120接收数据选通信号DQS，用于处理接收的数据选通信号DQS的组件可以在输入和输出电路114中设置。
输出延迟电路114_1至114_8分别连接到数据输入和输出焊盘DQP1至DQP8。输出延迟电路114_1至114_8可以分别将来自缓冲器114_10的数据位发送到数据输入和输出焊盘DQP1至DQP8。输出延迟电路114_1至114_8可以分别从控制逻辑电路116接收输出延迟控制信号ODC1至ODC8。
输出延迟电路114_1至114_8可以响应于输出延迟控制信号ODC1至ODC8而单独地控制定时(或延迟)以输出数据位。例如，第一输出延迟电路114_1可以响应于第一输出延迟控制信号ODC1来调整定时(或延迟)以发送来自缓冲器114_10的数据位。
输出延迟扫描电路114_9可以响应于延迟扫描信号DSC来调整从延迟锁定环114_11输出的数据选通信号DQS的延迟。在一些示例实施例中，输出延迟扫描电路114_9可以在训练操作中连续地调整(例如，连续递增或递减)其延迟。相比之下，输出延迟电路114_1至114_8基于训练结果将它们的延迟调整一次。
在训练操作完成之后，输出延迟电路114_1至114_8可以保持调整后的延迟。输出延迟扫描电路114_9可以具有固定的延迟。例如，固定的延迟可以是初始延迟或由训练操作计算的延迟。
输出延迟扫描电路114_9的最大延迟可以大于输出延迟电路114_1至114_8的最大延迟。例如，输出延迟扫描电路114_9的最大延迟可以大于数据选通信号DQS的一个或更多个周期。输出延迟电路114_1至114_8中的每个输出延迟电路的最大延迟可以小于数据选通信号DQS的一个周期。
缓冲器114_10可以将数据位发送到输出延迟电路114_1到114_8。例如，在训练操作中，从控制逻辑电路116发送的数据位DB可以在被存储在缓冲器114_10中之后分别被提供给输出延迟电路114_1至114_8。在未做出训练的正常操作中，从页面缓冲电路113发送的数据“DATA”可以在被存储在缓冲器114_10中之后被提供给输出延迟电路114_1至114_8。
在读取操作或训练操作中，延迟锁定环114_11可以从控制逻辑电路116接收读取使能信号/RE。延迟锁定环114_11可以延迟读取使能信号/RE以生成数据选通信号DQS。数据选通信号DQS可以通过输出延迟扫描电路114_9和数据选通焊盘DQSP发送到控制器120。
图9示出了图8的输出延迟电路114_1的示例。参照图1、图2、图8和图9，输出延迟电路114_1包括延迟元件“D”和多路复用器MUX。延迟元件“D”可以顺序地彼此连接。缓冲器114_10的输出端可以连接到延迟元件“D”。
多路复用器MUX可以接收从缓冲器114_10输出的数据位和通过使用延迟元件“D”对数据位进行各种延迟而生成的数据位(例如，具有不同的延迟的数据位)。多路复用器MUX可以响应于输出延迟控制信号ODC1，将从缓冲器114_10输出的数据位和由延迟元件“D”生成的数据位中的一个数据位发送到数据输入和输出焊盘DQP1。
也就是说，当输出延迟电路114_1响应于输出延迟控制信号ODC1通过从缓冲器114_10输出的数据位和对该数据位进行各种延迟而生成的数据位中选择一个数据位来输出数据位时，控制逻辑电路116或输出训练器117可以调整定时(例如，延迟)。尽管在图9中仅示出了输出延迟电路114_1，但其余输出延迟电路114_2至114_8也可以具有与如图9中示出的结构相同的结构。
也就是说，当输出延迟电路114_1至114_8输出数据位时，控制逻辑电路116或输出训练器117可以通过单独地调整输出延迟控制信号ODC1至ODC8来调整定时(例如，延迟)。
图10示出了图8的输出延迟扫描电路114_9的示例。参照图1、图2、图8和图10，输出延迟扫描电路114_9包括延迟元件“D”和多路复用器MUX。延迟元件“D”可以顺序地彼此连接。延迟锁定环114_11的输出端可以连接到延迟元件“D”。多路复用器MUX可以响应于延迟扫描信号DSC来选择延迟元件“D”的输出和延迟锁定环114_11的输出中的一个输出。
与图9的输出延迟电路114_1相比，输出延迟扫描电路114_9的延迟元件“D”的数量可以多于输出延迟电路114_1的延迟元件“D”的数量。为了能够检测数据位DB的边沿，输出延迟扫描电路114_9可以以单位延迟为单位改变数据选通信号DQS的延迟，例如，可以将延迟予以延迟数据选通信号DQS的一个周期。
在一些示例实施例中，输出延迟电路114_1至114_8可以将延迟调整为与训练结果导出的延迟一样多。从训练结果导出的延迟可以小于数据选通信号DQS的一个周期，例如，可以小于数据选通信号DQS的周期的一半。因此，输出延迟电路114_1至114_8中的每个输出延迟电路的延迟可以小于输出延迟扫描电路114_9的延迟。
根据本发明构思的示例实施例的存储设备100在扫描数据选通信号DQS的同时执行训练。因此，输出延迟扫描电路114_9的尺寸和复杂度会大于输出延迟电路114_1至114_8中的每个输出延迟电路的尺寸和复杂度。如果扫描的是数据位DB(不是数据选通信号DQS)，则输出延迟电路114_1至114_8中的每个输出延迟电路的尺寸和复杂度会大于输出延迟扫描电路114_9的尺寸和复杂度。
如果根据本发明构思的示例实施例扫描数据选通信号DQS，则仅需要与数据选通信号DQS相关联的输出延迟扫描电路114_9具有更大的尺寸和增加的复杂度。因此，如果根据本发明构思的示例实施例扫描数据选通信号DQS，则在通过训练操作提高了存储设备100的数据传输的可靠性的同时，可以抑制存储设备100的组件的尺寸和复杂性的增加。
图11示出了根据图4的方法执行训练的示例。在示例实施例中，在图11中示出了通过第一数据输入和输出线DQ1以不同的延迟从控制器120接收第一位DB1_1的示例。在图11中，假设数据选通信号DQS的延迟从第一延迟DLY1到第九延迟DLY9逐渐增加。
参照图1、图2、图4和图11，当传输具有第一延迟DLY1的数据选通信号DQS时，由控制器120接收的位DB1_1可能不与数据选通信号DQS(例如，数据选通信号DQS的中心)同步。因此，控制器120通过第一数据输入和输出线DQ1接收到无效值，并确定出失败“F”。
当传输具有第二延迟DLY2的数据选通信号DQS时，由控制器120接收的位DB1_1可能不与数据选通信号DQS同步。因此，确定出失败“F”。当传输具有第三延迟DLY3的数据选通信号DQS时，由控制器120接收的位DB1_1可能与数据选通信号DQS同步。因此，确定出通过“P”。
当传输具有延迟DLYi(i为4到8中之一)的数据选通信号DQS时，由控制器120接收的位DB1_1可能与数据选通信号DQS同步。因此，确定出通过“P”。当传输具有第九延迟DLY9的数据选通信号DQS时，由控制器120接收的位DB1_1可能不与数据选通信号DQS同步。因此，确定出失败“F”。
如图11所示，当相对于具有第三延迟DLY3的数据选通信号DQS确定出第一通过时，检测到位DB1_1的第一边沿(例如，起始边沿)。控制器120可以存储关于位DB1_1的第一边沿的第二延迟DLY2或第三延迟DLY3。
当在第一通过之后相对于具有第九延迟DLY9的数据选通信号DQS确定出第一失败时，检测到位DB1_1的第二边沿(例如，结束边沿)。控制器120可以存储关于位DB1_1的第二边沿的第八延迟DLY8或第九延迟DLY9。
可以相对于剩余的数据输入和输出线DQ2至DQ8同等地执行参照图11描述的训练操作。例如，可以对数据输入和输出线DQ1至DQ8彼此独立地、并行地或单独地(例如，同时地)执行训练操作。控制器120可以通过训练操作来检测数据位DB的边沿。
在图11中示出了当顺序地增加数据选通信号DQS的延迟时执行训练的示例。然而，可以改变或应用本发明构思的技术概念，使得当顺序地缩短数据选通信号DQS的延迟时执行训练。
图12示出了控制器120基于检测的边沿来计算延迟的示例(操作S260和操作S270)。参照图1、图2和图12，控制器120可以基于第一数据位DB1的第一边沿LE和第二边沿RE来检测第一数据位DB1的中心C1至C8。
控制器120可以在检测到的中心中选择具有最大延迟的中心。例如，通过第八数据输入和输出线DQ8接收的位DB1_8的中心C8被延迟了最多。因此，可以选择第八数据输入和输出线DQ8的中心C8(例如，中心C8的延迟)。
控制器120可以计算其余中心C1至C7的延迟，以与所选择的中心C8的延迟对齐，例如，以与所选择的中心C8的延迟相同或者在误差范围内与所选择的中心C8的延迟基本类似。例如，可以以输出延迟电路114_1至114_8的单位延迟为单位来计算延迟。
例如，第一数据输入和输出线DQ1至第七数据输入和输出线DQ7的中心在所选择的中心C8之前。因此，计算出的结果可以指示中心C1至C7的延迟的增加。控制器120可以将计算出的延迟提供给非易失性存储装置110。
非易失性存储装置110可以分别基于来自控制器120的延迟来调整输出延迟电路114_1至114_8的延迟。如果调整输出延迟电路114_1至114_8的延迟，则将第一数据位DB1的中心C1至C8与所选择的中心C8对齐。
在示例实施例中，当对齐的是中心C1至C8而不是第一数据位DB1的第一边沿LE或第二边沿RE时，可以进一步改进用于在控制器120处识别通过数据输入和输出线DQ1至DQ8发送的数据位的范围。例如，控制器120可以被配置为：与数据选通信号DQS的上升沿和下降沿同步地识别第一数据位DB1；识别第一数据位DB1的各个第一边沿和相应的第二边沿；识别第一数据位DB1的各个第一边沿和相应的第二边沿之间的各个中心；计算第一数据位DB1的各个延迟；以及将计算出的各个延迟发送到非易失性装置110以调整第一数据位DB1的各个延迟。
图13是示出了存储设备100执行输入训练(或写入训练)的另一示例的流程图。参照图1、图2和图13，在操作S310中，控制器120可以将训练命令CMD_T和数据位DB发送到非易失性存储装置110。数据位DB可以是例如预先准备用于训练的位，且可以从存储器123读取。数据位DB可以以命令的形式发送。
在操作S320中，非易失性存储装置110可以响应于训练命令CMD_T和数据位DB将数据选通信号DQS发送到控制器120，并且通过数据输入和输出线DQ将数据位DB发送到控制器120。
控制器120可以确定是否检测到数据位DB的边沿。如果未检测到数据位DB的边沿，则控制器120可以在操作S310中将训练命令CMD_T和数据位DB重新发送到非易失性存储装置110。
例如，控制器120可以将用于请求非易失性存储装置110调整数据选通信号DQS的延迟的消息与训练命令CMD_T一起发送到非易失性存储装置110。作为另一示例，在训练操作中，非易失性存储装置110可以被配置为每当接收到训练命令CMD_T时就调整数据选通信号DQS的延迟。
如果检测到数据位DB的边沿，则在操作S340中，控制器120可以根据数据位DB的边沿检测数据位DB的中心。在操作S350中，控制器120可以计算数据输入和输出线DQ的延迟(例如，输出延迟或读取延迟)。
在操作S360中，控制器120可以将计算出的数据输入和输出线DQ的延迟(例如，数据位DB的传输定时)发送到非易失性存储装置110。在操作S370中，非易失性存储装置110可以基于从控制器120接收的延迟来调整数据输入和输出线DQ的延迟。
图14是示出了存储设备100执行输出训练(或读取训练)的示例的流程图。参照图1、图2和图14，在操作S410中，控制器120可以将数据位DB与数据选通信号DQS一起发送到非易失性存储装置110。
例如，控制器120可以将数据位DB与写入命令一起发送到非易失性存储装置110。非易失性存储装置110可以将数据位DB写入存储单元阵列111中，或者可以将数据位DB存储在输入和输出电路114中。
在操作S420中，非易失性存储装置110可以将数据位DB与数据选通信号DQS一起发送到控制器120。例如，控制器120可以向非易失性存储装置110发送读取命令。非易失性存储装置110可以响应于读取命令将数据位DB发送到控制器120。
在操作S430中，控制器120可以确定是否检测到数据位DB的边沿。如果未检测到数据位DB的边沿，则在操作S440中，控制器120可以调整数据选通信号DQS的延迟。之后，在操作S410中，控制器120可以重新发送数据位DB和调整后的数据选通信号DQS。
如果检测到数据位DB的边沿，则在操作S450中，控制器120可以检测数据位DB的中心。在操作S460中，控制器120可以调整数据输入和输出线DQ的延迟以使数据位DB的中心对齐。
图15示出了控制器120将数据位DB发送到非易失性存储装置110的示例。参照图1、图2和图15，数据位DB可以通过数据输入和输出线DQ1至DQ8与数据选通信号DQS同步地发送。数据选通信号DQS可以由控制器120来切换。
数据位DB可以与数据选通信号DQS的上升沿和下降沿E1至E4同步地发送。数据位DB可以包括与数据选通信号DQS的第一边沿E1至第四边沿E4同步发送的第一数据位DB1至第四数据位DB4。
第一数据位DB1可以包括分别通过数据输入和输出线DQ1至DQ8发送的第一位DB1_1至DB1_8。同样，第二数据位DB2、第三数据位DB3和第四数据位DB4可以分别包括第二位DB2_1至DB2_8、第三位DB3_1至DB3_8和第四位DB4_1至DB4_8。
图16示出了非易失性存储装置110接收图15的数据位DB的示例。在示例实施例中，由于各种环境因素(例如，寄生电阻、寄生电容、寄生电感、温度和/或湿度)，由非易失性存储装置110接收的数据位DB的定时可能与控制器120发送的数据位DB的定时(参见图15)不同。
参照图1、图2和图16，输入和输出电路114可以将数据位DB与数据选通信号DQS的第一边沿E1到第四边沿E4同步地进行存储(或锁存)。通过第一数据输入和输出线DQ1发送的位DB1_1至DB4_1的定时(例如，中心的定时)可能分别在数据选通信号DQS的边沿的定时之前。
通过第二数据输入和输出线DQ2发送的位DB1_2到DB4_2的定时可能分别在数据选通信号DQS的边沿的定时之前。通过第三数据输入和输出线DQ3发送的位DB1_3到DB4_3的定时可能分别相对于数据选通信号DQS的边沿的定时对齐或匹配。
通过第四数据输入和输出线DQ4发送的位DB1_4到DB4_4的定时可能分别在数据选通信号DQS的边沿的定时之前。通过第五数据输入和输出线DQ5发送的位DB1_5到DB4_5的定时可能分别相对于数据选通信号DQS的边沿的定时具有延迟。通过第六数据输入和输出线DQ6发送的位DB1_6到DB4_6的定时可能分别相对于数据选通信号DQS的边沿的定时对齐或匹配。
通过第七数据输入和输出线DQ7发送的位DB1_7到DB4_7的定时可能分别在数据选通信号DQS的边沿的定时之前。通过第八数据输入和输出线DQ8发送的位DB1_8到DB4_8的定时可能分别相对于数据选通信号DQS的边沿的定时对齐或匹配。通过数据输入和输出线DQ1至DQ8发送的数据位的定时可能分别彼此不匹配。
为了补偿图15和图16中示出的定时之间的差异，控制器120可以调整定时来发送数据位DB。例如，控制器120可以用非易失性存储装置110执行训练，以基于检测结果来检测适当的传输定时(或延迟)并调整传输定时(或延迟)。
图17示出了控制器120的存储器接口121的示例。参照图1和图17，存储器接口121包括数据输入和输出焊盘DQP1至DQP8、数据选通焊盘DQSP、输入延迟电路121_1至121_8、数据选通信号(DQS)生成器121_9以及输入延迟扫描电路121_10。
数据输入和输出焊盘DQP1至DQP8可以发送数据输入和输出信号DQ1至DQ8。为了简要传达本发明构思的技术概念，假设数据输入和输出焊盘DQP1至DQP8分别将数据输入和输出信号DQ1至DQ8输入到非易失性存储装置110。
数据输入和输出焊盘DQP1至DQP8也可以分别从非易失性存储装置110接收数据输入和输出信号DQ1至DQ8，用于处理接收的数据输入和输出信号DQ1至DQ8的组件可以设置在存储器接口121中。
数据选通焊盘DQSP可以发送数据选通信号DQS。为了简要传达本发明构思的技术概念，可以假设数据选通焊盘DQSP将数据选通信号DQS输入到非易失性存储装置110。
数据选通焊盘DQSP也可以从非易失性存储装置110接收数据选通信号DQS，用于处理接收的数据选通信号DQS的组件可以设置在存储器接口121中。
输入延迟电路121_1至121_8分别连接到数据输入和输出焊盘DQP1至DQP8。输入延迟电路121_1至121_8可以将通过输入和输出训练器122从存储器123提供的数据位分别发送到数据输入和输出焊盘DQP1至DQP8。输入延迟电路121_1至121_8可以分别从输入和输出训练器122接收输入延迟控制信号IDC1至IDC8。
输入延迟电路121_1至121_8可以响应于输入延迟控制信号IDC1至IDC8单独地控制定时(或延迟)以输入数据位。例如，第一输入延迟电路121_1可以响应于第一输入延迟控制信号IDC1来调整定时(延迟)以发送来自输入和输出训练器122的数据位。在示例实施例中，输入延迟电路121_1至121_8可以具有与图9中示出的结构相同的结构。
数据选通信号生成器121_9可以接收时钟CLK。时钟CLK可以在控制器120内生成，或者可以从外部装置提供给控制器120。数据选通信号生成器121_9可以通过使用时钟CLK生成数据选通信号DQS。
输入延迟扫描电路121_10可以响应于延迟扫描信号DS来调整从数据选通信号生成器121_9输出的数据选通信号DQS的延迟。在一些示例实施例中，输入延迟扫描电路121_10可以在训练操作中连续地调整延迟，而输入延迟电路121_1至121_8可以通过基于训练结果将它们的延迟调整一次。
在训练操作完成之后，输入延迟电路121_1至121_8可以保持调整后的延迟。输入延迟扫描电路121_10可以具有固定的延迟。例如，固定的延迟可以是初始延迟或通过训练操作计算出的延迟。
输入延迟扫描电路121_10的最大延迟可以大于输入延迟电路121_1至121_8的延迟中的最大延迟。例如，输入延迟扫描电路121_10的最大延迟可以大于数据选通信号DQS的一个或更多个周期。输入延迟电路121_1至121_8中的每个输入延迟电路的最大延迟可以小于数据选通信号DQS的一个周期。
例如，输入延迟电路121_1至121_8可以具有与图9中示出的结构相同的结构。输入延迟扫描电路121_10可以具有与参照图10描述的结构相同的结构。通过输入延迟扫描电路121_10调整其延迟的数据选通信号DQS可以通过数据选通焊盘DQSP发送到非易失性存储装置110。
在示例实施例中，通过使用时钟CLK生成各种信号(例如，读取使能信号/RE和/或写入使能信号/WE)的组件可以设置在存储器接口121中。然而，在本公开中省略了这些组件，以免混淆本发明构思的技术概念。
图18示出了根据图14的方法执行训练的示例。在图18中，假设数据选通信号DQS的延迟从第一延迟DLY1到第九延迟DLY9逐渐增加。参照图1、图2和图18，控制器120可以通过第一数据输入和输出线DQ1与数据选通信号DQS一起发送数据位DB1_1。
当具有第一延迟DLY1的数据选通信号DQS在非易失性存储装置110中具有上升沿时，位DB1_1是无效值(或信息)。因此，非易失性存储装置110可以写入或存储无效值。当控制器120请求读取操作时，非易失性存储装置110可以将无效值发送到控制器120。即，控制器120可以将与具有第一延迟DLY1的数据选通信号DQS相关联的位DB1_1确定为失败“F”。
当具有第二延迟DLY2的数据选通信号DQS在非易失性存储装置110中具有上升沿时，位DB1_1是无效值。因此，控制器120可以将与具有第二延迟DLY2的数据选通信号DQS相关联的位DB1_1确定为失败“F”。
当具有第三延迟DLY3的数据选通信号DQS在非易失性存储装置110中具有上升沿时，位DB1_1是有效值。因此，控制器120可以将与具有第三延迟DLY3的数据选通信号DQS相关联的位DB1_1确定为通过“P”。
当具有延迟DLYi(i是4到8中的一个)的数据选通信号DQS在非易失性存储装置110中具有上升沿时，位DB1_1是有效值。因此，控制器120可以确定与具有延迟DLYi的数据选通信号DQS相关联的位DB1_1具有通过“P”。
当具有第九延迟DLY9的数据选通信号DQS在非易失性存储装置110中具有上升沿时，位DB1_1是无效值。因此，控制器120可以将与具有第九延迟DLY9的数据选通信号DQS相关联的位DB1_1确定为失败“F”。
如图18所示，当相对于具有第三延迟DLY3的数据选通信号DQS确定第一通过时，检测到位DB1_1的第一边沿(例如，起始边沿)。控制器120可以存储关于位DB1_1的第一边沿的第二延迟DLY2或第三延迟DLY3。
当在第一通过之后，相对于具有第九延迟DLY9的数据选通信号DQS确定第一失败时，检测到位DB1_1的第二边沿(例如，结束边沿)。控制器120可以存储关于位DB1_1的第二边沿的第八延迟DLY8或第九延迟DLY9。
可以相对于其余的数据输入和输出线DQ2至DQ8中的每一个同等地执行参照图18描述的训练操作。例如，可以对数据输入和输出线DQ1至DQ8彼此独立地、并行地或单独地(例如，同时地)执行训练操作。控制器120可以通过训练操作来检测数据位DB的定时。
已经参照图18描述了在顺序地增加数据选通信号DQS的延迟的同时执行训练的示例。然而，可以改变或应用本发明构思的技术概念，使得在顺序地减小数据选通信号DQS的延迟的同时，执行训练。
如果检测到数据位DB的边沿，如参照图12所描述的，则控制器120可以检测数据位DB的中心。控制器120可以分别计算关于数据输入和输出线DQ1至DQ8的延迟，使得数据位DB的中心与例如数据位DB的中心当中的延迟最多的中心对齐。之后，控制器120可以分别基于计算出的延迟来调整输入延迟电路121_1至121_8的延迟。
图19是示出了根据本发明构思的示例实施例的存储设备200的框图。参照图19，存储设备200可以包括多个非易失性存储装置210a、210b、…和210z以及控制器220。非易失性存储装置210a、201b、…和210z可以包括同质的存储器或异质的存储器。非易失性存储装置210a、201b、…和210z可以通过数据输入和输出线DQ、第一控制线CT1和第二控制线CT2与控制器220通信。
数据输入和输出线DQ可以公共地连接到非易失性存储装置210a、210b、…和210z。例如，从控制器220接收的信号(例如，数据位)可以通过一条数据输入和输出线公共地提供给非易失性存储装置210a、201b、…和210z。
第一控制线CT1可以公共地连接到非易失性存储装置210a、201b、…和210z。例如，从控制器220发送的信号(例如，控制信号)可以通过一条第一控制线CT1公共地提供给非易失性存储装置210a、210b、...和210z。
第二控制线CT2可以单独地连接到非易失性存储装置210a、201b、…和210z。例如，控制器220和非易失性存储装置210a可以通过至少一条第二控制线CT2进行连接。例如，控制器220和非易失性存储装置210b可以通过至少另一条第二控制线CT2进行连接。
在通过第二控制线CT2发送的信号中，芯片使能信号/CE可以用于控制器220在非易失性存储装置210a、210b、…和210z中选择旨在用于访问的非易失性存储装置。就绪/忙碌信号R/B可以用于非易失性存储装置210a、210b、…和210z中的每个非易失性存储装置来指示状态(例如，就绪状态或忙碌状态)。
非易失性存储装置210a、210b、…和210z可以分别通过专用控制信号(例如，一些第二控制线CT2)接收芯片使能信号/CE。非易失性存储装置210a、210b、…和210z可以分别通过专用控制信号(例如，其他一些第二控制线CT2)发送就绪/忙碌信号R/B。
控制器220可以包括存储器接口221、输入和输出训练器222以及存储器223。控制器220可以针对非易失性存储装置210a、210b、…和210z执行参照图2至图18描述的训练操作。例如，控制器220可以对共享数据输入和输出线DQ的非易失性存储装置210a、210b、…和210z顺序地执行训练操作。
例如，控制器220可以利用非易失性存储装置210a执行训练操作。在完成利用非易失性存储装置210a的训练操作之后，控制器220可以利用非易失性存储装置210b执行训练操作。训练操作可以包括输出(或读取)训练操作或输入(或写入)训练操作中的至少之一。
图20是示出了根据本发明构思的应用的存储设备300的框图。参照图20，存储设备300可以包括第一通道CH1的非易失性存储装置310a、310b、…和310z、第二通道CH2的非易失性存储装置310a、310b、…和310z以及控制器320。控制器320可以包括存储器接口321、输入和输出训练器322以及存储器323。
存储器接口321可以彼此独立地、单独地或并行地控制第一通道CH1和第二通道CH2。存储器接口321可以在第一通道CH1中执行训练时，同时在第二通道CH2中执行训练。
根据本发明构思，存储设备在延迟数据选通信号的同时对数据选通信号和数据位执行训练操作。对数据选通信号使用具有相对大的延迟的延迟元件，而对数据位使用具有相对小的延迟的延迟元件。因此，存储设备和/或操作方法能够减小延迟元件的尺寸和复杂性和/或降低由于训练操作引起的开销。
虽然已经参考本发明构思的一些示例实施例描述了本发明构思，但是对于本领域普通技术人员将显而易见的是，在不脱离如权利要求中所阐述的本发明构思的精神和范围的情况下，可以对其进行各种改变和修改。

Claims (20)

1.一种存储设备，所述存储设备包括：
非易失性存储装置，所述非易失性存储装置包括存储块；以及
控制器，所述控制器通过多条数据输入和输出线以及数据选通线与所述非易失性存储装置连接，
其中，所述非易失性存储装置和所述控制器被配置为通过调整通过所述数据选通线发送的第一数据选通信号的延迟来对所述多条数据输入和输出线执行训练，以及基于所训练的结果来调整所述多条数据输入和输出线的延迟。
2.根据权利要求1所述的存储设备，其中，所述非易失性存储装置和所述控制器还被配置为调整所述多条数据输入和输出线的延迟，使得通过所述多条数据输入和输出线发送的数据位的中心彼此对齐。
3.根据权利要求1所述的存储设备，其中，
所述控制器还被配置为向所述非易失性存储装置发送训练命令和数据位，
所述非易失性存储装置还被配置为：响应于所述训练命令，将所述数据位与所述第一数据选通信号一起发送到所述控制器，并调整所述第一数据选通信号的延迟。
4.根据权利要求3所述的存储设备，其中，所述控制器还被配置为以命令的形式向所述非易失性存储装置发送所述数据位。
5.根据权利要求3所述的存储设备，其中，所述控制器还被配置为：与所述第一数据选通信号的上升沿和下降沿之间的中心同步地识别所述数据位，并且根据由所述非易失性存储装置调整的所述第一数据选通信号的延迟，识别所述数据位的第一边沿和第二边沿。
6.根据权利要求3所述的存储设备，其中，所述控制器还被配置为检测所述数据位的中心，并计算用于使所检测到的中心对齐的所述数据位的延迟。
7.根据权利要求6所述的存储设备，其中，
所述控制器还被配置为向所述非易失性存储装置发送所计算的所述数据位的延迟，
所述非易失性存储装置还被配置为基于从所述控制器接收的所计算的延迟，分别调整所述多条数据输入和输出线的延迟。
8.根据权利要求1所述的存储设备，其中，
所述控制器还被配置为向所述非易失性存储装置发送所述第一数据选通信号并调整所述第一数据选通信号的延迟，并同时通过所述多条数据输入和输出线向所述非易失性存储装置发送第一数据位，
所述非易失性存储装置还被配置为通过所述数据选通线向所述控制器发送第二数据选通信号，并同时通过所述多条数据输入和输出线将从所述控制器接收的所述第一数据位作为第二数据位发送到所述控制器。
9.根据权利要求8所述的存储设备，其中，所述控制器还被配置为：与所述第二数据选通信号的上升沿和下降沿之间的中心同步地识别所述第二数据位，并且根据所述第二数据选通信号的被调整的延迟识别所述第二数据位的第一边沿和第二边沿。
10.根据权利要求8所述的存储设备，其中，所述控制器还被配置为检测所述第二数据位的中心，并计算用于使所检测到的中心对齐的所述第二数据位的延迟。
11.根据权利要求10所述的存储设备，其中，所述控制器还被配置为基于所计算的延迟分别调整所述多条数据输入和输出线的延迟。
12.一种存储设备，所述存储设备包括：
非易失性存储装置，所述非易失性存储装置包括存储块；以及
控制器，所述控制器通过多条数据输入和输出线以及数据选通线与所述非易失性存储装置连接，所述控制器包括：
与所述数据选通线连接的第一延迟元件，以及
分别与所述多条数据输入和输出线连接的多个第二延迟元件，
其中，所述第一延迟元件的最大延迟大于每个所述第二延迟元件的最大延迟。
13.根据权利要求12所述的存储设备，其中，所述控制器被配置为：在调整所述第一延迟元件的延迟的同时通过所述数据选通线向所述非易失性存储装置发送数据选通信号，以及通过所述多条数据输入和输出线将第一数据位发送到所述非易失性存储装置。
14.根据权利要求13所述的存储设备，其中，所述控制器还被配置为：通过所述多条数据输入和输出线接收第二数据位，检测所述第二数据位的第一边沿和第二边沿，根据所述第一边沿和所述第二边沿计算延迟，以及基于所计算的延迟分别控制所述多个第二延迟元件。
15.根据权利要求12所述的存储设备，其中，
所述非易失性存储装置包括：与所述数据选通线连接的第三延迟元件；以及分别与所述多条数据输入和输出线连接的多个第四延迟元件，
其中，所述第三延迟元件的最大延迟大于每个所述第四延迟元件的最大延迟。
16.根据权利要求15所述的存储设备，其中，所述非易失性存储装置还被配置为：在调整所述第三延迟元件的延迟的同时通过所述数据选通线向所述控制器发送数据选通信号，以及通过所述多条数据输入和输出线向所述控制器发送数据位。
17.根据权利要求16所述的存储设备，其中，所述控制器还被配置为检测所述数据位的第一边沿和第二边沿，根据所述第一边沿和所述第二边沿计算延迟，以及基于所计算的延迟来分别控制所述多个第四延迟元件。
18.一种操作存储设备的方法，所述存储设备包括非易失性存储装置和控制器，所述方法包括：
由所述控制器在调整第一数据选通信号的延迟的同时，向所述非易失性存储装置发送所述第一数据选通信号和第一数据位；
由所述非易失性存储装置将从所述控制器接收的所述第一数据位作为第二数据位与所述第一数据选通信号同步地进行存储；
由所述非易失性存储装置向所述控制器发送第二数据选通信号和所述第二数据位；
由所述控制器将从所述非易失性存储装置接收的所述第二数据位与所述第二数据选通信号同步地进行存储；以及
由所述控制器基于存储在所述控制器处的所述第二数据位，调整用于将所述第一数据位发送到所述非易失性存储装置的第一延迟。
19.根据权利要求18所述的方法，所述方法还包括：
由所述非易失性存储装置在调整第三数据选通信号的延迟的同时，向所述控制器发送所述第三数据选通信号和第三数据位；
由所述控制器将所述第三数据位与所述第三数据选通信号同步地进行存储；
由所述控制器基于存储在所述控制器处的所述第三数据位来计算第二延迟；以及
由所述非易失性存储装置基于所述第二延迟调整用于将所述第三数据位发送到所述非易失性存储装置的第三延迟。
20.根据权利要求18所述的方法，其中，所述调整包括：调整所述第一延迟，使得所述第一数据位的中心彼此对齐。
CN201811169013.6A 2017-10-19 2018-10-08 存储设备和存储设备的操作方法 Active CN109686388B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020170136044A KR102447499B1 (ko) 2017-10-19 2017-10-19 스토리지 장치 및 스토리지 장치의 동작 방법
KR10-2017-0136044 2017-10-19

Publications (2)

Publication Number Publication Date
CN109686388A true CN109686388A (zh) 2019-04-26
CN109686388B CN109686388B (zh) 2023-11-03

Family

ID=66171244

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201811169013.6A Active CN109686388B (zh) 2017-10-19 2018-10-08 存储设备和存储设备的操作方法

Country Status (4)

Country Link
US (5) US10607672B2 (zh)
JP (1) JP7173824B2 (zh)
KR (1) KR102447499B1 (zh)
CN (1) CN109686388B (zh)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102478044B1 (ko) 2018-05-18 2022-12-16 에스케이하이닉스 주식회사 반도체 시스템
JP2021043870A (ja) 2019-09-13 2021-03-18 キオクシア株式会社 半導体記憶装置、及びストレージデバイス
JP7332406B2 (ja) * 2019-09-13 2023-08-23 キオクシア株式会社 メモリシステム
KR20210136203A (ko) 2020-05-06 2021-11-17 삼성전자주식회사 저장 장치 및 그것의 리트레이닝 방법
KR20220019944A (ko) * 2020-08-11 2022-02-18 삼성전자주식회사 스토리지 장치 및 스토리지 장치의 동작 방법
JP7576449B2 (ja) 2020-12-14 2024-10-31 キオクシア株式会社 メモリシステム
US11450368B1 (en) * 2021-03-12 2022-09-20 Micron Technology, Inc. Systems and methods for adaptive write training of three dimensional memory
WO2023244473A1 (en) * 2022-06-14 2023-12-21 Rambus Inc. Control signal training
TWI824843B (zh) * 2022-11-24 2023-12-01 慧榮科技股份有限公司 記憶裝置的控制方法與相關的快閃記憶體控制器與記憶裝置

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005056334A (ja) * 2003-08-07 2005-03-03 Ricoh Co Ltd 同期式メモリからのデータ取込み回路
CN1822216A (zh) * 2005-02-14 2006-08-23 三星电子株式会社 半导体存储装置和利用其的存储系统
US20070058479A1 (en) * 2005-09-13 2007-03-15 Renesas Technology Corporation Semiconductor integrated circuit device
CN101067965A (zh) * 2006-04-21 2007-11-07 奥特拉股份有限公司 用于数据接口的读出侧校准
US20090244997A1 (en) * 2008-03-31 2009-10-01 Advanced Micro Devices, Inc. Method for Training Dynamic Random Access Memory (DRAM) Controller Timing Delays
US20140078840A1 (en) * 2012-09-18 2014-03-20 Samsung Electronics Co., Ltd. Memory system having memory ranks and related tuning method
CN104335197A (zh) * 2012-05-22 2015-02-04 超威半导体公司 用于存储器访问延迟训练的方法和装置
US9443570B1 (en) * 2015-07-13 2016-09-13 SK Hynix Inc. Memory apparatus with training function and memory system using the same

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6782459B1 (en) * 2000-08-14 2004-08-24 Rambus, Inc. Method and apparatus for controlling a read valid window of a synchronous memory device
US6779096B1 (en) 2001-09-29 2004-08-17 Apple Computer, Inc. Method and apparatus for a calibrated variable phase offset timing between synchronous clock subdomains
US7036053B2 (en) 2002-12-19 2006-04-25 Intel Corporation Two dimensional data eye centering for source synchronous data transfers
US7171321B2 (en) 2004-08-20 2007-01-30 Rambus Inc. Individual data line strobe-offset control in memory systems
JP4382842B2 (ja) * 2007-09-18 2009-12-16 富士通株式会社 メモリ制御回路，遅延時間制御装置，遅延時間制御方法および遅延時間制御プログラム
US9128632B2 (en) * 2009-07-16 2015-09-08 Netlist, Inc. Memory module with distributed data buffers and method of operation
KR101079209B1 (ko) 2010-04-28 2011-11-03 주식회사 하이닉스반도체 반도체 시스템의 데이터 송수신 장치 및 방법
JP2012037973A (ja) * 2010-08-04 2012-02-23 Tdk Corp インターフェース回路及びインターフェース回路を備えるメモリコントローラ
US8760945B2 (en) 2011-03-28 2014-06-24 Samsung Electronics Co., Ltd. Memory devices, systems and methods employing command/address calibration
JP5708258B2 (ja) * 2011-05-30 2015-04-30 富士通セミコンダクター株式会社 受信回路、システム装置、及びタイミング調整方法
US8588014B1 (en) 2011-05-31 2013-11-19 Altera Corporation Methods for memory interface calibration
US8565033B1 (en) * 2011-05-31 2013-10-22 Altera Corporation Methods for calibrating memory interface circuitry
JP2013065372A (ja) * 2011-09-16 2013-04-11 Elpida Memory Inc 半導体装置およびそれを利用した情報処理システム
JP2013200933A (ja) * 2012-03-26 2013-10-03 Toshiba Corp 半導体記憶装置
US8689159B1 (en) 2012-09-12 2014-04-01 Nvidia Corporation Redundancy for on-chip interconnect
US9190129B2 (en) * 2013-05-31 2015-11-17 Avago Technologies General Ip (Singapore) Pte. Ltd. Continuous tuning of preamble release timing in a double data-rate memory device interface
US9183902B2 (en) * 2013-08-28 2015-11-10 Samsung Electronics Co., Ltd. Input data alignment circuit and semiconductor device including the same
JP2015056105A (ja) * 2013-09-13 2015-03-23 株式会社東芝 不揮発性半導体記憶装置
KR102147228B1 (ko) 2014-01-23 2020-08-24 삼성전자주식회사 타겟 모듈의 라이트 레벨링을 제어하는 라이트 레벨링 제어 회로 및 그에 따른 라이트 레벨링 제어방법
US9437326B2 (en) 2014-06-12 2016-09-06 Freescale Semiconductor, Inc. Margin tool for double data rate memory systems
JP6545786B2 (ja) * 2015-03-06 2019-07-17 東芝メモリ株式会社 メモリデバイスの制御方法、及び、メモリデバイス
KR102649888B1 (ko) * 2016-11-29 2024-03-22 에스케이하이닉스 주식회사 트레이닝 장치 및 이를 포함하는 반도체 시스템
KR20180092476A (ko) * 2017-02-09 2018-08-20 에스케이하이닉스 주식회사 저장 장치 및 그 동작 방법

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005056334A (ja) * 2003-08-07 2005-03-03 Ricoh Co Ltd 同期式メモリからのデータ取込み回路
CN1822216A (zh) * 2005-02-14 2006-08-23 三星电子株式会社 半导体存储装置和利用其的存储系统
US20070058479A1 (en) * 2005-09-13 2007-03-15 Renesas Technology Corporation Semiconductor integrated circuit device
CN101067965A (zh) * 2006-04-21 2007-11-07 奥特拉股份有限公司 用于数据接口的读出侧校准
US20090244997A1 (en) * 2008-03-31 2009-10-01 Advanced Micro Devices, Inc. Method for Training Dynamic Random Access Memory (DRAM) Controller Timing Delays
CN104335197A (zh) * 2012-05-22 2015-02-04 超威半导体公司 用于存储器访问延迟训练的方法和装置
US20140078840A1 (en) * 2012-09-18 2014-03-20 Samsung Electronics Co., Ltd. Memory system having memory ranks and related tuning method
US9443570B1 (en) * 2015-07-13 2016-09-13 SK Hynix Inc. Memory apparatus with training function and memory system using the same

Also Published As

Publication number Publication date
US20190122714A1 (en) 2019-04-25
US20200227100A1 (en) 2020-07-16
JP7173824B2 (ja) 2022-11-16
US20210319818A1 (en) 2021-10-14
US20200402556A1 (en) 2020-12-24
US11069388B2 (en) 2021-07-20
US11972836B2 (en) 2024-04-30
US10770123B2 (en) 2020-09-08
JP2019079520A (ja) 2019-05-23
KR20190043931A (ko) 2019-04-29
US10607672B2 (en) 2020-03-31
CN109686388B (zh) 2023-11-03
KR102447499B1 (ko) 2022-09-26
US20240257849A1 (en) 2024-08-01

Similar Documents

Publication Publication Date Title
CN109686388A (zh) 存储设备和存储设备的操作方法
US11238954B2 (en) Nonvolatile memory device, storage device including nonvolatile memory devices, and method of training data input and output lines between controller and nonvolatile memory devices
TWI529523B (zh) A memory device control method, and a memory device
CN109903793A (zh) 半导体存储装置和存储系统
TWI543185B (zh) 具有輸出控制之記憶體及其系統
US10552047B2 (en) Memory system
CN109471593A (zh) 存储装置及其数据训练方法
CN100585727C (zh) 半导体存储装置和用于高频操作的模块
US20060036826A1 (en) System, method and storage medium for providing a bus speed multiplier
US20200279591A1 (en) Memory device including on-die-termination circuit
CN114974384B (zh) 高效的io区段中断系统和方法
CN110428855A (zh) 具有本地分别同步的内存模块
JP2009510562A5 (zh)
US10552255B2 (en) Memory device
US9483193B1 (en) Data storage device
KR20190132788A (ko) 스토리지 장치 및 스토리지 장치의 동작 방법
US11935601B2 (en) Bit line sensing circuit comprising a sample and hold circuit
KR20200031894A (ko) 메모리 모듈 및 이를 포함하는 메모리 시스템
US12072381B2 (en) Multi-modal memory apparatuses and systems
US20240369632A1 (en) Multi-modal memory apparatuses and systems
KR20190015902A (ko) 반도체 기입 장치 및 반도체 장치

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant