CN108630254A - 提供降低的数据线负载的非易失性存储设备 - Google Patents

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Abstract

根据本发明构思的一些实施例的非易失性存储设备可以包括：存储器单元阵列，经由第一多个位线连接到所述存储器单元阵列的第一页面缓冲器，以及经由第二多个位线连接到所述存储器单元阵列的第二页面缓冲器。第一页面缓冲器电路可以包括第一位线选择电路、第一位线截止电路和第一锁存器电路。第二页面缓冲器可以包括第二位线选择电路、第二位线截止电路和第二锁存器电路。第一和第二位线选择电路、第一和第二位线截止电路、以及第一和第二锁存器电路可以在远离所述存储器单元阵列的方向上依次布置。所述数据线的宽度可以大于所述位线的宽度。

Description

提供降低的数据线负载的非易失性存储设备
相关申请的交叉引用
本申请请求于2017年3月22日向韩国知识产权局提交的韩国专利申请10-2017-0036192号的优先权，其全部内容通过引用结合于此。
背景技术
本发明构思的实施例涉及非易失性存储设备，并且更具体地，涉及包括用于编程和读取存储在存储器单元中的数据的页面缓冲器电路的非易失性存储设备。
半导体存储设备是可以包括比如硅(Si)、锗(Ge)、砷化镓(GaAs)和/或磷化铟(InP)的半导体的存储设备。一些半导体存储设备可以被分类为易失性存储设备或非易失性存储设备。
非易失性存储设备是当电源关闭时可以保存其存储的数据的存储设备。非易失性存储设备的例子包括ROM、PROM、EPROM、EEPROM、闪存设备、PRAM、MRAM、RRAM和FRAM。闪存设备可以主要分为NOR型和NAND型。
使用非易失性存储器的设备的示例包括MP3播放器、数码相机、移动电话、便携式摄像机、闪存卡以及固态盘(SSD)。随着作为储存设备的非易失性存储器的使用范围的扩大，非易失性存储器的容量迅速增加。
发明内容
本发明构思的实施例可以提供对多个数据线具有降低的负载的非易失性存储设备。
根据本发明构思的一些实施例，提供了非易失性存储设备。非易失性存储设备可以包括：存储器单元阵列，经由第一多个位线连接到存储器单元阵列的第一页面缓冲器，以及经由第二多个位线连接到存储器单元阵列的第二页面缓冲器。第一页面缓冲器电路可以包括连接到第一多个位线的第一位线选择电路，经由第一位线选择电路连接到第一多个位线的第一位线截止电路，以及被配置为经由第一数据线输入和输出数据的第一锁存器电路。第二页面缓冲器可以包括连接到第二多个位线的第二位线选择电路，经由第二位线选择电路连接到第二多个位线的第二位线截止电路，以及被配置为经由第二数据线输入和输出数据的第二锁存器电路。第一位线选择电路和第二位线选择电路可以在基底的主表面的第一区域上，第一位线截止电路和第二位线截止电路可以在基底的主表面的第二区域上，第一锁存器电路和第二锁存器电路可以在基底的主表面的第三区域上。第一区域、第二区域和第三区域可以在远离存储器单元阵列的方向上依次布置在基底的主表面上。第一数据线的宽度和第二数据线的宽度各自可以大于第一多个位线中的每一个的宽度和第二多个位线中的每一个的宽度。
根据本发明构思的一些实施例，提供了非易失性存储设备。非易失性存储设备可以包括：存储器单元阵列，经由第一多个位线连接到存储器单元阵列的第一页面缓冲器，以及经由第二多个位线连接到存储器单元阵列的第二页面缓冲器。第一页面缓冲器可以包括：连接到第一多个位线的第一高压电路，经由第一高压电路连接到第一多个位线的第一低压电路，以及配置成经由第一数据线输入和输出数据的第一锁存器电路。第二页面缓冲器可以包括：连接到第二多个位线的第二高压电路，经由第二高压电路连接到第二多个位线的第二低压电路，以及配置成经由第二数据线输入和输出数据的第二锁存器电路。第一高压电路和第二高压电路可以在基底的主表面的第一区域上，第一低压电路和第二低压电路可以在基底的主表面的第二区域上，并且第一锁存器电路和第二锁存器电路可以在基底的主表面的第三区域上。第一区域、第二区域和第三区域可以在远离存储器单元阵列的方向上依次布置在基底的主表面上。第一高压电路和第二高压电路可以被配置为接收相应电压，该电压包括比第一低压电路和第二低压电路被配置为接收的电压更高的范围。
根据本发明构思的一些实施例，提供了非易失性存储设备。非易失性存储设备可以包括存储器单元阵列和包括基底上的多个高压电路、多个低压电路、和多个锁存器电路的页面缓冲器电路。基底可以包括其中布置有高压电路的高压区域、其中布置有低压电路的低压区域、和其中布置有锁存器电路的锁存区域。高压区域、低压区域和锁存区域可以在远离存储器单元阵列的方向上，顺序地布置在基底的主表面上。多个位线图案可以在高压区域和低压区域上形成。多个数据线图案可以在高压区域和锁存区域上形成。多个数据线图案的宽度可以大于位线图案的宽度。
附图说明
从以下结合附图的详细描述，可以更清楚地理解本发明构思的实施例。
图1是示出根据本发明构思的一些实施例的非易失性存储设备的框图。
图2是图示根据本发明构思的一些实施例的包括在非易失性存储设备中的页面缓冲器电路的框图。
图3是示出根据本发明构思的一些实施例的图1的第一页面缓冲器的结构的框图。
图4是示意性地示出根据本发明构思的一些实施例的图2的页面缓冲器电路的一部分的布局的平面图。
图5是根据本发明构思的一些实施例的分别沿着图4的线A-A'、B-B'和C-C'截取的高压电路区域、低压电路区域和锁存区域的截面图。
图6是示出根据本发明构思的一些实施例的图1的第一页面缓冲器的框图。
图7是示出根据本发明构思的一些实施例的存储器块的电路图的示意图。
图8是示出根据本发明构思的一些实施例的包括在存储器单元阵列中的存储器块的电路图的示意图。
图9是根据本发明构思的一些实施例的图8的存储器块的透视图。
图10是示出根据本发明构思的一些实施例的包括在非易失性存储设备中的页面缓冲器电路的框图。
图11是示出根据本发明构思的一些实施例的包括具有屏蔽位线(SBL)结构的页面缓冲器电路的非易失性存储设备的一部分的框图。
图12是示出根据本发明构思的一些实施例的包括具有四位线(QBL)结构的页面缓冲器电路的非易失性存储设备的一部分的框图。
图13是示出根据本发明构思的一些实施例的包括非易失性存储设备的计算系统的图的框图。
具体实施方式
在下文中将参考附图更充分地描述本发明构思，在附图中示出了本发明构思的示例性实施例。然而，本发明构思的实施例可以以不同的形式来实施，并且不应该被构造为限于本文阐述的实施例。相反，提供这些实施例是为了使本公开透彻和完整，并且将本发明构思的范围充分地传达给本领域技术人员。
如本文所使用的，除非上下文另外清楚地指出，否则单数术语“一”、“一个”和“该”也旨在包括复数形式。将理解的是，当元件被称为“连接”或“耦合”到另一元件时，其可以直接连接或耦合到另一元件，或者可以存在介入元素。如本文所使用的，术语“和/或”包括一个或多个相关所列项目的任何和所有组合。将进一步理解的是，当术语“包含”、“包含”、“包括”和/或“包括”在本文中使用时，指定存在所提及的特征、整数、步骤、操作、元素和/或组件，但是并不排除一个或多个其他特征、整数、步骤、操作、元素、组件和/或其组合的存在或附加。
类似地，将理解的是，当比如层、区域或基底的元件被称为“连接到”另一元件或在另一元件“上”时，其可以直接连接到另一元件或在另一元件上，或可以存在介入元素。相反，术语“直接”意味着没有介入元素。另外，详细描述中描述的实施例可以作为本发明构思的理想示例性视图的截面图来描述。因此，示例性视图的形状可以根据制造技术和/或可允许的错误进行修改。因此，本发明构思的实施例不限于在示例性视图中示出的具体形状，而是可以包括可以根据制造工艺被创建的其他形状。
这里解释和示出的本发明构思的实施例可以包括它们的互补对应物。在整个说明书中，相同的参考标号或相同的附图标志符表示相同的元件。
图1是示出根据本发明构思的一些实施例的非易失性存储设备的框图。
参考图1，非易失性存储设备10可以包括页面缓冲器电路110、存储器单元阵列120、行解码器130和控制逻辑140。例如，非易失性存储设备10被描述为闪存设备，但是发明构思不限于此。应当理解，本发明构思可以应用于其他类型的非易失性存储设备(例如，只读存储器(ROM)、可编程只读存储器(PROM)、可擦除可编程只读存储器(EEPROM)、相变随机存取存储器(PRAM)、磁性随机存取存储器(MRAM)、电阻随机存取存储器(RRAM)、铁电随机存取存储器(FRAM))。
页面缓冲器电路110可取决于操作模式来执行光驱动器或检测放大器的操作。在编程操作期间，页面缓冲器电路110可以将与要被编程的数据对应的位线电压传送到存储器单元阵列120中的多个位线BL0到BLm-1。在读取操作期间，页面缓冲器电路110可以经由位线BL0到BLm-1来检测存储器在所选择的存储器单元中的数据。
页面缓冲器电路110可以锁存检测到的数据，以往外向非易失性存储设备10输出。页面缓冲器电路110可以连接到多个数据线DL，使得数据可以经由数据线DL输入和输出。
页面缓冲器电路110可以包括多个页面缓冲器110_1、110_2、110_3和/或110_i。这里，i可以是等于或大于3的自然数。页面缓冲器110_1、110_2、110_3和/或110_i中的每一个可以连接到位线BL0-BLm-1中的一个或多个。
页面缓冲器110_1、110_2、110_3和110_i可以各自分别包括高压电路、低压电路和锁存器电路。在一些实施例中，高压电路可以包括被实现为高压晶体管的位线选择电路，低压电路可以包括用于执行位线的截止操作的位线截止电路、以及用于对被实现为低压电路的位线来放电的位线放电电路。然而，实施例不限于此。例如，用于对位线放电的位线放电电路可以被实现为高压晶体管并且被包括在高压电路中。在一些实施例中，被施加到高压电路的电压可以具有比施加到低压电路的电压更大的范围。
位线选择电路可以连接到内部位线，并且位线截止电路和位线选择电路可以经由内部位线彼此连接。锁存器电路可以连接到可以运载执行程序操作或读取操作所需的信息的数据线。页面缓冲器电路110将参照图2更详细地描述。
存储器单元阵列120可以经由字线WL0至WLn-1、单元串选择线SSL和地选择线GSL连接至行解码器130。存储器单元阵列120可以经由位线BL0到BLm-1连接到页面缓冲器电路110。存储器单元阵列120可以包括例如多个NAND单元串。每个单元串可以经由单元串选择晶体管SST连接到位线。存储器单元阵列120可以包括包含每个NAND单元串的多个存储器单元。然而，实施例不限于此，并且在一些实施例中，存储器单元阵列120可以包括例如NOR单元而不是NAND单元。
可以通过位线电压和字线电压对多个存储器单元进行编程、擦除和读取。在一些实施例中，每个存储器单元可以被配置为在一个存储器单元中存储器至少2位数据的多级单元MLC。
存储器单元阵列120可以被配置为多个平面，每个平面包括多个存储器块，并且存储器块可以被配置为多个页面。每个页面可以包括多个存储器单元。
在本发明构思的一些实施例中，可以提供二维(2D)存储器阵列或三维(3D)存储器阵列。3D存储器阵列可以包括设置在硅基底上的有源区域和与存储器单元的操作相关联的电路，并且可以以单片形式形成在存储器单元阵列的至少一个物理层中，该至少一个物理层具有在硅基底上或硅基底中形成的电路。如本文所使用的，表述“单片”可以指构成3D存储器阵列的每个层级直接堆叠在较低层级的另一层级上。以下将参考图7至图9更详细地描述存储器单元阵列120。
行解码器130可响应于地址ADDR来选择存储器单元阵列120的存储器块。行解码器130可以选择所选择的存储器块的字线。行解码器130可将来自电压发生器的字线电压传送到所选择的存储器块的所选字线。
控制逻辑140可以接收编程命令CMD，并且响应于编程命令CMD，可以输出用于控制页面缓冲器电路110和行解码器130以执行编程操作的各种控制信号。
图2是图示根据本发明构思的一些实施例的包括在非易失性存储设备中的页面缓冲器电路的框图。图2示出了关于图1描述的页面缓冲器电路110的至少一部分，包括页面缓冲器110_1到110_i。
参考图1和图2，页面缓冲器电路110a可以包括第一至第k页面缓冲器110_1、110_2和110_3。这里，k可以是等于或大于3的自然数，并且可以是等于或小于图1的i的自然数。第一页面缓冲器110_1可以包括第一高压电路111_1、第一低压电路113_1和第一锁存器电路115_1。第二页面缓冲器110_2可以包括第二高压电路111_2、第二低压电路113_2和第二锁存器电路115_2，并且第k页面缓冲器110_3可以包括第k高压电路111_3、第k低压电路113_3和第k锁存器电路115_3。
第一页面缓冲器110_1的第一高压电路111_1可以连接到第一位线BL0和第二位线BL1。第一低压电路113_1可以经由第一连接位线BL0'和第二连接位线BL1'连接到第一高压电路111_1。第一低压电路113_1和第一锁存器电路115_1可以经由第一连接线L0彼此连接。第一锁存器电路115_1可以经由第一数据线DL0输入和输出数据。
第一至第k页面缓冲器110_1、110_2和110_3中的每一个可以同时连接到多个位线。例如，第一至第k页面缓冲器110_1、110_2和110_3中的每一个可以具有屏蔽位线结构。在图2中，示出了第一至第k页面缓冲器110_1、110_2和110_3中的每一个连接至两个位线，但是本发明构思的实施例不限于此。例如，在一些实施例中，每个页面缓冲器可以连接到四个或更多个位线，并且将参考图11和12来提供其详细描述。
高压电路单元111可以包括第一至第k高压电路111_1、111_2和111_3。低压电路单元113可以包括第一至第k低压电路113_1、113_2和113_3。锁存器电路单元115可以包括第一至第k锁存器电路115_1、115_2和115_3。高压电路单元111、低压电路单元113和锁存器电路单元115可以在远离存储器单元阵列120的方向上依次布置在基底1的主表面上。包括在锁存器电路单元115中的第一至第k锁存器电路115_1、115_2和115_3也可以在远离存储器单元阵列120的方向上顺序地设置在基底1的主表面上。
高压电路单元111可以被实现为多个高压晶体管，并且低压电路单元113可以被实现为多个低压晶体管。施加到高压晶体管的电压可以比施加到低压晶体管的电压具有更大的范围。因此，被施加到高压晶体管的最大电压的水平可以大于被施加到低压晶体管的最大电压的水平。
与其中第一低压电路113_1、第一锁存器电路115_1、第二低压电路113_2、第二锁存器电路115_2、第k低压电路113_3和第k锁存器电路115_3被依次布置的实施例相比，根据本发明构思的一些实施例的非易失性存储设备可以具有包括第一至第k低压电路113_1、113_2和113_3的低压电路单元113，这些低压电路可以被布置为相对靠近存储器单元阵列120，并且也可以被布置为靠近高压电路单元111。因此，多个位线BL0到BL2k-1和多个连接位线BL0'到BL2k-1'可以从存储器单元阵列120延伸，直到可以单独地形成低压电路单元113、以及连接低压电路单元113和第一至第k锁存器电路115_1、115_2和115_3的多个数据线DL0至DLk-1和多条连接线L0至Lk-1。
即使当连接到在存储器单元阵列120中包括的存储器单元的位线BL0到BL2k-1各自都被形成为具有相对小的宽度时，连接线L0至Lk-1和数据线DL0至DLk-1中的每一个的宽度可以大于位线BL0到BL2k-1的宽度。就此而言，可以减少对数据线DL0至DLk-1的负载。而且，用于将数据存储在锁存器电路单元115中的转储时间可以减少，并且可以改善页面缓冲器电路110的操作性能。
图3是示出根据本发明构思的一些实施例的图1的第一页面缓冲器的结构的框图。
参考图2和图3，第一页面缓冲器110_1可以包括第一高压电路111_1、第一低压电路113_1和第一锁存器电路115_1。第一页面缓冲器110_1可以连接到两个位线，具体地，第一位线BL0和第二位线BL1。
第一高压电路111_1可以包括位线选择电路，其包括位线选择晶体管HNSLT0和HNSLT1。在一些实施例中，位线选择电路可以包括与连接到第一高压电路111_1的第一位线BL0和第二位线BL1对应的两个位线选择晶体管HNSLT0和HNSLT1。第一高压电路111_1可以包括实现为除了位线选择电路以外的高压晶体管的电路。
第一位线BL0和第二位线BL1可以分别是作为编程操作的目标的建立位线和不是编程操作的目标的屏蔽位线。位线选择电路可以基于第一位线选择信号BLSLT0和第二位线选择信号BLSLT1，将第一位线BL0和第二位线BL1中的一个设置为建立位线。当完成用于建立位线的编程操作时，位线选择电路可顺序地将另一位线设置为建立位线以执行另一编程操作。尽管示出了两个位线连接到图3中的第一页面缓冲器110_1，但实施例不限于此。连接到第一页面缓冲器110_1的位线的数量可以变化。包括在第一高压电路111_1中的位线选择晶体管的数量可以取决于连接到第一页面缓冲器110_1的位线的数量而变化。
第一低压电路113_1可以包括位线放电电路113_11和位线截止电路113_12。除了位线放电电路113_11和位线截止电路113_12之外，第一低压电路113_1还可以包括被实现为低压晶体管的电路。
位线放电电路113_11可以包括与连接到位线放电电路113_11的第一连接位线BL0'和第二连接位线BL1'对应的两个放电晶体管LNSHLD0和LNSHLD1。放电晶体管LNSHLD0和LNSHLD1可以基于第一放电信号SHLD0和第二放电信号SHLD1，分别经由第一连接位线BL0'和第二连接位线BL1'分别对第一位线BL0和第二位线BL1进行放电。
位线截止电路113_12可以包括与连接到位线截止电路113_12的第一连接位线BL0'和第二连接位线BL1'对应的两个截止晶体管LNSHF0和LNSHF1。截止晶体管LNSHF0和LNSHF1可以分别基于第一截止信号BLSHF0和第二截止信号BLSHF1，分别经由第一连接位线BL0'和第二连接位线BL1'将第一位线BL0和第二位线BL1连接到感测节点SO。
虽然在图3中示出第一低压电路113_1包括两个放电晶体管和两个截止晶体管，但实施例不限于此。在第一低压电路113_1中包括的放电晶体管和截止晶体管的数量可以取决于连接到第一页面缓冲器110_1的位线的数量而变化。
第一低压电路113_1和第一锁存器电路115_1经由感测节点SO彼此连接，并且从第一低压电路113_1输出的信号可以经由感测节点SO传递到第一锁存器电路115_1。
第一锁存器电路115_1可以包括主锁存器电路115_11和高速缓存锁存器电路115_12。主锁存器电路115_11和高速缓存锁存器电路115_12可以连接到感测节点SO。
主锁存器电路115_11可以包括至少一个数据锁存器和至少一个感测锁存器。包括在第一锁存器电路115_1中的数据锁存器的数量可以取决于写入包括在存储器单元阵列120中的存储器单元中的位的数量而变化。例如，当在一个存储器单元中编程2位数据时，可以提供两个数据锁存器。感测锁存器可以执行感测操作，并且基于感测节点SO的电位暂时存储感测数据。存储在感测锁存器中的感测数据可以暂时存储在数据锁存器中。主锁存器电路115_11还可以包括多个晶体管以及至少一个数据锁存器和至少一个感测锁存器。
高速缓存锁存器电路115_12可以包括高速缓存锁存器。高速缓存锁存器可暂时存储从外部提供的输入数据。在编程操作期间，要存储在高速缓存锁存器中的目标数据可以被存储在主锁存器电路115_11的数据锁存器中。高速缓存锁存器电路115_12可以连接到第一数据线DL0，并且经由第一数据线DL0接收或输出数据。高速缓存锁存器电路115_12还可以包括多个晶体管以及高速缓存锁存器。
在一些实施例中，主锁存器电路115_11可以被布置在基底1的主表面上的第一低压电路113_1和高速缓存锁存器电路115_12之间。这里，被连接到高速缓存锁存器电路115_12的第一数据线DL0的总长度可以相对较小，并且总长度越小，对第一数据线DL0的负载就越小。然而，实施例不限于此，并且主锁存器电路115_11和高速缓存锁存器电路115_12的布置可以取决于第一数据线DL0的走线而变化。
虽然在图3中仅示出了第一页面缓冲器110_1，但第一页面缓冲器110_1的描述也可以应用于第二至第k页面缓冲器110_2到110_3。
在根据本发明构思的一些实施例的非易失性存储设备中，数据线DL0至DLk-1比位线BL0到BL2k-1具有更大的宽度，因此，对数据线DL0至DL2DLk-1的负载减少。因此，可能较少地需要单独设置在第一至第k页面缓冲器110_1到110_3中包括的多个主锁存器电路以及在第一至第k页面缓冲器110_1到110_3中包括的多个高速缓存锁存器电路以降低对数据线DL0至DLk-1的负载。就此而言，在根据本发明构思的一些实施例的非易失性存储设备中，第一至第k锁存器电路115_1至115_3可以顺序地设置在基底1的主表面上，因此，与高压电路单元111、低压电路单元113和锁存器电路单元115的设置对应的总长可以减小。因此，可以改善非易失性存储设备的集成。
图4是示意性地示出根据本发明构思的一些实施例的图2的页面缓冲器电路的一部分的布局的平面图。
参考图2和图4，页面缓冲器电路110可以包括高压电路单元111、低压电路单元113和锁存器电路单元115。高压电路单元111、低压电路单元113和锁存器电路单元115可以分别在基底1的高压电路区域111R、低压电路区域113R和锁存区域115R中形成。基底1的高压电路区域111R、低压电路区域113R和锁存区域115R可以被顺序地设置。
高压电路区域111R和低压电路区域113R可以具有不同的阱。高压电路区域111R的阱比低压电路区域113R的阱可以具有更大的深度。
多个有源区域ACT_HV可以在高压电路区域111R中。每个有源区域ACT_HV可以对应于一个位线选择晶体管。每个有源区域ACT_HV可以包括掺杂有第一导电类型杂质的源极区域和漏极区域以及掺杂有第二导电类型杂质的沟道区域。
多个栅极线图案GP_HV可以位于高压电路区域111R的有源区域ACT_HV的沟道区域上。栅极线图案GP_HV可以作为位线选择晶体管的栅极操作。栅极线图案GP_HV可以主要在第一方向(X)上延伸，并且栅极线图案GP_HV可以在第二方向(Y)上彼此间隔开。当放电晶体管被实现为高压晶体管时，栅极线图案GP_HV可以作为放电晶体管的栅极操作。
高压电路区域111R的多个位线图案BLP可以在栅极线图案GP_HV的上部分之上。位线图案BLP可以主要在第二方向(Y)上延伸，并且位线图案BLP可以在第一方向(X)上彼此间隔开。位线图案BLP可以经由第一触点CT1连接到有源区域ACT_HV。一些位线图案BLP可以形成位线BL0到BL2k-1和/或连接位线BL0'到BL2k-1'。
多个有源区域ACT_LV可以在低压电路区域113R之中。每个有源区域ACT_LV可以包括掺杂有第一导电类型杂质的源极区域和漏极区域以及掺杂有第二导电类型杂质的沟道区域。然而，实施例不限于此。例如，有源区域ACT_LV中的每一个可以包括掺杂有第二导电类型杂质的源极区域和漏极区域以及掺杂有第一导电类型杂质的沟道区域。
多个栅极线图案GP_LV可以位于低压电路区域113R的有源区域ACT_LV的沟道区域上。栅极线图案GP_LV可以各自作为例如截止晶体管或放电晶体管的栅极来操作。栅极线图案GP_LV可以在第一方向(X)上延伸，并且栅极线图案GP_LV可以在第二方向(Y)上彼此间隔开。然而，实施例不限于此。例如，当放电晶体管被实现为高压晶体管时，放电晶体管可以不在低压电路区域113R中。
低压电路区域113R的位线图案BLP可以在栅极线图案GP_LV的上部分之上。位线图案BLP可以经由第二触点CT2连接到有源区域ACT_LV。
高压晶体管可以在高压电路区域111R中，并且低压晶体管可以在低压电路区域113R中。高压电路区域111R中的每个有源区域ACT_HV的第一方向(X)和第二方向(Y)上的宽度可以大于低压电路区域113R中的每个有源区域ACT_LV的第一方向(X)和第二方向(Y)的宽度。高压电路区域111R中的栅极线图案GP_HV的宽度W_HV可以大于低压电路区域113R中的栅极线图案GP_HV的宽度W_LV。
多个有源区域ACT_L可以位于锁存区域115R中。每个有源区域ACT_L可以包括掺杂有第一导电类型杂质的源极区域和漏极区域以及掺杂有第二导电类型杂质的沟道区域。
多个栅极线图案GP_L可以位于锁存区域115R中的有源区域ACT_L的沟道区域上。栅极线图案GP_L可以在第一方向(X)上延伸，并且栅极线图案GP_L可以在第二方向(Y)上彼此间隔开。
多个数据线图案DLP可以在栅极线图案GP_L的上部分之上。数据线图案DLP可以在第二方向(Y)上延伸，并且数据线图案DLP可以在第一方向(X)上彼此间隔开。一些数据线图案DLP可以形成数据线DL0至DLk-1。
图5是根据本发明构思的一些实施例的分别沿着图4的线A-A'、B-B'和C-C'截取的高压电路区域、低压电路区域和锁存区域的截面图。
参考图2、图4和图5，基底1的高压电路区域111R、低压电路区域113R和锁存区域115R可以分别包括绝缘层INS_HV、INS_LV和INS_L，并且栅极图案GP_HV、GP_LV和GP_L可以分别在绝缘层INS_HV、INS_LV和INS_L上。高压电路区域111R可以包括高压晶体管，低压电路区域113R可以包括低压晶体管。高压电路区域111R中的栅极线图案GP_HV和绝缘层INS_HV的厚度可以分别大于低压电路区域113R中的栅极线图案GP_LV和绝缘层INS_LV的厚度。
锁存区域115R中的数据线图案DLP的宽度W_DL可以大于高压电路区域111R和低压电路区域113R中的位线图案BLP的宽度W_BL。在一些实施例中，每个具有相对较小宽度的位线图案BLP可以通过双重图案化技术(DPT)或四重图案化技术(QPT)工艺来形成，并且每个具有相对较大宽度的数据线图案DLP可以通过单图案化技术工艺来形成。当数据线图案DLP通过单图案化技术工艺形成时，可以减少花费的时间和形成图案的成本。
包括第一层M0和第二层M1的多个层可以位于基底1上，所述多个层包括多个导电线。位线图案BLP和数据线图案DLP可以设置在同一层上。例如，位线图案BLP和数据线图案DLP都可以设置在第二层M1上。
根据本发明构思的一些实施例的非易失性存储设备可以包括顺序布置在基底1上的高压电路区域111R、低压电路区域113R和锁存区域115R，因此，位线图案BLP可以位于高压电路区域111R和低压电路区域113R中，并且数据线图案DLP可以位于锁存区域115R中。因此，可以充分确保用于形成数据线图案DLP的空间，并且数据线图案DLP的宽度可以相对较大。此外，数据线图案DLP可以不需要在基底1的多个层中，并且可以在一个层中。例如，如图5中所示，数据线图案DLP可以设置在与位线图案BLP相同的层上，即例如在第二层M1上。
因此，可以减小对数据线DL0至DLk-1的负载，并且数据线图案DLP可以不在基底1的不同层中，而可以在一层中。因此，可以简化制造数据线DL0至DLk-1的过程。
图6是根据本发明构思的一些实施例的图示图1的第一页面缓冲器的框图。与图3的第一页面缓冲器110_1不同，图6的第一页面缓冲器110_1'可以包括被实现为高压晶体管的位线放电电路111_11'。在图3和图6中的相同参考标号指代相同的部件，因此可以省略其重复描述。
参考图2和图6，第一页面缓冲器110_1'可以包括第一高压电路111_1'、第一低压电路113_1'和第一锁存器电路115_1。第一页面缓冲器110_1'可以连接到两个位线，即第一位线BL0和第二位线BL1。尽管在图6中示出连接到第一页面缓冲器110_1'的位线的数量是两个，但实施例不限于此。
第一高压电路111_1'可以包括位线放电电路111_11'和位线选择电路111_12'。位线放电电路111_11'可以包括分别与连接至位线放电电路111_11'的第一位线BL0和第二位线BL1相对应的两个放电晶体管HNSHLD0和HNSHLD1。放电晶体管HNSHLD0和HNSHLD1可以分别基于第一放电信号SHLD0和第二放电信号SHLD1，分别对第一位线BL0和第二位线BL1进行放电。
位线选择电路111_12'可以包括分别与第一位线BL0和第二位线BL1对应的两个位线选择晶体管HLSLT0和HLSLT1。位线选择晶体管HLSLT0和HLSLT1可以基于第一位线选择信号BLSLT0和第二位线选择信号BLSLT1，分别将第一位线BL0和第二位线BL1中的一个设置为建立位线。
尽管在图6中示出在第一高压电路111_1'中包括两个放电晶体管和两个位线选择晶体管，但实施例不限于此。在第一高压电路111_1'中包括的放电晶体管和位线选择晶体管的数量可以取决于连接到第一页面缓冲器110_1'的位线的数量而变化。
第一低压电路113_1'可以包括位线截止电路。位线截止电路可以包括截止晶体管LNSHF1，并且截止晶体管LNSHF1可以基于截止信号BLSHF1，将第一位线BL0和第二位线BL1中的每一个连接到感测节点SO。
第一低压电路113_1'和第一锁存器电路115_1可以经由感测节点SO彼此连接，并且从第一低压电路113_1'输出的信号可以经由感测节点SO被发送到第一锁存器电路115_1。第一锁存器电路115_1可以包括主锁存器电路115_11和高速缓存锁存器电路115_12。
在一些实施例中，主锁存器电路115_11可以被设置在第一低压电路113_1'和高速缓存锁存器电路115_12之间。这里，连接到高速缓存锁存器电路115_12的第一数据线DL0的总长度可以相对较短，因此可以减小对第一数据线DL0的负载。
尽管在图6中仅示出了第一页面缓冲器110_1'，但是第一页面缓冲器110_1'的描述也可以被应用于其他页面缓冲器。此外，图1和图2的页面缓冲器电路110可以包括图3的第一页面缓冲器110_1和图6的第一页面缓冲器110_1'两者。
图7是示出根据本发明构思的一些实施例的存储器块的电路图的示意图。
参考图7，存储器单元阵列(例如，图1的存储器单元阵列120)可以是水平NAND闪存的存储器单元阵列，并且可以包括多个存储器块，包括存储器块BLK0。每个存储器块BLK0可以包括其中多个存储器单元MC沿位线BL0到BLm-1的方向串联连接的m个单元串STR(m是等于或大于2的整数)。
在具有图7所示结构的NAND闪存设备中，可以以块为单位执行擦除操作，并且可以在与字线WL0至WLn-1中的每一个对应的页面单位PAGE中执行编程操作。在图7所示的NAND闪存设备中，n个字线WL0至WLn-1的n个页面PAGE在一个块中提供。此外，图1的非易失性存储设备10可以包括具有与包括图7中所示的存储器块BLK0的上述存储器单元阵列120相同结构并执行相同操作的多个存储器单元阵列。
图8是示出根据本发明构思的一些实施例的包括在存储器单元阵列中的存储器块的电路图的示意图。
参考图8，存储器单元阵列(例如，图1的存储器单元阵列120)可以是垂直NAND闪存的存储器单元阵列，并且可以包括多个存储器块，包括存储器块BLK0'。图8示出了其中一个存储器块BLK0'包括八个字线WL0至WL7的示例。每个存储器块BLK0'可以包括多个NAND单元串NS11至NS33、字线WL0至WL7、多个位线BL0到BL2、多个地选择线GSL1至GSL3、多个单元串选择线SSL1到SSL3、以及公共源极线CSL。这里，根据一些实施例，NAND单元串的数量、字线的数量、位线的数量、地选择线的数量以及单元串选择线的数量可以变化。
NAND单元串NS11、NS21和NS31可以在第一位线BL0和公共源极线CSL之间，NAND单元串NS12、NS22和NS32可以在第二位线BL1和公共源极线CSL之间，并且NAND单元串NS13、NS23和NS33可以在第三位线BL2和公共源极线CSL之间。每个NAND单元串(例如NS11)可以包括串联连接的单元串选择晶体管SST、多个存储器单元MC1至MC8以及地选择晶体管GST。
共同连接到一个位线的NAND单元串可对应于一列。例如，与第一位线BL0共同连接的NAND单元串NS11、NS21和NS31可以对应于第一列，共同连接到第二位线BL1的NAND单元串NS12、NS22和NS32可以对应于第二列，并且共同连接到第三位线BL2的NAND单元串NS13、NS23和NS33可以对应于第三列。
连接到一个单元串选择线的NAND单元串可对应于一行。例如，连接到第一单元串选择线SSL1的NAND单元串NS11、NS12和NS13可以对应于第一行，连接到第二单元串选择线SSL2的NAND单元串NS21、NS22和NS23可以对应于到第二行，并且连接到第三单元串选择线SSL3的NAND单元串NS31、NS32和NS33可以对应于第三行。
单元串选择晶体管SST可以连接到对应的单元串选择线SSL1至SSL3。存储器单元MC1至MC8可以分别连接至对应的字线WL0至WL7。地选择晶体管GST可以连接到对应的地选择线GSL1至GSL3。单元串选择晶体管SST可以连接到对应的位线BL0到BL2，地选择晶体管GST可以连接到公共源极线CSL。
具有相同高度的字线(例如，WL1)可以彼此连接，单元串选择线SSL1至SSL3可以彼此分离，并且地选择线GSL1至GSL3可以彼此分离。例如，当连接到第一字线WL0并在NAND单元串NS11、NS12和NS13中包括的存储器单元被编程时，可以选择第一字线WL0和第一单元串选择线SSL1。在一些实施例中，地选择线GSL1至GSL3可以彼此连接。
图9是根据本发明构思的一些实施例的图8的存储器块的透视图。
参考图9，存储器单元阵列(例如，图1的存储器单元阵列120)中包括的每个存储器块BLK0'可以相对于基底SUB主要垂直地延伸。尽管在图9中示出存储器块包括两个选择线GSL和SSL、八个字线WL0至WL7和三个位线BL0到BL2，但在一些实施例中，线的数量可以更高或更低。
基底SUB可以具有第一导电类型(例如，p型)，掺杂有第二导电类型(例如，n型)的杂质的公共源极线CSL可以沿第一方向(例如，Y方向)在基底SUB上延伸。在两个相邻的公共源极线CSL之间的基底SUB的区域上，在第一方向上延伸的多个绝缘膜IL可以在第三方向(例如，z方向)上依次布置并分开以预定距离。例如，绝缘膜IL可以包括比如氧化硅的绝缘材料。
在第一方向上顺序布置并在第三方向上穿过绝缘膜IL的多个柱体P可以位于两个相邻的公共源极线CSL之间的基底SUB的区域上。例如，柱体P可以通过穿过绝缘膜IL与基底SUB接触。具体而言，每个柱体P的表面层S可以包括第一类型的硅材料并且可以起到沟道区域的作用。此外，每个柱体P的内层I可以包括比如氧化硅或气隙的绝缘材料。
电荷存储层CS可以沿着绝缘膜IL、柱体P和基底SUB的暴露表面以及在两个相邻的公共源极线CSL之间的基底SUB的区域上。电荷存储层CS可以包括栅极绝缘层(也称为“隧道绝缘层”)、电荷俘获层和阻挡绝缘层。例如，电荷存储层CS可以具有氧化物-氮化物-氧化物(ONO)的结构。此外，比如选择线GSL和SSL以及字线WL0至WL7的栅电极GE可以位于两个相邻的公共源极线CSL之间的电荷存储层CS的暴露表面上。
漏极或漏极触点DR可以在每个柱体P上。例如，漏极或漏极触点DR可以包括掺杂有第二导电类型的杂质的硅材料。位线BL0到BL2可以在漏极触点DR上，沿着第二方向(例如，X方向)延伸并且在第一方向上彼此分开预定的距离。
图10是示出根据本发明构思的一些实施例的包括在非易失性存储设备中的页面缓冲器电路的框图。图10示出了图示包括图1的页面缓冲器110_1到110_i的页面缓冲器电路110的至少一部分的框图。与图2的页面缓冲器电路110a相比，主锁存器电路单元117b和高速缓存锁存器电路单元119b可以独立地设置在图10的页面缓冲器电路110b中。
参考图1和图10，页面缓冲器电路110b可以包括第一至第k页面缓冲器110_1、110_2和110_3。这里，k可以是等于或大于3的自然数并且可以是等于或小于图1的i的自然数。第一页面缓冲器110_1可以包括第一高压电路111_1、第一低压电路113_1、第一主锁存器电路117b_1和第一高速缓存锁存器电路119b_1。第二页面缓冲器110_2可以包括第二高压电路111_2、第二低压电路113_2、第二主锁存器电路117b_2和第二高速缓存锁存器电路119b_2，并且第k页面缓冲器110_3可以包括第k高压电路111_3、第k低压电路113_3、第k主锁存器电路117b_3和第k高速缓存锁存器电路119b_3。第一至第k页面缓冲器110_1、110_2和110_3中的每一个可以包括图3的第一页面缓冲器110_1或图6的第一页面缓冲器110_1'。
第一页面缓冲器110_1的第一高压电路111_1可以连接到第一位线BL0和第二位线BL1。第一低压电路113_1可以经由第一位线BL0和第二位线BL1连接到第一高压电路111_1。第一低压电路113_1和第一主锁存器电路117b_1可以经由第一主连接线L0_1彼此连接。第一主锁存器电路117b_1和第一高速缓存锁存器电路119b_1可以经由第一次连接线L0_2彼此连接。第一高速缓存锁存器电路119b_1可以经由第一数据线DL0输入和输出数据。
尽管在图10中示出第一至第k页面缓冲器110_1、110_2和110_3中的每一个连接到两个位线，但这仅仅是示例。两个或更多个位线可以连接到第一至第k页面缓冲器110_1、110_2和110_3中的每一个。
第一至第k高压电路111_1、111_2和111_3可以被包括在高压电路单元111中，并且第一至第k低压电路113_1、113_2和113_3可以被包括在低压电路单元113中。第一至第k主锁存器电路117b_1、117b_2和117b_3可以被包括在主锁存器电路单元117b中，并且第一至第k高速缓存锁存器电路119b_1、119b_2和119b_3可以被包括在高速缓存锁存器电路单元119b中。
高压电路单元111、低压电路单元113、主锁存器电路单元117b和高速缓存锁存器电路单元119b可以从靠近存储器单元阵列120的位置沿远离存储器单元阵列120的方向依次布置在基底1的主表面上。主锁存器电路单元117b和高速缓存锁存器电路单元119b中包括的第一至第k主锁存器电路117b_1、117b_2和117b_3以及第一至第k高速缓存锁存器电路119b_1、119b_2和119b_3也可以从存储器单元阵列120附近沿远离存储器单元阵列120的方向布置在基底1的主表面上。
高压电路单元111可以被实现为多个高压晶体管，低压电路单元113可以被实现为多个低压晶体管，并且被施加到高压晶体管的电压可以比施加到低压晶体管的电压具有更高的范围。
与其中第一低压电路113_1、第一主锁存器电路117b_1、第一高速缓存锁存器电路119b_1、第二低压电路113_2、第二锁存器电路117b_2、第二高速缓存锁存器电路119b_2、第k低压电路113_3、第k主锁存器电路117b_3和第k高速缓存锁存器电路119b_3被依次布置的实施例相比，根据本发明构思的一些实施例的非易失性存储设备可以包括由第一到第k低压电路113_1、113_2和113_3组成并且被布置在高压电路单元111邻近的低压电路单元113。因此，位线BL0到BL2k-1和连接位线BL0'到BL2k-1'可以连接到低压电路单元113，并且多个主连接线L0_1到Lk-1_1以及多个次连接线L0_2到Lk-1_2可以被独立地形成，其中，多个主连接线L0_1到Lk-1_1连接低压电路单元113和主锁存器电路单元117b，多个次连接线L0_2到Lk-1_2连接主锁存器电路单元117b和高速缓存锁存器电路单元119b。
即使当连接到在存储器单元阵列中包括的多个存储器单元的位线BL0到BL2k-1具有相对较小的宽度时，主连接线L0_1到Lk-1_1和次连接线L0_2到Lk-1_2各自的宽度也大于位线BL0到BL2k-1的宽度。与次连接线L0_2到Lk-1_2一起形成的数据线DL0到DLk-1各自的宽度也可以比位线BL0到BL2k-1的宽度更大。因此，可以减少对数据线DL0到DLk-1的负载，并且由于减少了转储时间，因此可以改善页面缓冲器电路110b的操作性能。另外，可以容易地形成主连接线L0_1到Lk-1_1、次连接线L0_2到Lk-1_2以及数据线DL0到DLk-1。
图11是示出根据本发明构思的一些实施例的包括具有屏蔽位线(SBL)结构的页面缓冲器电路的非易失性存储设备的一部分的框图。图11的页面缓冲器电路110c，图11可以与图1的页面缓冲器电路110的至少一部分对应，存储器单元阵列120c可以与图1的存储器单元阵列120的至少一部分对应。图11示出了图2的页面缓冲器电路110a和图10的页面缓冲器电路110b中包括的多个页面缓冲器电路的操作。
参考图11，存储器单元阵列120c可以连接到位线BL0到BL2k-1。这里，k可以是等于或大于3的自然数并且可以是等于或小于图1的i的自然数。页面缓冲器电路110c可以包括多个页面缓冲器110_1c到110_3c。在一些实施例中，页面缓冲器110_1c到110_3c的数量可以是k，并且位线BL0到BL2k-1的数量可以是2k。在一些实施例中，两个位线(例如，BL0和BL1)可以连接到一个页面缓冲器(例如，110_1)，因此页面缓冲器电路110c可以被称为具有SBL结构的页面缓冲器电路。页面缓冲器电路110c可以包括图2的页面缓冲器电路110a或图10的页面缓冲器电路110b。
在一些实施例中，位线BL0到BL2k-1可以被分为第一和第二位线组BLG1和BLG2，并且第一和第二位线组BLG1和BLG2的读取顺序可以彼此不同。例如，第一位线组BLG1可以包括位线BL0和BL2到BL2k-2，并且第二位线组BLG2可以包括位线BL1和BL3到BL2k-1。例如，分别包括在第一和第二位线组BLG1和BLG2中的第一和第二位线BL0和BL1可以共享页面缓冲器110_1c。这里，对于第一和第二位线组BLG1和BLG2的读取操作可以被顺序地执行，即，可以顺序地执行针对连接到第一和第二位线BL0和BL1的存储器单元的读取操作。
图12是示出根据本发明构思的一些实施例的包括具有四位线(QBL)结构的页面缓冲器电路的非易失性存储设备的一部分的框图。图12的页面缓冲器电路110d可以与图1的页面缓冲器电路110的至少一部分对应，并且存储器单元阵列120d可以与图1的存储器单元阵列120的至少一部分对应。图12示出了图2的页面缓冲器电路110a和图10的页面缓冲器电路110b中包括的多个页面缓冲器电路的操作。
参考图12，存储器单元阵列120d可以连接到多个位线BL0到BL4k-1。这里，k可以是等于或大于3的自然数并且可以是等于或小于图1的i的自然数。页面缓冲器电路110d可以包括多个页面缓冲器110_1d到110_3d。在一些实施例中，页面缓冲器110_1d到110_3d的数量可以是k，并且位线BL0到BL4k-1的数量可以是4k。在一些实施例中，四个位线(例如，BL0到BL3)可以连接到一个页面缓冲器(例如，110_1d)，因此，页面缓冲器电路110d可以被称为具有QBL结构的页面缓冲器电路。页面缓冲器电路110d可以包括图2的页面缓冲器电路110a或图10的页面缓冲器电路110b。
在一些实施例中，位线BL0到BL4k-1可以被分为第一至第四位线组BLG1到BLG4，并且第一至第四位线组BLG1到BLG4的读取顺序可以彼此不同。例如，第一位线组BLG1可以包括位线BL0和BL4到BL4k-4，第二位线组BLG2可以包括位线BL1和BL5到BL4k-3，第三位线组BLG3可以包括位线BL2和BL6到BL4k-2，并且第四位线组BLG4可以包括位线BL3和BL7到BL4k-1。
例如，分别包括在第一至第四位线组BLG1到BLG4中的第一至第四位线BL0到BL3可以共享页面缓冲器110_1d。这里，可以顺序地执行针对第一到第四位线组BLG1到BLG4的读取操作，即，可以顺序地执行针对连接到第一到第四位线BL0到BL4的存储器单元的读取操作。
图11和图12示出了其中两个或四个位线连接到一个页面缓冲器的实施例，然而实施例不限于此。在本发明构思的一些实施例中，四个或更多个位线可以被配置为连接到一个页面缓冲器。
如在图11和图12中描述的实施例所示，如果位线BL0到BL2k-1分别被分成第一和第二位线组BLG1和BLG2以执行操作，则可以防止相邻位线之间的干扰。此外，页面缓冲器可以不连接到每个位线，因此页面缓冲器电路的面积可以减小以增加非易失性存储设备的集成度。
图13是示出根据本发明构思的一些实施例的包括非易失性存储设备的计算系统的图的框图。
参考图13，计算系统设备900可以包括电连接到总线960的CPU 930、用户接口950以及包括存储器控制器912和非易失性存储设备911的非易失性存储系统910。非易失性存储设备911可以包括非易失性存储设备，其包括图1到图12的页面缓冲器电路110、110a、110b、110c和110d。因此，计算系统设备900可以减少读取在非易失性存储设备911中存储的数据所花费的时间，并且确保数据的准确性。计算系统设备900还可以包括RAM 940和电源920。
当计算系统设备900是移动设备时，可以进一步提供比如电池和基带芯片组的调制解调器以向计算系统提供操作电压。此外，计算系统设备900还可以包括应用芯片组、相机图像处理器(CIS)和移动DRAM中的任何一个。
存储器控制器912和非易失性存储设备911可以例如构成包括用于存储数据的非易失性存储器的固态驱动器/磁盘(SSD)。
虽然已经参照其中的一些实施例具体示出和描述了本发明构思，但是将理解的是，在不脱离所附权利要求的主旨和范围的情况下，可以在其中进行形式和细节上的各种改变。

Claims (20)

1.一种非易失性存储设备，包括：
存储器单元阵列；
第一页面缓冲器，经由第一多个位线连接到所述存储器单元阵列，第一页面缓冲器包括连接到第一多个位线的第一位线选择电路，经由第一位线选择电路连接到第一多个位线的第一位线截止电路，和被配置为经由第一数据线输入和输出数据的第一锁存器电路；以及
第二页面缓冲器，经由第二多个位线连接到所述存储器单元阵列，第二页面缓冲器包括连接到第二多个位线的第二位线选择电路，经由第二位线选择电路连接到第二多个位线的第二位线截止电路，以及被配置为经由第二数据线输入和输出数据的第二锁存器电路，
其中第一位线选择电路和第二位线选择电路在基底的主表面的第一区域上，第一位线截止电路和第二位线截止电路在所述基底的主表面的第二区域上，并且第一锁存器电路和第二锁存器电路在所述基底的主表面的第三区域上，
其中第一区域、第二区域和第三区域在远离所述存储器单元阵列的方向上依次布置在所述基底的主表面上，并且
其中第一数据线的宽度和第二数据线的宽度各自大于第一多个位线中的每一个的宽度和所述第二多个位线中的每一个的宽度。
2.根据权利要求1所述的非易失性存储设备，还包括：
所述基底上的多个层，
其中第一数据线和第二数据线在所述多个层的第一层上分别连接到第一锁存器电路和第二锁存器电路。
3.根据权利要求2所述的非易失性存储设备，其中第一多个位线和第二多个位线在所述第一层上。
4.根据权利要求1所述的非易失性存储设备，
其中第一页面缓冲器进一步包括被配置为对第一多个位线进行放电的第一放电电路，第一放电电路位于第一位线选择电路与第一锁存器电路之间，并且
其中第二页面缓冲器进一步包括被配置为对第二多个位线进行放电的第二放电电路，第二放电电路在远离所述存储器单元阵列的方向上位于第二位线选择电路与第二锁存器电路之间。
5.根据权利要求4所述的非易失性存储设备，
其中第一放电电路包括包括第一放电晶体管栅极线的第一放电晶体管，
其中第二放电电路包括包括第二放电晶体管栅极线的第二放电晶体管，
其中第一位线选择电路包括包括第一选择晶体管栅极线的第一选择晶体管，
其中第二位线选择电路包括包括第二选择晶体管栅极线的第二选择晶体管，
其中第一放电晶体管栅极线的厚度和所述第二放电晶体管栅极线的厚度各自小于第一选择晶体管栅极线的厚度和第二选择晶体管栅极线的厚度。
6.根据权利要求1所述的非易失性存储设备，
其中第一锁存器电路包括第一主锁存器和第一高速缓存锁存器，
其中第二锁存器电路包括第二主锁存器和第二高速缓存锁存器，并且
其中第一主锁存器、第一高速缓存锁存器、第二主锁存器以及第二高速缓存锁存器在远离所述存储器单元阵列的方向上依次布置在所述基底的主表面上。
7.根据权利要求1所述的非易失性存储设备，
其中第一锁存器电路包括第一数据锁存器和第一高速缓存锁存器，
其中第二锁存器电路包括第二数据锁存器和第二高速缓存锁存器，并且其中第一数据锁存器、第二数据锁存器、第一高速缓存锁存器以及第二高速缓存锁存器在远离所述存储器单元阵列的方向上依次布置在所述基底的主表面上。
8.一种非易失性存储设备，包括：
存储器单元阵列；
第一页面缓冲器，经由第一多个位线连接到所述存储器单元阵列，第一页面缓冲器包括连接到第一多个位线的第一高压电路，经由第一高压电路连接到第一多个位线的第一低压电路，和被配置为经由第一数据线输入和输出数据的第一锁存器电路；以及
第二页面缓冲器，经由第二多个位线连接到所述存储器单元阵列，第二页面缓冲器包括连接到第二多个位线的第二高压电路，经由第二高压电路连接到第二多个位线的第二低压电路，和被配置为经由第二数据线输入和输出数据的第二锁存器电路，
其中第一高压电路和第二高压电路在基底的主表面的第一区域上，第一低压电路和第二低压电路在所述基底的主表面的第二区域上，并且第一锁存器电路和第二锁存器电路位于所述基底的主表面的第三区域上，
其中第一区域、第二区域和第三区域在远离所述存储器单元阵列的方向上依次布置在所述基底的主表面上，并且
其中第一高压电路和第二高压电路被配置为接收包括比第一低压电路和第二低压电路被配置为接收的电压更高范围的相应电压。
9.如权利要求8所述的非易失性存储设备，
其中，第一数据线的宽度和第二数据线的宽度各自大于第一多个位线中的每一个的宽度和第二多个位线中的每一个的宽度。
10.根据权利要求8所述的非易失性存储设备，
其中第一多个位线包括第一位线组的第一位线和第二位线组的第二位线，
其中第二多个位线包括第一位线组的第三位线和第二位线组的第四位线，
其中第一页面缓冲器连接到第一位线组的第一位线和第二位线组的第二位线，并且
其中第二页面缓冲器连接到第一位线组的第三位线和第二位线组的第四位线。
11.根据权利要求8所述的非易失性存储设备，
其中第一高压电路包括连接到第一多个位线中的相应一者的多个选择晶体管，
其中第一低压电路包括截止晶体管，所述截止晶体管被配置为执行第一多个位线中的至少一个的截止操作。
12.根据权利要求8所述的非易失性存储设备，其中，第一低压电路包括多个放电晶体管，所述多个放电晶体管被配置为对第一多个位线中的相应一者进行放电。
13.根据权利要求8所述的非易失性存储设备，其中，第一高压电路包括多个放电晶体管，所述多个放电晶体管被配置为对第一多个位线中的相应一者进行放电。
14.根据权利要求8所述的非易失性存储设备，其中，第一低压电路被配置为经由感测节点将输出信号发送到第一锁存器电路。
15.一种非易失性存储设备，包括：
存储器单元阵列；以及
页面缓冲器电路，包括基底上的多个高压电路、多个低压电路、和多个锁存器电路，
其中，所述基底包括其中布置有所述高压电路的高压区域、其中布置有所述低压电路的低压区域、和其中布置有所述锁存器电路的锁存区域，
其中，所述高压区域、所述低压区域和所述锁存区域在远离所述存储器单元阵列的方向上，顺序地布置在所述基底的主表面上，
其中，多个位线图案在所述高压区域和所述低压区域上形成，
其中，多个数据线图案在所述高压区域和所述锁存区域上形成，并且
其中，所述多个数据线图案的宽度大于所述位线图案的宽度。
16.根据权利要求15所述的非易失性存储设备，其中，所述多个位线图案和所述多个数据线图案在所述基底的单层中形成。
17.根据权利要求15所述的非易失性存储设备，其中，多个栅极图案在所述高压区域上形成，多个栅极图案在所述低压区域上形成，并且所述高压区域中的栅极图案的宽度各自大于所述低压区域中的栅极图案的宽度。
18.根据权利要求15所述的非易失性存储设备，
其中，所述多个高压电路中的每一个包括第一位线选择晶体管和第二位线选择晶体管，第一位线选择晶体管经由所述多个位线图案中的第一位线图案电连接至所述存储器单元阵列，并且第二位线选择晶体管经由所述多个位线图案中的第二位线图案电连接至所述存储器单元阵列，
其中，所述多个低压电路中的每一个包括第一截止晶体管和第二截止晶体管，第一截止晶体管与第一位线选择晶体管和感测节点电连接，并且第二截止晶体管与第二位线选择晶体管和感测节点电连接。
19.根据权利要求18所述的非易失性存储设备，
其中，第一位线选择晶体管的第一有源图案的第一宽度大于第一截止晶体管的第二有源图案的第二宽度，
其中，第一位线选择晶体管的第一栅极线图案的第一厚度大于第一截止晶体管的第二栅极线图案的第二厚度，并且
其中，第一栅极线图案与第一有源图案之间的第一绝缘层的第三厚度大于第二栅极线图案与第二有源图案之间的第二绝缘层的第四厚度。
20.根据权利要求15所述的非易失性存储设备，
其中，所述多个高压电路中的每一个包括第一位线选择晶体管和第二位线选择晶体管，第一位线选择晶体管经由所述多个位线图案中的第一位线图案电连接至所述存储器单元阵列，并且第二位线选择晶体管经由所述多个位线图案中的第二位线图案电连接至所述存储器单元阵列，
其中，所述多个低压电路中的每一个包括截止晶体管，所述截止晶体管与第一位线选择晶体管和感测节点、第二位线选择晶体管和感测节点电连接。
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