KR20180084155A - 3ｄ 메모리에 대한 상호접속들 - Google Patents

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Abstract

3D 메모리에 대한 상호접속을 위한 장치들 및 방법들이 제공된다. 하나의 예시적인 장치는 복수의 물질들의 쌍들을 포함하는 물질들의 스택을 포함하고, 물질들의 각 쌍은 절연 물질 위에 형성된 전도성 라인을 포함한다. 물질들의 스택은 제1 방향으로 확장하는 제1 에지에 형성된 계단 스텝 구조를 가진다. 각각의 계단 스텝은 물질들의 쌍들 중 하나를 포함한다. 제1 상호접속은 계단 스텝의 전도성 라인에 커플링되고, 제1 상호접속은 계단 스텝의 제1 표면에 대해 실질적으로 직교하는 제2 방향으로 확장한다.

Description

3Ｄ 메모리에 대한 상호접속들{INTERCONNECTIONS FOR 3D MEMORY}
본 개시내용은 일반적으로는 반도체 메모리 장치들 및 형성 방법들에 관한 것이며, 더 구체적으로는 3차원(3D) 메모리의 상호접속들을 위한 장치들 및 방법들에 관한 것이다.
메모리 디바이스들은 통상적으로 컴퓨터들 또는 다른 전자 디바이스들에서 내부, 반도체, 집적 회로들로 제공된다. 특히, 랜덤-액세스 메모리(RAM), 판독 전용 메모리(ROM), 동적 랜덤 액세스 메모리(DRAM), 동기식 동적 랜덤 액세스 메모리(SDRAM), 저항성 메모리, 예를 들어, RRAM, 및 플래시 메모리를 포함하는, 다수의 상이한 타입의 메모리가 존재한다.
메모리 디바이스들은 광범위한 전자 응용예들에 대해 휘발성 및 비휘발성 데이터 저장소로서 이용된다. 플래시 메모리는 통상적으로 높은 메모리 밀도, 높은 신뢰성, 및 낮은 전력 소모를 허용하는 1-트랜지스터 메모리를 사용한다. 비휘발성 메모리는, 예를 들어, 개인용 컴퓨터들, 휴대용 메모리 스틱들, 고체 상태 드라이브(SSD)들, 디지털 카메라들, 셀룰러 전화들, MP3 플레이어들과 같은 휴대용 음악 플레이어들, 영화 플레이어들, 및 다른 전자 디바이스들에서 사용될 수 있다.
메모리 디바이스들은 다양한 2차원 또는 3차원 구성들로 배열될 수 있는 메모리 셀들의 메모리 어레이들을 포함할 수 있다. 메모리 어레이에 커플링된 연관된 회로(circuitry)는 예를 들어, 실질적으로 평면 구성으로 배열될 수 있으며, 상호접속들을 통해 메모리 셀들에 커플링될 수 있다. 3D NAND에서의 스케일링은 다른 이슈들 가운데 용량성 커플링(capacitive coupling)으로 인해 문제가 될 수 있다.
3차원 메모리의 상호접속들을 위한 장치들 및 방법들을 제공하고자 한다.
넓은 폭 부분 및 좁은 폭 부분을 가지는 제어 라인들을 갖는 메모리 어레이 - 제어 라인들은 복수의 메모리 셀들 및 제어 회로에 커플링됨 - 을 구비하고, 제어 회로는: 판독 또는 기록 동작이 수행된 이후 제어 라인들의 전위를 등화시키고, 판독 또는 기록 동작이 수행된 이후 제어 라인들의 전위를 기준 전위로 방전시키도록 구성된 장치를 제공한다.
또한, 메모리 셀들에 커플링된 액세스 라인들을 구비하는 3차원 메모리를 구비하고, 액세스 라인들은 판독 동작시 선택된 액세스 라인이 되도록 구성된 제1 액세스 라인 및 판독 동작시 선택되지 않은 액세스 라인이 되도록 구성된 제2 액세스 라인을 구비하고, 제1 및 제2 액세스 라인은 판독 동작이 완료된 이후 전압 레벨이 서로 실질적으로 동일하도록 구성되며, 전압 레벨은 접지 기준 전위와 상이한 장치를 제공한다.
그리고, 메모리 셀들의 스트링 및 스트링에 커플링된 액세스 라인들을 포함하는 3차원 메모리 어레이에서 메모리 동작을 수행하는 단계 - 액세스 라인들 중 선택된 하나로 제1 전압 레벨을 제공하는 단계와 액세스 라인들 중 선택되지 않은 하나로 제2 전압 레벨을 제공하는 단계를 구비하고, 제2 전압 레벨은 제1 전압 레벨보다 더 높음 - ;및 메모리 동작을 수행하는 단계 이후에, 액세스 라인들 중 선택된 하나와 액세스 라인들 중 선택되지 않은 하나가 실질적으로 동일한 전압을 갖도록 제어하는 단계를 구비하는 방법을 제공한다.
또한, 메모리 셀들의 스트링 및 스트링에 커플링된 액세스 라인들을 포함하는 3차원 메모리 어레이에서 판독 동작을 수행하는 단계 - 액세스 라인들 중 선택된 하나로 제1 전압 레벨을 제공하는 단계와 액세스 라인들 중 선택되지 않은 하나로 제2 전압 레벨을 제공하는 단계를 구비하고, 제2 전압 레벨은 제1 전압 레벨보다 더 높음 - ; 판독 동작을 수행하는 단계 이후에, 액세스 라인들 중 선택된 하나로 제3 전압 레벨을 제공하는 단계 - 제1 및 제3 전압 레벨은 서로 상이하고, 제3 전압 레벨은 접지 기준 전위보다 더 높음 - ; 및 판독 동작을 수행하는 단계 이후에, 액세스 라인들 중 선택되지 않은 하나로 제4 전압 레벨을 제공하는 단계를 구비하는 방법을 제공한다.
3차원 메모리의 상호접속들을 위한 장치들 및 방법들을 제공한다.
도 1a-c는 3D 메모리 어레이로부터의 종래 기술의 상호접속들을 예시하는 블록도들이다.
도 2는 종래 기술의 3D 메모리 어레이의 일부분의 사시도이다.
도 3a-d는 본 개시내용의 다수의 실시예에 따른 3D 메모리 어레이의 상호접속들을 예시하는 블록도들이다.
도 4는 본 개시내용의 다수의 실시예에 따른 상호접속들을 가지는 3D 메모리 어레이의 일부분의 사시도이다.
도 5는 본 개시내용의 다수의 실시예에 따른 3D 메모리 어레이들에 대한 상호접속들을 예시하는 개략도이다.
도 6은 본 개시내용의 다수의 실시예들에 따라 동작되는 3D 메모리 디바이스의 상호접속들과 연관된 동작 신호들을 예시하는 타이밍도이다.
도 7은 본 개시내용의 다수의 실시예들에 따른 적어도 하나의 3D 메모리 어레이를 포함하는 컴퓨팅 시스템의 형태인 장치의 블록도이다.
3차원(3D) 메모리에 대한 상호접속들을 위한 장치들 및 방법들이 제공된다. 하나의 예시적인 장치는 물질들의 복수의 쌍을 포함하는 물질들의 스택을 포함할 수 있고, 물질들의 각 쌍은 절연 물질 위에 형성된 전도성 라인을 포함한다. 물질들의 스택은 제1 방향으로 확장하는 하나의 에지에 형성된 계단 스텝 구조를 가진다. 각각의 계단 스텝은 물질들의 쌍들 중 하나를 포함한다. 제1 상호접속은 계단 스텝의 전도성 라인에 커플링되고, 제1 상호접속은 계단 스텝의 제1 표면에 실질적으로 직교하는 제2 방향으로 확장한다.
본 개시내용의 후속하는 상세한 기재에서, 본 개시내용의 일부를 형성하는 첨부 도면들에 대한 참조가 이루어지며, 첨부도면들에는 개시내용의 하나 이상의 실시예가 구현될 수 있는 방법이 예시에 의해 도시되어 있다. 이들 실시예들은 통상의 기술자가 이 개시내용의 실시예들을 구현하게 할 수 있도록 충분히 상세하게 기재되어 있으며, 다른 실시예들이 이용될 수 있고, 프로세스, 전기적, 그리고/또는 구조적 변경들이 본 개시내용의 범위로부터 벗어나지 않고 이루어질 수 있다는 점이 이해되어야 한다.
본원의 도면들은 넘버링 관행에 따르는데, 첫번째 숫자 또는 숫자들은 도면 도 번호에 대응하고 나머지 숫자들은 도면내 엘리먼트 또는 컴포넌트를 식별한다. 상이한 도면들 사이의 유사한 엘리먼트들 또는 컴포넌트들은 유사한 숫자들의 사용에 의해 식별될 수 있다. 이해될 바와 같이, 본원의 다양한 실시예에 도시된 엘리먼트들은 본 개시내용의 다수의 추가적인 실시예를 제공하기 위해 추가되고, 교환되고, 그리고/또는 제거될 수 있다. 추가로, 도면들에 제공된 엘리먼트의 비율 및 상대적 스케일은 본 개시내용의 다양한 실시예들을 예시하도록 의도되며, 제한적 의미로 사용되지 않아야 한다.
본원에 사용된 바와 같이, 용어 "실질적으로(substantially)"는 특성의 요구가 절대적인 것이 아니라, 특성의 장점들을 달성하기에 충분히 가깝다는 점을 의도한다. 예를 들어, "실질적으로 평행한(substantially parallel)"은 절대적 평행성에 제한되지 않으며, 평행한 것으로 의도되지만 제조 한계들로 인해 정확하게 평행하지 않을 수 있는 배향들을 포함할 수 있다. 예를 들어, "실질적으로 평행한" 특징들은 적어도 직교 배향보다 평행 배향에 더 가까우며, 일반적으로 평행한 수 도(degree)내에 형성된다. 유사하게, "실질적으로 직교하는(substantially perpendicular)"은 절대적 직교성에 제한되지 않으며, 평행한 것으로 의도되지만 제조 한계들로 인해 정확하게 직교하지 않은 배향들을 포함할 수 있다. 예를 들어, "실질적으로 직교하는" 특징들은 적어도 평행 배향보다는 직교 배향에 더 가까우며, 예를 들어, 직교의 수 도 내에 있다.
용어들 "제1", "제2", "제3", 및 "제4"는 서로로부터 다양한 특징들의 명명을 차별화하는데 있어서 단지 편리함을 위해, 본원에서 그리고/또는 청구항들에서 사용될 수 있다. 이러한 용어들의 사용은 반드시 물질들이 상이한 조성을 갖는 것을 내포하는 것이 아니라, 심지어 동일한 조성이라도, 때때로 상이한 높이(elevation)들에서, 상이한 시간들에서, 또는 상이한 방식들로 형성된 물질들을 구별하기 위해 사용된다. 이러한 용어들의 사용은 형성 순서를 포함하지만 이에 제한되지 않는, 특징들의 특정 순서를 전달하도록 의도되지 않는다.
3D NAND 메모리는 전도성 라인들의 스택 내의 각각의 전도성 라인들을 전도성 라인들에 직교로 배향된 상호접속들에 액세스가능하게 하기 위해 계단 스텝 구조를 사용할 수 있다. 그러나, 전도성 라인들의 스택 내의 전도성 라인들의 양이 증가함에 따라, 상호접속들로의 트랜지션들은, 전도성 라인 스택의 폭 내에서 달성될 상호접속들의 양이 또한 증가하기 때문에, 보다 어려워 질 수 있다. 따라서, 3D NAND 메모리의 스케일링은 이에 의해 제한될 수 있다. 전도성 라인들 및/또는 상호접속들을 서로 더 가깝게 배열하는 것은 또한 용량성 커플링을 증가시키는데, 이는 또한 3D NAND 메모리의 스케일링을 제한한다. 따라서, 3D NAND 메모리의 스케일링은 본 개시내용의 3D 메모리에 대한 상호접속들을 위한 장치들 및 방법들에 의해 개선될 수 있다.
도 1a-c는 3D 메모리 어레이로부터의 종래 기술의 상호접속들을 예시하는 블록도들이다. 예를 들어, 도 1a는 물질들의 스택(106)의 (X-Z 면에서의) 측면 뷰이고, 도 1b는 (X-Y 면에서의) 최상부 뷰이고, 도 1c는 (Y-Z 면에서의) 단부 뷰이다. 도 1b에 의해 제공되는 뷰는 도 1a에서 절단선 BB에 의해 도시되고, 도 1c에 의해 제공되는 뷰는 도 1a에서 절단선 CC에 의해 도시된다.
도 1a는 물질들의 스택(106)의 단면 측면 뷰를 도시한다. 물질들의 스택(106)은 물질들의 복수의 쌍(101)을 포함하며, 물질들의 각각의 쌍(101)은 절연 물질 위에 형성된 전도성 라인(105)을 포함한다. 절연 물질은 도 1a에 명시적으로 도시되어 있지는 않지만, 예를 들어, 도 1a에 도시된 전도성 라인들 사이의 간격(gap) 내에 있는 것과 같이, 각각의 전도성 라인(105)의 아래에 위치된다. 물질들(106)의 스택은 에지에 형성된 계단 스텝 구조(111)를 가진다. 전도성 라인(105)의 가장 긴 디멘젼의 방향에 대응하는 전도성 라인들(105)의 방향(107)이 도 1a에 도시되어 있다.
수직 상호접속(112), 예를 들어, 비아(via)가 계단 스텝의 전도성 라인(105)에 커플링된다. 수직 상호접속(112)은 계단 스텝의 전도성 라인(105)의 최상부 표면에 실질적으로 직교하는 방향으로 확장한다. 이 예에서, 105의 최상부 표면은 X-Y 면에 있고, 수직 상호접속(112)은 Z 방향에 있다. 상호접속(114)은 수직 상호접속(112)에 커플링된다. 상호접속(114)은 예를 들어, 금속과 같은 전도성 물질일 수 있다. 상호접속(114)의 방향(109)은 상호접속(114)의 가장 긴 디멘젼에 대응하는 방향이다. 도 1a에 도시된 바와 같이, 상호접속(114)의 방향(109)은 전도성 라인들(105)의 방향(107)과 동일한 방향, 예를 들어, 이 예에서는 X 방향에 있다. 상호접속(114)은 전도성 라인(105)이 배향되어 있는 면에 평행한 면, 예를 들어, 이 예에서는 Y-Y 면에 배향된다.
도 1b는 물질들의 스택(106)의 최상부 뷰를 도시한다. 물질들의 스택(106)의 폭은 도 1b에 WBLK로서 표기되어 있다. 계단 스텝 구조(111)는 NWL로서 도 1b에 표기된 다수의 계단 스텝을 포함한다. 도 1a-c에 도시된 계단 스텝 구조(111)는 4개 계단 스텝을 포함한다. 상호접속들(114) 간의 피치는 PMO로서 도 1b에 표기되어 있고, 예를 들어, WBLK/NWL보다 더 작도록 제한된다. 전도성 라인들(105)의 양이 증가함에 따라, NWL가 증가하는데, 이는 PMO가 주어진, 예를 들어, 일정한 WBLK에 대해 감소하게 한다. 도 1c는 물질들의 스택(106)의 단면 단부 뷰이다.
도 2는 종래 기술의 3D 메모리 어레이(200)의 일부분의 사시도이다. 메모리 어레이(200)는, 예를 들어, NAND 플래시 메모리 어레이를 포함할 수 있다. 메모리 어레이(200)는 액세스 라인들(205) 및/또는 데이터 라인들(202)과 같은, 다수의 전도성 라인에 직교로 배향된 직렬-커플링된 메모리 셀들(203)의 다수의 수직 스트링을 포함한다. 본원에 사용된 바와 같이, B"에 커플링된" A는 A와 B가 동작상으로 함께 커플링되는 것을 지칭하는데, 예컨대, A와 B가 서로, 예컨대, 직접적인 저항성 접속을 통해 또는 간접적인 접속을 통해 전기적으로 접속되는 경우이다.
3D 메모리 어레이(200)는 물질들의 복수의 쌍을 가지는 물질들의 스택(206)을 포함할 수 있고, 각각의 쌍은 절연 물질 위에 형성된 전도성 라인(205)을 포함한다. 다양한 전도성 라인들 사이의 절연 물질은 명료함을 위해 도 2로부터 생략된다.
추가로, 3D 메모리 어레이(200)는 직렬-커플링된(series-coupled) 메모리 셀들(203)의 수직 스트링의 어느 한 단부 상에서의 (제1 선택 게이트들에 커플링된) 제1 선택 게이트 라인(208) 및 (제2 선택 게이트들에 커플링된) 제2 선택 게이트 라인(210)을 포함할 수 있다. 드레인 선택 게이트(SGD) 라인과 같은 제1 선택 게이트 라인(208)은 직렬-커플링된 메모리 셀들(203)의 다수의 수직 스트링의 제1 단부에 배열될 수 있고, 소스 선택 게이트(SGS) 라인과 같은 제2 선택 게이트 라인(210)은, 직렬-커플링된 메모리 셀들(203)의 수직 스트링들의 제2 단부, 예를 들어, 반대 단부에 배열될 수 있다. 3D 메모리 어레이(200)는 또한 하나 이상의 소스 라인들(204)을 포함할 수 있다.
물질들의 스택(206), 및 선택적으로 선택 게이트 라인들(208/210)은 이들의 에지에 형성된 계단 스텝 구조(stair step structure)(111)를 가질 수 있다. 수직 상호접속(212), 예를 들어, 비아가 계단 스텝의 전도성 라인(205) 또는 선택 게이트 라인들(208/210)에 커플링된다. 수직 상호접속(212)은 계단 스텝의 최상부 표면에 실질적으로 직교하는 방향으로 확장한다. 상호접속(214)은 수직 상호접속(212)에 커플링된다. 상호접속(214)은 도 2에 도시된 것보다 더 확장될 수 있다.
도 3a-d는 본 개시내용의 다수의 실시예에 따른 3D 메모리 어레이로부터의 상호접속들을 예시하는 블록도들이다. 예를 들어, 도 3a는 물질들의 스택(306)의 (X-Z 면에서의) 측면 뷰이고, 도 3b는 (X-Y 면에서의) 최상부 뷰이고, 도 3D는 (Y-Z 면에서의) 단부 뷰이다. 도 3c는 물질들의 스택(306) 아래의 (X-Y 면에서의) 최상부 뷰이다. 도 3b에 의해 제공되는 뷰는 도 3a에서 절단선 BB에 의해 도시되어 있고, 도 3c에 의해 제공되는 뷰는 도 3a에서 절단선 CC에 의해 도시되어 있고, 도 3d에 의해 제공되는 뷰는 도 3a에서 절단선 DD에 의해 도시되어 있다.
도 3a는 물질들의 스택(306)의 단면 측면 뷰를 도시한다. 물질들의 스택(306)은 물질들의 복수의 쌍(301)을 포함할 수 있고, 물질들의 각 쌍(301)은 절연 물질 위에 형성된 전도성 라인(305)을 포함한다. 절연 물질은 도 3a에 명시적으도 도시되어 있지는 않지만, 예를 들어, 도 3a에 도시된 전도성 라인들 사이의 간격(gap)에 있는 것과 같이, 각각의 전도성 라인(305)의 아래에 위치될 수 있다. 전도성 라인들(305)은 도 3b에 관해 도시되고 추가로 논의되는 바와 같이, 넓은 폭 부분(327) 및 좁은 폭 부분(332)을 가지도록 형성될 수 있다.
물질들의 스택(306)은 적어도 하나의 에지 상에 형성된 계단 스텝 구조(311)를 가질 수 있다. 각각의 계단 스텝은, 그것의 전도성 라인(305)이 상호접속에 액세스가능하도록 배열된 물질들의 쌍들 중 하나를 포함한다. 도 3a에 도시된 전도성 라인들(305)의 방향은 도 1a에 도시된 전도성 라인들(105)에 대해 표기된 방향(107)과 동일한, 예를 들어, X 방향이다.
상향의, 예를 들어, 수직 상호접속들(336), 예를 들어, 비아들이 각각의 계단 스텝들의 전도성 라인(305)에 커플링될 수 있다. 상향 상호접속(336)은 계단 스텝의 전도성 라인(305)의 최상부 표면(326)에 실질적으로 직교하는 방향으로 확장할 수 있다. 상향 상호접속들(336)은 도 3a에서 볼 수 없는데, 왜냐하면 이들이 대응하는 하향 상호접속들(340) 뒤에 위치되기 때문이다(추후 논의됨).
최상부 평면 상호접속(338)은 상향 상호접속(336)에 커플링될 수 있다. 최상부 평면 상호접속(338)은 메모리 어레이(306)의 최상부 위에 라우팅될 필요가 없다. 본원에 사용된 바와 같은 용어 "최상부"는 단지 전도성 라인(305)이 형성된 면에 대해 평행한 면에 라우팅된 상호접속들을 구별하기 위한 것, 예를 들어, 전도성 라인들(305) 아래에 위치된 평행 면 의 상호접속들과 전도성 라인들(305) 위에 위치된 평행 면의 상호접속들을 구별하기 위한 것으로 의도된다.
최상부 평면 상호접속들(338)은 전도성 라인들(305)이 형성된 면에 대해 실질적으로 평행한 면, 예를 들어, X-T 면에 형성될 수 있다. 그러나, 최상부 평면 상호접속들(338)은, 예를 들어, 전도성 라인들(305) 및 상향 상호접속들(336) 각각에 대해 직교하는 방향으로 형성될 수 있고, 방향은 각각 전도성 라인들(305), 상향 상호접속들(336), 및 최상부 평면 상호접속들(338)의 가장 긴 디멘젼을 따른다. 예를 들어, 최상부 평면 상호접속들(338)은, 도 3a에서의 페이지 안으로의/페이지로부터 나오는 방향, 예를 들어, X 방향으로 확장하는 전도성 라인들(305)에 대해 직교하며, 예를 들어, Z 방향으로 확장하는 상향 상호접속들(336)에 대해 직교하는 Y 방향을 가진다. 다양한 예들에 따르면, 최상부 평면 상호접속들(338)은 전도성 라인들(305)의 방향과는 상이한 방향으로 형성된다.
도 3a에 도시된 바와 같이, 하향 상호접속들(340)은 최상부 평면 상호접속들(338)에 커플링될 수 있다. 하향 상호접속들(340)은 물질들의 스택(306) 내의 물질들의 최하부 쌍(301)의 아래로 확장할 수 있다. 다수의 실시예에 따르면, 하향 상호접속들(340)은 상향 상호접속들(336)과 동일한 방향으로 확장할 수 있는데, 예를 들어, Z 방향으로 확장한다.
하향 상호접속들(340)은 도 3a에 도시된 것보다 물질들의 스택(306)의 훨씬 더 아래로 확장할 수 있다. 전도성 물질들, 상향 상호접속들(336), 최상부 평면 상호접속들(338) 및/또는 하향 상호접속들(340)은 예를 들어, 금속 또는 폴리실리콘, 또는 다른 도핑되거나 도핑되지 않은 물질들로 형성될 수 있다. 절연 물질들은 예를 들어, 산화물, 및/또는 다른 유전 물질들로 형성될 수 있다.
도 3b는 물질들의 스택(306)의 최상부 뷰를 도시한다. 위에서 언급된 바와 같이, 전도성 라인들(305)은 폭(W1)으로 표기된 바와 같은 넓은 폭 부분(327), 및 폭(W2)으로 표기된 바와 같은 좁은 폭 부분(332)을 가지도록 형성될 수 있으며, W1 > W2이다. 물질들의 스택(306)의 폭은 W1와 동일한 폭일 수 있는 WBLK로서 도 3b에 표기된다. 도 3b가 넓은 폭 부분(327)의 한쪽 측면에, 예를 들어, 동일한 에지를 따라 형성된 좁은 폭 부분(332)을 도시하지만, 본 개시내용의 실시예들은 이러한 구성들로 제한되지 않으며, 좁은 폭 부분(332)은 물질들의 스택(306)의 다른 폭(WBLK)을 따라 다른 위치들에서 형성될 수 있다.
계단 스텝 구조(311)는 좁은 폭 부분(332)의 적어도 하나의 에지에 형성될 수 있고, 상향 상호접속(336)은 좁은 폭 부분(332) 내의 계단 스텝 구조(311)의 단계들의 최상부 표면들에서 전도성 라인(305)에 커플링될 수 있다. 계단 스텝 구조(311)는 NWL로서 도 3b에 표기된 바와 같이, 좁은 폭 부분(332)에 형성된 다수의 계단 스텝을 포함할 수 있다. 도 3a, 3b 및 3d에 도시된 계단 스텝 구조(311)는 4개의 계단 스텝을 포함한다. 그러나, 본 개시내용의 실시예들은 특정 수량의 계단 스텝들에 제한되지 않는다. 추가적인 스텝들이 전도성 라인들(305)의 넓은 폭 부분(327)으로부터 계단 스텝 구조를 더 멀리 밖으로 확장시킴으로써 수용될 수 있다.
최상부 평면 상호접속들(338) 사이의 피치가 PMO로서 도 3b에 표기된다. 그러나, 도 1b에 도시된 종래 기술의 구조와는 달리, 예를 들어, X 방향으로 전도성 라인들(305)의 넓은 폭 부분(327)으로부터 좁은 폭 부분(332)을 더 멀리 밖으로 확장시킴으로써 더 많은 수의 계단 스텝이 계단 스텝 구조(311)에 수용될 수 있기 때문에, 최상부 평면 상호접속들(338)간의 피치는 본 개시내용의 실시예들에서 WBLK 또는 NWL에 의해 제한되지 않는다.
다수의 실시예에 따르면, 하향 상호접속들(340)은 영역(334) 내에 위치될 수 있다. 영역(334)은 넓은 폭 부분(327) 및 좁은 폭 부분(332) 각각에 인접할 수 있다. 영역(334)은 W1-W2와 동일한 폭을 가질 수 있고, 좁은 폭 부분(332)이 넓은 폭 부분(327)으로부터 확장하는 거리와 동일한 길이를 가질 수 있다. 예를 들어, 영역(334)은 예를 들어, 좁은 폭 부분(332)을 형성하기 위해 물질들의 스택(306)의 일부가 제거된 곳에 남겨진 풋프린트(footprint)를 점유할 수 있다. 일부 실시예에 따르면, 하향 상호접속들은 다수의 방향, 예를 들어 2개 방향 사이의 최소 피치를 유지하기 위해 서로 메워질 수 있다(offset).
도 3c는 물질들의 스택(306) 아래의 소정 높이의 단면 최상부 뷰이다. 최하부 평면 상호접속들(342 및 344)은 각각의 하향 상호접속들(340)에 커플링될 수 있다. 최하부 평면 상호접속들(342)은 한 방향으로, 예를 들어, 음의 X 방향으로 하향 상호접속들(340)로부터 확장할 수 있고, 최하부 평면 상호접속들(344)은 또 다른, 예를 들어, 상이한 방향으로, 예를 들어, 양의 X 방향으로 하향 상호접속들(340)로부터 확장할 수 있다. 다수의 실시예에 따르면, 최하부 평면 상호접속들(342 및 344)은 하향 상호접속들(340) 및 최상부 평면 상호접속들(338) 각각에 대해 직교로 확장한다. 다수의 실시예에 따르면, 최하부 평면 상호접속들(342 및 344)은 전도성 라인들(305)과 동일한 방향을 따라, 예를 들어, X 방향을 따라 확장한다.
예를 들어, 최하부 평면 상호접속들(344)은, 도 3c에 도시된 바와 같이, 최하부 평면 상호접속들(342)이 하향 상호접속들(340)로부터 확장하는 방향, 예를 들어, 음의 X 방향과는 반대인 방향, 예를 들어, 양의 X 방향으로 하향 상호접속들(340)로부터 확장할 수 있다. 최하부 평면 상호접속들(342 및 344)은 전도성 라인들(305)에 대해 평행이 되도록 하향 상호접속들(340)로부터 확장할 수 있다. 그러나, 최하부 평면 상호접속들(342 및 344)이 확장하는 위치들 및/또는 방향들은 도 3c에 도시된 것들에 제한되지 않는다. 즉, 최하부 평면 상호접속들(342 및 344)은 하향 상호접속들(340)로부터 다양한 방사 방향들로, 예를 들어, X-Y 면내에서 개별적으로 확장할 수 있고, 그리고/또는 추가적인 높이 및/또는 경로 변경들을 포함할 수 있다.
도 3c에 도시된 바와 같이, 최하부 평면 상호접속들(342 및 344)은 예를 들어, X-Y 면에서 상이한, 예를 들어, 반대 방향들로 확장할 수 있다. 이러한 방식으로, 피치(PWO)는 절반, 예를 들어, NWL/2만큼 이완될 수 있다. 예를 들어, 스트링 드라이버, 예를 들어, 라인 드라이버의 일부분, 예를 들어, 절반은 바닥 평면 상호접속들(342 및 344)이 각자 라우팅되는 방향들에 대응하는 2개 방향에 대하여 한쪽 방향으로 배치될 수 있고, 또 다른 부분, 예를 들어, 절반은, 상이한 방향으로 배치될 수 있다.
도 3d는 물질들의 스택(306)의 단면 단부 뷰이며, 전도성 라인(305)의 평면, 예를 들어, X-Y 면에 대해 실질적으로 직교하는 방향으로 계단 스텝의 전도성 라인(305)으로부터, 예를 들어, Z 방향으로 확장하는 상향 상호접속들(336)을 도시한다. 예를 들어, 상향 상호접속들(336)은 계단 스텝의 최상부 표면에 위치된 전도성 라인(305)으로부터 확장할 수 있다. 도 3d는 상향 상호접속들(336)과 하향 상호접속들(340) 사이에 커플링된 최상부 평면 상호접속들(338)을 추가로 도시하며, 하향 상호접속들(340)은 물질들의 스택(306)의 폭 내에 위치된다. 도 3d는 또한 물질들의 스택(306) 아래로 확장하는 하향 상호접속들(340)을 도시한다. 최하부 평면 상호접속들(342 및 344)은 도 3d에 도시되어 있지 않다.
도 4는 본 개시내용의 다수의 실시예에 따른 상호접속들을 가지는 3D 메모리 어레이(420)의 일부분의 사시도이다. 메모리 어레이(420)는, 예를 들어, 3D NAND 플래시 메모리 어레이를 포함할 수 있다. 메모리 어레이(420)는 액세스 라인들(425) 및/또는 데이터 라인들(422)과 같은 다수의 전도성 라인에 대해 직교로 배향된 직렬-커플링된 메모리 셀들(203)의 다수의 수직 스트링을 포함한다. 3D 메모리 어레이(420)는 물질들의 복수의 쌍을 가지는 물질들의 스택(426)을 포함할 수 있고, 각각의 쌍은 절연 물질 위에 형성된 전도성 라인(425)을 포함한다. 다양한 전도성 라인들 사이의 절연 물질들은 명료성을 위해 도 4로부터 생략된다.
추가로, 3D 메모리 어레이(420)는 직렬-커플링된 메모리 셀들(423)의 수직 스트링들의 어느 한 단부 상에 (제1 선택 게이트들에 커플링된) 제1 선택 게이트 라인(428) 및 (제2 선택 게이트들에 커플링된) 제2 선택 게이트 라인(430)을 포함할 수 있다. 드레인 선택 게이트(SGD) 라인과 같은 제1 선택 게이트 라인(428)은 직렬-커플링된 메모리 셀들(423)의 다수의 직렬 스트링의 제1 단부에 배열될 수 있고, 소스 선택 게이트(SGS) 라인과 같은 제2 선택 게이트 라인(430)은 직렬-커플링된 메모리 셀들(423)의 수직 스트링들의 제2 단부, 예를 들어, 반대 단부에 배열될 수 있다.
물질들의 스택(426)은 이들의 에지에 형성된 계단 스텝 구조(424)를 가질 수 있다. 계단 스텝 구조(424)는 또한 제1 선택 게이트 라인(428), 제2 선택 게이트 라인(430)같은 다른 전도성 물질들 및/또는 다른 전도성 구조들을 포함하도록 형성될 수 있다. 계단 스텝 구조를 형성하는 다양한 컴포넌트들의 수량 및 배열은 도 4에 도시된 것에 제한되지 않는다.
복수의 데이터 라인들(422), 예를 들어, 비트 라인들은 제1 방향으로, 예를 들어, Y 방향으로 확장하는 제1 면에, 예를 들어, X-Y 면에 배향될 수 있다. 직렬-커플링된 메모리 셀들(423)의 수직 스트링들은 제1 면에 대해 직교로, 예를 들어, Z 방향으로 배향될 수 있다. 복수의 액세스 라인(425), 예를 들어, 워드 라인들은 제1 면에 대해 실질적으로 평행하게 배향된 면들에, 예를 들어, X-Y 면들에, 제2 방향으로, 예를 들어, X 방향으로 배향될 수 있다. 복수의 액세스 라인(425)은 예를 들어, 복수의 데이터 라인(422)에 대해 직교로 배향될 수 있다. 데이터 라인들(422)은 제1 방향으로 직렬-커플링된 메모리 셀들(423)의 다수의 수직 스트링에 의해 공유될 수 있고, 액세스 라인들(425)은 제2 방향으로 직렬-커플링된 메모리 셀들(423)의 다수의 수직 스트링에 의해 공유될 수 있다. 3D 메모리 어레이(420)는 다수의 소스 라인(204)(도 4에 미도시됨)을 포함할 수 있다.
선택 게이트 라인들(428 및 430)은 데이터 라인(422)과 소스 라인 사이의 직렬-커플링된 메모리 셀들(423)의 특정 수직 스트링을 선택하도록 동작할 수 있다. 이와 같이, 직렬-커플링된 메모리 디바이스들(423)의 수직 스트링들은 데이터 라인들(422)과 소스 라인들의 상호접속들에 위치될 수 있다.
액세스 라인들(425)은 특정 레벨에서 메모리 셀들의 제어 게이트들에(그리고 일부 경우들에서 제어 게이트들로부터) 커플링될 수 있고, 수직 스트링 내의 직렬-커플링된 메모리 셀들(423) 중 특정 하나를 선택하기 위해 사용될 수 있다. 이러한 방식으로, 특정 메모리 셀(423)은 제1 선택 게이트 라인(428), 제2 선택 게이트 라인(430) 및 액세스 라인(425)의 동작을 통해 선택되어 데이터 라인(422)에 전기적으로 커플링될 수 있다. 액세스 라인들(425)은 직렬-커플링된 메모리 셀들(423)의 수직 스트링들 중 하나 이상 내의 특정 위치에 있는 메모리 셀(423)을 선택하도록 구성될 수 있다.
도 4에 도시된 바와 같이, 물질들의 스택(426)은 넓은 폭 부분(427)과 좁은 폭 부분(432)을 가지도록 형성될 수 있다. 좁은 폭 부분(432)은 영역(434) 내에 초기에 형성된 물질들의 스택(426)의 일부분을 제거함으로써 형성될 수 있다. 영역(434) 내에 초기에 형성된 물질들의 스택(426)의 일부분은 계단 스텝 구조(424) 형성 전후에 제거될 수 있다. 즉, 물질들의 스택은 영역(434) 내의 일부분을 포함하여 초기에 형성될 수 있고, 계단 스텝 구조는 좁은 폭 부분(432)보다 더 큰 물질들의 스택의 에지의 적어도 일부분을 따라 형성될 수 있다. 예를 들어, 계단 스텝 구조는 물질들의 스택의 전체 폭(WBLK)에 걸쳐 초기에 형성될 수 있고, 영역(434) 내에 초기에 형성된 물질들의 스택의 일부분은 (여기에 형성된 계단 스텝 구조의 일부분을 포함하여) 제거된다. 대안적으로, 좁은 폭 부분(432)은 영역(434) 내의 물질들(426)의 스택의 일부분을 형성하지 않는 것에 의해, 또는 일부 다른 프로세스(들)에 의해 형성될 수 있다.
평면 액세스 라인들(425), 및 임의의 선택 게이트 라인들, 예를 들어, 428 및/또는 430, 및 다른 물질들은, 상향, 예를 들어, 수직 컨덕터들(436)에 의해서와 같이, 좁은 폭 부분의 에지에 수직-배향된 커플링을 용이하게 하기 위해 좁은 폭 부분(432)의 에지에 3D 계단 스텝 구조(424)를 형성하도록 구성될 수 있다. 즉, 각각의 면 액세스 라인들(425)은 계단 스텝 구조(424)의 각각의 계단 스텝들로서 형성될 수 있다. 계단 스텝 구조(424)는, 본원에서 사용되는 바와 같이, 횡 방향(lateral direction)에서 상이한 거리들로 확장하는 상이한 높이들에서 복수의 계단 스텝을 가지는 3D 구조를 의미하며, 예컨대, 일반적으로 계단 스텝들의 세트와 연관된다.
본 개시내용의 다수의 실시예에 따르면, 도 4에 도시된 바와 같이, 하단 높이들의 스텝들은 바로 옆의 윗단 높이에 있는 스텝이 확장하는 횡방향 거리를 초과하여 횡방향으로 확장할 수 있다. 즉, 하단 스텝들은 위의 스텝(들)보다 횡 방향으로 더 멀리 확장한다. 본 개시내용의 실시예들은 계단 스텝 구성을 가지는 하나 이상의 에지들을 가지는 물질들의 스택(426)을 포함할 수 있다. 본 개시내용의 실시예들은 계단 스텝 구성으로 형성된 스택의 에지의 예를 들어, 전부가 아닌 일부분만을 포함할 수 있다. 예를 들어, 본 개시내용의 실시예들은, 물질들의 스택의 하나의 에지의 제1 부분이 계단 스텝 구성을 가지도록 형성될 수 있고, 하나의 에지의 제2 부분이 계단 스텝 구성을 가지지 않도록 형성될 수 있다는 점을 포함할 수 있다.
수직 커플링이 이웃한 윗단 스텝을 지나 횡방향으로 확장하는 하단 스텝의 일부분에 대해 제공될 수 있도록, 하단 스텝은 이웃한 윗단 스텝을 초과하여 충분한 거리만큼 횡방향으로 확장할 수 있다. 이러한 방식으로, 상향 컨덕터(436)는 특정 스텝에 커플링될 수 있다.
도 4는 상향 상호접속(436)의 각각에 커플링된 최상부 평면 상호접속들(438)을 도시한다. 최상부 평면 상호접속들(438)은 전도성 라인들(425)이 형성된 면에 실질적으로 평행한 면, 예를 들어, X-Y 면에 형성될 수 있다. 그러나, 최상부 평면 상호접속들(438)은 예를 들어, X 방향으로 확장하는 전도성 라인들(425) 각각, 및 예를 들어, Z 방향으로 확장하는 상향 상호접속들(436)에 대해 직교하는 방향, 예를 들어, Y 방향으로 확장하도록 형성될 수 있고, 여기서 방향은 각각의 컨덕터의 가장 긴 디멘젼에 의해 정의된다. 다수의 실시예에 따르면, 최상부 평면 상호접속(438)은 동일한 또는 상이한 높이에서, 데이터 라인들(422)에 평행한 방향, 예를 들어, Y 방향으로 형성될 수 있다.
도 4에 도시된 바와 같이, 하향 상호접속들(440)은 최상부 평면 상호접속(438)에 커플링될 수 있다. 다수의 실시예에 따르면, 하향 상호접속들(440)은 영역(434)에 위치될 수 있지만, 영역(434)의 외부에는 위치되지 않는다. 하향 상호접속들(440)은 물질들의 스택(426) 및/또는 제2 선택 게이트 라인(430) 및/또는 소스 라인(들)의 아래로 확장할 수 있다. 하향 상호접속들(340)은 도 4에 도시된 것보다 물질들의 스택(306)의 더 아래로 확장할 수 있다. 본 개시내용의 다수의 실시예에 따르면, 상향 상호접속들(436), 최상부 평면 상호접속들(438), 및 하향 상호접속들(440)은 모두, 예를 들어, 폴리실리콘, 또는 다른 도핑되거나 도핑되지 않은 물질들로 형성될 수 있다. 최하부 평면 상호접속은 명료성을 위해 도 4에 도시되어 있지 않다.
메모리 어레이(420)는 메모리 어레이(420)를 동작시키는 것과 연관된 다양한 회로에 커플링될 수 있다. 이러한 회로는, 예를 들어, 스트링 드라이버를 포함할 수 있다. 메모리 어레이(420)를 동작시키는 것과 연관된 회로는 메모리 어레이(420)의 아래의 그리고/또는 메모리 어레이(420)의 바로 아래가 아닌 경우 메모리 어레이(420)의 양각부 아래의 기판 근처에 형성된 CMOS 회로일 수 있다.
예로서, 최하부 평면 상호접속들은, 메모리 어레이(420)로부터, 예를 들어, 스트링 드라이버로 라우팅될 수 있다. 전기적 커플링은, 전도성 라인들(425), 선택 게이트 라인들(428/430), 및/또는 소스 라인들을 포함한 물질들의 스택과 스트링 드라이버 사이에, 예를 들어, 최하부 평면 상호접속들을 통해, 만들어질 수 있다.
본 개시내용의 다수의 실시예의 이점들은, 전도성 물질들의 스택이, 상향 상호접속들(436)이 양(WBLK/NWL)에 의해 제한되고, 전도성 물질들의 스택의 폭(WBLK)에 한정되는 배열에서 주어진 피치 설계 규정에 대해 수용될 수 있는 것보다 더 많은 쌍의 전도 및 절연 물질들을 포함할 수 있다는 점을 포함한다.
도 5는 본 개시내용의 다수의 실시예에 따른 3D 메모리 어레이들에 대한 상호접속들을 예시하는 개략도이다. 도 5는 제1 메모리 어레이(562) 및 제2 메모리 어레이(563)를 도시한다. 제1 메모리 어레이(562) 및 제2 메모리 어레이(563) 각각은 데이터 라인(BL)과 소스 라인(SRC) 사이의 직렬-커플링된 메모리 셀들의 다수의 수직 스트링을 포함한다. 직렬-커플링된 메모리 셀들의 수직 스트링들은 다수의 액세스 라인, 예를 들어, WL0, WL1, WL2, WL3, 드레인 선택 게이트(SGD) 및 소스 선택 게이트(SGS)에 의해 제어된다.
도 5는 제1 메모리 어레이(562) 및 제2 메모리 어레이(563) 및 전역 제어 라인들(566), 예를 들어, GSGS, GWL0, GWL1, GWL2, GWL3, 및 GSGD 사이의 커플링을 예시한다. 전역 제어 라인들(566)에 커플링된 제1 메모리 어레이(562) 및 제2 메모리 어레이(563) 중 특정 하나는 블록 선택 제어 라인들에 의해 제어되는 선택 트랜지스터들의 동작에 의해 결정되는데, 예를 들어, Blksel(n)(564)는 제1 메모리 어레이(562)를 전역 제어 라인들(566)에 커플링시키도록 어써트(assert)될 수 있고, Blksel(n+1)(565)는 제2 메모리 어레이(563)를 전역 제어 라인들(566)에 커플링시키도록 어써트될 수 있다. 각각의 메모리 어레이는 전역 제어 라인들(566)에 선택적으로 커플링가능한 로컬 제어 라인들, 예를 들어, 액세스 라인들, 선택 게이트 라인들을 가진다.
선택 트랜지스터들은 메모리 어레이의 풋프린트 아래에 그러나 풋프린트내와 같은, 메모리 어레이, 예를 들어, 562 및/또는 563 아래에 위치될 수 있거나, 또는, 예를 들어, 아래에, 그러나 그 외부에 위치될 수 있거나, 또는 둘 모두의 조합일 수 있는데, 예를 들어, 일부 선택 트랜지스터가 메모리 어레이의 풋프린트 내의 메모리 어레이 아래에 위치될 수 있고, 다른 선택 트랜지스터들은 동일한 또는 상이한 높이에서 메모리 어레이의 풋프린트의 외부에 위치될 수 있다. 로컬 제어 라인들, 예를 들어, 액세스 라인들, 선택 게이트 라인들은, 상향 상호접속들, 및 선택적으로 최상부 평면 상호접속들 및 하향 상호접속들에 커플링될 수 있는 로컬 제어 라인들을, 그러한 라우팅이 이전에 기술되었던 것과 같이 선택 트랜지스터들에 적절하게 라우팅될 수 있도록 노출시키기 위해 계단 스텝 구조를 사용하여 예를 들어, 도 3a 및 3b에 대해 기재된 것과 같이, 3D 메모리 어레이에 대해 형성될 수 있다. 전역 제어 라인들(566)은 메모리 어레이 아래에, 또는 메모리 어레이, 예를 들어, 562, 563 위에, 또는 둘 모두의 조합에 라우팅될 수 있는데, 예를 들어, 일부 전역 제어 라인(566)은 메모리 어레이의 아래에 라우팅될 수 있고, 일부 전역 제어 라인은 메모리 어레이의 위에 라우팅될 수 있다.
표 1은, WL1이 판독 및 프로그래밍을 위해 선택되고 및 제1 메모리 어레이(562)가 하이인 Blksel(n)을 이용하여 선택되고, 제2 메모리 어레이(563)가 로우인 Blksel(n+1)을 이용하여 선택해제되는 것에 기초하여, 판독, 프로그래밍 및 소거를 위한 예시적인 동작 파라미터들, 예를 들어, 전압들을 제공한다.
Figure pat00001
본 개시내용의 다수의 실시예에 따르면, 레귤레이터(558)의 스트링 드라이버들(559)은 각각의 전역 제어 라인들(566)에 커플링된다. 레귤레이터(558)의 스트링 드라이버들(559)은 레귤레이터 인에이블(Reg_en) 신호(561)에 의해 제어된다. 등화 트랜지스터들(562)은, 등화 트랜지스터들(562)이 동작될 때 이들이 전역 제어 라인들(566)의 쌍들 사이에 전도성 경로를 제공하도록, 전역 제어 라인들(566)의 쌍들 사이에 위치된다. 등화 트랜지스터들(562)은 등화 인에이블(Eq_en) 신호(560)에 의해 제어된다.
다수의 실시예에 따르면, 프로그램 및/또는 판독 동작이 완료된 이후, 레귤레이터(558)의 스트링 드라이버들(559)은, 예컨대 레귤레이터 인에이블 신호(561)를 로우가 되게 함으로써 디스에이블된다. 전체 액세스 라인들 및 선택 게이트들, 예를 들어, GWL들, GSGS, 및 GSGD은 부동상태(floating)로 남겨진다. 등화 트랜지스터들(562)은 예컨대, 등화 인에이블 신호(560)를 하이가 되게 함으로써 도통하도록 동작된다.
프로그램 및 판독 동작들 동안 전역 제어 라인들(566) 사이에 큰 전압 차들이 존재할 수 있지만, 등화 이후, 전역 제어 라인들(566), 및 전역 제어 라인들(566)에 커플링된 로컬 제어 라인들은 실질적으로 동일한 전위를 가질 수 있다.
전술된 등화에 후속하여, 전역 제어 라인들(566) 및 전역 제어 라인들(566)에 커플링된 로컬 제어 라인들은 기준 전위, 예를 들어 접지로 방전될 수 있다. 메모리 어레이의 3D 구성으로 인해 메모리 어레이 내의 전도성 라인들 사이의 커패시턴스가 존재할 수 있지만, 등화 및 기준 전위로의 방전 이후, 전역 제어 라인들(566), 및 전역 제어 라인들(566)에 커플링된 로컬 제어 라인들은 음의 전위를 가지지 않는다.
대안적인 실시예에 따르면, 전역 제어 라인들(566) 및 전역 제어 라인들(566)에 커플링된 로컬 제어 라인들의 기준 전위로의 방전 대신, 또는 이들의 방전에 더하여, 전역 제어 라인들(566) 각각, 및 전역 제어 라인들(566)에 커플링된 로컬 제어 라인들은, 다음 동작을 위한 준비 시에, 기준 전위, 예를 들어, 접지가 아닌 또다른 전위로 바이어싱하도록, 예를 들어, 대응하는 스트링 드라이버(559)에 의해 개별적으로 제어될 수 있다.
도 6은 본 개시내용의 다수의 실시예에 따라 동작되는 3D 메모리 디바이스의 상호접속들과 연관된 동작 신호들을 예시하는 타이밍도이다. 도 6에 도시된 동작 신호들은, 프로그램 동작의 경우 선택되고 판독 동작의 경우 선택해제되는 WL0 및 프로그램 동작의 경우 선택해제되고 판독 동작의 경우 선택되는 WL1에 기초한다. 시간 기간(670)은 각각의 판독 또는 프로그램 동작이 발생하는 동안의 시간에 대응하고, 시간 기간(672)은 등화 동작이 발생하는 동안의 시간 기간에 대응하고, 시간 기간(673)은 방전 동작이 발생하는 동안의 시간 기간에 대응한다.
시간 기간(670) 동안, 레귤레이터 인에이블(Reg_en) 신호(676)는 하이여서, 스트링 드라이버들, 예를 들어, 도 5의 559가 특정 액세스 라인의 전압들을 구동할 수 있게 하는데, 예를 들어, WL0 전압 신호는 예시적인 프로그램 동작에 대해 하이로 도시되고, WL1 전압 신호는 예시적인 판독 동작에 대해 하이로 도시된다. 등화 회로들, 예를 들어, 도 5의 등화 트랜지스터들(562)은 로우인 등화 인에이블(Eq_en) 신호에 의해 도시된 바와 같이 프로그램 및 판독 동작들 동안 디스에이블되고, 따라서, 도 5의 등화 트랜지스터들(562)은 도통하지 않는다.
시간 기간(670) 동안, 예를 들어, 프로그램 또는 판독 동작들 이후, Reg_en 신호(676)는 로우가 되고 이에 의해 스트링 드라이버들, 예를 들어, 도 5의 559를 디스에이블시키고, Eq_en 신호는 하이가 되고, 따라서, 도 5의 등화 트랜지스터들(562)은 도통하여, 예를 들어, WL0 및 WL1을 함께 커플링시킨다. 그 결과, WL0 및 WL1 각각 상의 전압은 도 6에 도시된 바와 같이 동일한, 예를 들어, 등화된 전압이 된다.
등화에 후속하여, Eq_en 신호는 로우가 되고, 이에 의해 도 5의 등화 트랜지스터들(562)이 도통하지 않게 하는데, 예를 들어, WL0를 WL1으로부터 분리시킨다. 도 6에 도시된 바와 같이, 시간 기간(673) 동안, Reg_en 신호(676)는 하이가 되어, 다수의 액세스 라인, 예를 들어, WL0 및 WL1의 전압들을 등화된 전압과는 상이한 전압으로 구동시키기 위해 사용될 수 있는 스트링 드라이버들, 예를 들어, 도 5의 559를 인에이블시킨다.
도 7은 본 개시내용의 다수의 실시예에 따른 적어도 하나의 3D 메모리 어레이(720)를 포함하는 컴퓨팅 시스템(780)의 형태인 장치의 블록도이다. 본원에 사용된 바와 같이, 메모리 시스템(784), 제어기(790), 메모리 디바이스(792) 및 메모리 어레이(720)는 또한 별도로 하나의 "장치"로서 간주될 수 있다. 메모리 시스템(784)은 예를 들어, 고체 상태 드라이브(SSD)일 수 있고, 호스트 인터페이스(788), 제어기(790), 예를 들어, 프로세서 및/또는 다른 제어 회로, 및 다수의 메모리 디바이스(792), 예를 들어, 메모리 시스템(784)에 대한 저장 볼륨을 제공하는 NAND 플래시 디바이스들과 같은 고체 상태 메모리 디바이스들을 포함할 수 있다. 메모리 디바이스(792)는 도 4에 도시된 메모리 어레이(420), 및 도 5에 도시된 메모리 어레이들(562/563)과 같은 다수의 메모리 어레이(720)를 포함할 수 있다.
다수의 실시예에서, 제어기(790), 다수의 메모리 디바이스(792) 및/또는 호스트 인터페이스(788)는 단일 다이 상에 또는 단일 패키지, 예를 들어, 관리된 NAND 애플리케이션 내에 물리적으로 위치될 수 있다.
제어기(790)는 하나 이상의 채널을 통해 호스트 인터페이스(788)에 그리고 다수의 메모리 디바이스(792)에 커플링될 수 있고, 메모리 시스템(784)과 호스트(782) 사이에 데이터를 전달하기 위해 사용될 수 있다. 인터페이스(788)는 표준화된 인터페이스의 형태일 수 있다. 예를 들어, 메모리 시스템(784)이 컴퓨팅 시스템(780)에서 데이터 저장을 위해 사용될 때, 인터페이스(788)는, 다른 커넥터들 및 인터페이스들 중 특히, SATA(serial advanced technology attachment), PCIe(peripheral component interconnect express), 또는 USB(universal serial bus)일 수 있다. 그러나, 일반적으로, 인터페이스(788)는 호스트 인터페이스(788)에 대한 호환가능한 리셉터들을 가지는 호스트(782)와 메모리 시스템(784) 사이에 제어, 어드레스, 데이터 및 다른 신호들을 전달하기 위한 인터페이스를 제공할 수 있다.
호스트(782)는 여러 다른 타입의 호스트 중, 개인용 랩톱 컴퓨터, 데스트톱 컴퓨터, 디지털 카메라, 모바일 전화, 또는 메모리 카드 판독기와 같은 호스트 시스템일 수 있다. 호스트(782)는 시스템 마더보드 및/또는 백플레인을 포함할 수 있고, 다수의 메모리 액세스 디바이스, 예를 들어, 다수의 프로세서를 포함할 수 있다. 호스트(782)는 통신 채널(786)에 의해 호스트 인터페이스(788)에 커플링될 수 있다.
제어기(790)는 특히, 등화, 방전 및 스트링 드라이버 동작을 포함하는, 데이터 판독, 기록 및 소거 동작들을 제어하기 위해 다수의 메모리 디바이스(792)와 통신할 수 있다. 제어기(790)는, 예를 들어, 하드웨어 및/또는 펌웨어, 예를 들어, 하나 이상의 집적 회로, 및/또는 다수의 메모리 디바이스(792)에 대한 액세스를 제어하고 그리고/또는 호스트(782)와 다수의 메모리 디바이스(792) 사이의 데이터 전달을 용이하게 하기 위한 소프트웨어의 형태인 다수의 컴포넌트를 포함할 수 있다.
다수의 메모리 디바이스(792)는 메모리 셀들의 다수의 어레이, 예를 들어, 도 4 및 5에 도시된 것과 같은 어레이들을 포함할 수 있다. 어레이들은, 예를 들어, NAND 아키텍쳐를 가지는 플래시 어레이들일 수 있다. 그러나, 실시예들은 특정 타입의 메모리 어레이 또는 어레이 아키텍쳐에 제한되지 않는다. 메모리 셀들은, 예를 들어, 다수의 물리적 페이지를 포함하는 다수의 블록으로 그룹화될 수 있다. 다수의 블록은 메모리 셀들의 평면에 포함될 수 있고, 어레이는 다수의 평면을 포함할 수 있다.
특정 실시예들이 본원에 예시되고 기술되었지만, 통상의 기술자는 동일한 결과들을 달성하기 위해 계산된 배열이 도시된 특정 실시예들로 대체될 수 있다는 점을 이해할 것이다. 이 개시내용은 본 개시내용의 다양한 실시예의 조정들 또는 변형들을 커버하도록 의도된다. 위의 기재가 제한적인 방식이 아니라 예시적인 방식으로 이루어졌다는 점이 이해되어야 한다. 위 실시예들 및 본원에 구체적으로 기재되지 않은 다른 실시예들의 조합은 위 기재를 살펴볼 시에 통상의 기술자에게 명백할 것이다. 본 개시내용의 다양한 실시예들의 범위는 위의 구조들 및 방법들이 사용되는 다른 응용예들을 포함한다. 따라서, 본 개시내용의 다양한 실시예들의 범위는 첨부된 청구항들을 참조하여, 이러한 청구항들에 부여된 등가물들의 전체 범위와 함께 결정되어야 한다.
이전의 상세한 기재에서, 다양한 특징들은 개시내용을 개요화할 목적으로 단일 실시예에 함께 그룹화되었다. 개시내용의 이러한 방법은 본 개시내용의 개시된 실시예들이 각각의 청구항에서 명시적으로 인용된 것보다 더 많은 특징들을 사용해야 한다는 의도를 반영하는 것으로서 해석되지 않아야 한다. 오히려, 후속하는 청구항들이 반영하는 바와 같이, 발명 대상은 단일의 개시된 실시예의 모든 특징들보다 더 적은 특징들에 존재한다. 따라서, 후속하는 청구항들은 이에 의해 상세한 기재에 포함되며, 각각의 청구항은 그 스스로가 별도의 실시예로서 존재한다.

Claims (15)

  1. 방법으로서,
    메모리 셀들의 스트링 및 상기 스트링에 커플링된 액세스 라인들을 포함하는 3차원 메모리 어레이에서 판독 동작을 수행하는 단계로서, 상기 액세스 라인들 중 선택된 하나로 제1 전압을 제공하는 단계와 상기 액세스 라인들 중 선택되지 않은 하나로 제2 전압을 제공하는 단계를 포함하는, 단계; 및
    상기 판독 동작을 수행하는 단계 이후에, 상기 액세스 라인들 중 상기 선택된 하나 및 상기 액세스 라인들 중 상기 선택되지 않은 하나를 상기 액세스 라인들 중 상기 선택된 하나 및 상기 액세스 라인들 중 상기 선택되지 않은 하나의 등화 전위로 방전시키는 단계를 포함하는, 방법.
  2. 청구항 1에 있어서,
    상기 제2 전압은 상기 제1 전압보다 높은, 방법.
  3. 청구항 1에 있어서,
    상기 액세스 라인들 중 상기 선택된 하나 및 상기 액세스 라인들 중 상기 선택되지 않은 하나를 상기 등화 전위로 방전시킨 이후에, 상기 액세스 라인들 중 상기 선택된 하나 및 상기 액세스 라인들 중 상기 선택되지 않은 하나를 접지 기준 전위로 방전시키는 단계를 더 포함하는, 방법.
  4. 청구항 1 내지 청구항 3 중 어느 한 항에 있어서,
    상기 판독 동작을 수행하는 동안 등화 회로를 디스에이블시키는 단계; 및
    상기 액세스 라인들 중 상기 선택된 하나 및 상기 액세스 라인들 중 상기 선택되지 않은 하나를 상기 등화 전위로 방전시키는 동안 상기 등화 회로를 인에이블시키는 단계를 더 포함하는, 방법.
  5. 청구항 1 내지 청구항 3 중 어느 한 항에 있어서,
    상기 액세스 라인들 중 상기 선택된 하나 및 상기 액세스 라인들 중 상기 선택되지 않은 하나를 상기 등화 전위로 방전시키는 단계에 후속하여 상기 메모리 셀들의 스트링에 커플링된 스트링 드라이버를 디스에이블시키는 단계를 더 포함하는, 방법.
  6. 청구항 1 내지 청구항 3 중 어느 한 항에 있어서,
    상기 액세스 라인들 중 상기 선택된 하나 및 상기 액세스 라인들 중 상기 선택되지 않은 하나 중 적어도 하나에 제3 전압을 제공하기 위해, 상기 액세스 라인들 중 상기 선택된 하나 및 상기 액세스 라인들 중 상기 선택되지 않은 하나를 상기 등화 전위로 방전시키는 단계에 후속하여 상기 메모리 셀들의 스트링에 커플링된 스트링 드라이버를 인에이블시키는 단계를 더 포함하는, 방법.
  7. 청구항 6에 있어서,
    상기 제3 전압은 상기 등화 전위와 상이한, 방법.
  8. 방법으로서,
    메모리 셀들의 스트링 및 상기 스트링에 커플링된 제어 라인들을 포함하는 3차원 메모리 어레이에서 판독 동작을 수행하는 단계로서, 제1 제어 라인으로 제1 전압을 제공하는 단계와 제2 제어 라인으로 제2 전압을 제공하는 단계를 포함하는, 단계; 및
    상기 판독 동작을 수행하는 단계 이후에, 상기 제1 제어 라인과 상기 제2 제어 라인을 등화 전위로 방전시키는 단계를 포함하는, 방법.
  9. 장치로서,
    메모리 셀들의 스트링 및 상기 스트링에 커플링된 액세스 라인들을 포함하는 3차원 메모리 어레이; 및
    상기 3차원 메모리 어레이에 커플링된 제어기를 포함하며, 상기 제어기는:
    상기 액세스 라인들 중 선택된 하나로 제1 전압을 인가시키고;
    상기 액세스 라인들 중 선택되지 않은 하나로 제2 전압을 인가시키며;
    판독 동작의 수행에 후속하여, 상기 액세스 라인들 중 상기 선택된 하나와 상기 액세스 라인들 중 상기 선택되지 않은 하나를 등화 전위로 방전시키도록
    구성되는, 장치.
  10. 청구항 9에 있어서,
    상기 제1 전압은 상기 제2 전압과 상이한, 장치.
  11. 청구항 9에 있어서,
    상기 제어기는, 상기 액세스 라인들 중 상기 선택된 하나와 상기 액세스 라인들 중 상기 선택되지 않은 하나를 상기 등화 전위로 방전시키는 것에 후속하여, 상기 액세스 라인들 중 상기 선택된 하나와 상기 액세스 라인들 중 상기 선택되지 않은 하나를 접지 기준 전위로 방전시키도록 더 구성되는, 장치.
  12. 청구항 9 내지 청구항 11 중 어느 한 항에 있어서,
    상기 등화 전위는 접지 기준 전위와 상이한, 장치.
  13. 청구항 9 내지 청구항 11 중 어느 한 항에 있어서,
    상기 3차원 메모리 어레이에 커플링된 등화 회로를 더 포함하고, 상기 제어기는:
    상기 판독 동작을 수행하는 동안 상기 등화 회로를 디스에이블시키고;
    상기 액세스 라인들 중 상기 선택된 하나와 상기 액세스 라인들 중 상기 선택되지 않은 하나를 상기 등화 전위로 방전시키는 동안 상기 등화 회로를 인에이블시키도록
    더 구성되는, 장치.
  14. 청구항 9 내지 청구항 11 중 어느 한 항에 있어서,
    상기 액세스 라인들 중 상기 선택된 하나에 커플링된 제1 전역 제어 라인; 및
    상기 액세스 라인들 중 상기 선택되지 않은 하나에 커플링된 제2 전역 제어 라인을 더 포함하며,
    상기 제어기는, 상기 판독 동작의 수행에 후속하여, 상기 제1 전역 제어 라인과 상기 제2 전역 제어 라인을 등화 전위로 방전시키도록 구성되는, 장치.
  15. 청구항 9 내지 청구항 11 중 어느 한 항에 있어서,
    상기 액세스 라인들 중 상기 선택된 하나에 커플링된 제1 전역 제어 라인; 및
    상기 액세스 라인들 중 상기 선택되지 않은 하나에 커플링된 제2 전역 제어 라인을 더 포함하며,
    상기 제어기는, 상기 제1 전역 제어 라인과 상기 제2 전역 제어 라인을 상기 등화 전위와 상이한 전위로 방전시키도록 구성되는, 장치.
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