KR20210079382A - 인터레벨 접속 구조물들을 포함하는 3차원 크로스 포인트 메모리 디바이스 및 그 제조 방법 - Google Patents

인터레벨 접속 구조물들을 포함하는 3차원 크로스 포인트 메모리 디바이스 및 그 제조 방법 Download PDF

Info

Publication number
KR20210079382A
KR20210079382A KR1020217018292A KR20217018292A KR20210079382A KR 20210079382 A KR20210079382 A KR 20210079382A KR 1020217018292 A KR1020217018292 A KR 1020217018292A KR 20217018292 A KR20217018292 A KR 20217018292A KR 20210079382 A KR20210079382 A KR 20210079382A
Authority
KR
South Korea
Prior art keywords
structures
electrically conductive
conductive lines
pillar structures
layer
Prior art date
Application number
KR1020217018292A
Other languages
English (en)
Other versions
KR102531380B1 (ko
Inventor
유지 타까하시
웨이 쿠오 시
Original Assignee
샌디스크 테크놀로지스 엘엘씨
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US16/410,326 external-priority patent/US10879313B2/en
Priority claimed from US16/410,376 external-priority patent/US10991761B2/en
Application filed by 샌디스크 테크놀로지스 엘엘씨 filed Critical 샌디스크 테크놀로지스 엘엘씨
Publication of KR20210079382A publication Critical patent/KR20210079382A/ko
Application granted granted Critical
Publication of KR102531380B1 publication Critical patent/KR102531380B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
    • H01L27/2481—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
    • H10B63/24—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes of the Ovonic threshold switching type
    • H01L27/2409—
    • H01L27/2463—
    • H01L45/06—
    • H01L45/12—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/061—Patterning of the switching material
    • H10N70/063—Patterning of the switching material by etching of pre-deposited switching material layers, e.g. lithography
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8828—Tellurides, e.g. GeSbTe

Abstract

제1 전기 전도성 라인들, 제1 필라 구조물들, 제2 전기 전도성 라인들, 제2 필라 구조물들, 제3 전기 전도성 라인들, 제3 필라 구조물들, 제4 전기 전도성 라인들, 및 제4 필라 구조물들이 기판 위에 형성된다. 각각의 필라 구조물은 메모리 요소를 포함한다. 상호접속 구조물들은 제1 전기 전도성 라인들 상에 형성된다. 제1 전기 전도성 라인들은 메모리 요소들의 어레이들의 영역 외부에 위치되는 얇은 세그먼트들을 가질 수 있고, 상호접속 구조물들은 얇은 세그먼트들 상에 형성될 수 있다. 대안적으로 또는 추가적으로, 상호접속 구조물들은 제1 전기 전도성 라인들의 각자의 제1 전기 전도성 라인과 접촉하는 제1 전도성 비아 구조물, 전도성 패드 구조물, 및 제2 전도성 비아 구조물의 수직 스택을 포함할 수 있다. 제5 전기 전도성 라인들은 메모리 요소들의 제2 2차원 어레이의 상단 표면들 상에 그리고 상호접속 구조물들의 상단 표면 상에 형성될 수 있다.

Description

인터레벨 접속 구조물들을 포함하는 3차원 크로스 포인트 메모리 디바이스 및 그 제조 방법
관련 출원
본 출원은 2019년 5월 13일자로 출원된 미국 정규 특허 출원 제16/410,326호 및 미국 정규 특허 출원 제16/410,376호의 우선권의 이익을 주장하며, 상기 출원들의 전체 내용들은 본 명세서에 참고로 포함된다.
기술분야
본 발명은 대체적으로 반도체 디바이스들의 분야에 관한 것이고, 특히, 인터레벨(inter-level) 접속 구조물들을 포함하는 3차원 크로스 포인트(cross-point) 메모리 디바이스들 및 그 제조 방법들에 관한 것이다.
크로스 포인트 어레이 디바이스는, 단위 디바이스 요소들이 3차원 어레이의 2차원 어레이로서 배열되고 상이한 레벨들에 위치된 액세스 라인들의 선택된 쌍에 의해 액세스되는 디바이스이다. 크로스 포인트 어레이 디바이스는 액세스 라인들의 2개의 세트들을 포함하는 2차원 어레이로서 구성될 수 있거나, 또는 액세스 라인들의 3개 이상의 세트들을 포함하는 3차원 어레이로서 구성될 수 있다.
각각의 단위 디바이스 요소는 액세스 라인들 중 위에 놓인 하나의 액세스 라인 및 액세스 라인들 중 아래에 놓인 하나의 액세스 라인의 선택에 의해 액세스될 수 있다. 액세스 라인들은 액세스 라인들에 접속된 주변 디바이스의 구성에 따라 그리고 각각의 단위 디바이스 요소 내의 컴포넌트들의 구성에 따라 워드 라인들 또는 비트 라인들로 지칭된다. 3차원 크로스 포인트 어레이 디바이스의 경우에 있어서, 각각의 홀수 번호 레벨에서의 액세스 라인들이 비트 라인일 수 있고 각각의 짝수 번호 레벨에서의 액세스 라인들이 워드 라인들일 수 있거나, 또는 그 역도 성립할 수 있다.
본 발명의 일 실시예에 따르면, 메모리 디바이스가 제공되며, 이 메모리 디바이스는, 제1 전기 전도성 라인들, 제1 필라 구조물들의 2차원 어레이, 제2 전기 전도성 라인들, 제2 필라 구조물들의 2차원 어레이, 제3 전기 전도성 라인들, 제3 필라 구조물들의 2차원 어레이, 제4 전기 전도성 라인들, 제4 필라 구조물들의 2차원 어레이, 및 제5 전기 전도성 라인들을 포함하는 수직 스택 - 제1 필라 구조물들, 제2 필라 구조물들, 제3 필라 구조물들, 및 제4 필라 구조물들 각각은 각자의 메모리 요소를 포함하고, 제1 필라 구조물들의 2차원 어레이는 제1 폭을 갖는 제1 전기 전도성 라인들의 제1 부분들의 상단 표면들 위에 놓임 -; 및 제5 전기 전도성 라인들과 제1 전기 전도성 라인들 사이에 전기 전도성 경로들을 제공하는 상호접속 구조물들 - 상호접속 구조물들 각각은 제1 폭보다 작은 제2 폭을 갖는 제1 전기 전도성 라인들의 각자의 제1 전기 전도성 라인의 제2 부분의 상단 표면과 접촉함 - 을 포함한다.
본 발명의 다른 태양에 따르면, 메모리 디바이스를 형성하는 방법이 제공되며, 이 방법은, 기판 위에 제1 수평 방향을 따라 측방향으로 연장되는 제1 전기 전도성 라인들을 형성하는 단계 - 제1 전기 전도성 라인들은 제1 폭을 갖는 제1 부분들 및 제1 폭보다 작은 제2 폭을 갖는 제2 부분들을 포함함 -; 제1 필라 구조물들의 2차원 어레이 위에, 제2 전기 전도성 라인들, 제2 필라 구조물들의 2차원 어레이, 제3 전기 전도성 라인들, 제3 필라 구조물들의 2차원 어레이, 제4 전기 전도성 라인들, 및 제4 필라 구조물들의 2차원 어레이를 포함하는 수직 스택을 형성하는 단계 - 제1 필라 구조물들, 제2 필라 구조물들, 제3 필라 구조물들, 및 제4 필라 구조물들 각각은 각자의 메모리 요소를 포함함 -; 제1 전기 전도성 라인들의 제2 부분들의 상단 표면들 상에 상호접속 구조물들을 형성하는 단계; 및 제4 필라 구조물들의 2차원 어레이의 상단 표면들 상에 그리고 상호접속 구조물들의 상단 표면들 상에 제5 전기 전도성 라인들을 형성하는 단계를 포함한다.
본 발명의 또 다른 태양에 따르면, 메모리 디바이스가 제공되며, 이 메모리 디바이스는, 제1 전기 전도성 라인들, 제1 필라 구조물들의 2차원 어레이, 제2 전기 전도성 라인들, 제2 필라 구조물들의 2차원 어레이, 제3 전기 전도성 라인들, 제3 필라 구조물들의 2차원 어레이, 제4 전기 전도성 라인들, 제4 필라 구조물들의 2차원 어레이, 및 제5 전기 전도성 라인들을 포함하는 수직 스택 - 제1 필라 구조물들, 제2 필라 구조물들, 제3 필라 구조물들, 및 제4 필라 구조물들 각각은 각자의 메모리 요소를 포함함 -; 및 제5 전기 전도성 라인들과 제1 전기 전도성 라인들 사이에 전기 전도성 경로들을 제공하는 상호접속 구조물들 - 상호접속 구조물들 각각은 제1 전기 전도성 라인들의 각자의 제1 전기 전도성 라인과 접촉하는 제1 전도성 비아 구조물, 제1 전도성 비아 구조물의 상단 표면과 접촉하는 전도성 패드 구조물, 및 전도성 패드 구조물 및 제5 전기 전도성 라인들의 각자의 제5 전기 전도성 라인과 접촉하는 제2 전도성 비아 구조물의 수직 스택을 포함함 - 을 포함한다.
본 발명의 또 다른 태양에 따르면, 메모리 디바이스를 형성하는 방법이 제공되며, 이 방법은, 기판 위에 수직 스택을 형성하는 단계 - 수직 스택은 제1 전기 전도성 라인들, 제1 필라 구조물들의 2차원 어레이, 제2 전기 전도성 라인들, 제2 필라 구조물들의 2차원 어레이, 제3 전기 전도성 라인들, 제3 필라 구조물들의 2차원 어레이, 제4 전기 전도성 라인들, 및 제4 필라 구조물들의 2차원 어레이를 포함하고, 제1 필라 구조물들, 제2 필라 구조물들, 제3 필라 구조물들, 및 제4 필라 구조물들 각각은 각자의 메모리 요소를 포함하고 각자의 유전체 재료 층 내에 임베드됨 -; 제1 필라 구조물들, 제2 필라 구조물들, 제3 필라 구조물들, 또는 제4 필라 구조물들을 임베드하는 유전체 재료 층들을 통과하여 상호접속 구조물들을 형성하는 단계 - 상호접속 구조물들 각각은 제1 전기 전도성 라인들의 각자의 제1 전기 전도성 라인과 접촉하는 제1 전도성 비아 구조물, 제1 전도성 비아 구조물의 상단 표면과 접촉하는 전도성 패드 구조물, 및 전도성 패드 구조물 및 제5 전기 전도성 라인들의 각자의 제5 전기 전도성 라인과 접촉하는 제2 전도성 비아 구조물의 수직 스택을 포함함 -; 및 제4 필라 구조물들의 2차원 어레이 및 상호접속 구조물들 상에 제5 전기 전도성 라인들을 형성하는 단계를 포함한다.
도 1a는 본 발명의 제1 실시예에 따른, 제1 전도성 재료 층, 제1 선택자 층, 제1 상변화 메모리 층, 선택적 제1 배리어 층, 및 제1 하드 마스크 층을 포함하는 제1 층 스택의 형성 이후의 제1 예시적 구조물의 수직 단면도이다.
도 1b는 도 1a의 수직 평면 B - B'를 따른 제1 예시적 구조물의 수직 단면도이다.
도 1c는 도 1a의 수직 평면 C - C'를 따른 제1 예시적 구조물의 수직 단면도이다.
도 1d는 도 1a 내지 도 1c의 제1 예시적 구조물의 평면도이다. 수직 평면 A - A'는 도 1a 내지 도 1c의 수직 단면도의 평면이다. 수직 평면 B - B'는 도 1a 내지 도 1c의 수직 단면도의 평면이다. 수직 평면 C - C'는 도 1a 내지 도 1c의 수직 단면도의 평면이다.
도 2a는 본 발명의 제1 실시예에 따른, 제1 하드 마스크 층을 하드 마스크 스트립들로 패턴화한 이후의 제1 예시적 구조물의 수직 단면도이다.
도 2b는 도 2a의 수직 평면 B - B'를 따른 제1 예시적 구조물의 수직 단면도이다.
도 2c는 도 2a의 수직 평면 C - C'를 따른 제1 예시적 구조물의 수직 단면도이다.
도 2d는 도 2a 내지 도 2c의 제1 예시적 구조물의 평면도이다. 수직 평면 A - A'는 도 2a 내지 도 2c의 수직 단면도의 평면이다. 수직 평면 B - B'는 도 2a 내지 도 2c의 수직 단면도의 평면이다. 수직 평면 C - C'는 도 2a 내지 도 2c의 수직 단면도의 평면이다.
도 3a는 본 발명의 제1 실시예에 따른, 마스킹 재료 층으로 하드 마스크 스트립들의 제1 부분들을 커버하고 하드 마스크 스트립들의 제2 부분들을 슬리밍한 이후의 제1 예시적 구조물의 수직 단면도이다.
도 3b는 도 3a의 수직 평면 B - B'를 따른 제1 예시적 구조물의 수직 단면도이다.
도 3c는 도 3a의 수직 평면 C - C'를 따른 제1 예시적 구조물의 수직 단면도이다.
도 3d는 도 3a 내지 도 3c의 제1 예시적 구조물의 평면도이다. 수직 평면 A - A'는 도 3a 내지 도 3c의 수직 단면도의 평면이다. 수직 평면 B - B'는 도 3a 내지 도 3c의 수직 단면도의 평면이다. 수직 평면 C - C'는 도 3a 내지 도 3c의 수직 단면도의 평면이다.
도 4a는 본 발명의 제1 실시예에 따른, 제1 트렌치들에 의해 측방향으로 이격된 제1 스택형 레일 구조물들의 형성 이후의 제1 예시적 구조물의 수직 단면도이다.
도 4b는 도 4a의 수직 평면 B - B'를 따른 제1 예시적 구조물의 수직 단면도이다.
도 4c는 도 4a의 수직 평면 C - C'를 따른 제1 예시적 구조물의 수직 단면도이다.
도 4d는 도 4a 내지 도 4c의 제1 예시적 구조물의 평면도이다. 수직 평면 A - A'는 도 4a 내지 도 4c의 수직 단면도의 평면이다. 수직 평면 B - B'는 도 4a 내지 도 4c의 수직 단면도의 평면이다. 수직 평면 C - C'는 도 4a 내지 도 4c의 수직 단면도의 평면이다.
도 5a는 본 발명의 제1 실시예에 따른, 제1 필라 구조물들의 2차원 직사각형 어레이의 형성 이후의 제1 예시적 구조물의 수직 단면도이다.
도 5b는 도 5a의 수직 평면 B - B'를 따른 제1 예시적 구조물의 수직 단면도이다.
도 5c는 도 5a의 수직 평면 C - C'를 따른 제1 예시적 구조물의 수직 단면도이다.
도 5d는 도 5a 내지 도 5c의 제1 예시적 구조물의 평면도이다. 수직 평면 A - A'는 도 5a 내지 도 5c의 수직 단면도의 평면이다. 수직 평면 B - B'는 도 5a 내지 도 5c의 수직 단면도의 평면이다. 수직 평면 C - C'는 도 5a 내지 도 5c의 수직 단면도의 평면이다.
도 6a는 본 발명의 제1 실시예에 따른, 제1 유전체 재료 층의 형성 이후의 제1 예시적 구조물의 수직 단면도이다.
도 6b는 도 6a의 수직 평면 B - B'를 따른 제1 예시적 구조물의 수직 단면도이다.
도 6c는 도 6a의 수직 평면 C - C'를 따른 제1 예시적 구조물의 수직 단면도이다.
도 6d는 도 6a 내지 도 6c의 제1 예시적 구조물의 평면도이다. 수직 평면 A - A'는 도 6a 내지 도 6c의 수직 단면도의 평면이다. 수직 평면 B - B'는 도 6a 내지 도 6c의 수직 단면도의 평면이다. 수직 평면 C - C'는 도 6a 내지 도 6c의 수직 단면도의 평면이다.
도 7a는 본 발명의 제1 실시예에 따른, 제2 전도성 재료 층, 제2 선택자 층, 제2 상변화 메모리 층, 선택적 제2 배리어 층, 및 제2 하드 마스크 층을 포함하는 제2 층 스택의 형성 이후의 제1 예시적 구조물의 수직 단면도이다.
도 7b는 도 7a의 수직 평면 B - B'를 따른 제1 예시적 구조물의 수직 단면도이다.
도 7c는 도 7a의 수직 평면 C - C'를 따른 제1 예시적 구조물의 수직 단면도이다.
도 7d는 도 7a 내지 도 7c의 제1 예시적 구조물의 평면도이다. 수직 평면 A - A'는 도 7a 내지 도 7c의 수직 단면도의 평면이다. 수직 평면 B - B'는 도 7a 내지 도 7c의 수직 단면도의 평면이다. 수직 평면 C - C'는 도 7a 내지 도 7c의 수직 단면도의 평면이다.
도 8a는 본 발명의 제1 실시예에 따른, 제2 전기 전도성 라인들, 제2 필라 구조물들의 2차원 직사각형 어레이, 및 제2 유전체 재료 층의 형성 이후의 제1 예시적 구조물의 수직 단면도이다.
도 8b는 도 8a의 수직 평면 B - B'를 따른 제1 예시적 구조물의 수직 단면도이다.
도 8c는 도 8a의 수직 평면 C - C'를 따른 제1 예시적 구조물의 수직 단면도이다.
도 8d는 도 8a 내지 도 8c의 제1 예시적 구조물의 평면도이다. 수직 평면 A - A'는 도 8a 내지 도 8c의 수직 단면도의 평면이다. 수직 평면 B - B'는 도 8a 내지 도 8c의 수직 단면도의 평면이다. 수직 평면 C - C'는 도 8a 내지 도 8c의 수직 단면도의 평면이다.
도 9a는 본 발명의 제1 실시예에 따른, 제1 전도성 비아 구조물들의 형성 이후의 제1 예시적 구조물의 수직 단면도이다.
도 9b는 도 9a의 수직 평면 B - B'를 따른 제1 예시적 구조물의 수직 단면도이다.
도 9c는 도 9a의 수직 평면 C - C'를 따른 제1 예시적 구조물의 수직 단면도이다.
도 9d는 도 9a 내지 도 9c의 제1 예시적 구조물의 평면도이다. 수직 평면 A - A'는 도 9a 내지 도 9c의 수직 단면도의 평면이다. 수직 평면 B - B'는 도 9a 내지 도 9c의 수직 단면도의 평면이다. 수직 평면 C - C'는 도 9a 내지 도 9c의 수직 단면도의 평면이다.
도 9e는 도 9a 내지 도 9d의 제1 예시적 구조물 내에 제1 전도성 비아 구조물들을 포함하는 영역의 사시도이다.
도 9f는 도 9e의 영역의 개략적 레이아웃이다.
도 10a는 본 발명의 제1 실시예에 따른, 제3 전기 전도성 라인들, 제3 필라 구조물들의 2차원 직사각형 어레이, 제3 유전체 재료 층, 제4 전기 전도성 라인들, 제4 필라 구조물의 2차원 어레이, 제4 유전체 재료 층, 및 제2 전도성 비아 구조물들의 형성 이후의 제1 예시적 구조물의 수직 단면도이다.
도 10b는 도 10a의 수직 평면 B - B'를 따른 제1 예시적 구조물의 수직 단면도이다.
도 10c는 도 10a의 수직 평면 C - C'를 따른 제1 예시적 구조물의 수직 단면도이다.
도 10d는 도 10a 내지 도 10c의 제1 예시적 구조물의 평면도이다. 수직 평면 A - A'는 도 10a 내지 도 10c의 수직 단면도의 평면이다. 수직 평면 B - B'는 도 10a 내지 도 10c의 수직 단면도의 평면이다. 수직 평면 C - C'는 도 10a 내지 도 10c의 수직 단면도의 평면이다.
도 11a는 본 발명의 제1 실시예에 따른, 제5 전기 전도성 라인들의 형성 이후의 제1 예시적 구조물의 수직 단면도이다.
도 11b는 도 11a의 수직 평면 B - B'를 따른 제1 예시적 구조물의 수직 단면도이다.
도 11c는 도 11a의 수직 평면 C - C'를 따른 제1 예시적 구조물의 수직 단면도이다.
도 11d는 도 11a 내지 도 11c의 제1 예시적 구조물의 평면도이다. 수직 평면 A - A'는 도 11a 내지 도 11c의 수직 단면도의 평면이다. 수직 평면 B - B'는 도 11a 내지 도 11c의 수직 단면도의 평면이다. 수직 평면 C - C'는 도 11a 내지 도 11c의 수직 단면도의 평면이다.
도 12a는 본 발명의 제2 실시예에 따른, 제1 전도성 재료 층, 제1 선택자 층, 제1 상변화 메모리 층, 선택적 제1 배리어 층, 및 제1 하드 마스크 층을 포함하는 제1 층 스택의 형성 이후의 제2 예시적 구조물의 수직 단면도이다.
도 12b는 도 12a의 수직 평면 B - B'를 따른 제2 예시적 구조물의 수직 단면도이다.
도 12c는 도 12a의 수직 평면 C - C'를 따른 제2 예시적 구조물의 수직 단면도이다.
도 12d는 도 12a 내지 도 12c의 제2 예시적 구조물의 평면도이다. 수직 평면 A - A'는 도 12a 내지 도 12c의 수직 단면도의 평면이다. 수직 평면 B - B'는 도 12a 내지 도 12c의 수직 단면도의 평면이다. 수직 평면 C - C'는 도 12a 내지 도 12c의 수직 단면도의 평면이다.
도 13a는 본 발명의 제2 실시예에 따른, 제1 트렌치들에 의해 측방향으로 이격된 제1 스택형 레일 구조물들의 형성 이후의 제2 예시적 구조물의 수직 단면도이다.
도 13b는 도 13a의 수직 평면 B - B'를 따른 제2 예시적 구조물의 수직 단면도이다.
도 13c는 도 13a의 수직 평면 C - C'를 따른 제2 예시적 구조물의 수직 단면도이다.
도 13d는 도 13a 내지 도 13c의 제2 예시적 구조물의 평면도이다. 수직 평면 A - A'는 도 13a 내지 도 13c의 수직 단면도의 평면이다. 수직 평면 B - B'는 도 13a 내지 도 13c의 수직 단면도의 평면이다. 수직 평면 C - C'는 도 13a 내지 도 13c의 수직 단면도의 평면이다.
도 14a는 본 발명의 제2 실시예에 따른, 제1 필라 구조물들의 2차원 직사각형 어레이의 형성 이후의 제2 예시적 구조물의 수직 단면도이다.
도 14b는 도 14a의 수직 평면 B - B'를 따른 제2 예시적 구조물의 수직 단면도이다.
도 14c는 도 14a의 수직 평면 C - C'를 따른 제2 예시적 구조물의 수직 단면도이다.
도 14d는 도 14a 내지 도 14c의 제2 예시적 구조물의 평면도이다. 수직 평면 A - A'는 도 14a 내지 도 14c의 수직 단면도의 평면이다. 수직 평면 B - B'는 도 14a 내지 도 14c의 수직 단면도의 평면이다. 수직 평면 C - C'는 도 14a 내지 도 14c의 수직 단면도의 평면이다.
도 15a는 본 발명의 제2 실시예에 따른, 제1 유전체 재료 층의 형성 이후의 제2 예시적 구조물의 수직 단면도이다.
도 15b는 도 15a의 수직 평면 B - B'를 따른 제2 예시적 구조물의 수직 단면도이다.
도 15c는 도 15a의 수직 평면 C - C'를 따른 제2 예시적 구조물의 수직 단면도이다.
도 15d는 도 15a 내지 도 15c의 제2 예시적 구조물의 평면도이다. 수직 평면 A - A'는 도 15a 내지 도 15c의 수직 단면도의 평면이다. 수직 평면 B - B'는 도 15a 내지 도 15c의 수직 단면도의 평면이다. 수직 평면 C - C'는 도 15a 내지 도 15c의 수직 단면도의 평면이다.
도 16a는 본 발명의 제2 실시예에 따른, 제2 전기 전도성 라인들, 제2 필라 구조물들의 2차원 어레이, 제2 유전체 재료 층, 및 제1 전도성 비아 구조물들의 형성 이후의 제2 예시적 구조물의 수직 단면도이다.
도 16b는 도 16a의 수직 평면 B - B'를 따른 제2 예시적 구조물의 수직 단면도이다.
도 16c는 도 16a의 수직 평면 C - C'를 따른 제2 예시적 구조물의 수직 단면도이다.
도 16d는 도 16a 내지 도 16c의 제2 예시적 구조물의 평면도이다. 수직 평면 A - A'는 도 16a 내지 도 16c의 수직 단면도의 평면이다. 수직 평면 B - B'는 도 16a 내지 도 16c의 수직 단면도의 평면이다. 수직 평면 C - C'는 도 16a 내지 도 16c의 수직 단면도의 평면이다.
도 17a는 본 발명의 제2 실시예에 따른, 제3 전도성 재료 층, 제3 선택자 층, 제3 상변화 메모리 층, 선택적 제3 배리어 층, 및 제3 하드 마스크 층을 포함하는 층 스택의 형성 이후의 제2 예시적 구조물의 수직 단면도이다.
도 17b는 도 17a의 수직 평면 B - B'를 따른 제2 예시적 구조물의 수직 단면도이다.
도 17c는 도 17a의 수직 평면 C - C'를 따른 제2 예시적 구조물의 수직 단면도이다.
도 17d는 도 17a 내지 도 17c의 제2 예시적 구조물의 평면도이다. 수직 평면 A - A'는 도 17a 내지 도 17c의 수직 단면도의 평면이다. 수직 평면 B - B'는 도 17a 내지 도 17c의 수직 단면도의 평면이다. 수직 평면 C - C'는 도 17a 내지 도 17c의 수직 단면도의 평면이다.
도 18a는 본 발명의 제2 실시예에 따른, 제3 하드 마스크 층을 하드 마스크 스트립들 및 하드 마스크 플레이트들로 패턴화한 이후의 제2 예시적 구조물의 수직 단면도이다.
도 18b는 도 18a의 수직 평면 B - B'를 따른 제2 예시적 구조물의 수직 단면도이다.
도 18c는 도 18a의 수직 평면 C - C'를 따른 제2 예시적 구조물의 수직 단면도이다.
도 18d는 도 18a 내지 도 18c의 제2 예시적 구조물의 평면도이다. 수직 평면 A - A'는 도 18a 내지 도 18c의 수직 단면도의 평면이다. 수직 평면 B - B'는 도 18a 내지 도 18c의 수직 단면도의 평면이다. 수직 평면 C - C'는 도 18a 내지 도 18c의 수직 단면도의 평면이다.
도 19a는 본 발명의 제2 실시예에 따른, 하드 마스크 스트립들 주위의 제1 스페이서 재료 부분들의 형성 및 하드 마스크 플레이트들 주위의 제2 스페이서 재료 부분들의 형성 이후의 제2 예시적 구조물의 수직 단면도이다.
도 19b는 도 19a의 수직 평면 B - B'를 따른 제2 예시적 구조물의 수직 단면도이다.
도 19c는 도 19a의 수직 평면 C - C'를 따른 제2 예시적 구조물의 수직 단면도이다.
도 19d는 도 19a 내지 도 19c의 제2 예시적 구조물의 평면도이다. 수직 평면 A - A'는 도 19a 내지 도 19c의 수직 단면도의 평면이다. 수직 평면 B - B'는 도 19a 내지 도 19c의 수직 단면도의 평면이다. 수직 평면 C - C'는 도 19a 내지 도 19c의 수직 단면도의 평면이다.
도 20a는 본 발명의 제2 실시예에 따른, 제2 스페이서 재료 부분들을 패턴화된 포토레지스트 층으로 마스킹하고 제2 스페이서 재료 부분들을 제거한 이후의 제2 예시적 구조물의 수직 단면도이다.
도 20b는 도 20a의 수직 평면 B - B'를 따른 제2 예시적 구조물의 수직 단면도이다.
도 20c는 도 20a의 수직 평면 C - C'를 따른 제2 예시적 구조물의 수직 단면도이다.
도 20d는 도 20a 내지 도 20c의 제2 예시적 구조물의 평면도이다. 수직 평면 A - A'는 도 20a 내지 도 20c의 수직 단면도의 평면이다. 수직 평면 B - B'는 도 20a 내지 도 20c의 수직 단면도의 평면이다. 수직 평면 C - C'는 도 20a 내지 도 20c의 수직 단면도의 평면이다.
도 21a는 본 발명의 제2 실시예에 따른, 패턴화된 포토레지스트 층을 제거한 이후의 제2 예시적 구조물의 수직 단면도이다.
도 21b는 도 21a의 수직 평면 B - B'를 따른 제2 예시적 구조물의 수직 단면도이다.
도 21c는 도 21a의 수직 평면 C - C'를 따른 제2 예시적 구조물의 수직 단면도이다.
도 21d는 도 21a 내지 도 21c의 제2 예시적 구조물의 평면도이다. 수직 평면 A - A'는 도 21a 내지 도 21c의 수직 단면도의 평면이다. 수직 평면 B - B'는 도 21a 내지 도 21c의 수직 단면도의 평면이다. 수직 평면 C - C'는 도 21a 내지 도 21c의 수직 단면도의 평면이다.
도 22a는 본 발명의 제2 실시예에 따른, 제3 전기 전도성 라인들 및 제3 스택형 레일 구조물들의 형성 이후의 제2 예시적 구조물의 수직 단면도이다.
도 22b는 도 22a의 수직 평면 B - B'를 따른 제2 예시적 구조물의 수직 단면도이다.
도 22c는 도 22a의 수직 평면 C - C'를 따른 제2 예시적 구조물의 수직 단면도이다.
도 22d는 도 22a 내지 도 22c의 제2 예시적 구조물의 평면도이다. 수직 평면 A - A'는 도 22a 내지 도 22c의 수직 단면도의 평면이다. 수직 평면 B - B'는 도 22a 내지 도 22c의 수직 단면도의 평면이다. 수직 평면 C - C'는 도 22a 내지 도 22c의 수직 단면도의 평면이다.
도 23a는 본 발명의 제2 실시예에 따른, 제3 필라 구조물들의 2차원 직사각형 어레이의 형성 이후의 제2 예시적 구조물의 수직 단면도이다.
도 23b는 도 23a의 수직 평면 B - B'를 따른 제2 예시적 구조물의 수직 단면도이다.
도 23c는 도 23a의 수직 평면 C - C'를 따른 제2 예시적 구조물의 수직 단면도이다.
도 23d는 도 23a 내지 도 23c의 제2 예시적 구조물의 평면도이다. 수직 평면 A - A'는 도 23a 내지 도 23c의 수직 단면도의 평면이다. 수직 평면 B - B'는 도 23a 내지 도 23c의 수직 단면도의 평면이다. 수직 평면 C - C'는 도 23a 내지 도 23c의 수직 단면도의 평면이다.
도 24a는 본 발명의 제2 실시예에 따른, 제3 유전체 재료 층, 제4 전기 전도성 라인들, 제4 필라 구조물들의 2차원 어레이, 및 제4 유전체 재료 층의 형성 이후의 제2 예시적 구조물의 수직 단면도이다.
도 24b는 도 24a의 수직 평면 B - B'를 따른 제2 예시적 구조물의 수직 단면도이다.
도 24c는 도 24a의 수직 평면 C - C'를 따른 제2 예시적 구조물의 수직 단면도이다.
도 24d는 도 24a 내지 도 24c의 제2 예시적 구조물의 평면도이다. 수직 평면 A - A'는 도 24a 내지 도 24c의 수직 단면도의 평면이다. 수직 평면 B - B'는 도 24a 내지 도 24c의 수직 단면도의 평면이다. 수직 평면 C - C'는 도 24a 내지 도 24c의 수직 단면도의 평면이다.
도 25a는 본 발명의 제2 실시예에 따른, 제2 전도성 비아 구조물들의 형성 이후의 제2 예시적 구조물의 수직 단면도이다.
도 25b는 도 25a의 수직 평면 B - B'를 따른 제2 예시적 구조물의 수직 단면도이다.
도 25c는 도 25a의 수직 평면 C - C'를 따른 제2 예시적 구조물의 수직 단면도이다.
도 25d는 도 25a 내지 도 25c의 제2 예시적 구조물의 평면도이다. 수직 평면 A - A'는 도 25a 내지 도 25c의 수직 단면도의 평면이다. 수직 평면 B - B'는 도 25a 내지 도 25c의 수직 단면도의 평면이다. 수직 평면 C - C'는 도 25a 내지 도 25c의 수직 단면도의 평면이다.
도 26a는 본 발명의 제2 실시예에 따른, 제5 전기 전도성 라인들의 형성 이후의 제2 예시적 구조물의 수직 단면도이다.
도 26b는 도 26a의 수직 평면 B - B'를 따른 제2 예시적 구조물의 수직 단면도이다.
도 26c는 도 26a의 수직 평면 C - C'를 따른 제2 예시적 구조물의 수직 단면도이다.
도 26d는 도 26a 내지 도 26c의 제2 예시적 구조물의 평면도이다. 수직 평면 A - A'는 도 26a 내지 도 26c의 수직 단면도의 평면이다. 수직 평면 B - B'는 도 26a 내지 도 26c의 수직 단면도의 평면이다. 수직 평면 C - C'는 도 26a 내지 도 26c의 수직 단면도의 평면이다.
3차원 크로스 포인트 어레이 디바이스 내의 단위 디바이스 요소가 액세스 라인들의 수직 이웃 세트들 내에서 한 쌍의 선택된 액세스 라인들에 의해 액세스되기 때문에, 상이한 레벨들에 위치된 다수의 비트 라인들의 활성화는, 단 하나의 워드 라인이 활성화된다면, 하나 초과의 단위 디바이스 요소를 활성화하지 않는다. 마찬가지로, 상이한 레벨들에 위치된 다수의 워드 라인들의 활성화는, 단 하나의 비트 라인이 활성화된다면, 하나 초과의 단위 디바이스 요소를 활성화하지 않는다. 따라서, 수직 이웃 쌍들의 비트 라인들이 함께 접속되는 경우에 또는 수직 이웃 쌍들의 워드 라인들이 함께 접속되는 경우에 3차원 크로스 포인트 어레이 디바이스의 아키텍처는 크게 단순화될 수 있다.
물리적 하드웨어에서, 2개의 레벨들로 이격된 액세스 라인들 사이의 상호접속은 2개의 디바이스 레벨들에 걸쳐 있는 2개의 상호접속 비아 구조물들을 포함하는 수직 상호접속 구조물을 활용한다. 그러나, 그러한 수직 상호접속 구조물들의 형성은, 액세스 라인들을 형성하는 데 사용되는 미세 피치(fine pitch) 때문에 전기적 단락들, 유전체 파괴, 및/또는 기생 커패시턴스의 증가에 취약하다. 전형적으로, 액세스 라인들은 디바이스 밀도를 증가시키기 위해 최소 리소그래피 피치로 형성된다. 따라서, 오버레이 변형들로 인한 상호접속 비아 구조물들의 오정렬은 3차원 크로스 포인트 어레이 디바이스에 다양한 수율 문제들 및 신뢰성 문제들을 야기할 수 있다.
위의 관점에서, 본 발명의 실시예들은 레벨간 접속 구조물들을 포함하는 3차원 크로스 포인트 어레이 메모리 디바이스들 및 그 제조 방법들에 관한 것이며, 이들의 다양한 실시예들이 후술된다. 본 발명의 실시예들의 구조물들 및 방법들은 3차원 크로스 포인트 어레이 메모리 디바이스에 대해 2개의 디바이스 레벨들에 걸쳐 있는 신뢰성있는 레벨간 전도성 경로들을 제공한다.
도면은 축척대로 도시되지 않는다. 요소들의 중복의 부재가 명백히 기술되거나 명확하게 달리 지시되지 않는 한, 요소의 단일 인스턴스가 도시되는 경우 요소의 다수의 인스턴스들이 중복될 수 있다. 달리 나타내지 않는 한, 요소들 사이의 "콘택트"는 요소들에 의해 공유되는 에지 또는 표면을 제공하는 요소들 사이의 직접 콘택트를 지칭한다. "제1", "제2", 및 "제3"과 같은 서수들은 유사한 요소들을 식별하는 데에만 사용되며, 상이한 서수들이 본 발명의 명세서 및 청구범위에 걸쳐 사용될 수 있다. 동일한 도면 부호는 동일한 요소 또는 유사한 요소를 지칭한다. 달리 지시되지 않는 한, 동일한 도면 부호를 갖는 요소들은 동일한 재료 조성을 갖는 것으로 추정된다.
본 명세서에 사용되는 바와 같이, "층"은 두께를 갖는 영역을 포함하는 재료 부분을 지칭한다. 층은 아래에 놓인(underlying) 또는 위에 놓인(overlying) 구조물의 전체에 걸쳐 연장될 수 있거나, 아래에 놓인 또는 위에 놓인 구조물의 범위보다 작은 범위를 가질 수 있다. 또한, 층은 연속적인 구조물의 두께보다 작은 두께를 갖는 균질한 또는 불균질한 연속적인 구조물의 영역일 수 있다. 예를 들어, 층은 연속적인 구조물의 상단 표면과 저부 표면에 있는 또는 그들 사이에 있는 임의의 쌍의 수평 평면들 사이에 위치될 수 있다. 층은 수평으로, 수직으로, 그리고/또는 테이퍼링된 표면을 따라 연장될 수 있다. 기판은 하나의 층일 수 있고/있거나, 그 내부에 하나 이상의 층들을 포함할 수 있고/있거나, 그 상에, 그 위에, 그리고/또는 그 아래에 하나 이상의 층들을 가질 수 있다.
본 명세서에 사용되는 바와 같이, "층 스택"은 층들의 스택을 지칭한다. 본 명세서에 사용되는 바와 같이, "라인" 또는 "라인 구조물"은 우세한 연장 방향, 즉 층이 가장 많이 연장되는 방향을 갖는 층을 지칭한다.
본 명세서에 사용되는 바와 같이, "반도체성 재료"는 1.0 × 10-6 S/cm 내지 1.0 × 105 S/cm 범위의 전기 전도도를 갖는 재료를 지칭한다. 본 명세서에 사용되는 바와 같이, "반도체 재료"는 전기 도펀트가 내부에 존재하지 않을 시 1.0 × 10-6 S/cm 내지 1.0 × 105 S/cm 범위의 전기 전도도를 갖는 재료를 지칭하며, 전기 도펀트를 이용한 적합한 도핑 시 1.0 S/cm 내지 1.0 × 105 S/cm 범위의 전기 전도도를 갖는 도핑된 재료를 생성할 수 있다. 본 명세서에 사용되는 바와 같이, "전기 도펀트"는 밴드 구조(band structure) 내의 가전자대에 홀을 추가하는 p-형 도펀트, 또는 밴드 구조 내의 전도대에 전자를 추가하는 n-형 도펀트를 지칭한다. 본 명세서에 사용되는 바와 같이, "전도성 재료"는 1.0 × 105 S/cm 초과인 전기 전도도를 갖는 재료를 지칭한다. 본 명세서에 사용되는 바와 같이, "절연체 재료" 또는 "유전체 재료"는 1.0 × 10-6 S/cm 미만인 전기 전도도를 갖는 재료를 지칭한다. 본 명세서에 사용되는 바와 같이, "고농도로 도핑된 반도체 재료"는, 전도성 재료가 되도록, 즉 1.0 × 105 S/cm 초과인 전기 전도도를 갖도록, 충분히 높은 원자 농도에서 전기 도펀트로 도핑된 반도체 재료를 지칭한다. "도핑된 반도체 재료"는 고농도로 도핑된 반도체 재료일 수 있거나, 또는 1.0 × 10-6 S/cm 내지 1.0 × 105 S/cm 범위의 전기 전도도를 제공하는 농도에서의 전기 도펀트(즉, p-형 도펀트 및/또는 n-형 도펀트)를 포함하는 반도체 재료일 수 있다. "진성 반도체 재료"는 전기 도펀트로 도핑되지 않는 반도체 재료를 지칭한다. 따라서, 반도체 재료는 반도체성 또는 전도성일 수 있고, 진성 반도체 재료 또는 도핑된 반도체 재료일 수 있다. 도핑된 반도체 재료는 그 내부의 전기 도펀트들의 원자 농도에 따라 반도체성 또는 전도성일 수 있다. 본 명세서에 사용되는 바와 같이, "금속성 재료"는 적어도 하나의 금속성 원소를 내부에 포함하는 전도성 재료를 지칭한다. 전기 전도도에 대한 모든 측정은 표준 조건에서 이루어진다.
도 1a 내지 도 1d를 참조하면, 3차원 상변화 메모리 디바이스를 형성하기 위한 제1 예시적 구조물이 도시되어 있는데, 이는 기판(9)을 포함한다. 기판(9)은 반도체 기판, 절연 기판, 또는 전도성 기판을 포함할 수 있고, 60 마이크로미터 내지 1 mm 범위의 두께를 가질 수 있지만, 더 작은 및 더 큰 두께들도 또한 사용될 수 있다. 기판(9)이 반도체 기판을 포함하는 실시예들에서, 전계 효과 트랜지스터들과 같은 반도체 디바이스들(20)이 기판(9)의 상단 표면 상에 형성될 수 있다. 일 실시예에서, 반도체 디바이스(20)는, 후속적으로 위에 형성될 수 있는 메모리 요소들의 3차원 어레이를 동작시키도록 구성된 주변 회로부를 포함할 수 있다. 일 실시예에서, 금속 상호접속부 구조물들(80)이 내부에 형성된 베이스 유전체 재료 층들(60)이 기판(9) 위에 형성될 수 있다. 예를 들어, 금속성 상호접속부 구조물들(80)은 베이스 레벨 금속성 라인 구조물들(82) 및 베이스 레벨 금속성 비아 구조물들(84)을 포함할 수 있으며, 이들은 아래의 반도체 디바이스들(20)의 다양한 노드들에 접속될 수 있다.
제1 층 스택 또는 제1 수직 스택으로도 지칭되는 제1 재료 층 스택(12L, 14L, 16L, 17L, 175L)이 기판(9) 위에 형성될 수 있다. 본 명세서에 사용되는 바와 같이, "재료 층 스택"은 복수의 재료 층들을 포함하는 층 스택을 지칭한다. 제1 재료 층 스택(12L, 14L, 16L, 17L, 175L)은, 메모리 요소들, 메모리 요소 및 선택자 요소의 조합들, 메모리 요소, 선택자 요소, 및 메모리 요소 및/또는 선택자 요소의 가능을 향상시키기 위한 추가적인 컴포넌트의 조합들일 수 있는 디바이스 컴포넌트들의 2차원 어레이를 형성하기 위한 재료 층들을 포함할 수 있다. 대체적으로, 제1 재료 층 스택(12L, 14L, 16L, 17L, 175L)은, 메모리 요소들 및 선택적 선택자 요소들을 포함하는 필라 구조물들의 2차원 어레이로 후속으로 패턴화될 수 있는 임의의 재료 스택을 포함할 수 있다. 제1 재료 층 스택(12L, 14L, 16L, 17L, 175L)은, 상변화 메모리 요소들, 자기저항성 메모리 요소들, 강자성 메모리 요소들, 저항성 메모리 요소들(예컨대, 티타늄 산화물 또는 니켈 산화물 메모리 요소들과 같은 금속성 산화물 메모리 요소들) 또는 크로스 포인트 어레이 구성에서 개별적으로 액세스될 수 있는 임의의 다른 유형의 메모리 요소들을 형성하기 위한 층 스택을 포함할 수 있다.
예를 들어, 제1 재료 층 스택(12L, 14L, 16L, 17L, 175L)은 제1 전도성 재료 층(12L), 제1 선택자 층(14L), 제1 상변화 메모리 층(16L), 선택적 제1 배리어 층(17L), 및 제1 하드 마스크 층(175L)을 포함할 수 있다. 제1 재료 층 스택(12L, 14L, 16L, 17L, 175L) 내의 각각의 층은 블랭킷 재료 층, 즉 제1 수평 방향(hd1) 및 제1 수평 방향(hd1)에 수직인 제2 수평 방향(hd2)을 따라 측방향으로 연장되는 패턴화되지 않은 재료 층으로서 형성될 수 있다.
제1 전도성 재료 층(12L)은 적어도 하나의 금속성 재료 층일 수 있는 적어도 하나의 전도성 재료 층을 포함할 수 있다. 예를 들어, 제1 전도성 재료 층(12L)은, 저부로부터 상단으로, 제1 금속성 층(122L)(예컨대, 텅스텐 층) 및 제1 금속성 질화물 층(124L)(예컨대, 텅스텐 질화물 층 또는 티타늄 질화물 층)의 층 스택을 포함할 수 있다. 제1 금속성 층(122L)의 두께는 21 nm 내지 100 nm, 예컨대 30 nm 내지 70 nm 범위 내에 있을 수 있지만, 더 작은 및 더 큰 두께들도 또한 사용될 수 있다. 제1 금속성 질화물 층(124L)의 두께는 1 nm 내지 10 nm, 예컨대 1.5 nm 내지 5 nm 범위 내에 있을 수 있지만, 더 작은 및 더 큰 두께들도 또한 사용될 수 있다.
제1 선택자 층(14L)은, 그에 걸친 외부 인가 전압 바이어스의 크기 및/또는 극성에 따라 전기적 접속 또는 전기적 격리를 제공하는 비-오믹(non-Ohmic) 재료를 포함할 수 있다. 일 실시예에서, 제1 선택자 층(14L)은 적어도 하나의 임계 스위치 재료 층을 포함한다. 적어도 하나의 임계 스위치 재료 층은, 오보닉 임계 스위치(ovonic threshold switch, OTS) 재료 또는 다이오드 임계 스위치 재료(예컨대, p-n 반도체 다이오드, p-i-n 반도체 다이오드, 쇼트키(Schottky) 다이오드 또는 금속-절연체-금속성 다이오드를 위한 재료들)와 같은, 비선형 전기적 거동을 나타내는 임의의 적합한 임계 스위치 재료를 포함할 수 있다. 본 명세서에 사용되는 바와 같이, 오보닉 임계 스위치(OTS)는, 임계 전압 초과의 전압 하의 저-저항 상태에서 결정화되지 않고, OTS 재료 층에 걸쳐 임계 전압 초과의 전압을 받지 않을 때 고-저항 상태로 다시 되돌아가는 디바이스이다. 본 명세서에 사용되는 바와 같이, "오보닉 임계 스위치 재료"는, 인가된 외부 바이어스 전압의 크기에 따라 재료의 저항률이 감소하도록 하는 인가된 외부 바이어스 전압 하의 비선형 저항률 곡선을 보여주는 재료를 지칭한다. 다시 말하면, 오보닉 임계 스위치 재료는 비-오믹이고, 더 낮은 외부 바이어스 전압 하에서보다 더 높은 외부 바이어스 전압 하에서 전도성이 더 커진다.
오보닉 임계 스위치 재료(OTS 재료)는 고-저항 상태에서 비결정질(예를 들어, 비정질)일 수 있고, OTS 재료에 걸친 그의 임계 전압 초과의 전압의 인가 동안 저-저항 상태에서 비결정질로 유지될 수 있다(예를 들어, 비정질 상태로 유지될 수 있음). OTS 재료는 그의 임계 전압 초과의 고전압이 제거될 때 고-저항 상태로 다시 되돌아갈 수 있다. 저항성 상태 변화들 전체에 걸쳐, 오보닉 임계 스위치 재료는 비결정질(예컨대, 비정질)로 유지될 수 있다. 일 실시예에서, 오보닉 임계 스위치 재료는 기록 및 판독 상태들 둘 모두에서 히스테리시스를 나타내는 칼코게나이드 재료의 층을 포함할 수 있다. 칼코게나이드 재료는 As, N, 및 C로부터 선택된 도펀트로 도핑된 Ge-Se 화합물 또는 GeTe 화합물, 예컨대 Ge-Se-As 화합물 반도체 재료일 수 있다. 오보닉 임계 스위치 재료 층은 임의의 오보닉 임계 스위치 재료를 포함하는 제1 오보닉 임계 스위치 재료 층(144L)을 포함할 수 있다. 일 실시예에서, 제1 오보닉 임계 스위치 재료 층(144L)은 GeSeAs 화합물, GeSe 화합물, SeAs 화합물, GeTe 화합물, 또는 SiTe 화합물을 포함할 수 있고/있거나, 본질적으로 이들로 이루어질 수 있다.
일 실시예에서, 제1 오보닉 임계 스위치 재료 층(144L)의 재료는 임계 바이어스 전압 크기(임계 전압으로도 지칭됨)를 초과하는 외부 바이어스 전압의 인가 시에 제1 오보닉 임계 스위치 재료 층(144L)의 저항률이 적어도 두 자릿수만큼(즉, 100배 초과만큼) 감소하도록 선택될 수 있다. 일 실시예에서, 제1 오보닉 임계 스위치 재료 층(144L)의 조성 및 두께는, 임계 바이어스 전압 크기가 1 V 내지 4 V 범위 내에 있을 수 있지만 임계 바이어스 전압 크기에 대해 더 작은 및 더 큰 전압들도 또한 사용될 수 있도록 선택될 수 있다. 제1 오보닉 임계 스위치 재료 층(144L)의 두께는, 예를 들어, 5 nm 내지 50 nm, 예컨대 10 nm 내지 30 nm 범위 내에 있을 수 있지만, 더 작은 및 더 큰 두께들도 또한 사용될 수 있다.
제1 선택자 층(14L)은 제1 오보닉 임계 스위치 재료 층(144L) 위에 놓이는 선택적 제1 상부 배리어 재료 층(146L) 및 제1 오보닉 임계 스위치 재료 층(144L) 아래에 놓이는 선택적 제1 하부 배리어 재료 층(142L)을 포함할 수 있다. 선택적 제1 상부 및/또는 하부 배리어 재료 층들(146L, 142L)은 제1 오보닉 임계 스위치 재료 층(144L)의 재료의 확산(diffusion)을 억압하는 재료를 포함한다. 예를 들어, 제1 상부 및/또는 하부 배리어 재료 층들(146L, 142L)은 비정질 탄소 또는 다이아몬드-유사 탄소(diamond-like carbon, DLC)를 포함할 수 있다. 일 실시예에서, 제1 상부 배리어 재료 층들(146L)은 제1 오보닉 임계 스위치 재료 층(144L)의 상단 표면과 접촉하는 상부 비정질 탄소 층을 포함할 수 있고, 제1 하부 배리어 재료 층(142L)은 제1 오보닉 임계 스위치 재료 층(144L)의 저부 표면과 접촉하는 하부 비정질 탄소 층을 포함할 수 있다. 제1 상부 배리어 재료 층(146L)의 두께는 4 nm 내지 40 nm, 예컨대 8 nm 내지 21 nm 범위 내에 있을 수 있지만, 더 작은 및 더 큰 두께들도 또한 사용될 수 있다. 제1 하부 배리어 재료 층(142L)의 두께는 4 nm 내지 40 nm, 예컨대 8 nm 내지 21 nm 범위 내에 있을 수 있지만, 더 작은 및 더 큰 두께들도 또한 사용될 수 있다.
제1 상변화 메모리 층(16L)은 제1 상변화 메모리 재료 층(164L)을 포함할 수 있다. 제1 상변화 메모리 재료 층(164L)은 상변화 메모리 재료를 포함할 수 있다. 본 명세서에 사용되는 바와 같이, "상변화 메모리 재료"는 상이한 저항률을 제공하는 적어도 2개의 상이한 상들을 갖는 재료를 지칭한다. 적어도 2개의 상이한 상들은, 예를 들어, 가열된 상태로부터 냉각하는 속도를 제어하여 더 높은 고-저항률을 갖는 비정질 상태 및 더 낮은 저-저항률을 갖는 다결정 상태를 제공함으로써 제공될 수 있다. 이러한 경우에 있어서, 상변화 메모리 재료의 더 높은 고-저항률 상태는 비정질 상태로의 가열 이후의 상변화 메모리 재료의 더 빠른 급랭(quenching)에 의해 달성될 수 있고, 상변화 메모리 재료의 더 낮은 저-저항률 상태는 비정질 상태로의 가열 이후의 상변화 메모리 재료의 더 느린 냉각에 의해 달성될 수 있다.
예시적 상변화 메모리 재료들은 게르마늄 안티몬 텔루라이드 화합물들, 예컨대 Ge2Sb2Te5 (GST), 게르마늄 안티몬 화합물들, 인듐 게르마늄 텔루라이드 화합물들, 알루미늄 셀레늄 텔루라이드 화합물들, 인듐 셀레늄 텔루라이드 화합물들, 및 알루미늄 인듐 셀레늄 텔루라이드 화합물들을 포함하지만, 이들로 제한되지 않는다. 이들 화합물들(예컨대, 화합물 반도체 재료)은 도핑될 수 있거나(예컨대, 질소 도핑된 GST) 또는 도핑되지 않을 수 있다. 따라서, 상변화 메모리 재료 층은 게르마늄 안티몬 텔루라이드 화합물, 게르마늄 안티몬 화합물, 인듐 게르마늄 텔루라이드 화합물, 알루미늄 셀레늄 텔루라이드 화합물, 인듐 셀레늄 텔루라이드 화합물, 또는 알루미늄 인듐 셀레늄 텔루라이드 화합물을 포함할 수 있고/있거나 본질적으로 이들로 이루어질 수 있다. 제1 상변화 메모리 재료 층(164L)의 두께는 1 nm 내지 60 nm, 예컨대 3 nm 내지 40 nm 및/또는 10 nm 내지 25 nm 범위 내에 있을 수 있지만, 더 작은 및 더 큰 두께들도 또한 사용될 수 있다.
제1 상변화 메모리 층(16L)은 선택적으로, 제1 상변화 메모리 재료 층(164L) 아래에 놓이는 제1 하부 전도성 라이너 층(162L)을 포함할 수 있고, 선택적으로, 제1 상변화 메모리 재료 층(164L) 위에 놓이는 제1 상부 전도성 라이너 층(166L)을 포함할 수 있다. 선택적 제1 하부 전도성 라이너 층(162L) 및/또는 선택적 제1 상부 전도성 라이너 층(166L)은, 존재하는 경우, 전도성 금속성 재료를 포함한다. 일 실시예에서, 제1 하부 전도성 라이너 층(162L) 및/또는 제1 상부 전도성 라이너 층(166L)은 전도성 금속성 질화물, 예컨대 티타늄 질화물, 탄탈륨 질화물, 또는 텅스텐 질화물을 포함할 수 있다. 제1 하부 전도성 라이너 층(162L) 및 제1 상부 전도성 라이너 층(166L) 각각의 두께는 1 nm 내지 10 nm, 예컨대 1.5 nm 내지 5 nm 범위 내에 있을 수 있지만, 더 작은 및 더 큰 두께들도 또한 사용될 수 있다.
선택적 제1 배리어 층(17L)은, 존재하는 경우, 배리어 재료를 포함하고, 제1 상변화 메모리 층(16L)의 상단 상에 형성될 수 있다. 배리어 재료는, 제1 상변화 메모리 재료의 확산을 방지할 수 있고 그의 효과적인 캡슐화를 제공할 수 있는 재료일 수 있다. 일 실시예에서, 배리어 재료는 비정질 탄소를 포함할 수 있고/있거나, 본질적으로 그로 이루어질 수 있다. 제1 배리어 층(17L)의 두께는 12 nm 내지 75 nm, 예컨대 21 nm 내지 60 nm 범위 내에 있을 수 있지만, 더 작은 및 더 큰 두께들도 또한 사용될 수 있다.
제1 하드 마스크 층(175L)은, 후속 평탄화 공정에서 평탄화 정지 구조물로서 사용될 수 있는 하드 마스크 재료를 포함할 수 있다. 제1 하드 마스크 층(175L)은, 금속, 유전체 재료, 또는 반도체 재료로부터 선택된 재료를 포함할 수 있다. 예를 들어, 제1 하드 마스크 층(175L)은 실리콘 질화물, 유전체 금속성 산화물, 또는 금속을 포함할 수 있다. 일 실시예에서, 제1 하드 마스크 층(175L)은 실리콘 질화물을 포함할 수 있다. 제1 하드 마스크 층(175L)의 두께는 3 nm 내지 30 nm, 예컨대 6 nm 내지 15 nm 범위 내에 있을 수 있지만, 더 작은 및 더 큰 두께들도 또한 사용될 수 있다.
도 2a 내지 도 2d를 참조하면, 제1 포토레지스트 층(177)이 제1 재료 층 스택(12L, 14L, 16L, 17L, 175L) 위에 적용될 수 있고, 라인 및 공간 패턴을 형성하도록 리소그래피로 패턴화될 수 있다. 제1 포토레지스트 층(177)은 복수의 스트립 부분들을 가질 수 있는데, 이들은 제1 수평 방향(hd1)을 따라 측방향으로 연장되고, 제1 수평 방향(hd1)에 수직인 제2 수평 방향(hd2)을 따라 균일한 피치를 갖는다. 균일한 피치는, 예를 들어, 30 nm 내지 600 nm 범위 내에 있을 수 있다. 이방성 에치 공정이 수행되어, 제1 하드 마스크 층(175L)을 통과하여 제1 포토레지스트 층(177)의 패턴을 전사시킬 수 있다. 제1 하드 마스크 층(175L)은 제1 하드 마스크 스트립들(175)로 패턴화될 수 있다. 일 실시예에서, 임의의 적합한 이중 패턴화 방법을 이용하여, 더 미세한 피치 및/또는 스트립 폭을 얻기 위해, 제1 포토레지스트 층(177) 및/또는 제1 하드 마스크 스트립들(175)을 패턴화할 수 있다. 제1 하드 마스크 스트립들(175)은 제1 수평 방향(hd1)을 따라 측방향으로 연장될 수 있고, 제2 수평 방향(hd2)을 따라 균일한 피치를 가질 수 있다. 일 실시예에서, 제1 하드 마스크 스트립들(175)은 제2 수평 방향(hd2)을 따라 균일한 폭을 가질 수 있는데, 이는 본 명세서에서 제1 폭(w1)으로 지칭된다. 제1 폭(w1)은 15 nm 내지 300 nm 범위 내에 있을 수 있지만, 더 작은 및 더 큰 치수들도 또한 사용될 수 있다. 제1 포토레지스트 층(177)은, 예를 들어, 애싱(ashing)에 의해 후속적으로 제거될 수 있다.
도 3a 내지 도 3c를 참조하면, 마스킹 재료 층(179)이 제1 예시적 구조물 위에 적용될 수 있고, 서로 평행한 복수의 제1 하드 마스크 스트립들(175)의 단부 영역들을 형성하도록 패턴화될 수 있다. 마스킹 재료 층(179)은, 예를 들어, 리소그래피로 패턴화된 포토레지스트 층일 수 있다. 예를 들어, 각각의 제1 하드 마스크 스트립(175)의 제1 부분들(1751) 및 제3 부분들(1753)은 마스킹 재료 층(179)으로 마스킹될 수 있는 한편, 각자의 쌍의 제1 부분(1751)과 제3 부분들(1753) 사이에 위치된 각각의 제1 하드 마스크 스트립(175)의 제2 부분들(1752)은 마스킹 재료 층(179)에 의해 마스킹되지 않는다.
등방성 슬리밍 공정이 수행되어, 제1 하드 마스크 스트립들(175)의 물리적으로 노출된 표면 영역들을 에치백할 수 있다. 예를 들어, 제1 하드 마스크 스트립들(175)이 실리콘 질화물 또는 실리콘 산화물을 포함하는 경우, 플루오르화수소산과 글리세린 또는 묽은 플루오르화수소산의 혼합물을 사용하는 습식 에치 공정을 이용하여, 제1 하드 마스크 스트립들(175)의 제2 부분들(1752)을 등방성으로 트리밍할 수 있다. 리세스 거리는 2 nm 내지 150 nm 범위 내에 있을 수 있다. 제1 하드 마스크 스트립들(175)의 제2 부분들(1752)은 등방성 슬리밍 공정 이후에 제2 폭(w2)을 가질 수 있다. 제2 폭(w2)은 10 nm 내지 250 nm, 예컨대 20 nm 내지 150 nm 범위 내에 있을 수 있지만, 더 작은 및 더 큰 치수들도 또한 사용될 수 있다. 제1 하드 마스크 스트립들(175)은 넥 영역(neck region)을 포함하도록 패턴화되는데, 이 넥 영역은 제1 폭(w1)보다 작은 제2 폭(w2)을 갖는 제2 부분(1752)의 영역이다. 마스킹 재료 층(179)은, 예를 들어 애싱에 의해 제거될 수 있다.
도 4a 내지 도 4d를 참조하면, 제1 하드 마스크 스트립들(175)을 에치 마스크로서 사용하여 이방성 에치 공정이 수행될 수 있다. 이방성 에치 공정은 제1 하드 마스크 스트립들(175)에 의해 마스킹되지 않는, 선택적 제1 배리어 층(17L), 제1 상변화 메모리 층(16L), 제1 선택자 층(14L), 및 제1 전도성 재료 층(12L)의 부분들을 통과하여 에칭할 수 있다. 이방성 에치 공정의 화학작용(chemistry)은 선택적 제1 배리어 층(17L), 제1 상변화 메모리 층(16L), 제1 선택자 층(14L), 및 제1 전도성 재료 층(12L)의 부분들을 통하여 순차적으로 에칭하도록 순차적으로 변경될 수 있다. 이방성 에치 공정은 베이스 유전체 재료 층들(60)의 최상단 표면에서 또는 그 아래에서 중단될 수 있다. 하드 마스크 스트립들(175)의 패턴들은 이방성 에치 공정에 의해 선택적 제1 배리어 층(17L), 제1 상변화 메모리 층(16L), 제1 선택자 층(14L), 및 제1 전도성 재료 층(12L)의 부분들을 통과하여 전사된다. 제1 수평 방향(hd1)을 따라 측방향으로 연장되는 제1 트렌치들(11)이 이방성 에치에 의해 형성된다. 제1 트렌치들(11)은 제1 수평 방향을 따라 측방향으로 연장되는 라인 트렌치들을 가질 수 있다.
제1 재료 층 스택(12L, 14L, 16L, 17L, 175L)의 나머지 부분들은 제1 스택형 레일 구조물들(150L) 및 제1 전기 전도성 라인들(100)을 포함하며, 이들 각각은 제1 수평 방향(hd1)을 따라 측방향으로 연장된다. 제1 전기 전도성 라인들(100)은 제1 금속성 층(122L)의 패턴화된 나머지 부분들을 포함한다. 제1 스택형 레일 구조물들(150L)은 제2 수평 방향(hd2)을 따라 제1 트렌치들(11)에 의해 측방향으로 이격된다. 본 명세서에 사용되는 바와 같이, "레일" 또는 "레일 구조물"은, 주로 길이 방향을 따라 연장되는 구조물을 지칭한다. 본 명세서에 사용되는 바와 같이, "스택형 레일" 또는 "스택형 레일 구조물"은, 동일한 길이 방향을 따라 측방향으로 연장되는 적어도 2개의 레일들의 스택을 지칭한다.
각각의 제1 스택형 레일 구조물(150L)은, 저부로부터 상단으로, 제1 선택자 층(14L)의 패턴화된 부분인 제1 선택자 레일(14'), 제1 상변화 메모리 층(16L)의 패턴화된 부분인 제1 상변화 메모리 레일(16'), 및 제1 배리어 층(17L)의 패턴화된 부분인 제1 배리어 레일(17')을 포함할 수 있다. 본 명세서에 사용되는 바와 같이, "스트립"은 폭보다 작은 두께를 갖는 레일을 지칭한다. 제1 스택형 레일 구조물들(150L)은 제1 수평 방향(hd1)을 따라 측방향으로 연장되고, 제1 트렌치들(11)에 의해 서로로부터 측방향으로 이격되고, 기판(9) 위에 위치된다.
일 실시예에서, 각각의 제1 스택형 레일 구조물(150L)은 제1 금속성 질화물 층(124L)의 패턴화된 부분일 수 있는 제1 금속성 질화물 스트립(124')을 포함할 수 있다. 일 실시예에서, 각각의 제1 선택자 레일(14')은 제1 하부 배리어 재료 스트립(142'), 제1 오보닉 임계 스위치 재료 레일(144'), 및 제1 상부 배리어 재료 스트립(146')의 수직 스택을 포함할 수 있다. 제1 하부 배리어 재료 스트립(142')은 선택적 제1 하부 배리어 재료 층(142L)의 패턴화된 부분이다. 제1 오보닉 임계 스위치 재료 레일(144')은 제1 오보닉 임계 스위치 재료 층(144L)의 패턴화된 부분이다. 제1 상부 배리어 재료 스트립(146')은 선택적 제1 상부 배리어 재료 층(146L)의 패턴화된 부분이다. 일 실시예에서, 각각의 제1 상변화 메모리 레일(16')은, 저부로부터 상단으로, 제1 선택적 하부 전도성 라이너 스트립(162'), 제1 상변화 메모리 재료 레일(164'), 및 제1 선택적 상부 전도성 라이너 스트립(166')을 포함할 수 있다. 각각의 제1 하부 전도성 라이너 스트립(162')은 제1 하부 전도성 라이너 층(162L)의 패턴화된 부분이고, 각각의 제1 상변화 메모리 재료 레일(164')은 제1 상변화 메모리 재료 층(164L)의 패턴화된 부분이고, 각각의 제1 상부 전도성 라이너 스트립(166')은 제1 상부 전도성 라이너 층(166L)의 패턴화된 부분이다. 제1 스택형 레일 구조물들(150L)은 제1 수평 방향(hd1)을 따라 측방향으로 연장되고, 베이스 유전체 재료 층들(60) 위의 제1 트렌치들(11)에 의해 서로로부터 측방향으로 이격된다.
도 5a 내지 도 5d를 참조하면, 다른 포토레지스트 층(도시되지 않음)이 제1 예시적 구조물 위에 적용될 수 있고, 제1 폭을 갖는 제1 스택형 레일 구조물들(150L)의 부분들을 포함하는 영역들 내에서 라인 및 공간 패턴으로 리소그래피로 패턴화될 수 있다. 각각의 라인 및 공간 패턴은 제2 수평 방향(hd2)을 따라 측방향으로 연장될 수 있고, 제1 수평 방향(hd1)을 따라 측방향으로 이격될 수 있다. 각각의 라인 및 공간 패턴의 피치는 30 nm 내지 600 nm 범위 내에 있을 수 있지만, 더 작은 및 더 큰 거리들도 또한 사용될 수 있다. 라인 및 공간 패턴 내의 각각의 라인의 폭은 라인 및 공간 패턴의 피치의 약 1/2일 수 있다.
이방성 에치 공정이 수행되어, 하드 마스크 스트립들(175) 및 제1 스택형 레일 구조물들(150L)을 통과하여 포토레지스트 층의 패턴을 전사할 수 있다. 각각의 하드 마스크 스트립들(175)은 직사각형 수평 단면 형상을 갖는 하드 마스크 세그먼트들(178)로 패턴화될 수 있다. 제1 스택형 레일 구조물들(150L)은 제1 필라 구조물들(150)의 2차원 직사각형 어레이로 패턴화된다. 각각의 제1 필라 구조물(150)은 직사각형 수평 단면 형상을 가질 수 있다. 제1 금속성 질화물 스트립들(124')은 제1 금속성 질화물 세그먼트들로 패턴화될 수 있거나, 또는 에치 정지 구조물로서 기능할 수 있고 제1 금속성 질화물 스트립들(124')로서 유지될 수 있다.
이방성 에치 공정의 화학작용은 하드 마스크 스트립들(175), 제1 배리어 레일들(17'), 제1 상변화 메모리 레일들(16'), 제1 선택자 레일들(14')의 다양한 재료들을 통과하여, 그리고 선택적으로 제1 금속성 질화물 스트립들(124')을 통하여 에칭하도록 순차적으로 변경될 수 있다. 이방성 에치 공정은 제1 전기 전도성 라인들(100)의 상단 표면에서 또는 그 내에서, 또는 제1 금속성 질화물 스트립들(124') 내에서 중단될 수 있다.
본 명세서에 사용되는 바와 같이, "필라" 또는 "필라 구조물"은 구조물의 각각의 측벽이 수직이거나 실질적으로 수직이도록 수직 방향을 따라 연장되는 구조물을 지칭한다. 본 명세서에 사용되는 바와 같이, 측벽은, 측벽이 10도 미만의 경사각만큼 수직 방향에 대해 테이퍼링되는, 즉 틸팅되는 경우, "실질적으로 수직"이다. 예시적인 예에서, 각각의 제1 필라 구조물(150)은, 저부로부터 상단으로, 제1 선택자 레일(14')의 패턴화된 부분인 제1 선택자 필라(14), 상변화 메모리 레일(16')의 패턴화된 부분인 제1 상변화 필라(16), 및 제1 배리어 스트립(17')의 패턴화된 부분인 선택적 제1 배리어 세그먼트(17)를 포함할 수 있다.
각각의 제1 선택자 필라는 선택자 요소, 즉, 비선형 전압-전류 특성들을 제공하여 제1 전압 바이어스 조건들 하에서 도체로서 그리고 제2 전압 바이어스 조건들 하에서 절연체로서 기능하도록 하는 요소이다. 일 실시예에서, 각각의 제1 선택자 필라(14)는 제1 하부 배리어 재료 스트립(142')의 패턴화된 부분인 제1 하부 배리어 재료 부분(142), 제1 오보닉 임계 스위치 재료 레일(144')의 패턴화된 부분인 제1 오보닉 임계 스위치 재료 부분(144), 및 제1 상부 배리어 재료 스트립(146')의 패턴화된 부분인 제1 상부 배리어 재료 부분(146)의 수직 스택을 포함할 수 있다.
일 실시예에서, 각각의 제1 선택자 필라(14)는 제1 오보닉 임계 스위치 재료 부분(144), 제1 상부 배리어 재료 부분(146)으로서 제1 오보닉 임계 스위치 재료 부분(144)의 상단 표면과 접촉하는 상부 비정질 탄소 부분, 및 제1 하부 배리어 재료 부분(142)으로서 제1 오보닉 임계 스위치 재료 부분(144)의 저부 표면과 접촉하는 하부 비정질 탄소 부분을 포함할 수 있다.
각각의 제1 상변화 필라(16)는 상변화 메모리 요소, 즉 내부의 재료의 상에 따라 저항을 변화시키는 구조물일 수 있다. 일 실시예에서, 각각의 제1 상변화 필라(16)는 제1 선택적 하부 전도성 라이너 스트립(162')의 패턴화된 부분인 선택적 제1 하부 전도성 라이너 세그먼트(162), 제1 상변화 메모리 재료 레일(164')의 패턴화된 부분인 제1 상변화 메모리 재료 필라(164), 및 제1 상부 전도성 라이너 스트립(166')의 패턴화된 부분인 제1 선택적 상부 전도성 라이너 세그먼트(166)의 수직 스택을 포함할 수 있다. 포토레지스트 층은, 예를 들어 애싱에 의해 제거될 수 있다.
대체적으로, 제1 필라 구조물들(150)의 2차원 어레이는 메모리 요소들의 제1 2차원 어레이를 포함할 수 있다. 메모리 요소들의 제1 2차원 어레이는 제1 폭(w1)을 갖는 제1 전기 전도성 라인들(100)의 제1 부분들 및 제3 부분들의 상단 표면들 상에 형성될 수 있다. 제1 전기 전도성 라인들(100)의 제2 부분들의 상단 표면들은 물리적으로 노출될 수 있다.
도 6a 내지 도 6d를 참조하면, 제1 유전체 재료가 예시적 구조물 위에 침착될 수 있고, 정지 표면들로서 제1 필라 구조물들(150)의 상단 표면들을 사용하여 평탄화될 수 있다. 예를 들어, (제1 배리어 세그먼트들(17)이 사용되지 않는 경우에) 선택적 제1 배리어 세그먼트들(17) 또는 제1 상변화 필라들(16)의 상단 표면들을 포함하는 수평 평면 위에 놓인 제1 유전체 재료 층의 잉여 부분들은 평탄화 공정에 의해 제거될 수 있고, 이는 리세스 에치 공정 및/또는 화학기계적 평탄화 공정을 사용할 수 있다. 하드 마스크 세그먼트들(178)은 평탄화 공정 동안 병립하여 제거될 수 있다. 제1 유전체 재료의 나머지 연속 부분은 제1 유전체 재료 층(160)을 구성한다. 제1 유전체 재료 층(160)은 도핑되지 않은 실리케이트 유리, 도핑된 실리케이트 유리, 또는 스핀-온 글라스(spin-on glass)를 포함할 수 있다. 유전체 라이너(도시되지 않음)가 제1 유전체 재료의 침착 전에 선택적으로 침착될 수 있다. 제1 유전체 재료 층(160)은 메모리 요소들의 제1 2차원 어레이 주위에 형성될 수 있고, 제1 2차원 어레이의 메모리 요소들 사이의 갭들을 충전할 수 있다. 주변 콘택트 비아 구조물들(182)은 선택적으로, 제1 유전체 재료 층(160)을 통과하여 형성될 수 있다.
도 7a 내지 도 7d를 참조하면, 제2 층 스택 또는 제2 수직 스택으로도 지칭되는 제2 재료 층 스택(22L, 24L, 26L, 27L, 275L)이 제1 유전체 재료 층(160) 및 제1 필라 구조물들(150)의 2차원 어레이 위에 형성될 수 있다. 예를 들어, 제2 재료 층 스택(22L, 24L, 26L, 27L, 275L)은 제2 전도성 재료 층(22L), 제2 선택자 층(24L), 제2 상변화 메모리 층(26L), 선택적 제2 배리어 층(27L), 및 제2 하드 마스크 층(275L)을 포함할 수 있다. 제2 재료 층 스택(22L, 24L, 26L, 27L, 275L) 내의 각각의 층은 블랭킷 재료 층, 즉 제2 수평 방향(hd1) 및 제2 수평 방향(hd1)에 수직인 제2 수평 방향(hd2)을 따라 측방향으로 연장되는 패턴화되지 않은 재료 층으로서 형성될 수 있다.
제2 전도성 재료 층(22L)은 적어도 하나의 금속성 재료 층일 수 있는 적어도 하나의 전도성 재료 층을 포함할 수 있다. 예를 들어, 제2 전도성 재료 층(22L)은, 저부로부터 상단으로, 제2 금속성 층(222L)(예컨대, 텅스텐 층) 및 제2 금속성 질화물 층(224L)(예컨대, 텅스텐 질화물 층 또는 티타늄 질화물 층)의 층 스택을 포함할 수 있다. 제2 금속성 층(222L)의 두께는 21 nm 내지 100 nm, 예컨대 30 nm 내지 70 nm 범위 내에 있을 수 있지만, 더 작은 및 더 큰 두께들도 또한 사용될 수 있다. 제2 금속성 질화물 층(224L)의 두께는 1 nm 내지 10 nm, 예컨대 1.5 nm 내지 5 nm 범위 내에 있을 수 있지만, 더 작은 및 더 큰 두께들도 또한 사용될 수 있다. 다른 실시예에서, 제2 전도성 재료 층(22L)은 제2 전도성 재료 층(22L)의 부분들과 아래에 놓인 그리고 위에 놓인 메모리 재료 층들 사이의 콘택트의 공정 실행가능성 및/또는 더 작은 변동을 위해, 개별 침착 및 패턴화 단계들 동안 형성된 2개의 개별 금속성 재료 층들, 예컨대 아래에 놓인 제1 필라 구조물들(150)의 층들로 패턴화되는 제1 텅스텐 층, 및 제1 텅스텐 층 및 제1 필라 구조물들을 패턴화한 이후에 제1 텅스텐 층 상에 침착되는 제2 텅스텐 층을 포함할 수 있다.
제2 선택자 층(24L)은, 그에 걸친 외부 인가 전압 바이어스의 크기 및/또는 극성에 따라 전기적 격리의 전기적 접속을 제공하는 비-오믹 재료를 포함한다. 일 실시예에서, 제2 선택자 층(24L)은 오보닉 임계 스위치 재료 층과 같은 적어도 하나의 임계 스위치 재료 층을 포함한다. 오보닉 임계 스위치 재료 층은 임의의 오보닉 임계 스위치 재료를 포함하는 제2 오보닉 임계 스위치 재료 층(244L)을 포함할 수 있다. 일 실시예에서, 제2 오보닉 임계 스위치 재료 층(244L)은 GeSeAs 화합물, GeSe 화합물, SeAs 화합물, GeTe 화합물, 또는 SiTe 화합물을 포함할 수 있고/있거나, 본질적으로 이들로 이루어질 수 있다.
일 실시예에서, 제2 오보닉 임계 스위치 재료 층(244L)의 재료는 임계 바이어스 전압 크기(임계 전압으로도 지칭됨)를 초과하는 외부 바이어스 전압의 인가 시에 제2 오보닉 임계 스위치 재료 층(244L)의 저항률이 적어도 두 자릿수만큼(즉, 100배 초과만큼) 감소하도록 선택될 수 있다. 일 실시예에서, 제2 오보닉 임계 스위치 재료 층(244L)의 조성 및 두께는, 임계 바이어스 전압 크기가 1 V 내지 4 V 범위 내에 있지만 임계 바이어스 전압 크기에 대해 더 작은 및 더 큰 전압들도 또한 사용될 수 있도록 선택될 수 있다. 제2 오보닉 임계 스위치 재료 층(244L)의 두께는, 예를 들어, 5 nm 내지 50 nm, 예컨대 10 nm 내지 30 nm 범위 내에 있을 수 있지만, 더 작은 및 더 큰 두께들도 또한 사용될 수 있다.
제2 선택자 층(24L)은 제2 오보닉 임계 스위치 재료 층(244L) 위에 놓이는 선택적 제2 상부 배리어 재료 층(246L) 및 제2 오보닉 임계 스위치 재료 층(244L) 아래에 놓이는 선택적 제2 하부 배리어 재료 층(242L)을 포함할 수 있다. 선택적 제2 상부 및/또는 하부 배리어 재료 층들(246L, 242L)은 제2 오보닉 임계 스위치 재료 층(244L)의 재료의 확산을 억압하는 재료를 포함한다. 예를 들어, 제2 상부 및/또는 하부 배리어 재료 층들(246L, 242L)은 비정질 탄소 또는 다이아몬드-유사 탄소(DLC)를 포함할 수 있다. 제2 상부 배리어 금속성 질화물 층(246L)의 두께는 4 nm 내지 40 nm, 예컨대 8 nm 내지 21 nm 범위 내에 있을 수 있지만, 더 작은 및 더 큰 두께들도 또한 사용될 수 있다. 제2 하부 배리어 재료 층(242L)의 두께는 4 nm 내지 40 nm, 예컨대 8 nm 내지 21 nm 범위 내에 있을 수 있지만, 더 작은 및 더 큰 두께들도 또한 사용될 수 있다.
제2 상변화 메모리 층(26L)은 제2 상변화 메모리 재료 층(264L)을 포함한다. 제2 상변화 메모리 재료 층(264L)은 상변화 메모리 재료를 포함한다. 제2 상변화 메모리 재료 층(264L)의 두께는 1 nm 내지 60 nm, 예컨대 3 nm 내지 40 nm 및/또는 10 nm 내지 25 nm 범위 내에 있을 수 있지만, 더 작은 및 더 큰 두께들도 또한 사용될 수 있다.
제2 상변화 메모리 층(26L)은 선택적으로, 제2 상변화 메모리 재료 층(264L) 아래에 놓이는 제2 하부 전도성 라이너 층(262L)을 포함할 수 있고, 선택적으로, 제2 상변화 메모리 재료 층(264L) 위에 놓이는 제2 상부 전도성 라이너 층(266L)을 포함할 수 있다. 선택적 제2 하부 전도성 라이너 층(262L) 및/또는 선택적 제2 상부 전도성 라이너 층(266L)은, 존재하는 경우, 전도성 금속성 재료를 포함한다. 일 실시예에서, 제2 하부 전도성 라이너 층(262L) 및/또는 제2 상부 전도성 라이너 층(266L)은 전도성 금속성 질화물, 예컨대 티타늄 질화물, 탄탈륨 질화물, 또는 텅스텐 질화물을 포함할 수 있다. 제2 하부 전도성 라이너 층(262L) 및 제2 상부 전도성 라이너 층(266L) 각각의 두께는 1 nm 내지 10 nm, 예컨대 1.5 nm 내지 5 nm 범위 내에 있을 수 있지만, 더 작은 및 더 큰 두께들도 또한 사용될 수 있다.
선택적 제2 배리어 층(27L)은, 존재하는 경우, 배리어 재료를 포함하고, 제2 상변화 메모리 층(26L)의 상단 상에 형성될 수 있다. 배리어 재료는, 제2 상변화 메모리 재료의 확산을 방지할 수 있고 그의 효과적인 캡슐화를 제공할 수 있는 재료이다. 일 실시예에서, 배리어 재료는 비정질 탄소를 포함할 수 있고/있거나, 본질적으로 그로 이루어질 수 있다. 제2 배리어 층(27L)의 두께는 12 nm 내지 75 nm, 예컨대 21 nm 내지 60 nm 범위 내에 있을 수 있지만, 더 작은 및 더 큰 두께들도 또한 사용될 수 있다.
제2 하드 마스크 층(275L)은, 후속 평탄화 공정에서 평탄화 정지 구조물로서 사용될 수 있는 하드 마스크 재료를 포함한다. 제2 하드 마스크 층(275L)은, 금속, 유전체 재료, 또는 반도체 재료로부터 선택된 재료를 포함할 수 있다. 예를 들어, 제2 하드 마스크 층(275L)은 실리콘 질화물, 유전체 금속성 산화물, 또는 금속을 포함할 수 있다. 일 실시예에서, 제2 하드 마스크 층(275L)은 실리콘 질화물을 포함할 수 있다. 제2 하드 마스크 층(275L)의 두께는 3 nm 내지 30 nm, 예컨대 6 nm 내지 15 nm 범위 내에 있을 수 있지만, 더 작은 및 더 큰 두께들도 또한 사용될 수 있다.
도 8a 내지 도 8d를 참조하면, 도 2a 내지 도 2d를 참조하여 전술된 프로세싱 단계들은, 제2 하드 마스크 층(275L)이 제1 수평 방향을 따라 측방향으로 연장되는 하드 마스크 스트립들로 패턴화될 수 있도록 포토레지스트 층의 패턴을 변경함으로써 수행될 수 있다. 도 4a 내지 도 4d를 참조하여 전술된 프로세싱 단계들이 수행되어, 선택적 제2 배리어 층(27L), 제2 상변화 메모리 층(26L), 제2 선택자 층(24L), 및 제2 전도성 재료 층(22L)을 통과하여 하드 마스크 스트립들의 패턴을 전사할 수 있다. 제2 금속성 층(222L)의 각각의 패턴화된 부분은 제2 전기 전도성 라인(200)을 구성한다. 제2 선택자 층(24L)의 각각의 패턴화된 부분은 제2 선택자 레일을 구성한다. 제2 상변화 메모리 층(26L)의 각각의 패턴화된 부분은 제2 상변화 메모리 레일을 구성한다. 제2 배리어 층의 각각의 패턴화된 부분은 제2 배리어 스트립을 구성한다.
도 5a 내지 도 5d를 참조하여 전술된 프로세싱 단계들은, 제2 필라 구조물들(250)의 2차원 어레이가 형성되도록 리소그래피 패턴을 회전시킴으로써 수행될 수 있다. 구체적으로, 포토레지스트 층은 제2 수평 방향(hd2)을 따라 측방향으로 연장되는 라인 및 공간 패턴으로 패턴화될 수 있다. 포토레지스트 층 내의 패턴은 제2 배리어 스트립들, 제2 상변화 메모리 레일들, 및 제2 선택자 레일들을 통과하여 전사될 수 있다. 예시적인 예에서, 각각의 제2 필라 구조물(250)은, 저부로부터 상단으로, 제2 선택자 레일의 패턴화된 부분인 제2 선택자 필라(24), 상변화 메모리 레일의 패턴화된 부분인 제2 상변화 필라(26), 및 제2 배리어 스트립의 패턴화된 부분인 선택적 제2 배리어 세그먼트(27)를 포함할 수 있다.
각각의 제2 선택자 필라(24)는 선택자 요소, 즉, 비선형 전압-전류 특성들을 제공하여 제2 전압 바이어스 조건들 하에서 도체로서 그리고 제2 전압 바이어스 조건들 하에서 절연체로서 기능하도록 하는 요소일 수 있다. 일 실시예에서, 각각의 제2 선택자 필라(24)는 제2 하부 배리어 재료 스트립의 패턴화된 부분인 제2 하부 배리어 재료 부분(242), 제2 오보닉 임계 스위치 재료 레일의 패턴화된 부분인 제2 오보닉 임계 스위치 재료 부분(244), 및 제2 상부 배리어 재료 스트립의 패턴화된 부분인 제2 상부 배리어 재료 부분(246)의 수직 스택을 포함할 수 있다.
각각의 제2 상변화 필라(26)는 상변화 메모리 요소, 즉 내부의 재료의 상에 따라 저항을 변화시키는 구조물일 수 있다. 일 실시예에서, 각각의 제2 상변화 필라(26)는 제2 선택적 하부 전도성 라이너 스트립의 패턴화된 부분인 선택적 제2 하부 전도성 라이너 세그먼트(262), 제2 상변화 메모리 재료 레일의 패턴화된 부분인 제2 상변화 메모리 재료 필라(264), 및 제2 상부 전도성 라이너 스트립의 패턴화된 부분인 제2 선택적 상부 전도성 라이너 세그먼트(266)의 수직 스택을 포함할 수 있다. 포토레지스트 층은, 예를 들어 애싱에 의해 제거될 수 있다.
대체적으로, 제2 필라 구조물들(250)의 2차원 어레이는 메모리 요소들의 제2 2차원 어레이를 포함할 수 있다. 메모리 요소들의 제2 2차원 어레이는 제2 전기 전도성 라인들(200)의 상단 표면들 상에 형성될 수 있다. 제2 전기 전도성 라인들(200)의 제2 부분들의 상단 표면들은 제1 수평 방향을 따라 배열되는 각각의 행의 제2 필라 구조물들(250) 사이에서 물리적으로 노출될 수 있다.
도 6a 내지 도 6d를 참조하여 전술된 프로세싱 단계들은 제1 예시적 구조물 위에 제2 유전체 재료를 침착시키도록 반복될 수 있다. 제2 유전체 재료는 정지 표면들로서 제2 필라 구조물들(250)의 상단 표면들을 사용하여 평탄화될 수 있다. 예를 들어, (제2 배리어 세그먼트들(27)이 사용되지 않는 경우에) 선택적 제2 배리어 세그먼트들(27) 또는 제2 상변화 필라들(26)의 상단 표면들을 포함하는 수평 평면 위에 놓인 제2 유전체 재료의 잉여 부분들은 평탄화 공정에 의해 제거될 수 있고, 이는 리세스 에치 공정 및/또는 화학기계적 평탄화 공정을 사용할 수 있다. 제2 하드 마스크 스트립들(275)의 나머지 부분들은 평탄화 공정 동안 병립하여 제거될 수 있다. 제2 유전체 재료의 나머지 연속 부분은 제2 유전체 재료 층(260)을 구성한다. 제2 유전체 재료 층(260)은 도핑되지 않은 실리케이트 유리, 도핑된 실리케이트 유리, 또는 스핀-온 글라스를 포함할 수 있다. 유전체 라이너(도시되지 않음)가 제1 유전체 재료의 침착 전에 선택적으로 침착될 수 있다. 제2 유전체 재료 층(260)은 메모리 요소들의 제2 2차원 어레이 주위에 형성되고, 제2 2차원 어레이의 메모리 요소들 사이의 갭들을 충전한다.
도 9a 내지 도 9f를 참조하면, 제1 비아 공동들이, 제2 폭(w2)을 갖는 제1 전기 전도성 라인들(100)의 제2 부분들의 상단 표면들 바로 위에 제2 유전체 재료 층(260) 및 제1 유전체 재료 층(160)을 통과하여 형성될 수 있다. 제2 부분들의 길이(L)는 500 nm 내지 5,000 nm 범위 내에 있을 수 있지만, 더 작은 및 더 큰 길이들(L)도 또한 사용될 수 있다. 일 실시예에서, 제1 비아 공동들은, 제1 비아 공동들의 각각의 행이 제2 수평 방향(hd2)을 따라 연장되고 제1 비아 공동의 행들이 제1 수평 방향(hd1)을 따라 측방향으로 이격되도록 복수의 행들의 제1 비아 공동들로서 형성될 수 있다. 일 실시예에서, 각각의 행의 제1 비아 공동들은 매 N-번째 제1 전기 전도성 라인(100)과 접촉할 수 있고, 여기서 N은 1보다 더 큰 양의 정수이다. N = 2인 실시예가 본 명세서에 예시되어 있지만, N이 3 이상인 실시예들이 명백히 예시되어 있다.
적어도 하나의 전도성 재료가 제1 비아 공동들 내에 침착될 수 있고, 적어도 하나의 전도성 재료의 잉여 부분들이 제1 유전체 재료 층(160)의 상단 표면을 포함하는 수평 평면 위로부터 제거될 수 있다. 적어도 하나의 전도성 재료는, 예를 들어, 금속성 질화물 재료, 예컨대 TiN, TaN, 또는 WN, 및 금속성 충전 재료, 예컨대 W, Cu, Ru, Co, Mo, 또는 이들의 합금들을 포함할 수 있다. 제1 비아 공동들을 충전하는 적어도 하나의 전도성 재료의 각각의 나머지 부분은 제1 전도성 비아 구조물(180)을 구성한다. 각각의 제1 전도성 비아 구조물(180)은 제1 전기 전도성 라인들(100)의 각자의 제1 전기 전도성 라인의 제2 부분의 상단 표면과 접촉할 수 있고, 제1 전기 전도성 라인들(100)의 각자의 제1 전기 전도성 라인의 적어도 하나의 측벽과 접촉할 수 있다. 각각의 제1 전도성 비아 구조물(180)은 제2 유전체 재료 층(260)의 상단 표면을 포함하는 수평 평면 내에 상단 표면을 가질 수 있다. 제1 전도성 비아 구조물들(180)은 제2 유전체 재료 층(260) 및 제1 유전체 재료 층(160)을 통과하여 형성되고, 제2 유전체 재료 층(260) 및 제1 유전체 재료 층(160)의 측벽들과 접촉할 수 있다.
도 10a 내지 도 10d를 참조하면, 도 2a 내지 도 2d, 도 4a 내지 도 4d, 도 5a 내지 도 5d, 도 6a 내지 도 6d, 도 7a 내지 도 7d, 및 도 8a 내지 도 8d를 참조하여 전술된 프로세싱 단계들은 제1 수평 방향(hd1)을 따라 측방향으로 연장되는 제3 전기 전도성 라인들(300), 제3 필라 구조물들(350)의 2차원 어레이, 제3 유전체 재료 층(360), 제2 수평 방향(hd2)을 따라 측방향으로 연장되는 제4 전기 전도성 라인들(400), 제4 필라 구조물들(450)의 2차원 어레이, 및 제4 유전체 재료 층(460)을 순차적으로 형성할 수 있다. 제3 필라 구조물들(350) 및 제4 필라 구조물들(450) 각각은 제1 필라 구조물들(150) 및/또는 제2 필라 구조물들(250)과 동일한 구조를 가질 수 있다.
제2 비아 공동들은 제1 전도성 비아 구조물들(180)의 상단 표면들 바로 위에 제4 유전체 재료 층(460) 및 제3 유전체 재료 층(360)을 통과하여 형성될 수 있다. 일 실시예에서, 제2 비아 공동들은, 제2 비아 공동들의 각각의 행이 제2 수평 방향(hd2)을 따라 연장되고 제2 비아 공동의 행들이 제1 수평 방향(hd1)을 따라 측방향으로 이격되도록 복수의 행들의 제2 비아 공동들로서 형성될 수 있다. 일 실시예에서, 제2 비아 공동들은 제1 전도성 비아 구조물들(180)과 영역 오버레이(areal overlay)를 가질 수 있다.
적어도 하나의 전도성 재료가 제2 비아 공동들 내에 침착될 수 있고, 적어도 하나의 전도성 재료의 잉여 부분들이 제4 유전체 재료 층(460)의 상단 표면을 포함하는 수평 평면 위로부터 제거될 수 있다. 적어도 하나의 전도성 재료는, 예를 들어, 금속성 질화물 재료, 예컨대 TiN, TaN, 또는 WN, 및 금속성 충전 재료, 예컨대 W, Cu, Ru, Co, Mo, 또는 이들의 합금들을 포함할 수 있다. 제2 비아 공동들을 충전하는 적어도 하나의 전도성 재료의 각각의 나머지 부분은 제2 전도성 비아 구조물(380)을 구성한다. 각각의 제2 전도성 비아 구조물(380)은 각자의 제1 전도성 비아 구조물(180)의 상단 표면과 접촉할 수 있다. 각각의 제2 전도성 비아 구조물(380)은 제4 유전체 재료 층(460)의 상단 표면을 포함하는 수평 평면 내에 상단 표면을 가질 수 있다. 제2 전도성 비아 구조물들(380)은 제3 및 제4 유전체 재료 층들(360, 460)을 통과하여 형성되고, 제3 및 제4 유전체 재료 층들(360, 460)의 측벽들과 접촉할 수 있다.
상호접속 구조물들(180, 380)은 유전체 재료 층들(160, 260, 360, 460)을 통과하여 형성된다. 상호접속 구조물들(180, 380)은 제1 폭(w1)보다 더 작은 제2 폭(w2)을 갖는 제1 전기 전도성 라인들(100)의 각자의 제1 전기 전도성 라인의 제2 부분의 상단 표면 상에 형성된다.
도 11a 내지 도 11d를 참조하면, 금속성 층이 제4 유전체 재료 층(460) 및 제4 필라 구조물들(450)의 2차원 어레이 위에 침착될 수 있다. 금속성 층은 제5 전기 전도성 라인들(500)을 형성하도록 패턴화될 수 있다. 제5 전기 전도성 라인들(500)은 제1 전기 전도성 라인들(100)과 동일한 패턴을 가질 수 있다. 제5 유전체 재료 층(560)이 제5 전기 전도성 라인들(500) 주위에 형성될 수 있다.
일 실시예에서, 제5 전기 전도성 라인들(500) 및 제5 유전체 재료 층(560)은 전술된 프로세싱 단계들을 반복함으로써 형성될 수 있다. 제5 전기 전도성 라인들(500)은 제1 수평 방향(hd1)을 따라 측방향으로 연장될 수 있다. 각각의 제5 전기 전도성 라인(500)은 제1 폭(w1)을 갖는 제1 부분 및 제2 폭(w2)을 갖는 제2 부분을 포함할 수 있다.
도 1a 내지 도 11d를 종합적으로 참조하면, 메모리 디바이스가 제공되며, 이 메모리 디바이스는, 기판(9) 위에 놓이고, 제1 전기 전도성 라인들(100), 제1 필라 구조물들(150)의 2차원 어레이, 제2 전기 전도성 라인들(200), 제2 필라 구조물들(250)의 2차원 어레이, 제3 전기 전도성 라인들(300), 제3 필라 구조물들(350)의 2차원 어레이, 제4 전기 전도성 라인들(400), 제4 필라 구조물들(450)의 2차원 어레이, 및 제5 전기 전도성 라인들(500)을 포함하는 수직 스택 - 제1 필라 구조물들(150), 제2 필라 구조물들(250), 제3 필라 구조물들(350), 및 제4 필라 구조물들(460) 각각은 (상변화 메모리 재료 필라와 같은) 각자의 메모리 요소를 포함하고, 제1 필라 구조물들(150)의 2차원 어레이는 제1 폭(w1)을 갖는 제1 전기 전도성 라인들(100)의 제1 부분들의 상단 표면들 위에 놓임 -; 및 제5 전기 전도성 라인들(500)과 제1 전기 전도성 라인들(100) 사이에 전기 전도성 경로들을 제공하는 상호접속 구조물들(180, 380) - 상호접속 구조물들(180, 380) 각각은 제1 폭(w1)보다 작은 제2 폭(w2)을 갖는 제1 전기 전도성 라인들(100)의 각자의 제1 전기 전도성 라인의 제2 부분의 상단 표면과 접촉함 - 을 포함한다.
일 실시예에서, 상호접속 구조물들(180, 380) 각각은, 제1 전기 전도성 라인들(100)의 각자의 제1 전기 전도성 라인의 제2 부분의 상단 표면과 접촉하고 제2 필라 구조물들(250)의 2차원 어레이의 상단 표면들을 포함하는 수평 평면까지 수직으로 연장되는 제1 전도성 비아 구조물(180); 및 제1 콘택트 비아 구조물(180) 위에 놓이고 제5 전기 전도성 라인들(500)의 각자의 제5 전기 전도성 라인의 저부 표면과 접촉하는 제2 전도성 비아 구조물(380)을 포함한다.
일 실시예에서, 제2 전도성 비아 구조물(380)의 저부 표면은 제1 전도성 비아 구조물(180)의 상단 표면과 접촉한다. 일 실시예에서, 제1 필라 구조물들(150)의 2차원 어레이는 제1 전도성 비아 구조물들(180) 각각의 하부 부분을 측방향으로 둘러싸는 제1 유전체 재료 층(160) 내에 형성되며; 제2 필라 구조물들(250)의 2차원 어레이는 제1 전도성 비아 구조물들(180) 각각의 상부 부분을 측방향으로 둘러싸는 제2 유전체 재료 층(260) 내에 형성된다.
일 실시예에서, 제1 전기 전도성 라인들(100), 제3 전기 전도성 라인들(300), 및 제5 전기 전도성 라인들(500)은 제1 수평 방향(hd1)을 따라 측방향으로 연장하며; 제2 전기 전도성 라인들(200) 및 제4 전기 전도성 라인들(400)은 제1 수평 방향(hd1)에 수직인 제2 수평 방향(hd2)을 따라 측방향으로 연장된다.
일 실시예에서, 제1 전기 전도성 라인들(100)의 각각의 제1 부분은 제1 필라 구조물들(150)의 2차원 어레이 내의 각자의 행의 제1 필라 구조물들(150) 아래에 놓이고 그들과 접촉하며; 제1 전기 전도성 라인들(100)의 각각의 제2 부분은 제1 필라 구조물들(150)의 2차원 어레이를 포함하는 영역으로부터 측방향으로 오프셋된다.
일 실시예에서, 제1 전기 전도성 라인들(100) 각각은 제1 폭(w1)만큼 이격된 제1 측벽들의 쌍을 갖는 각자의 제1 부분 및 제2 폭(w2)만큼 이격된 제2 측벽들의 쌍을 갖는 각자의 제2 부분을 포함하며; 제2 측벽들의 쌍의 각각의 제2 측벽은 제1 수평 방향(hd1)에 수직인 수평 방향을 따라, 즉 제2 수평 방향(hd2)을 따라, 제1 폭(w1)과 제2 폭(w2) 사이의 차이의 절반만큼 제1 측벽들의 쌍의 하나의 제1 측벽으로부터 측방향으로 오프셋된다. 일 실시예에서, 제1 전기 전도성 라인들(100) 각각은, 제1 폭(w1)을 갖고, 각자의 제2 부분에 인접하고, 기판(9)으로부터 제1 필라 구조물들(150)의 2차원 어레이와 동일한 수직 거리에 위치되는 추가적인 제1 필라 구조물들(150)의 2차원 어레이의 저부 표면들과 접촉하는 각자의 제3 부분을 포함한다.
일 실시예에서, 제5 전기 전도성 라인들(500) 각각은 제1 폭(w1)을 갖는 각자의 제1 부분 및 제2 폭(w2)을 갖는 각자의 제2 부분을 포함하며; 상호접속 구조물들(180, 380) 각각은 제5 전기 전도성 라인들(500)의 제2 부분들 중 하나의 제2 부분의 저부 표면과 접촉한다.
일 실시예에서, 제1 필라 구조물들(150), 제2 필라 구조물들(250), 제3 필라 구조물들(350), 및 제4 필라 구조물들(450) 각각은 그의 최상단 표면으로부터 그의 최저부 표면으로 수직으로 연장되는 적어도 하나의 수직 또는 테이퍼링된 측벽을 갖는다. 일 실시예에서, 제1 필라 구조물들(150), 제2 필라 구조물들(250), 제3 필라 구조물들(350), 및 제4 필라 구조물들(450) 각각은 메모리 재료 부분 및 선택자 재료 부분의 직렬 접속을 포함한다. 일 실시예에서, 메모리 재료 부분은 상변화 재료를 포함하며; 선택자 재료 부분은 오보닉 임계 스위치 재료를 포함한다.
도 12a 내지 도 12d를 참조하면, 본 발명의 제2 실시예에 따른 제2 예시적 구조물은 도 1a 내지 도 1d의 제1 예시적 구조물과 동일할 수 있다.
도 13a 내지 도 13d를 참조하면, 도 2a 내지 도 2d 및 도 4a 내지 도 4d를 참조하여 전술된 프로세싱 단계들이 수행되어, 제1 트렌치들에 의해 측방향으로 이격되는 제1 전기 전도성 라인들(100) 및 제1 스택형 레일 구조물들(150L)을 형성할 수 있다. 제1 스택형 레일 구조물들(150L) 및 제1 전기 전도성 라인들(100) 각각은 제1 수평 방향(hd1)을 따라 측방향으로 연장된다. 제1 전기 전도성 라인들(100)은 제1 금속성 층(122L)의 패턴화된 나머지 부분들을 포함한다. 제1 스택형 레일 구조물들(150L)은 제2 수평 방향(hd2)을 따라 제1 트렌치들(11)에 의해 측방향으로 이격된다. 제1 스택형 레일 구조물들(150L) 및 제1 전기 전도성 라인들(100) 각각은 전체에 걸쳐 균일한 두께를 가질 수 있는데, 이는 본 명세서에서 제1 폭(w1)으로 지칭된다.
각각의 제1 스택형 레일 구조물(150L)은, 저부로부터 상단으로, 제1 선택자 층(14L)의 패턴화된 부분인 제1 선택자 레일(14'), 제1 상변화 메모리 층(16L)의 패턴화된 부분인 제1 상변화 메모리 레일(16'), 및 제1 배리어 층(17L)의 패턴화된 부분인 제1 배리어 레일(17')을 포함할 수 있다. 본 명세서에 사용되는 바와 같이, "스트립"은 폭보다 작은 두께를 갖는 레일을 지칭한다. 제1 스택형 레일 구조물(150L)은 제1 수평 방향(hd1)을 따라 측방향으로 연장되고, 제1 트렌치들(11)에 의해 서로로부터 측방향으로 이격되고, 기판(9) 위에 위치된다.
일 실시예에서, 각각의 제1 스택형 레일 구조물(150L)은 제1 금속성 질화물 층(124L)의 패턴화된 부분인 제1 금속성 질화물 스트립(124')을 포함할 수 있다. 일 실시예에서, 각각의 제1 선택자 레일(14')은 제1 하부 배리어 재료 스트립(142'), 제1 오보닉 임계 스위치 재료 레일(144'), 및 제1 상부 배리어 재료 스트립(146')의 수직 스택을 포함할 수 있다. 제1 하부 배리어 재료 스트립(142')은 선택적 제1 하부 배리어 재료 층(142L)의 패턴화된 부분이다. 제1 오보닉 임계 스위치 재료 레일(144')은 제1 오보닉 임계 스위치 재료 층(144L)의 패턴화된 부분이다. 제1 상부 배리어 재료 스트립(146')은 선택적 제1 상부 배리어 재료 층(146L)의 패턴화된 부분이다. 일 실시예에서, 각각의 제1 상변화 메모리 레일(16')은, 저부로부터 상단으로, 제1 선택적 하부 전도성 라이너 스트립(162'), 제1 상변화 메모리 재료 레일(164'), 및 제1 선택적 상부 전도성 라이너 스트립(166')을 포함할 수 있다. 각각의 제1 하부 전도성 라이너 스트립(162')은 제1 하부 전도성 라이너 층(162L)의 패턴화된 부분이고, 각각의 제1 상변화 메모리 재료 레일(164')은 제1 상변화 메모리 재료 층(164L)의 패턴화된 부분이고, 각각의 제1 상부 전도성 라이너 스트립(166')은 제1 상부 전도성 라이너 층(166L)의 패턴화된 부분이다. 제1 스택형 레일 구조물들(150L)은 제1 수평 방향(hd1)을 따라 측방향으로 연장되고, 베이스 유전체 재료 층들(60) 위의 제1 트렌치들(11)에 의해 서로로부터 측방향으로 이격된다.
도 14a 내지 도 14d를 참조하면, 다른 포토레지스트 층(도시되지 않음)이 제1 예시적 구조물 위에 적용되고, 제1 폭을 갖는 제1 스택형 레일 구조물들(150L)의 부분들을 포함하는 영역들 내에서 라인 및 공간 패턴으로 리소그래피로 패턴화된다. 각각의 라인 및 공간 패턴은 제2 수평 방향(hd2)을 따라 측방향으로 연장될 수 있고, 제1 수평 방향(hd1)을 따라 측방향으로 이격될 수 있다. 각각의 라인 및 공간 패턴의 피치는 30 nm 내지 600 nm 범위 내에 있을 수 있지만, 더 작은 및 더 큰 거리들도 또한 사용될 수 있다. 라인 및 공간 패턴 내의 각각의 라인의 폭은 라인 및 공간 패턴의 피치의 약 1/2일 수 있다.
이방성 에치 공정이 수행되어, 하드 마스크 스트립들(175) 및 제1 스택형 레일 구조물들(150L)을 통과하여 포토레지스트 층의 패턴을 전사할 수 있다. 각각의 하드 마스크 스트립들(175)은 직사각형 수평 단면 형상을 갖는 하드 마스크 세그먼트들(178)로 패턴화될 수 있다. 제1 스택형 레일 구조물들(150L)은 제1 필라 구조물들(150)의 2차원 직사각형 어레이로 패턴화된다. 각각의 제1 필라 구조물(150)은 직사각형 수평 단면 형상을 가질 수 있다. 제1 금속성 질화물 스트립들(124')은 제1 금속성 질화물 세그먼트들로 패턴화될 수 있거나, 또는 에치 정지 구조물로서 기능할 수 있고 제1 금속성 질화물 스트립들(124')로서 유지될 수 있다.
이방성 에치 공정의 화학작용은 하드 마스크 스트립들(175), 제1 배리어 레일들(17'), 제1 상변화 메모리 레일들(16'), 제1 선택자 레일들(14')의 다양한 재료들을 통과하여, 그리고 선택적으로 제1 금속성 질화물 스트립들(124')을 통하여 에칭하도록 순차적으로 변경될 수 있다. 이방성 에치 공정은 제1 전기 전도성 라인들(100)의 상단 표면에서 또는 그 내에서, 또는 제1 금속성 질화물 스트립들(124') 내에서 중단될 수 있다. 예시적인 예에서, 각각의 제1 필라 구조물(150)은, 저부로부터 상단으로, 제1 선택자 레일(14')의 패턴화된 부분인 제1 선택자 필라(14), 상변화 메모리 레일(16')의 패턴화된 부분인 제1 상변화 필라(16), 및 제1 배리어 스트립(17')의 패턴화된 부분인 선택적 제1 배리어 세그먼트(17)를 포함할 수 있다.
각각의 제1 선택자 필라는 선택자 요소, 즉, 비선형 전압-전류 특성들을 제공하여 제1 전압 바이어스 조건들 하에서 도체로서 그리고 제2 전압 바이어스 조건들 하에서 절연체로서 기능하도록 하는 요소이다. 일 실시예에서, 각각의 제1 선택자 필라(14)는 제1 하부 배리어 재료 스트립(142')의 패턴화된 부분인 제1 하부 배리어 재료 부분(142), 제1 오보닉 임계 스위치 재료 레일(144')의 패턴화된 부분인 제1 오보닉 임계 스위치 재료 부분(144), 및 제1 상부 배리어 재료 스트립(146')의 패턴화된 부분인 제1 상부 배리어 재료 부분(146)의 수직 스택을 포함할 수 있다.
일 실시예에서, 각각의 제1 선택자 필라(14)는 제1 오보닉 임계 스위치 재료 부분(144), 제1 상부 배리어 재료 부분(146)으로서 제1 오보닉 임계 스위치 재료 부분(144)의 상단 표면과 접촉하는 상부 비정질 탄소 부분, 및 제1 하부 배리어 재료 부분(142)으로서 제1 오보닉 임계 스위치 재료 부분(144)의 저부 표면과 접촉하는 하부 비정질 탄소 부분을 포함힌다.
각각의 제1 상변화 필라(16)는 상변화 메모리 요소, 즉 내부의 재료의 상에 따라 저항을 변화시키는 구조물이다. 일 실시예에서, 각각의 제1 상변화 필라(16)는 제1 선택적 하부 전도성 라이너 스트립(162')의 패턴화된 부분인 선택적 제1 하부 전도성 라이너 세그먼트(162), 제1 상변화 메모리 재료 레일(164')의 패턴화된 부분인 제1 상변화 메모리 재료 필라(164), 및 제1 상부 전도성 라이너 스트립(166')의 패턴화된 부분인 제1 선택적 상부 전도성 라이너 세그먼트(166)의 수직 스택을 포함할 수 있다. 포토레지스트 층은, 예를 들어 애싱에 의해 제거될 수 있다.
대체적으로, 제1 필라 구조물들(150)의 2차원 어레이는 메모리 요소들의 제1 2차원 어레이를 포함할 수 있다. 메모리 요소들의 제1 2차원 어레이는 제1 폭(w1)을 갖는 제1 전기 전도성 라인들(100)의 제1 부분들 및 제3 부분들의 상단 표면들 상에 형성될 수 있다. 제1 전기 전도성 라인들(100)의 제2 부분들의 상단 표면들은 물리적으로 노출될 수 있다. 제1 전기 전도성 라인들(100)은 전체에 걸쳐 균일한 폭을 가질 수 있는데, 이는 제1 폭(w1)일 수 있다. 제1 전기 전도성 라인들(100)은 제2 수평 방향(hd2)을 따라 제1 간격(s1)만큼 서로로부터 측방향으로 이격될 수 있다. 제1 전기 전도성 층들(100)은, 제1 폭(w1)과 제1 간격(s1)의 합과 동일한 제1 피치(p1)일 수 있는 균일한 피치를 갖는 제2 수평 방향(hd2)을 따른 주기적 1차원 어레이로서 형성될 수 있다.
도 15a 내지 도 15d를 참조하면, 제1 유전체 재료가 예시적 구조물 위에 침착될 수 있고, 정지 표면들로서 제1 필라 구조물들(150)의 상단 표면들을 사용하여 평탄화될 수 있다. 예를 들어, (제1 배리어 세그먼트들(17)이 사용되지 않는 경우에) 선택적 제1 배리어 세그먼트들(17) 또는 제1 상변화 필라들(16)의 상단 표면들을 포함하는 수평 평면 위에 놓인 제1 유전체 재료 층의 잉여 부분들은 평탄화 공정에 의해 제거될 수 있고, 이는 리세스 에치 공정 및/또는 화학기계적 평탄화 공정을 사용할 수 있다. 하드 마스크 세그먼트들(178)은 평탄화 공정 동안 병립하여 제거될 수 있다. 제1 유전체 재료의 나머지 연속 부분은 제1 유전체 재료 층(160)을 구성한다. 제1 유전체 재료 층(160)은 도핑되지 않은 실리케이트 유리, 도핑된 실리케이트 유리, 또는 스핀-온 글라스를 포함할 수 있다. 유전체 라이너(도시되지 않음)가 제1 유전체 재료의 침착 전에 선택적으로 침착될 수 있다. 제1 유전체 재료 층(160)은 메모리 요소들의 제1 2차원 어레이 주위에 형성되고, 제1 2차원 어레이의 메모리 요소들 사이의 갭들을 충전한다.
도 16a 내지 도 16d를 참조하면, 도 7a 내지 도 7d 및 도 8a 내지 도 8d를 참조하여 전술된 프로세싱 단계들의 세트가 수행되어, 제2 전기 전도성 라인들(200), 제2 필라 구조물들(250)의 2차원 어레이, 및 제2 유전체 재료 층(260)을 형성할 수 있다.
제1 비아 공동들은, 제1 전기 전도성 라인들(100)의 상단 표면들 바로 위에 제2 유전체 재료 층(260) 및 제1 유전체 재료 층(160)을 통과하여 형성될 수 있다. 일 실시예에서, 제1 비아 공동들은, 제1 비아 공동들의 각각의 행이 제2 수평 방향(hd2)을 따라 연장되고 제1 비아 공동의 행들이 제1 수평 방향(hd1)을 따라 측방향으로 이격되도록 복수의 행들의 제1 비아 공동들로서 형성될 수 있다. 일 실시예에서, 각각의 행의 제1 비아 공동들은 매 N-번째 제1 전기 전도성 라인(100)과 접촉할 수 있고, 여기서 N은 1보다 더 큰 양의 정수이다. N = 2인 실시예가 본 명세서에 예시되어 있지만, N이 3 이상인 실시예들이 명백히 예시되어 있다.
적어도 하나의 전도성 재료가 제1 비아 공동들 내에 침착될 수 있고, 적어도 하나의 전도성 재료의 잉여 부분들이 제2 유전체 재료 층(260)의 상단 표면을 포함하는 수평 평면 위로부터 제거될 수 있다. 적어도 하나의 전도성 재료는, 예를 들어, 금속성 질화물 재료, 예컨대 TiN, TaN, 또는 WN, 및 금속성 충전 재료, 예컨대 W, Cu, Ru, Co, Mo, 또는 이들의 합금들을 포함할 수 있다. 제1 비아 공동들을 충전하는 적어도 하나의 전도성 재료의 각각의 나머지 부분은 제1 전도성 비아 구조물(180)을 구성한다. 각각의 제1 전도성 비아 구조물(180)은 제1 전기 전도성 라인들(100)의 각자의 제1 전기 전도성 라인의 제2 부분의 상단 표면과 접촉할 수 있고, 제1 전기 전도성 라인들(100)의 각자의 제1 전기 전도성 라인의 적어도 하나의 측벽과 접촉할 수 있다. 각각의 제1 전도성 비아 구조물(180)은 제2 유전체 재료 층(260)의 상단 표면을 포함하는 수평 평면 내에 상단 표면을 가질 수 있다. 제1 전도성 비아 구조물들(180)은 제2 유전체 재료 층(260) 및 제1 유전체 재료 층(160)을 통과하여 형성되고, 제1 유전체 재료 층(260) 및 제1 유전체 재료 층(160)의 측벽들과 접촉할 수 있다.
도 17a 내지 도 17d를 참조하면, 제3 층 스택 또는 제3 수직 스택으로도 지칭되는 제3 재료 층 스택(32L, 34L, 36L, 37L, 375L)이 제2 유전체 재료 층(260) 및 제2 필라 구조물들(250)의 2차원 어레이 위에 형성된다. 예를 들어, 제3 재료 층 스택(32L, 34L, 36L, 37L, 375L)은 제3 전도성 재료 층(32L), 제3 선택자 층(34L), 제3 상변화 메모리 층(36L), 선택적 제3 배리어 층(37L), 및 제3 하드 마스크 층(375L)을 포함할 수 있다. 제3 재료 층 스택(32L, 34L, 36L, 37L, 375L) 내의 각각의 층은 블랭킷 재료 층, 즉 제3 수평 방향(hd1) 및 제3 수평 방향(hd1)에 수직인 제3 수평 방향(hd2)을 따라 측방향으로 연장되는 패턴화되지 않은 재료 층으로서 형성될 수 있다.
제3 전도성 재료 층(32L)은 적어도 하나의 금속성 재료 층일 수 있는 적어도 하나의 전도성 재료 층을 포함한다. 예를 들어, 제3 전도성 재료 층(32L)은, 저부로부터 상단으로, 제3 금속성 층(322L)(예컨대, 텅스텐 층) 및 제3 금속성 질화물 층(324L)(예컨대, 텅스텐 질화물 층 또는 티타늄 질화물 층)의 층 스택을 포함할 수 있다. 제3 금속성 층(322L)의 두께는 31 nm 내지 100 nm, 예컨대 30 nm 내지 70 nm 범위 내에 있을 수 있지만, 더 작은 및 더 큰 두께들도 또한 사용될 수 있다. 제3 금속성 질화물 층(324L)의 두께는 1 nm 내지 10 nm, 예컨대 1.5 nm 내지 5 nm 범위 내에 있을 수 있지만, 더 작은 및 더 큰 두께들도 또한 사용될 수 있다. 다른 실시예에서, 제3 전도성 재료 층(32L)은 제3 전도성 재료 층(32L)의 부분들과 아래에 놓인 그리고 위에 놓인 메모리 재료 층들 사이의 콘택트의 공정 실행가능성 및/또는 더 작은 변동을 위해, 개별 침착 및 패턴화 단계들 동안 형성된 2개의 개별 금속성 재료 층들, 예컨대 아래에 놓인 제1 필라 구조물들(150)의 층들로 패턴화되는 제1 텅스텐 층, 및 제1 텅스텐 층 및 아래에 놓인 필라 구조물들을 패턴화한 이후에 제1 텅스텐 층 상에 침착되는 제3 텅스텐 층을 포함할 수 있다.
제3 선택자 층(34L)은, 그에 걸친 외부 인가 전압 바이어스의 크기 및/또는 극성에 따라 전기적 격리의 전기적 접속을 제공하는 비-오믹 재료를 포함한다. 일 실시예에서, 제3 선택자 층(34L)은 오보닉 임계 스위치 재료 층과 같은 적어도 하나의 임계 스위치 재료 층을 포함한다. 오보닉 임계 스위치 재료 층은 임의의 오보닉 임계 스위치 재료를 포함하는 제3 오보닉 임계 스위치 재료 층(344L)을 포함할 수 있다. 일 실시예에서, 제3 오보닉 임계 스위치 재료 층(344L)은 GeSeAs 화합물, GeSe 화합물, SeAs 화합물, GeTe 화합물, 또는 SiTe 화합물을 포함할 수 있고/있거나, 본질적으로 이들로 이루어질 수 있다.
일 실시예에서, 제3 오보닉 임계 스위치 재료 층(344L)의 재료는 임계 바이어스 전압 크기(임계 전압으로도 지칭됨)를 초과하는 외부 바이어스 전압의 인가 시에 제3 오보닉 임계 스위치 재료 층(344L)의 저항률이 적어도 두 자릿수만큼(즉, 100배 초과만큼) 감소하도록 선택될 수 있다. 일 실시예에서, 제3 오보닉 임계 스위치 재료 층(344L)의 조성 및 두께는, 임계 바이어스 전압 크기가 1 V 내지 4 V 범위 내에 있지만 임계 바이어스 전압 크기에 대해 더 작은 및 더 큰 전압들도 또한 사용될 수 있도록 선택될 수 있다. 제3 오보닉 임계 스위치 재료 층(344L)의 두께는, 예를 들어, 5 nm 내지 50 nm, 예컨대 10 nm 내지 30 nm 범위 내에 있을 수 있지만, 더 작은 및 더 큰 두께들도 또한 사용될 수 있다.
제3 선택자 층(34L)은 제3 오보닉 임계 스위치 재료 층(344L) 위에 놓이는 선택적 제3 상부 배리어 재료 층(346L) 및 제3 오보닉 임계 스위치 재료 층(344L) 아래에 놓이는 선택적 제3 하부 배리어 재료 층(342L)을 포함할 수 있다. 선택적 제3 상부 및/또는 하부 배리어 재료 층들(346L, 342L)은 제3 오보닉 임계 스위치 재료 층(344L)의 재료의 확산을 억압하는 재료를 포함한다. 예를 들어, 제3 상부 및/또는 하부 배리어 재료 층들(346L, 342L)은 비정질 탄소 또는 다이아몬드-유사 탄소(DLC)를 포함할 수 있다. 제3 상부 배리어 금속성 질화물 층들(346L)의 두께는 4 nm 내지 40 nm, 예컨대 8 nm 내지 31 nm 범위 내에 있을 수 있지만, 더 작은 및 더 큰 두께들도 또한 사용될 수 있다. 제3 하부 배리어 재료 층(342L)의 두께는 4 nm 내지 40 nm, 예컨대 8 nm 내지 31 nm 범위 내에 있을 수 있지만, 더 작은 및 더 큰 두께들도 또한 사용될 수 있다.
제3 상변화 메모리 층(36L)은 제3 상변화 메모리 재료 층(364L)을 포함한다. 제3 상변화 메모리 재료 층(364L)은 상변화 메모리 재료를 포함한다. 제3 상변화 메모리 재료 층(364L)의 두께는 1 nm 내지 60 nm, 예컨대 3 nm 내지 40 nm 및/또는 10 nm 내지 35 nm 범위 내에 있을 수 있지만, 더 작은 및 더 큰 두께들도 또한 사용될 수 있다.
제3 상변화 메모리 층(36L)은 선택적으로, 제3 상변화 메모리 재료 층(364L) 아래에 놓이는 제3 하부 전도성 라이너 층(362L)을 포함할 수 있고, 선택적으로, 제3 상변화 메모리 재료 층(364L) 위에 놓이는 제3 상부 전도성 라이너 층(366L)을 포함할 수 있다. 선택적 제3 하부 전도성 라이너 층(362L) 및/또는 선택적 제3 상부 전도성 라이너 층(366L)은, 존재하는 경우, 전도성 금속성 재료를 포함한다. 일 실시예에서, 제3 하부 전도성 라이너 층(362L) 및/또는 제3 상부 전도성 라이너 층(366L)은 전도성 금속성 질화물, 예컨대 티타늄 질화물, 탄탈륨 질화물, 또는 텅스텐 질화물을 포함할 수 있다. 제3 하부 전도성 라이너 층(362L) 및 제3 상부 전도성 라이너 층(366L) 각각의 두께는 1 nm 내지 10 nm, 예컨대 1.5 nm 내지 5 nm 범위 내에 있을 수 있지만, 더 작은 및 더 큰 두께들도 또한 사용될 수 있다.
선택적 제3 배리어 층(37L)은, 존재하는 경우, 배리어 재료를 포함하고, 제3 상변화 메모리 층(36L)의 상단 상에 형성될 수 있다. 배리어 재료는, 제3 상변화 메모리 재료의 확산을 방지할 수 있고 그의 효과적인 캡슐화를 제공할 수 있는 재료이다. 일 실시예에서, 배리어 재료는 비정질 탄소를 포함할 수 있고/있거나, 본질적으로 그로 이루어질 수 있다. 제3 배리어 층(37L)의 두께는 12 nm 내지 75 nm, 예컨대 31 nm 내지 60 nm 범위 내에 있을 수 있지만, 더 작은 및 더 큰 두께들도 또한 사용될 수 있다.
제3 하드 마스크 층(375L)은, 후속 평탄화 공정에서 평탄화 정지 구조물로서 사용될 수 있는 하드 마스크 재료를 포함한다. 제3 하드 마스크 층(375L)은, 금속, 유전체 재료, 또는 반도체 재료로부터 선택된 재료를 포함할 수 있다. 예를 들어, 제3 하드 마스크 층(375L)은 실리콘 질화물, 유전체 금속성 산화물, 또는 금속을 포함할 수 있다. 일 실시예에서, 제3 하드 마스크 층(375L)은 실리콘 질화물을 포함할 수 있다. 제3 하드 마스크 층(375L)의 두께는 3 nm 내지 30 nm, 예컨대 6 nm 내지 15 nm 범위 내에 있을 수 있지만, 더 작은 및 더 큰 두께들도 또한 사용될 수 있다.
도 18a 내지 도 18d를 참조하면, 포토레지스트 층이 제3 재료 층 스택(32L, 34L, 36L, 37L, 375L) 위에 적용될 수 있고, 제2 필라 구조물들(250)의 각각의 2차원 어레이의 영역들 위에 라인 및 공간 패턴을 형성하도록 그리고 제1 전도성 비아 구조물들(180)의 영역들 위에 별개의 플레이트 패턴들을 형성하도록 리소그래피로 패턴화될 수 있다. 라인 및 공간 패턴은 제1 수평 방향(hd1)을 따라 측방향으로 연장되는 라인 패턴들을 포함한다. 라인 및 공간 패턴은 제1 수평 방향에 수직인 제2 수평 방향(hd2)을 따라 균일한 피치를 가질 수 있다. 균일한 피치는, 예를 들어, 30 nm 내지 600 nm 범위 내에 있을 수 있다. 별개의 플레이트 패턴은 제1 전도성 비아 구조물(180)의 각각의 영역을 커버하는 별개의 영역들을 포함한다.
이방성 에치 공정이 수행되어, 제3 하드 마스크 층(375L)을 통과하여 포토레지스트 층의 패턴을 전사시킨다. 제3 하드 마스크 층(375L)은 라인 형상들을 갖는 제3 하드 마스크 스트립들(375) 및 별개의 형상들을 갖는 하드 마스크 플레이트들(373)로 패턴화될 수 있다. 도 18d에 도시된 바와 같이, 각각의 제3 하드 마스크 스트립(375)은 균일한 폭을 갖고서 제1 수평 방향(hd1)을 따라 측방향으로 연장될 수 있고, 제1 수평 방향(hd1)을 따라 측방향으로 연장되는 제2 필라 구조물들(250)의 이웃한 쌍의 행들 사이에 형성될 수 있다. 제3 하드 마스크 스트립들(375)은 도 18a에 도시되어 있지 않은데, 그 이유는 도 18d의 단면 라인(A-A')이 제3 하드 마스크 스트립들(375) 사이에서 연장되기 때문이다. 각각의 제3 하드 마스크 스트립(375)은 직사각형 형상을 가질 수 있다. 일 실시예에서, 제3 하드 마스크 스트립들(375)은 제2 필라 구조물들(250)의 각자의 이웃한 쌍의 행들을 포함하는 직사각형 영역들 사이에 위치된 모든 다른 갭 영역에 위치될 수 있다. 이러한 경우에 있어서, 제3 하드 마스크 스트립들(375)은 제2 필라 구조물들(250)과 어떠한 영역 중첩도 갖지 않는다. 일 실시예에서, 제3 하드 마스크 스트립들(375)은 15 nm 내지 300 nm 범위 내에 있을 수 있는 각자의 균일한 폭을 가질 수 있지만, 더 작은 및 더 큰 치수들이 또한 사용될 수 있다. 하드 마스크 플레이트들(373)은 제1 전도성 비아 구조물(180)의 각자의 제1 전도성 비아 구조물 위에 놓인다. 하드 마스크 플레이트들(373)은 직사각형 형상들, 원형 형상들, 또는 타원형 형상들을 가질 수 있다. 포토레지스트 층은, 예를 들어 애싱에 의해 후속적으로 제거될 수 있다.
도 19a 및 도 19b를 참조하면, 스페이서 재료 층은 컨포멀(conformal) 침착 공정에 의해 제3 하드 마스크 스트립들(375) 및 하드 마스크 플레이트들(373) 위에 컨포멀로 침착될 수 있다. 스페이서 재료 층은 제3 하드 마스크 스트립들(375) 및 하드 마스크 플레이트들(373)의 재료들과는 상이한 재료를 포함한다. 예를 들어, 제3 하드 마스크 스트립들(375) 및 하드 마스크 플레이트들(373)은 실리콘 산화물을 포함할 수 있고, 스페이서 재료 층은 실리콘 질화물을 포함할 수 있다. 스페이서 재료 층의 두께는 제1 수평 방향(hd1)을 따라 배열되는 제2 필라 구조물들(250)의 행의 폭과 동일할 수 있다.
이방성 에치 공정이 수행되어, 스페이서 재료 층의 수평 부분들을 제거할 수 있다. 스페이서 재료 층의 나머지 부분들은, 제3 하드 마스크 스트립들(375)의 측벽들 상에 형성되는 제1 스페이서 재료 부분들(376) 및 하드 마스크 플레이트들(373)의 측벽들 상에 형성되는 제2 스페이서 재료 부분들(374)을 포함한다. 각각의 제1 스페이서 재료 부분(376)은 제3 하드 마스크 스트립들(375)의 각자의 제3 하드 마스크 스트립을 측방향으로 둘러싸고, 각각의 제2 스페이서 재료 부분(374)은 하드 마스크 플레이트들(373)의 각자의 하드 마스크 플레이트를 측방향으로 둘러싼다. 제1 스페이서 재료 부분(376)은 제1 수평 방향(hd1)을 따라 측방향으로 연장되는 제2 필라 구조물들(250)의 2개의 행들의 전체 영역을 커버할 수 있다. 하드 마스크 플레이트(373) 및 제2 스페이서 재료 부분(374)의 세트가 제1 전도성 비아 구조물들(180)의 각자의 제1 전도성 비아 구조물의 전체 영역을 커버할 수 있다.
도 20a 내지 도 20d를 참조하면, 포토레지스트 층(379)이 제2 예시적 구조물 위에 적용될 수 있고, 하드 마스크 플레이트들(373) 및 제2 스페이서 재료 부분들(374)을 커버하도록 리소그래피로 패턴화될 수 있다. 에치 공정이 수행되어, 제1 스페이서 재료 부분들(376)에 대해 선택적으로 제3 하드 마스크 스트립들(375)을 에칭할 수 있다. 예를 들어, 제1 스페이서 재료 부분들(376)이 실리콘 질화물을 포함하는 경우, 그리고 제3 하드 마스크 스트립들(375)이 실리콘 산화물을 포함하는 경우, 묽은 플루오르화수소산을 사용한 습식 에치 공정이 수행되어, 제1 스페이서 재료 부분들(376)에 대해 선택적으로 제3 하드 마스크 스트립들(375)을 제거할 수 있다. 포토레지스트 층(379)은, 예를 들어 애싱에 의해 후속적으로 제거될 수 있다.
도 21a 내지 도 21d를 참조하면, 다른 포토레지스트 층이 제2 예시적 구조물 위에 적용될 수 있고, 하드 마스크 플레이트들(373) 및 제2 스페이서 재료 부분들(374)을 커버하도록, 그리고 각각의 제1 스페이서 재료 부분(376)의 단부 세그먼트들을 커버하지 않고서 각각의 제1 스페이서 재료 부분(376)의 지배적인 부분을 커버하도록 리소그래피로 패턴화될 수 있다. 제1 스페이서 재료 부분들(376)의 물리적으로 노출된 단부 세그먼트들은, 습식 에치 공정 또는 건식 에치 공정을 포함할 수 있는 에치 공정에 의해 제거될 수 있다. 각각의 제1 스페이서 재료 부분(376)은 직사각형 수평 단면 형상을 갖는 제1 스페이서 재료 부분들(376)의 각자의 쌍으로 분할될 수 있다. 에치 공정 이후에 유지되는 각각의 제1 스페이서 재료 부분(376)은 제1 수평 방향(hd1)을 따라 측방향으로 연장될 수 있으며, 제1 수평 방향(hd1)을 따라 배열되는 제2 필라 구조물들(250)의 각자의 행 위에 놓일 수 있다. 포토레지스트 층은, 예를 들어 애싱에 의해 후속적으로 제거될 수 있다.
도 22a 내지 도 22d를 참조하면, 제1 스페이서 재료 부분들(376), 하드 마스크 플레이트들(373), 및 제2 스페이서 재료 부분들(374)의 조합을 에치 마스크로서 사용하여 이방성 에치 공정이 수행된다. 이방성 에치 공정은 제1 스페이서 재료 부분들(376), 하드 마스크 플레이트들(373), 및 제2 스페이서 재료 부분들(374)의 조합에 의해 마스킹되지 않는, 선택적 제3 배리어 층(37L), 제3 상변화 메모리 층(36L), 제3 선택자 층(34L), 및 제3 전도성 재료 층(32L)의 부분들을 통과하여 에칭한다. 이방성 에치 공정의 화학작용은 선택적 제3 배리어 층(37L), 제3 상변화 메모리 층(36L), 제3 선택자 층(34L), 및 제3 전도성 재료 층(32L)의 부분들을 통하여 순차적으로 에칭하도록 순차적으로 변경될 수 있다. 이방성 에치 공정은 제2 유전체 재료 층들(260)의 최상단 표면에서 또는 그 아래에서 중단될 수 있다. 제1 스페이서 재료 부분들(376), 하드 마스크 플레이트들(373), 및 제2 스페이서 재료 부분들(374)의 조합의 패턴들은 이방성 에치 공정에 의해, 선택적 제3 배리어 층(37L), 제3 상변화 메모리 층(36L), 제3 선택자 층(34L), 및 제3 전도성 재료 층(32L)의 부분들을 통과하여 전사된다. 제1 수평 방향(hd1)을 따라 측방향으로 연장되는 제2 트렌치들이 이방성 에치에 의해 형성된다. 제2 트렌치들은 각자의 균일한 폭을 갖는 라인 트렌치들일 수 있다.
제3 재료 층 스택(32L, 34L, 36L, 37L, 375L)의 나머지 부분들은 제1 스페이서 재료 부분들(376) 아래에 놓이는 제3 스택형 레일 구조물들(350L) 및 제3 전기 전도성 라인들(300), 및 하드 마스크 플레이트들(373) 및 제2 스페이서 재료 부분들(374)의 조합들 아래에 놓이는 플레이트 스택 구조물들(350M) 및 전도성 패드 구조물들(310)을 포함한다. 제3 전기 전도성 라인들(300)은 제2 필라 구조물들(250)의 2차원 어레이 위에 놓이는 제3 금속성 층(322L)의 패턴화된 나머지 부분들을 포함한다. 전도성 패드 구조물들(310)은 제1 전도성 비아 구조물들(180) 위에 놓이는 제3 금속성 층(322L)의 패턴화된 나머지 부분들을 포함한다.
제3 스택형 레일 구조물들(350L)은 제1 수평 방향(hd1)을 따라 제3 트렌치들에 의해 측방향으로 이격된다. 각각의 제3 스택형 레일 구조물(350L)은, 저부로부터 상단으로, 제3 선택자 층(34L)의 패턴화된 부분인 제3 선택자 레일(34'), 제3 상변화 메모리 층(36L)의 패턴화된 부분인 제3 상변화 메모리 레일(36'), 및 제3 배리어 층(37L)의 패턴화된 부분인 제3 배리어 레일(37')을 포함한다. 제3 스택형 레일 구조물들(350L)은 제1 수평 방향(hd1)을 따라 측방향으로 연장되고, 제2 수평 방향(hd2)을 따른 제3 트렌치들에 의해 서로로부터 측방향으로 이격된다.
일 실시예에서, 각각의 제3 스택형 레일 구조물(350L)은 제3 금속성 질화물 층(324L)의 패턴화된 부분인 제3 금속성 질화물 스트립(324')을 포함할 수 있다. 일 실시예에서, 각각의 제3 선택자 레일(34')은 제3 하부 배리어 재료 스트립(342'), 제3 오보닉 임계 스위치 재료 레일(344'), 및 제3 상부 배리어 재료 스트립(346')의 수직 스택을 포함할 수 있다. 제3 하부 배리어 재료 스트립(342')은 선택적 제3 하부 배리어 재료 층(342L)의 패턴화된 부분이다. 제3 오보닉 임계 스위치 재료 레일(344')은 제3 오보닉 임계 스위치 재료 층(344L)의 패턴화된 부분이다. 제3 상부 배리어 재료 스트립(346')은 선택적 제3 상부 배리어 재료 층(346L)의 패턴화된 부분이다. 일 실시예에서, 각각의 제3 상변화 메모리 레일(36')은, 저부로부터 상단으로, 제3 선택적 하부 전도성 라이너 스트립(362'), 제3 상변화 메모리 재료 레일(364'), 및 제3 선택적 상부 전도성 라이너 스트립(366')을 포함할 수 있다. 각각의 제3 하부 전도성 라이너 스트립(362')은 제3 하부 전도성 라이너 층(362L)의 패턴화된 부분이고, 각각의 제3 상변화 메모리 재료 레일(364')은 제3 상변화 메모리 재료 층(364L)의 패턴화된 부분이고, 각각의 제3 상부 전도성 라이너 스트립(366')은 제3 상부 전도성 라이너 층(366L)의 패턴화된 부분이다. 제3 스택형 레일 구조물들(350L)은 제3 수평 방향(hd2)을 따라 측방향으로 연장되고, 제1 유전체 재료 층(160) 위의 제3 트렌치들에 의해 서로로부터 측방향으로 이격된다.
각각의 플레이트 스택 구조물(350M)은, 저부로부터 상단으로, 제3 선택자 층(34L)의 패턴화된 부분인 선택자 재료 플레이트(34"), 제3 상변화 메모리 층(36L)의 패턴화된 부분인 상변화 메모리 재료 플레이트(36"), 및 제3 배리어 층(37L)의 패턴화된 부분인 배리어 재료 플레이트(37")를 포함한다. 일 실시예에서, 각각의 플레이트 스택 구조물(350M)은 제3 금속성 질화물 층(324L)의 패턴화된 부분인 금속성 질화물 플레이트(324")를 포함할 수 있다.
일 실시예에서, 각각의 선택자 재료 플레이트(34")는 제3 하부 배리어 재료 플레이트(342"), 제3 오보닉 임계 스위치 재료 플레이트(344"), 및 제3 상부 배리어 재료 플레이트(346")의 수직 스택을 포함할 수 있다. 제3 하부 배리어 재료 플레이트(342")는 선택적 제3 하부 배리어 재료 층(342L)의 패턴화된 부분이다. 제3 오보닉 임계 스위치 재료 플레이트(344")는 제3 오보닉 임계 스위치 재료 층(344L)의 패턴화된 부분이다. 제3 상부 배리어 재료 플레이트(346")는 선택적 제3 상부 배리어 재료 층(346L)의 패턴화된 부분이다. 일 실시예에서, 각각의 상변화 메모리 재료 플레이트(36")는, 저부로부터 상단으로, 제3 선택적 하부 전도성 라이너 플레이트(362"), 제3 상변화 메모리 재료 플레이트(364"), 및 제3 선택적 상부 전도성 라이너 플레이트(366")를 포함할 수 있다. 각각의 제3 하부 전도성 라이너 플레이트(362")는 제3 하부 전도성 라이너 층(362L)의 패턴화된 부분이고, 각각의 제3 상변화 메모리 재료 플레이트(364")는 제3 상변화 메모리 재료 층(364L)의 패턴화된 부분이고, 각각의 제3 상부 전도성 라이너 플레이트(366")는 제3 상부 전도성 라이너 층(366L)의 패턴화된 부분이다. 플레이트 스택 구조물들(350M)은 제3 수평 방향(hd2)을 따라 측방향으로 연장되고, 제1 유전체 재료 층(160) 위의 제3 트렌치들에 의해 서로로부터 측방향으로 이격된다.
도 23a 내지 도 23d를 참조하면, 포토레지스트 층이 제2 예시적 구조물 위에 적용될 수 있고, 제2 필라 구조물들(250)의 2차원 어레이의 각각의 영역을 커버하는 라인 및 공간 패턴을 형성하도록 리소그래피로 패턴화될 수 있다. 각각의 라인 및 공간 패턴은 제2 수평 방향(hd2)을 따라 측방향으로 연장될 수 있다. 플레이트 스택 구조물들(350M)은 포토레지스트 층에 의해 커버되지 않고, 각각의 제2 스택형 레일 구조물(350L)은 복수의 패턴화된 포토레지스트 부분들로 커버된다. 이방성 에치 공정이 수행되어, 제1 스페이서 재료 부분들(376) 및 제3 스택형 레일 구조물들(350L)의 마스킹되지 않은 부분들을 통과하여 포토레지스트 층 내에 패턴을 전사하고, 플레이트 스택 구조물들(350M)을 제거한다. 이방성 에치 공정의 화학작용은 플레이트 스택 구조물들(350M)의 전체 및 제3 스택형 레일 구조물들(350L)의 마스킹되지 않은 부분들의 다양한 재료 부분들을 통하여 에칭하도록 순차적으로 변경될 수 있다. 이방성 에치 공정의 종말(terminal) 단계의 에치 화학작용은 제3 전기 전도성 라인들(300) 및 전도성 패드 구조물들(310)의 재료들에 대해 선택적일 수 있다. 하드 마스크 플레이트들(373), 제2 스페이서 재료 부분들(374), 및 플레이트 스택 구조물들(350M)은 이방성 에치 공정에 의해 완전히 제거될 수 있다.
제3 스택형 레일 구조물들(350L)은 제3 필라 구조물들(350)로 패턴화된다. 예시적인 예에서, 각각의 제3 필라 구조물(350)은, 저부로부터 상단으로, 제3 선택자 레일(34')의 패턴화된 부분인 제3 선택자 필라(34), 상변화 메모리 레일(36')의 패턴화된 부분인 제3 상변화 필라(36), 및 제3 배리어 스트립(37')의 패턴화된 부분인 선택적 제3 배리어 세그먼트(37)를 포함할 수 있다.
각각의 제3 선택자 필라(34)는 선택자 요소, 즉, 비선형 전압-전류 특성들을 제공하여 제3 전압 바이어스 조건들 하에서 도체로서 그리고 제3 전압 바이어스 조건들 하에서 절연체로서 기능하도록 하는 요소이다. 일 실시예에서, 각각의 제3 선택자 필라(34)는 제3 하부 배리어 재료 스트립(342')의 패턴화된 부분인 제3 하부 배리어 재료 부분(342), 제3 오보닉 임계 스위치 재료 레일(344')의 패턴화된 부분인 제3 오보닉 임계 스위치 재료 부분(344), 및 제3 상부 배리어 재료 스트립(346')의 패턴화된 부분인 제3 상부 배리어 재료 부분(346)의 수직 스택을 포함할 수 있다.
각각의 제3 상변화 필라(36)는 상변화 메모리 요소, 즉 내부의 재료의 상에 따라 저항을 변화시키는 구조물이다. 일 실시예에서, 각각의 제3 상변화 필라(36)는 제3 선택적 하부 전도성 라이너 스트립(362')의 패턴화된 부분인 선택적 제3 하부 전도성 라이너 세그먼트(362), 제3 상변화 메모리 재료 레일(364')의 패턴화된 부분인 제3 상변화 메모리 재료 필라(364), 및 제3 상부 전도성 라이너 스트립(366')의 패턴화된 부분인 제3 선택적 상부 전도성 라이너 세그먼트(366)의 수직 스택을 포함할 수 있다. 포토레지스트 층은, 예를 들어 애싱에 의해 제거될 수 있다.
대체적으로, 제3 필라 구조물들(350)의 2차원 어레이는 메모리 요소들의 제3 2차원 어레이를 포함할 수 있다. 메모리 요소들의 제3 2차원 어레이는 제3 전기 전도성 라인들(300)의 상단 표면들 상에 형성될 수 있다. 제3 전기 전도성 라인들(300)의 제3 부분들의 상단 표면들은 제1 수평 방향을 따라 배열되는 각각의 행의 제3 필라 구조물들(350) 사이에서 물리적으로 노출될 수 있다.
각각의 전도성 패드 구조물(310)은 제1 전도성 비아 구조물들(180)의 각자의 제1 전도성 비아 구조물의 상단 표면 상에 형성될 수 있다. 전도성 패드 구조물들(310)은 제2 수평 방향(hd2)을 따라 연장되는 다수의 행들로 배열될 수 있다. 일 실시예에서, 각각의 행 내의 전도성 패드 구조물들(310)은, 본 명세서에서 제2 피치(p2)로 지칭되는 규칙적인 피치로 배열될 수 있다. 제2 피치(p2)는 제2 수평 방향(hd2)을 따른 제1 전기 전도성 라인들(100)의 피치인 제1 피치(p1)의 정수배일 수 있다. 일 실시예에서, 전도성 패드 구조물들(310)은 N개의 행들로서 배열될 수 있으며, 여기서 N은 1 초과의 정수이다. 이러한 경우에 있어서, 제2 피치(p2)는 제1 피치(p1)의 N배일 수 있다. 각각의 전도성 패드 구조물(310)은 제1 전도성 비아 구조물들(180)의 각자의 제1 전도성 비아 구조물을 통해 제1 전기 전도성 라인들(100)의 각자의 제1 전기 전도성 라인에 전기적으로 접속될 수 있다. 각각의 전도성 패드 구조물들(310)은 제2 수평 방향(hd2)을 따른 패드 폭(pw)을 가질 수 있는데, 이는 제2 피치(p2)보다 작고 제1 피치(p1)보다 더 클 수 있다. 따라서, 제2 수평 방향(hd2)을 따른 각각의 전도성 패드 구조물(310)의 측방향 치수는 제2 수평 방향(hd2)을 따른 제1 전기 전도성 라인들(100)의 피치보다 더 클 수 있다.
도 24a 내지 도 24d를 참조하면, 제3 유전체 재료 층(360), 제4 전기 전도성 라인들(400), 제4 필라 구조물들(450)의 2차원 어레이, 및 제4 유전체 재료 층(460)이 제1 실시예와 동일한 방식으로 형성될 수 있다.
도 25a 내지 도 25d를 참조하면, 제2 비아 공동들은 전도성 패드 구조물들(310)의 상단 표면들 바로 위에 제4 유전체 층(460) 및 제3 유전체 층(360)을 통과하여 형성될 수 있다. 일 실시예에서, 제2 비아 공동들은, 제2 비아 공동들의 각각의 행이 제2 수평 방향(hd2)을 따라 연장되고 제2 비아 공동의 행들이 제1 수평 방향(hd1)을 따라 측방향으로 이격되도록 복수의 행들의 제2 비아 공동들로서 형성될 수 있다.
적어도 하나의 전도성 재료가 제2 비아 공동들 내에 침착될 수 있고, 적어도 하나의 전도성 재료의 잉여 부분들이 제4 유전체 재료 층(460)의 상단 표면을 포함하는 수평 평면 위로부터 제거될 수 있다. 적어도 하나의 전도성 재료는, 예를 들어, 금속성 질화물 재료, 예컨대 TiN, TaN, 또는 WN, 및 금속성 충전 재료, 예컨대 W, Cu, Ru, Co, Mo, 또는 이들의 합금들을 포함할 수 있다. 제2 비아 공동들을 충전하는 적어도 하나의 전도성 재료의 각각의 나머지 부분은 제2 전도성 비아 구조물(380)을 구성한다. 각각의 제2 전도성 비아 구조물(380)은 각자의 전도성 패드 구조물(310)의 상단 표면과 접촉할 수 있다. 각각의 제2 전도성 비아 구조물(380)은 제4 유전체 재료 층(260)의 상단 표면을 포함하는 수평 평면 내에 상단 표면을 가질 수 있다. 제2 전도성 비아 구조물들(380)은 제4 유전체 재료 층(460) 및 제3 유전체 재료 층(360)을 통과하여 형성되고, 제4 유전체 재료 층(460) 및 제3 유전체 재료 층(360)의 측벽들과 접촉할 수 있다.
상호접속 구조물들(180, 210, 380)은 유전체 재료 층들(160, 260, 360, 460)을 통과하여 형성된다. 상호접속 구조물들(180, 210, 380)은 제1 전기 전도성 라인들(100)의 각자의 제1 전기 전도성 라인의 상단 표면 상에 형성된다. 각각의 상호접속 구조물(180, 210, 380)은 제1 전기 전도성 라인들(100)의 각자의 제1 전기 전도성 라인과 접촉하는 제1 전도성 비아 구조물(180), 제1 전도성 비아 구조물(180)의 상단 표면과 접촉하는 전도성 패드 구조물(310), 및 전도성 패드 구조물(310)과 접촉하는 제2 전도성 비아 구조물(380)의 수직 스택을 포함할 수 있다.
도 26a 내지 도 26d를 참조하면, 금속성 층이 제4 유전체 재료 층(460) 및 제4 필라 구조물들(450)의 2차원 어레이 위에 침착될 수 있다. 금속성 층은 제5 전기 전도성 라인들(500)을 형성하도록 패턴화될 수 있다. 제5 전기 전도성 라인들(500)은 제1 전기 전도성 라인들(300)과 동일한 패턴을 가질 수 있다. 제5 유전체 재료 층(560)이 제5 전기 전도성 라인들(500) 주위에 형성될 수 있다.
일 실시예에서, 제5 전기 전도성 라인들(500) 및 제5 유전체 재료 층(560)은 전술된 프로세싱 단계들을 반복함으로써 형성될 수 있다. 제5 전기 전도성 라인들(500)은 제1 수평 방향(hd1)을 따라 측방향으로 연장될 수 있다.
도 12a 내지 도 26d를 종합적으로 참조하면, 메모리 디바이스가 제공되며, 이 메모리 디바이스는, 제1 전기 전도성 라인들(100), 제1 필라 구조물들(150)의 2차원 어레이, 제2 전기 전도성 라인들(200), 제2 필라 구조물들(250)의 2차원 어레이, 제3 전기 전도성 라인들(300), 제3 필라 구조물들(350)의 2차원 어레이, 제4 전기 전도성 라인들(400), 제4 필라 구조물들(450)의 2차원 어레이, 및 제5 전기 전도성 라인들(500)을 포함하는 수직 스택 - 제1 필라 구조물들(150), 제2 필라 구조물들(250), 제3 필라 구조물들(250), 및 제4 필라 구조물들(450) 각각은 (상변화 메모리 재료 필라와 같은) 각자의 메모리 요소를 포함함 -; 및 제5 전기 전도성 라인들(500)과 제1 전기 전도성 라인들(100) 사이에 전기 전도성 경로들을 제공하는 상호접속 구조물들(180, 310, 380) - 상호접속 구조물들(180, 310, 380) 각각은 제1 전기 전도성 라인들(100)의 각자의 제1 전기 전도성 라인과 접촉하는 제1 전도성 비아 구조물(180), 제1 전도성 비아 구조물(180)의 상단 표면과 접촉하는 전도성 패드 구조물(310), 및 전도성 패드 구조물(310) 및 제5 전기 전도성 라인들(500)의 각자의 제5 전기 전도성 라인과 접촉하는 제2 전도성 비아 구조물(380)의 수직 스택을 포함함 - 을 포함한다.
일 실시예에서, 제1 전기 전도성 라인들(100), 제3 전기 전도성 라인들(300), 및 제5 전기 전도성 라인들(500)은 제1 수평 방향(hd1)을 따라 측방향으로 연장하며; 제2 전기 전도성 라인들(200) 및 제4 전기 전도성 라인들(400)은 제1 수평 방향(hd1)에 수직인 제2 수평 방향(hd2)을 따라 측방향으로 연장된다.
일 실시예에서, 제1 전기 전도성 라인들(100)은 제1 수평 방향(hd1)에 수직인 제2 수평 방향(hd2)을 따른 제1 피치(p1)를 갖고; 전도성 패드 구조물들(310)은 제2 수평 방향(hd2)을 따른 제2 피치(p2)를 갖고; 제2 피치(p2)는 제1 피치(p1)의 정수 N배이다(N은 1 초과의 정수임). 일 실시예에서, 전도성 패드 구조물들(310)은 제2 수평 방향(hd2)을 따른 패드 폭(pw)을 가지며, 여기서 패드 폭(pw)은 제1 피치(p1)보다 더 크다.
일 실시예에서, 제1 전도성 비아 구조물들(180)은, 제2 수평 방향(hd2)을 따라 연장되고 제1 수평 방향(hd1)을 따라 측방향으로 이격되는 N개의 행들로 배열되고; 제2 전도성 비아 구조물들(380)은, 제2 수평 방향(hd2)을 따라 연장되고 제1 수평 방향(hd1)을 따라 측방향으로 이격되는 N개의 행들로 배열된다. 일 실시예에서, 제1 전도성 비아 구조물들(180)의 각각의 행은 제2 피치(p2)로 제2 수평 방향(hd2)을 따라 배열되는 제1 전도성 비아 구조물들(180)의 각자의 서브세트를 포함하고; 제2 전도성 비아 구조물들(29)의 각각의 행은 제2 피치(p2)로 제2 수평 방향(hd2)을 따라 배열되는 제2 전도성 비아 구조물들(380)의 각자의 서브세트를 포함한다.
일 실시예에서, 전도성 패드 구조물들(310)의 상단 표면들은 제3 전기 전도성 라인들(300)의 상단 표면들을 포함하는 수평 평면 내에 위치되고; 전도성 패드 구조물들(310)의 저부 표면들은 제3 전기 전도성 라인들(300)의 저부 표면들을 포함하는 수평 평면 내에 위치된다.
일 실시예에서, 제1 필라 구조물들(150)의 2차원 어레이는 제1 전도성 비아 구조물들(180) 각각의 저부 부분을 측방향으로 둘러싸는 제1 유전체 재료 층(160) 내에 형성되며; 제2 필라 구조물들(250)의 2차원 어레이는 제1 전도성 비아 구조물들(180) 각각의 저부 부분을 측방향으로 둘러싸는 제2 유전체 재료 층(260) 내에 형성된다.
일 실시예에서, 제1 필라 구조물들(150)의 2차원 어레이는 제1 메모리 요소들의 제1 주기적 직사각형 2차원 어레이를 포함하고; 제2 필라 구조물들(250)의 2차원 어레이는 제1 필라 구조물들(150)의 2차원 어레이와 동일한 2차원 주기성을 갖는 제2 메모리 요소들의 제2 주기적 직사각형 2차원 어레이를 포함한다.
일 실시예에서, 각각의 필라 구조물(150, 250, 350, 450)은 그의 최상단 표면으로부터 그의 최저부 표면으로 수직으로 연장되는 적어도 하나의 수직 또는 테이퍼링된 측벽을 가질 수 있다. 일 실시예에서, 각각의 필라 구조물(150, 250, 350, 450)은 메모리 재료 부분 및 선택자 재료 부분의 직렬 접속을 포함한다. 일 실시예에서, 메모리 재료 부분은 상변화 재료를 포함하며; 선택자 재료 부분은 오보닉 임계 스위치 재료를 포함한다.
상변화 메모리(PCM) 디바이스가 위에서 예시적 메모리 디바이스로서 기술되었지만, 자기 랜덤 액세스 메모리(magnetic random access memory, MRAM) 또는 금속성 산화물 저항성 랜덤 액세스 메모리(resistive random access memory, ReRAM)와 같은 임의의 다른 유형의 메모리 디바이스가 PCM 디바이스 대신에 형성될 수 있다는 것이 이해되어야 한다. 따라서, 대안적인 실시예들에서, 상변화 메모리 요소(예컨대, 제1 상변화 메모리 요소(16)) 및 선택자 요소(예컨대, 제1 선택자 요소(14)) 및 선택적 배리어 플레이트(17)의 직렬 접속은 선택자 요소(예컨대, 다이오드 조향 요소)를 갖는 또는 이를 갖지 않는 자기 메모리 요소 또는 금속성 산화물(예컨대, 티타늄 산화물 또는 니켈 산화물) 저항성 메모리 요소와 같은 임의의 다른 유형의 메모리 요소로 대체될 수 있다. 이와 같이, 각각의 메모리 레벨에서 형성된 필라 구조물들의 각각의 직사각형 어레이는 당업계에 알려진 임의의 유형의 필라 구조물들을 포함할 수 있다. 모든 그러한 변형들이 본 명세서에서 명백히 고려된다.
본 발명의 다양한 실시예들은, 인접한 전도성 라인 구조물들에 대한 전기적 단락들에 덜 취약하고 기생 커패시턴스를 감소시키는 상호접속 구조물들을 제공할 수 있다. 따라서, 본 발명의 상호접속 구조물들은 제조 단계들 동안 오버레이 변형들에 덜 민감하며, 따라서, 제조 동안의 디바이스 수율을 증가시키고 사용 동안의 메모리 디바이스들의 신뢰성을 향상시킬 수 있다.
전술한 내용이 특정 바람직한 실시예들을 언급하지만, 본 개시내용이 그렇게 제한되지 않는다는 것이 이해될 것이다. 다양한 수정들이 개시된 실시예들에 대해 이루어질 수 있고 그러한 수정들은 본 개시내용의 범주 내에 있도록 의도된다는 것이 당업자에게 떠오를 것이다. 특정 구조 및/또는 구성을 사용하는 실시예가 본 개시내용에 예시되어 있는 경우, 본 개시내용은, 그러한 치환이 명백히 금지되거나 달리 당업자에게 불가능하다고 알려져 있지 않다면, 기능적으로 등가인 임의의 다른 호환가능한 구조들 및/또는 구성들로 실시될 수 있음이 이해된다. 본 명세서에 인용된 모든 간행물, 특허 출원 및 특허는 전체적으로 본 명세서에 참고로 포함된다.

Claims (40)

  1. 메모리 디바이스로서,
    제1 전기 전도성 라인들, 제1 필라 구조물들의 2차원 어레이, 제2 전기 전도성 라인들, 제2 필라 구조물들의 2차원 어레이, 제3 전기 전도성 라인들, 제3 필라 구조물들의 2차원 어레이, 제4 전기 전도성 라인들, 제4 필라 구조물들의 2차원 어레이, 및 제5 전기 전도성 라인들을 포함하는 수직 스택 - 상기 제1 필라 구조물들, 상기 제2 필라 구조물들, 상기 제3 필라 구조물들, 및 상기 제4 필라 구조물들 각각은 각자의 메모리 요소를 포함하고, 상기 제1 필라 구조물들의 2차원 어레이는 제1 폭을 갖는 상기 제1 전기 전도성 라인들의 제1 부분들의 상단 표면들 위에 놓임 -; 및
    상기 제5 전기 전도성 라인들과 상기 제1 전기 전도성 라인들 사이에 전기 전도성 경로들을 제공하는 상호접속 구조물들 - 상기 상호접속 구조물들 각각은 상기 제1 폭보다 작은 제2 폭을 갖는 상기 제1 전기 전도성 라인들의 각자의 제1 전기 전도성 라인의 제2 부분의 상단 표면과 접촉함 - 을 포함하는, 메모리 디바이스.
  2. 제1항에 있어서, 상기 상호접속 구조물들 각각은,
    상기 제1 전기 전도성 라인들의 각자의 제1 전기 전도성 라인의 제2 부분의 상단 표면과 접촉하고, 상기 제2 필라 구조물들의 2차원 어레이의 상단 표면들을 포함하는 수평 평면까지 수직으로 연장되는 제1 전도성 비아 구조물; 및
    상기 제1 전도성 비아 구조물 위에 놓이고, 상기 제5 전기 전도성 라인들의 각자의 제5 전기 전도성 라인의 저부 표면과 접촉하는 제2 전도성 비아 구조물을 포함하는, 메모리 디바이스.
  3. 제2항에 있어서, 상기 제2 전도성 비아 구조물의 저부 표면은 상기 제1 전도성 비아 구조물의 상단 표면과 접촉하는, 메모리 디바이스.
  4. 제3항에 있어서,
    상기 제1 필라 구조물들의 2차원 어레이는 상기 제1 전도성 비아 구조물들 각각의 하부 부분을 측방향으로 둘러싸는 제1 유전체 재료 층 내에 형성되고;
    상기 제2 필라 구조물들의 2차원 어레이는 상기 제1 전도성 비아 구조물들 각각의 상부 부분을 측방향으로 둘러싸는 제2 유전체 재료 층 내에 형성되는, 메모리 디바이스.
  5. 제1항에 있어서,
    상기 제1 전기 전도성 라인들, 상기 제3 전기 전도성 라인들, 및 상기 제5 전기 전도성 라인들은 상기 제1 수평 방향을 따라 측방향으로 연장되고;
    상기 제2 전기 전도성 라인들 및 상기 제4 전기 전도성 라인들은 제2 수평 방향을 따라 측방향으로 연장되는, 메모리 디바이스.
  6. 제1항에 있어서,
    상기 제1 전기 전도성 라인들의 각각의 제1 부분은 상기 제1 필라 구조물들의 2차원 어레이 내의 제1 필라 구조물들의 각자의 행(row) 아래에 놓이고 그와 접촉하고;
    상기 제1 전기 전도성 라인들의 각각의 제2 부분은 상기 제1 필라 구조물들의 2차원 어레이를 포함하는 영역으로부터 측방향으로 오프셋되는, 메모리 디바이스.
  7. 제1항에 있어서,
    상기 제1 전기 전도성 라인들 각각은, 상기 제1 폭만큼 이격된 제1 측벽들의 쌍을 갖는 각자의 제1 부분 및 상기 제2 폭만큼 이격된 제2 측벽들의 쌍을 갖는 각자의 제2 부분을 포함하고;
    상기 제2 측벽들의 쌍의 각각의 제2 측벽은 상기 제1 수평 방향에 수직인 수평 방향을 따라 상기 제1 폭과 상기 제2 폭 사이의 차이의 절반만큼 상기 제1 측벽들의 쌍 중 하나의 측벽으로부터 측방향으로 오프셋되는, 메모리 디바이스.
  8. 제7항에 있어서, 상기 제1 전기 전도성 라인들 각각은, 상기 제1 폭을 갖고, 상기 각자의 제2 부분에 인접하고, 상기 기판으로부터 상기 제1 필라 구조물들의 2차원 어레이와 동일한 수직 거리에 위치되는 추가적인 제1 필라 구조물들의 2차원 어레이의 저부 표면들과 접촉하는 각자의 제3 부분을 포함하는, 메모리 디바이스.
  9. 제1항에 있어서,
    상기 제3 전기 전도성 라인들 각각은, 상기 제1 폭을 갖는 각자의 제1 부분 및 상기 제2 폭을 갖는 각자의 제2 부분을 포함하고;
    상기 상호접속 구조물들 각각은 상기 제3 전기 전도성 라인들의 제2 부분들 중 하나의 제2 부분의 저부 표면과 접촉하는, 메모리 디바이스.
  10. 제1항에 있어서, 상기 제1 필라 구조물들, 상기 제2 필라 구조물들, 상기 제3 필라 구조물들, 및 상기 제4 필라 구조물들 각각은 그의 최상단 표면으로부터 그의 최저부 표면으로 수직으로 연장되는 적어도 하나의 수직 또는 테이퍼링된 측벽을 갖는, 메모리 디바이스.
  11. 제10항에 있어서, 상기 제1 필라 구조물들, 상기 제2 필라 구조물들, 상기 제3 필라 구조물들, 및 상기 제4 필라 구조물들 각각은 메모리 재료 부분 및 선택자 재료 부분의 직렬 접속을 포함하는, 메모리 디바이스.
  12. 제11항에 있어서,
    상기 메모리 재료 부분은 상변화 재료를 포함하고,
    상기 선택자 재료 부분은 오보닉 임계 스위치(ovonic threshold switch) 재료를 포함하는, 메모리 디바이스.
  13. 메모리 디바이스를 형성하는 방법으로서,
    기판 위에 제1 수평 방향을 따라 측방향으로 연장되는 제1 전기 전도성 라인들을 형성하는 단계 - 상기 제1 전기 전도성 라인들은 제1 폭을 갖는 제1 부분들 및 상기 제1 폭보다 작은 제2 폭을 갖는 제2 부분들을 포함함 -;
    제1 필라 구조물들의 2차원 어레이 위에, 제2 전기 전도성 라인들, 제2 필라 구조물들의 2차원 어레이, 제3 전기 전도성 라인들, 제3 필라 구조물들의 2차원 어레이, 제4 전기 전도성 라인들, 및 제4 필라 구조물들의 2차원 어레이를 포함하는 수직 스택을 형성하는 단계 - 상기 제1 필라 구조물들, 상기 제2 필라 구조물들, 상기 제3 필라 구조물들, 및 상기 제4 필라 구조물들 각각은 각자의 메모리 요소를 포함함 -;
    상기 제1 전기 전도성 라인들의 제2 부분들의 상단 표면들 상에 상호접속 구조물들을 형성하는 단계; 및
    상기 제4 필라 구조물들의 2차원 어레이의 상단 표면들 상에 그리고 상기 상호접속 구조물들의 상단 표면들 상에 제5 전기 전도성 라인들을 형성하는 단계를 포함하는, 방법.
  14. 제13항에 있어서, 상기 상호접속 구조물들을 형성하는 단계는,
    상기 제1 전기 전도성 라인들의 제2 부분들 상에 제1 전도성 비아 구조물들을 형성하는 단계; 및
    상기 제1 콘택트 비아 구조물들 위에 제2 전도성 비아 구조물들을 형성하는 단계 - 상기 제5 전기 전도성 라인들은 상기 제2 전도성 비아 구조물들 상에 형성되고, 상기 제2 전도성 비아 구조물들 각각은 상기 제1 전도성 비아 구조물들의 각자의 제1 전도성 비아 구조물에 전기적으로 접속됨 - 를 포함하는, 방법.
  15. 제14항에 있어서, 상기 제2 전도성 비아 구조물들 각각은 상기 제1 전도성 비아 구조물들의 각자의 제1 전도성 비아 구조물의 상단 표면 바로 위에 형성되는, 방법.
  16. 제15항에 있어서,
    상기 제1 필라 구조물들의 2차원 어레이 주위에 제1 유전체 재료 층을 형성하는 단계; 및
    상기 제2 필라 구조물들의 2차원 어레이 주위에 제2 유전체 재료 층을 형성하는 단계 - 상기 제1 전도성 비아 구조물들은 상기 제1 유전체 재료 층 및 상기 제2 유전체 재료 층을 통과하여 형성됨 - 를 추가로 포함하는, 방법.
  17. 제14항에 있어서,
    상기 제1 전기 전도성 라인들, 상기 제3 전기 전도성 라인들, 및 상기 제5 전기 전도성 라인들은 상기 제1 수평 방향을 따라 측방향으로 연장되고;
    제2 전기 전도성 라인들 및 상기 제4 전기 전도성 라인들은 제2 수평 방향을 따라 측방향으로 연장되는, 방법.
  18. 제13항에 있어서,
    상기 기판 위에 제1 전도성 재료 층을 형성하는 단계;
    상기 제1 전도성 재료 층 위에 제1 재료 층 스택을 형성하는 단계;
    상기 제1 재료 층 스택 위에 제1 폭을 갖는 하드 마스크 스트립들을 형성하는 단계;
    패턴화된 마스킹 층을 갖는 어레이 영역 내의 상기 하드 마스크 스트립들의 부분들을 마스킹하면서 콘택트 영역 내의 하드 마스크 스트립들의 부분들을 제2 폭으로 트리밍하는 단계; 및
    이방성 에치 공정을 사용하여 상기 제1 재료 층 스택 및 상기 제1 전도성 재료 층을 통과하여 상기 하드 마스크 스트립들의 패턴들을 전사하는 단계 - 상기 제1 전도성 재료 층의 패턴화된 부분들은 제1 전기 전도성 라이너들을 포함함 - 를 추가로 포함하는, 방법.
  19. 제18항에 있어서, 상기 이방성 에치 공정 이후에 상기 제1 재료 층 스택의 나머지 부분들을 필라 구조물들의 2차원 어레이로 패턴화하는 단계 - 상기 필라 구조물들의 2차원 어레이는 상기 제1 필라 구조물들의 2차원 어레이를 포함함 - 를 추가로 포함하는, 방법.
  20. 제13항에 있어서,
    상기 제1 필라 구조물들, 상기 제2 필라 구조물들, 상기 제3 필라 구조물들, 및 상기 제4 필라 구조물들 각각은 그의 최상단 표면으로부터 그의 최저부 표면으로 수직으로 연장되는 적어도 하나의 수직 또는 테이퍼링된 측벽을 갖고;
    상기 제1 필라 구조물들, 상기 제2 필라 구조물들, 상기 제3 필라 구조물들, 및 상기 제4 필라 구조물들 각각은 메모리 재료 부분 및 선택자 재료 부분의 직렬 접속을 포함하는, 방법.
  21. 메모리 디바이스로서,
    제1 전기 전도성 라인들, 제1 필라 구조물들의 2차원 어레이, 제2 전기 전도성 라인들, 제2 필라 구조물들의 2차원 어레이, 제3 전기 전도성 라인들, 제3 필라 구조물들의 2차원 어레이, 제4 전기 전도성 라인들, 제4 필라 구조물들의 2차원 어레이, 및 제5 전기 전도성 라인들을 포함하는 수직 스택 - 상기 제1 필라 구조물들, 상기 제2 필라 구조물들, 상기 제3 필라 구조물들, 및 상기 제4 필라 구조물들 각각은 각자의 메모리 요소를 포함함 -; 및
    상기 제5 전기 전도성 라인들과 상기 제1 전기 전도성 라인들 사이에 전기 전도성 경로들을 제공하는 상호접속 구조물들 - 상기 상호접속 구조물들 각각은 상기 제1 전기 전도성 라인들의 각자의 제1 전기 전도성 라인과 접촉하는 제1 전도성 비아 구조물, 상기 제1 전도성 비아 구조물의 상단 표면과 접촉하는 전도성 패드 구조물, 및 상기 전도성 패드 구조물 및 상기 제5 전기 전도성 라인들의 각자의 제5 전기 전도성 라인과 접촉하는 제2 전도성 비아 구조물의 수직 스택을 포함함 - 을 포함하는, 메모리 디바이스.
  22. 제21항에 있어서,
    상기 제1 전기 전도성 라인들, 상기 제3 전기 전도성 라인들, 및 상기 제5 전기 전도성 라인들은 제1 수평 방향을 따라 측방향으로 연장되고;
    상기 제2 전기 전도성 라인들 및 상기 제4 전기 전도성 라인들은 제2 수평 방향을 따라 측방향으로 연장되는, 메모리 디바이스.
  23. 제22항에 있어서,
    상기 제1 전기 전도성 라인들은 상기 제1 수평 방향에 수직인 상기 제2 수평 방향을 따라 제1 피치를 갖고;
    상기 전도성 패드 구조물들은 상기 제2 수평 방향을 따라 제2 피치를 갖고;
    상기 제2 피치는 상기 제1 피치의 정수 N배이고, 정수 N은 1보다 더 큰, 메모리 디바이스.
  24. 제23항에 있어서, 상기 전도성 패드 구조물들 각각은 상기 제2 수평 방향을 따른 패드 폭을 가지며, 상기 패드 폭은 제1 피치보다 더 큰, 메모리 디바이스.
  25. 제23항에 있어서,
    상기 제1 전도성 비아 구조물들은, 상기 제2 수평 방향을 따라 연장되고 상기 제1 수평 방향을 따라 측방향으로 이격되는 N개의 행들로 배열되고,
    상기 제2 전도성 비아 구조물들은, 상기 제2 수평 방향을 따라 연장되고 상기 제1 수평 방향을 따라 측방향으로 이격되는 N개의 행들로 배열되는, 메모리 디바이스.
  26. 제25항에 있어서,
    상기 제1 전도성 비아 구조물들의 각각의 행은 상기 제2 피치로 상기 제2 수평 방향을 따라 배열되는 상기 제1 전도성 비아 구조물들의 각자의 서브세트를 포함하고;
    상기 제2 전도성 비아 구조물들의 각각의 행은 상기 제2 피치로 상기 제2 수평 방향을 따라 배열되는 상기 제2 전도성 비아 구조물들의 각자의 서브세트를 포함하는, 메모리 디바이스.
  27. 제21항에 있어서,
    상기 전도성 패드 구조물들의 상단 표면들은 상기 제3 전기 전도성 라인들의 상단 표면들을 포함하는 수평 평면 내에 위치되고;
    상기 전도성 패드 구조물들의 저부 표면들은 상기 제3 전기 전도성 라인들의 저부 표면들을 포함하는 수평 평면 내에 위치되는, 메모리 디바이스.
  28. 제21항에 있어서,
    상기 제1 필라 구조물들의 2차원 어레이는 상기 제1 전도성 비아 구조물들 각각의 하부 부분을 측방향으로 둘러싸는 제1 유전체 재료 층 내에 형성되고;
    상기 제2 필라 구조물들의 2차원 어레이는 상기 제1 전도성 비아 구조물들 각각의 상부 부분을 측방향으로 둘러싸는 제2 유전체 재료 층 내에 형성되는, 메모리 디바이스.
  29. 제21항에 있어서,
    상기 제1 필라 구조물들의 2차원 어레이는 제1 메모리 요소들의 제1 주기적 직사각형 2차원 어레이를 포함하고;
    상기 제2 필라 구조물들의 2차원 어레이는 상기 제1 필라 구조물들의 2차원 어레이와 동일한 2차원 주기성을 갖는 제2 메모리 요소들의 제2 주기적 직사각형 2차원 어레이를 포함하는, 메모리 디바이스.
  30. 제21항에 있어서, 상기 제1 필라 구조물들의 2차원 어레이 내의 각각의 제1 필라 구조물 및 상기 제2 필라 구조물들의 2차원 어레이 내의 각각의 제2 필라 구조물은 그의 최상단 표면으로부터 그의 최저부 표면으로 수직으로 연장되는 적어도 하나의 수직 또는 테이퍼링된 측벽을 갖는, 메모리 디바이스.
  31. 제30항에 있어서, 상기 제1 필라 구조물들 및 상기 제2 필라 구조물들 각각은 메모리 재료 부분 및 선택자 재료 부분의 직렬 접속을 포함하는, 메모리 디바이스.
  32. 제31항에 있어서,
    상기 메모리 재료 부분은 상변화 재료를 포함하고,
    상기 선택자 재료 부분은 오보닉 임계 스위치 재료를 포함하는, 메모리 디바이스.
  33. 메모리 디바이스를 형성하는 방법으로서,
    기판 위에 수직 스택을 형성하는 단계 - 상기 수직 스택은 제1 전기 전도성 라인들, 제1 필라 구조물들의 2차원 어레이, 제2 전기 전도성 라인들, 제2 필라 구조물들의 2차원 어레이, 제3 전기 전도성 라인들, 제3 필라 구조물들의 2차원 어레이, 제4 전기 전도성 라인들, 및 제4 필라 구조물들의 2차원 어레이를 포함하고, 상기 제1 필라 구조물들, 상기 제2 필라 구조물들, 상기 제3 필라 구조물들, 및 상기 제4 필라 구조물들 각각은 각자의 메모리 요소를 포함하고 각자의 유전체 재료 층 내에 임베드됨 -;
    상기 제1 필라 구조물들, 상기 제2 필라 구조물들, 상기 제3 필라 구조물들, 또는 상기 제4 필라 구조물들을 임베드하는 상기 유전체 재료 층들을 통과하여 상호접속 구조물들을 형성하는 단계 - 상기 상호접속 구조물들 각각은 상기 제1 전기 전도성 라인들의 각자의 제1 전기 전도성 라인과 접촉하는 제1 전도성 비아 구조물, 상기 제1 전도성 비아 구조물의 상단 표면과 접촉하는 전도성 패드 구조물, 및 상기 전도성 패드 구조물 및 상기 제5 전기 전도성 라인들의 각자의 제5 전기 전도성 라인과 접촉하는 제2 전도성 비아 구조물의 수직 스택을 포함함 -; 및
    상기 제4 필라 구조물들의 2차원 어레이 및 상기 상호접속 구조물들 상에 제5 전기 전도성 라인들을 형성하는 단계를 포함하는, 방법.
  34. 제33항에 있어서, 상기 상호접속 구조물들을 형성하는 단계는,
    상기 제2 필라 구조물들의 2차원 어레이의 형성 이후에 그리고 상기 제3 전기 전도성 라인들의 형성 이전에 상기 제1 전기 전도성 라인들 상에 상기 제1 전도성 비아 구조물들을 형성하는 단계; 및
    상기 제4 필라 구조물들의 2차원 어레이의 형성 이후에 상기 전도성 패드 구조물들 상에 상기 제2 전도성 비아 구조물들을 형성하는 단계를 포함하는, 방법.
  35. 제34항에 있어서,
    상기 제1 필라 구조물들의 2차원 어레이 주위에 제1 유전체 재료 층을 형성하는 단계; 및
    상기 제2 필라 구조물들의 2차원 어레이 주위에 제2 유전체 재료 층을 형성하는 단계 - 상기 제1 전도성 비아 구조물들은 상기 제2 유전체 재료 층 및 상기 제1 유전체 재료 층을 통과하여 형성됨 - 를 추가로 포함하는, 방법.
  36. 제33항에 있어서,
    상기 제1 전기 전도성 라인들, 상기 제3 전기 전도성 라인들, 및 상기 제5 전기 전도성 라인들은 제1 수평 방향을 따라 측방향으로 연장되고;
    상기 제2 전기 전도성 라인들 및 상기 제4 전기 전도성 라인들은 제2 수평 방향을 따라 측방향으로 연장되는, 방법.
  37. 제33항에 있어서, 상기 제3 전기 전도성 라인들 및 상기 전도성 패드 구조물들은 상기 제1 전도성 비아 구조물들 및 상기 제2 필라 구조물들의 2차원 어레이 위에 전도성 재료 층을 침착시키고 패턴화함으로써 형성되고, 상기 전도성 재료 층의 패턴화된 부분들은 상기 제3 전기 전도성 라인들 및 상기 전도성 패드 구조물들을 포함하는, 방법.
  38. 제37항에 있어서,
    상기 전도성 재료 층 위에 재료 층 스택을 형성하는 단계;
    상기 재료 층 스택 위에 하드 마스크 스트립들 및 하드 마스크 플레이트들을 형성하는 단계;
    상기 하드 마스크 스트립들 주위에 제1 스페이서 재료 부분들을 그리고 상기 하드 마스크 플레이트들 주위에 제2 스페이서 재료 부분들을 형성하는 단계;
    상기 제1 스페이서 재료 부분들의 단부 세그먼트들 및 하드 마스크 스트립들을 제거하는 단계; 및
    상기 제1 스페이서 재료 부분들, 상기 하드 마스크 플레이트들, 및 상기 제2 스페이서 재료 부분들의 나머지 부분들의 조합을 에치 마스크로서 사용하여 이방성 에치 공정을 수행함으로써 상기 재료 층 스택 및 상기 전도성 재료 층을 패턴화하는 단계 - 상기 전도성 재료 층의 패턴화된 부분들은 상기 이방성 에치 공정에 의해 제공됨 - 를 추가로 포함하는, 방법.
  39. 제38항에 있어서, 상기 전도성 재료 층의 패턴화된 부분들은 상기 하드 마스크 플레이트들 및 상기 제2 스페이서 재료 부분들 아래에 놓이는 상기 전도성 패드 구조물들을 포함하는, 방법.
  40. 제39항에 있어서, 상기 이방성 에치 공정 이후에 상기 재료 층 스택의 나머지 부분들을 상기 제3 필라 구조물들의 2차원 어레이로 패턴화하는 단계를 추가로 포함하는, 방법.
KR1020217018292A 2019-05-13 2020-03-04 인터레벨 접속 구조물들을 포함하는 3차원 크로스 포인트 메모리 디바이스 및 그 제조 방법 KR102531380B1 (ko)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US16/410,326 US10879313B2 (en) 2019-05-13 2019-05-13 Three-dimensional cross-point memory device containing inter-level connection structures and method of making the same
US16/410,376 2019-05-13
US16/410,376 US10991761B2 (en) 2019-05-13 2019-05-13 Three-dimensional cross-point memory device containing inter-level connection structures and method of making the same
US16/410,326 2019-05-13
PCT/US2020/020966 WO2020231494A1 (en) 2019-05-13 2020-03-04 Three-dimensional cross-point memory device containing inter-level connection structures and method of making the same

Publications (2)

Publication Number Publication Date
KR20210079382A true KR20210079382A (ko) 2021-06-29
KR102531380B1 KR102531380B1 (ko) 2023-05-12

Family

ID=73289215

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020217018292A KR102531380B1 (ko) 2019-05-13 2020-03-04 인터레벨 접속 구조물들을 포함하는 3차원 크로스 포인트 메모리 디바이스 및 그 제조 방법

Country Status (2)

Country Link
KR (1) KR102531380B1 (ko)
WO (1) WO2020231494A1 (ko)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160247565A1 (en) * 2013-10-31 2016-08-25 Hewlett Packard Enterprise Development Lp Three dimensional resistive memory architectures
KR20180084155A (ko) * 2013-02-22 2018-07-24 마이크론 테크놀로지, 인크 3ｄ 메모리에 대한 상호접속들
KR20190044197A (ko) * 2017-10-20 2019-04-30 삼성전자주식회사 가변 저항 메모리 소자 및 이의 제조 방법

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5322533B2 (ja) * 2008-08-13 2013-10-23 株式会社東芝 不揮発性半導体記憶装置、及びその製造方法
JP4892027B2 (ja) * 2009-03-23 2012-03-07 株式会社東芝 半導体記憶装置
JP2011199186A (ja) * 2010-03-23 2011-10-06 Toshiba Corp 不揮発性記憶装置およびその製造方法
JP5738786B2 (ja) * 2012-02-22 2015-06-24 株式会社東芝 半導体装置および半導体装置の製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180084155A (ko) * 2013-02-22 2018-07-24 마이크론 테크놀로지, 인크 3ｄ 메모리에 대한 상호접속들
US20160247565A1 (en) * 2013-10-31 2016-08-25 Hewlett Packard Enterprise Development Lp Three dimensional resistive memory architectures
KR20190044197A (ko) * 2017-10-20 2019-04-30 삼성전자주식회사 가변 저항 메모리 소자 및 이의 제조 방법

Also Published As

Publication number Publication date
KR102531380B1 (ko) 2023-05-12
WO2020231494A1 (en) 2020-11-19

Similar Documents

Publication Publication Date Title
US10879313B2 (en) Three-dimensional cross-point memory device containing inter-level connection structures and method of making the same
US10381411B2 (en) Three-dimensional memory device containing conformal wrap around phase change material and method of manufacturing the same
US10199434B1 (en) Three-dimensional cross rail phase change memory device and method of manufacturing the same
US10249683B1 (en) Three-dimensional phase change memory arrays and methods of manufacturing the same
US10991761B2 (en) Three-dimensional cross-point memory device containing inter-level connection structures and method of making the same
US9613689B1 (en) Self-selecting local bit line for a three-dimensional memory array
US10468596B2 (en) Damascene process for forming three-dimensional cross rail phase change memory devices
US10748966B2 (en) Three-dimensional memory device containing cobalt capped copper lines and method of making the same
US10964752B2 (en) Three-dimensional memory device including laterally constricted current paths and methods of manufacturing the same
US8415197B2 (en) Phase change memory device having an improved word line resistance, and methods of making same
US9412936B2 (en) Memory cells, methods of forming memory cells and methods of forming memory arrays
US7391045B2 (en) Three-dimensional phase-change memory
KR20110028525A (ko) 포지티브 포토레지스트를 사용하는 이중 패터닝에 의해 고밀도 필라 구조물을 제조하는 방법
US11037992B2 (en) Variable resistance memory device
US8791443B2 (en) High density variable resistive memory and method of fabricating the same
KR102532156B1 (ko) 제한된 전류 경로들을 포함하는 3차원 메모리 디바이스 및 그 제조 방법들
KR102531380B1 (ko) 인터레벨 접속 구조물들을 포함하는 3차원 크로스 포인트 메모리 디바이스 및 그 제조 방법
KR102531967B1 (ko) 피치-더블링된 금속 라인들을 사용하는 3차원 메모리 디바이스를 위한 다중-레벨 루프 절단 프로세스
KR101069723B1 (ko) 고집적 상변화 메모리 장치 및 그 제조방법
US9548447B2 (en) Integrated memory and methods of forming repeating structures
KR102329578B1 (ko) 라인형 메모리 및 그 형성 방법
CN104969350A (zh) 半导体构造及形成存储器单元的方法
CN108807455B (zh) 存储器单元阵列及形成存储器单元阵列的方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant