CN114765042B - 组对结构的单管非易失性存储单元阵列及其操作方法 - Google Patents

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Abstract

本发明提供的组对结构的单管非易失性存储单元阵列中，多个组对存储单元在衬底上行列排布且均包括沿列方向排布、源极相连接且作为最小存储单元的第一存储管和第二存储管；组对存储单元对应的一组位线中，一条连接对应组对存储单元中的第一存储管的漏极，另一条连接第二存储管的漏极，同一组的两条位线中的一条能够作为另一条的源线；每条字线连接同一行的多个组对存储单元中的第一存储管的栅极或第二存储管的栅极，其中，在对同一组对存储单元内两个存储管中的一个进行数据写入或读取时，另一个作为选择管，如此可以有效地减小存储单元阵列的数据写入和读取功耗。本发明还提供组对结构的非易失性存储单元阵列的操作方法。

Description

组对结构的单管非易失性存储单元阵列及其操作方法
技术领域
本发明涉及存储技术领域，特别涉及一种组对结构的单管非易失性存储单元阵列及其操作方法。
背景技术
非易失性(或非挥发性，Nonvolatile)存储器具有在断电情况下仍能保持所存储的数据信息的优点，得到了广泛的应用。
传统非易失性存储阵列中，从结构来说有1T(1Transistor)、2T(2Transistor)或是分离栅(Split Gate)等存储阵列(MemoryArray)。1T结构的具有单元存储面积小的优点，但其编程和读取功耗相对较大；2T和分离栅技术增加了选择管，编程和读取时电流有所改善，但单元存储面积相对有所增大，即存储密度有所下降。同时现有的1T或者2T结构的存储阵列中，每个存储单元除了有特定的位线(Bit Line)连接外，还有固定的源线(SourceLine)连接。
发明内容
本发明提供一种组对结构的单管非易失性存储单元阵列，可以在确保存储密度的情况下，有效地减小非易失性存储单元阵列数据写入和读取功耗。本发明另外提供所述组对结构的单管非易失性存储单元阵列的操作方法。
为了实现上述目的，本发明提供一种组对结构的单管非易失性存储单元阵列。所述非易失性存储单元阵列包括多个组对存储单元、多条位线和多条字线。所述多个组对存储单元在衬底上行列排布，每个所述组对存储单元包括沿列方向排布的第一存储管和第二存储管，所述第一存储管和所述第二存储管的源极相连接，且每个存储管(即第一存储管或第二存储管)为一个最小存储单元。每两条所述位线为一组，每一列所述组对存储单元对应一组所述位线，属于同一组的两条所述位线中，一条连接对应的组对存储单元中的第一存储管的漏极，另一条连接对应的组对存储单元中的第二存储管的漏极，且属于同一组的两条位线中的一条能够作为另一条的源线。每条所述字线连接同一行的多个组对存储单元中的所述第一存储管的栅极，或者连接同一行的多个组对存储单元中的所述第二存储管的栅极。其中，在对同一所述组对存储单元内的所述第一存储管和所述第二存储管中的一个进行数据写入或数据读取时，另一个作为选择管。
可选的，所述第一存储管和所述第二存储管均为电荷陷阱型存储管，或者，均为浮栅型存储管。
可选的，同一行的多个所述组对存储单元中，各个所述组对存储单元内的所述第一存储管和所述第二存储管在列方向上的排列顺序均相同。
可选的，同一列相邻的两行组对存储单元中，所述第一存储管和所述第二存储管在列方向上的排列呈镜像对称；同一列相邻的两个组对存储单元中的两个第一存储管的漏极相连接且通过同一位线连接点连接同一条位线，或者，两个第二存储管的漏极相连接且通过同一位线连接点连接同一条位线。
可选的，同一所述组对存储单元中，所述第一存储管和所述第二存储管共用同一源极；同一列相邻的两个所述组对存储单元中，属于不同所述组对存储单元的相邻两个存储管共用同一漏极，且仅共用的所述漏极上设置有一接触孔并通过所述接触孔与对应的位线连接。
可选的，同一行相邻的两个组对存储单元各自对应的位线和接触孔的设置位置关系相同，或者，呈镜像对称。
可选的，所述行列排布的多个组对存储单元设置于衬底上的同一注入阱内部及表面。
可选的，所述注入阱为P型，所述第一存储管和所述第二存储管均为N型存储管。
可选的，所述注入阱为N型，所述第一存储管和所述第二存储管均为P型存储管。
可选的，所述组对结构的单管非易失性存储单元阵列的数据写入、数据擦除和数据读取操作均以页为最小单位操作，连接同一条字线的所有存储管属于同一页，一页对应一条所述字线。
本发明还提供一种组对结构的单管非易失性存储单元阵列的操作方法，该操作方法用于对上述组对结构的单管非易失性存储单元阵列进行数据写入操作。在数据写入操作过程中，需要进行写入操作的组对存储单元为选定组对存储单元，所述选定组对存储单元内的所述第一存储管和所述第二存储管中的一个为需要写入的存储管，另一个作为选择管。所述数据写入方法包括：对所述衬底施加第一负电压；对所述选定组对存储单元对应的两条位线分别施加第一负电压和第四负电压，对其它位线施加抑制电压，所述抑制电压大于零且小于等于电源电压；对所述需要写入的存储管连接的字线施加正电压，对所述选择管连接的字线施加第二负电压，且对其它字线施加所述第二负电压，所述第二负电压大于所述第一负电压且小于零。
可选的，每个组对存储单元对应的两条位线均可独立控制；所述第一负电压和所述第四负电压相等。
本发明还提供一种组对结构的单管非易失性存储单元阵列的操作方法，该操作方法用于对上述组对结构的单管非易失性存储单元阵列进行数据读取操作。在数据读取操作过程中，需要进行读取操作的组对存储单元为选定组对存储单元，所述选定组对存储单元内的所述第一存储管和所述第二存储管中的一个为需要读取的存储管，另一个作为选择管。所述数据读取方法包括：对所述衬底施加零伏电压；对所述选中组对存储单元对应的两条位线分别施加零伏电压和读取电压，所述读取电压大于零且小于电源电压，对其它位线均施加零伏电压；对所述需要读取的存储管连接的字线施加零伏电压，对所述选择管连接的的字线施加开启电压；漏极与所述需要读取的存储管的漏极连接同一条位线的存储管称为对位存储管，对所述对位存储管连接的字线施加零伏电压或第三负电压，所述第三负电压小于存储管擦除后的阈值电压且大于对存储管进行数据写入操作时对衬底施加的第一负电压；对所述对位存储管所在的组对存储单元中的另一个存储管连接的字线施加所述第三负电压。
本发明还提供一种组对结构的单管非易失性存储单元阵列的操作方法，该操作方法用于对上述组对结构的单管非易失性存储单元阵列进行数据擦除操作。在数据擦除操作过程中，需要进行擦除操作的组对存储单元称为选定组对存储单元，所述选定组对存储单元内的所述第一存储管和/或所述第二存储管为需要擦除的存储管。所述数据擦除方法包括：对所述衬底和所有的位线施加正电压；以及对所述需要擦除的存储管连接的字线施加第一负电压，对其它字线施加正电压。
本发明的组对结构的单管非易失性存储单元阵列包括多个组对存储单元、多条位线和多条字线，多个组对存储单元在衬底上行列排布，每个所述组对存储单元包括沿列方向排布的第一存储管和第二存储管，所述第一存储管和所述第二存储管的源极相连接，且每个存储管为一个最小存储单元；每两条位线为一组，每一列组对存储单元对应一组位线，属于同一组的两条位线中，一条连接对应的组对存储单元中的第一存储管的漏极，另一条连接对应的组对存储单元中的第二存储管的漏极，且属于同一组的两条位线中的一条能够作为另一条的源线；每条字线连接同一行的多个组对存储单元中的第一存储管的栅极或连接同一行的多个组对存储单元中的第二存储管的栅极，其中，在对同一所述组对存储单元内的所述第一存储管和所述第二存储管中的一个进行数据写入或数据读取时，另一个作为选择管。如此能够显著降低非易失性存储单元阵列在进行数据写入和数据读取操作时的功耗，且能够简化非易失性存储单元阵列的外围高压辅助电路；同时，在数据写入过程中，同一组的两条位线可施加同样大小的电压，可进一步减小数据写入操作时的功耗；而且，该组对结构的单管非易失性存储单元阵列中，同一个组对存储单元的第一存储管和第二存储管均为最小的存储单元，可以用于独立存储二进制数据，有助于提高存储密度(即能够实现1T存储密度)。
本发明的组对结构的单管非易失性存储单元阵列的操作方法，可以分别用于实现对上述组对结构的单管非易失性存储单元阵列的数据写入、数据擦除和数据读取操作。
附图说明
图1为本发明一实施例的组对结构的单管非易失性存储单元阵列的架构图。
图2为本发明一实施例的组对结构的单管非易失性存储单元阵列的布局图。
图3为本发明另一实施例的组对结构的单管非易失性存储单元阵列的布局图。
图4为本发明一实施例的电荷陷阱型存储管的剖面示意图。
图5为本发明一实施例的组对结构的单管非易失性存储单元阵列在进行数据写入时的电压施加示意图。
图6为本发明一实施例的组对结构的单管非易失性存储单元阵列在进行数据读取时的电压施加示意图。
图7为本发明一实施例的组对结构的单管非易失性存储单元阵列在进行页擦除时的电压施加示意图。
图8为本发明一实施例的组对结构的单管非易失性存储单元阵列在进行块擦除时的电压施加示意图。
具体实施方式
以下结合附图和具体实施例对本发明提出的组对结构的单管非易失性存储单元阵列及其操作方法作进一步详细说明。根据下面的说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
图1示出了本发明一实施例的组对结构的单管非易失性存储单元阵列的架构，图2示出了本发明一实施例的组对结构的单管非易失性存储单元阵列的布局(Layout)，图3示出了本发明另一实施例的组对结构的单管非易失性存储单元阵列的布局。如图1至图3所示，本实施例提供的组对结构的单管非易失性存储单元阵列包括多个组对存储单元100、多条位线(Bite Line，BL)和多条字线(Word Line，WL)。
所述多个组对存储单元100在衬底上行列排布，每个所述组对存储单元100包括沿列方向排布的第一存储管101和第二存储管102，所述第一存储管101和所述第二存储管102的源极相连接，且每个存储管(即第一存储管101和第二存储管102的统称)为一个最小存储单元。每两条所述位线为一组，每一列所述组对存储单元100对应一组所述位线，属于同一组的两条所述位线中，一条连接对应的组对存储单元100中的第一存储管101的漏极，另一条连接对应的组对存储单元100中的第二存储管102的漏极，且属于同一组的两条位线中的一条能够作为另一条的源线。每条所述字线连接同一行的多个组对存储单元100中的所述第一存储管101的栅极，或者连接同一行的多个组对存储单元100中的所述第二存储管102的栅极。其中，在对同一所述组对存储单元100内的所述第一存储管101和所述第二存储管102中的一个进行数据写入或数据读取时，另一个作为选择管。
需要说明的是，第一存储管101和第二存储管102各自都是独立的最小存储单元，亦即每个最小存储单元包含一个存储管。
本申请的一实施例中，所述第一存储管101和所述第二存储管102均可以为电荷陷阱型存储管。图4示出了本发明一实施例的电荷陷阱型存储管的剖面结构。如图4所示，所述电荷陷阱型存储管包括衬底201和形成于衬底201上的栅结构204，栅结构204包括在衬底201表面自下而上依次堆叠的隧道绝缘层204a、电荷陷阱层204b、阻挡绝缘层204c和栅电极204d。电荷陷阱型存储管的第一杂质区202和第二杂质区203形成在衬底201中，且第一杂质区202和第二杂质区203分别侧向伸入到所述栅结构204的下方。在所述栅结构204的侧边还可以形成有侧墙205，侧墙205至少可以覆盖隧道绝缘层204a、电荷陷阱层204b和阻挡绝缘层204c的侧壁。但所述电荷陷阱型存储管的结构不限于此，所述电荷陷阱型存储管还可以是本领域公知的基于电荷陷阱存储机理的其它结构的存储管。
本申请的另一实施例中，所述第一存储管101和所述第二存储管102均可以为浮栅型存储管，且第一存储管101和第二存储管102的结构可以采用本领域公知的浮栅型存储管的结构。
需要说明的是，本实施例中，第一存储管101和第二存储管102的结构和尺寸相同，即它们是相同的存储管，不同的之处为两个存储管的漏极连接的位线不同。为了便于描述，本申请将同一个组对存储单元100的两个存储管分别命名为第一存储管101和第二存储管102。
如图1所示，位线BLm和BLm+1为一组，该组位线对应第一列的组对存储单元100，位线BLm连接第一列的组对存储单元100中的第一存储管101的漏极，位线BLm+1连接第一列的组对存储单元100中的第二存储管102的漏极。位线BLm+2和BLm+3为一组，该组位线对应第二列的组对存储单元100，位线BLm+2连接第二列的组对存储单元100中的第一存储管101的漏极，位线BLm+3连接第二列的组对存储单元100中的第二存储管102的漏极。
本实施例中，为了缩短字线的长度以及便于布置多条字线，同一行的多个所述组对存储单元100中，各个所述组对存储单元100内的所述第一存储管101和所述第二存储管102在列方向上的排列顺序均可以相同。每条所述字线连接同一行的多个组对存储单元100中的所述第一存储管101的栅极，或者连接同一行的多个组对存储单元100中的所述第二存储管102的栅极。
如图1所示，字线WLn-1连接第一行的多个组对存储单元100中的第一存储管101的栅极，字线WLn连接第一行的多个组对存储单元100中的第二存储管102的栅极，字线WLn+1连接第二行的多个组对存储单元100中的第二存储管102的栅极，字线WLn+2连接第二行的多个组对存储单元100中的第一存储管101的栅极。
为了便于布线且缩短位线金属线长度，同一列相邻的两个组对存储单元100中，所述第一存储管101和所述第二存储管102在列方向上的排列可以呈镜像对称。具体的，如图1所示，对于同一列的多个组对存储单元100，属于同一个组对存储单元100的第一存储管101和第二存储管102相邻，且该第一存储管101与其侧边的另一个组对存储单元100内的第一存储管101相邻，第二存储管102与其侧边的另一个组对存储单元100内的第二存储管102相邻。或者说，同一列相邻的两个组对存储单元100中，两个第一存储管101相邻或者两个第二存储管102相邻，(相邻的)两个第一存储管101的漏极相连接且通过同一位线连接点连接同一条位线，或者，(相邻的)两个第二存储管102的漏极相连接且通过同一位线连接点连接同一条位线。
如图2和图3所示，同一组对存储单元100中，第一存储管101和第二存储管102可以共用同一源极，或者说，第一存储管101和第二存储管102的源极通过有源区直接相连，中间无需设置接触孔。同一列相邻的两个组对存储单元100中，属于不同组对存储单元100的相邻两个存储管可以共用同一漏极；或者说，对于同一列的组对存储单元100，相邻的两个第一存储管101共用同一漏极，相邻的两个第二存储管102共用同一漏极。而且，本实施例中，仅共用的漏极上设置有一接触孔103，且共用的漏极通过其上的接触孔103与对应的位线连接。如此，可以有效的利用芯片面积(例如有源区面积)，有助于提高存储密度。
需要说明的是，相邻两个存储管之间的位线连接点可以为该两个存储管共用漏极上的接触孔103。
本申请的一实施例中，如图2所示，同一行相邻的两个所述组对存储单元100各自对应的位线和接触孔103的设置位置关系可以相同。具体的，参考图2，第三列的组对存储单元100中，第一存储管的漏端通过接触孔103与位线BLm+2连接，第二存储管的漏端通过接触孔103与位线BLm+3连接，通过复制一列组对存储单元100及其对应的位线和接触孔103可以形成所述组对结构的单元非易失性存储单元阵列，或者说，同一列的组对存储单元100中，第一存储管101的漏端均通过接触孔103连接对应一组位线中位于左侧的一条，第二存储管101的漏端均通过接触孔103连接对应一组位线中位于右侧的一条。
本申请的另一实施例中，同一行相邻的两个所述组对存储单元100各自对应的位线和接触孔103的设置位置可以呈镜像对称。作为示例，参考图3，对于第一行相邻的第二个组对存储单元100和第三个组对存储单元100，第二个组对存储单元100的第一存储管漏端连接的位线BLm和接触孔103与第三个组对存储单元100的第一存储管漏端连接的位线BLm+2和接触孔103镜像对称，第二个组对存储单元100的第二存储管漏端连接的位线BLm+1和接触孔103与第三个组对存储单元100的第二存储管漏端连接的位线BLm+3和接触孔103镜像对称。
本实施例中，所述多个组对存储单元100可以设置于衬底上的同一注入阱内部及表面。为了便于理解，在图1中，每个存储管均示出了衬底端，且衬底端均连接阱区连接线VPwell，但是如图2和图3所示，在所述组对结构的单管非易失性存储单元阵列的实际布局中，衬底即为阱区连接线VPwell，对阱区连接线VPwell施加电压即为对衬底施加电压。
本实施例中，注入阱可以为P型，第一存储管101和第二存储管102均可以为N型存储管。另一实施例中，所述注入阱可以为N型，所述第一存储管101和所述第二存储管102均可以为P型存储管。
本实施例的组对结构的单管非易失性存储单元阵列中只有单一器件，结构对称，布局简单，且同一组对存储单元100中的第一存储管101和第二存储管102的尺寸和工艺完全相同，便于获得(制作)所述组对结构的单管非易失性存储单元阵列，有助于降低制作成本。
同一个组对存储单元100中的第一存储管101和第二存储管102的漏极分别连接同一组的两条位线，且第一存储管101和第二存储管102均为最小存储单元，可独立存储数据(二进制数据)，进而能够实现1T存储密度。
在对同一个组对存储单元100内的第一存储管101和第二存储管102中的一个进行数据写入和数据读取时，另一个作为选择管，即同一组对存储单元100的第一存储管101和第二存储管102可以互为选择管，组对存储单元100对应的两条位线可以互为源线，与2T存储阵列需要特别设置选择管以及与传统技术中同时设置一条位线和一条固定源线的结构相比，有助于降低非易失性存储单元阵列在进行数据写入和数据读取操作时的功耗，简化非易失性存储单元阵列的外围高压辅助电路，节约组对存储单元100的物理空间，提高存储单元阵列的存储密度，而且如此可以减少位线金属线的长度，例如可以减少约50％的位线金属线长度，有助于改善存储阵列线路电阻的压降(IR Drop)。
在进行数据写入操作时，同一组的两根位线的电压均可独立施加，当同组的两条位线施加大小相同的电压时，与该两条位线连接的存储管均无沟道电流，有助于进一步减小数据写入操作时的功耗。
参考图2和图3，同一个组对存储单元100对应两条位线，如此可以将组对存储单元100所在的有源区的宽度增大，使得存储单元阵列可维持较大的读取电流，提高读取速度。而且，本实施例的组对结构的单管非易失性存储单元阵列中，对组对存储单元(或者说存储管)的限制从有源区和隔离结构的设计尺寸规则限制转换到位线的金属线设计尺寸规则限制，使得存储管面积可随着金属线版图设计尺寸规则的变小而持续微缩，有利于在工艺技术迭代过程中提高存储密度。
此外，第一存储管101和第二存储管102可以均为电荷陷阱型存储管，相较于浮栅结构的存储管，第一存储管101和第二存储管102的垂直高度较低，有助于随着工艺技术的迭代持续微缩，并可应用于3D存储工艺技术。
本实施例的组对结构的单管非易失性存储单元阵列的数据写入、数据读取和数据擦除操作均可以以页(Page)为最小单位，连接同一条字线的所有存储管属于同一页，一页对应一条所述字线。
以下以注入阱为P型，第一存储管101和第二存储管102为例，对组对结构的单管非易失性存储单元阵列的操作方法进行说明。
本实施例提供一种所述组对结构的单管非易失性存储单元阵列的操作方法，该操作方法用于对所述组对结构的单管非易失性存储单元阵列进行数据写入操作。在进行数据写入操作时，需要进行写入操作的组对存储单元100为选定组对存储单元，所述选定组对存储单元内的所述第一存储管101和所述第二存储管102中的一个为需要写入的存储管，另一个作为选择管。
所述数据写入方法包括：对所述衬底(具体为对注入阱)施加第一负电压；对所述选定组对存储单元对应的两条位线分别施加第一负电压和第四负电压，对其它位线施加抑制电压，所述抑制电压大于零且小于等于电源电压；对所述需要写入的存储管连接的字线施加正电压，对选择管连接的字线施加第二负电压，且对其它字线施加第二负电压，所述第二负电压大于所述第一负电压且小于零。
需要说明的是，本实施例的组对结构的单管非易失性存储单元阵列中，每个组对存储单元对应的两条位线均可独立控制。所述选定组对存储单元对应的两条位线分别施加的第一负电压和第四负电压可以相等，如此该两条位线连接的存储管均无沟道电流，有助于降低存储阵列的数据写入功耗。但不限于此，第一负电压和第四负电压之差可以在较小的设定范围内。
图5示出了组对结构的单管非易失性存储单元阵列在进行数据写入时的电压施加情况。以第一行第一列的组对存储单元100为选定组对存储单元、图5中的矩形虚线框内的存储管作为需要写入的存储管、图5中矩形虚线框上的存储管作为选择管为例，对组对结构的单管非易失性存储单元阵列的数据写入操作进行说明。
如图5所示，对组对结构的单管非易失性存储单元阵列进行数据写入操作时，对注入阱施加第一负电压Vneg1，即对所有的阱区连接线VPwell施加第一负电压Vneg1。对选定组对存储单元对应的两条位线BLm和BLm+1均施加第一负电压Vneg1，对其它位线(例如位线BLm+2和BLm+3)施加抑制电压Vinh，所述抑制电压Vinh大于零且小于等于电源电压Vcc。对所述需要写入的存储管连接的字线WLn施加正电压Vpos，对选择管连接的字线WLn-1施加第二负电压Vneg2，且对其它字线(例如字线WLn+1和WLn+2)施加第二负电压Vneg2，所述第二负电压Vneg2大于所述第一负电压Vneg1且小于零。在这样的电压条件下，需要写入的存储管栅极到沟道是大小为Vpos-Vneg1的正向电压，从而数据可以写入需要写入的存储管中，同时不需要写入的存储管中的数据可以保持不变。
在进行数据写入操作时，不需要写入的存储管栅极和沟道之间都存在不同程度的压差，通过调节所述第二负电压Vneg2和所述抑制电压Vinh可以平衡数据写入操作对不同的不需要写入的存储管的干扰作用。
本实施例中，选中组对存储单元的数量可以为一个或多个，选中组对存储单元对应的位线可以称为选中位线组，相应的，选中位线组的数量也可以是一个或多个。同一组对存储单元100中的第一存储管101和第二存储管102需要分别进行数据写入。
本实施例还提供一种组对结构的单管非易失性存储单元阵列的操作方法，该操作方法用于对所述组对结构的单管非易失性存储单元阵列进行数据读取操作。在进行数据读取操作时，需要进行读取操作的组对存储单元为选定组对存储单元，所述选定组对存储单元内的所述第一存储管101和所述第二存储管102中的一个为需要读取的存储管，另一个作为选择管。
所述数据读取方法包括：对所述衬底(具体为对注入阱)施加零伏电压；对所述选中组对存储单元对应的两条位线分别施加零伏电压和读取电压，所述读取电压大于零且小于电源电压，且对其它位线均施加零伏电压；对需要读取的存储管连接的字线施加零伏电压，对选择管连接的字线施加开启电压；漏极与所述需要读取的存储管的漏极连接同一条位线的存储管称为对位存储管，对所述对位存储管连接的字线施加零伏电压或第三负电压，所述第三负电压小于存储管擦除后的阈值电压且大于对存储管进行数据写入操作时对衬底施加的第一负电压；对所述对位存储管所在的组对存储单元中的另一个存储管连接的字线施加所述第三负电压。
在对组对结构的单管非易失性存储单元阵列进行数据读取操作时，同一组对存储单元100中的第一存储管101和第二存储管102需要分别进行数据读取，即第一存储管101和第二存储管102不能同时读取。
图6示出了组对结构的单管非易失性存储单元阵列在进行数据读取操作时的电压施加情况。以第一列第一行的组对存储单元为选中组对存储单元、图6中的矩形虚线框内的存储管作为需要读取的存储管、图6中矩形虚线框上的存储管为选择管为例，对组对结构的单管非易失性存储单元阵列的数据读取操作进行说明。
在对所述组对结构的单管非易失性存储单元阵列进行数据读取时，如图6所示，对注入阱施加零伏电压，即对阱区连接线VPwell施加零伏电压。对需要读取的存储管漏极连接的位线BLm+1施加零伏电压，对选择管漏极连接的位线BLm施加读取电压Vread_bl，所述读取电压Vread_bl大于零且小于电源电压Vcc，且对其它位线(例如位线BLm+2和BLm+3)均施加零伏电压。为了不对读取目标数据产生干扰，对所述需要读取的存储管连接的字线WLn上施加零伏电压。对选择管连接的字线WLn-1施加开启电压Vpass_sel，使得字线WLn-1连接的存储管处于开启(“ON”)状态，所述开启电压为正电压，所述开启电压大于存储管编程(数据写入)后的阈值电压且小于存储管在数据写入时对其连接的字线施加的正电压Vpos。漏极与需要读取的存储管的漏极连接同一条位线的存储管称为对位存储管，例如图6中字线WLn+1连接的第一列的存储管为对位存储管，对所述对位存储管连接的字线WLn+1施加零伏电压或第三负电压Vpass_unsel，所述第三负电压Vpass_unsel小于所述存储管擦除后的阈值电压且大于对存储管进行数据写入时对衬底施加的第一负电压Vneg1，对所述对位存储管所在的组对存储单元中的另一个存储管(即第一列第四行的存储管)连接的字线WLn+2施加所述第三负电压Vpass_unsel。
在上述的电压施加条件下，通过检测位线BLm上的电流大小，就可以判断图6中矩形虚线框内的存储管(需要读取的存储管)中的数据是“0”或者是“1”，从而完成数据的读取。
在对图6中的矩形虚线框内的存储管进行数据读取时，图6中矩形虚线框上的存储管作为选择管，此时，位线BLm为可以为选中的位线，位线BLm+1可以作为等效源线。在对图6中矩形虚线框上的存储管进行数据读取时，图6中的矩形虚线框内的存储管作为选择管，此时，位线BLm+1可以为选中的位线，位线BLm可以作为等效源线。
需要说明的是，在对图6中需要读取的存储管进行数据读取时，对位线BLm施加零伏电压，对位线BLm+1施加读取电压，其它位线和字线施加的电压不变，也可以实现对需要读取的存储管的数据读取。
本实施例还提供一种组对结构的单管非易失性存储单元阵列的操作方法，该操作方法用于对组对结构的单管非易失性存储单元阵列进行数据擦除操作。在对组对结构的单管非易失性存储单元阵列进行擦除操作时，需要进行擦除操作的组对存储单元为选定组对存储单元，所述选定组对存储单元内的所述第一存储管和/或所述第二存储管为需要擦除的存储管。所述数据擦除方法包括：对所述衬底(具体为注入阱)和所有的位线施加正电压；对需要擦除的存储管连接的字线施加第一负电压，对其它字线施加正电压。采用该操作方法可以实现对所述组对结构的单管非易失性存储单元阵列的页擦除和块擦除。
图7示出了组对结构的单管非易失性存储单元阵列在进行页擦除时的电压施加情况。如图7所示，以擦除字线WLn对应页上的存储管内的数据为例对组对结构的单管非易失性存储单元阵列的页擦除操作进行说明。对字线WLn对应页上的存储管进行页擦除时，如图7所示，对注入阱(即对阱区连接线VPwell)和所有的位线(例如位线BLm、BLm+1、BLm+2和BLm+3)均施加正电压Vpos，对位线WLn施加第一负电压Vneg1，对其它字线(例如字线WLn-1、WLn+1和WLn+2)施加正电压Vpos。如此，可以擦除位线WLn对应页上的存储管内的数据，而其它字线对应页上的存储管内的数据可以保留。
图8示出了组对结构的单管非易失性存储单元阵列在进行块擦除时的电压施加情况。如图8所示，在对组对结构的单管非易失性存储单元阵列进行块擦除时，对注入阱(即对所有阱区连接线VPwell)和所有的位线(例如位线BLm、BLm+1、BLm+2和BLm+3)施加正电压Vpos，且对所有的字线(例如字线WLn-1、WLn、WLn+1和WLn+2)施加第一负电压Vneg1。
当注入阱为N型、第一存储管和第二存储管为P型存储管时，组对结构的单管非易失性存储单元阵列的操作方法与注入阱为P型、第一存储管和第二存储管为N型存储管相似，在此不再赘述。
上述描述仅是对本发明较佳实施例的描述，并非对本发明权利范围的任何限定，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims (13)

1.一种组对结构的单管非易失性存储单元阵列，其特征在于，包括：
在衬底上行列排布的多个组对存储单元，每个所述组对存储单元包括沿列方向排布的组对的第一存储管和第二存储管，所述第一存储管和所述第二存储管的源极相连接，且每个存储管为一个最小存储单元；
多条位线，每两条所述位线为一组，每一列所述组对存储单元对应一组所述位线，属于同一组的两条所述位线中，一条连接对应的组对存储单元中的第一存储管的漏极，另一条连接对应的组对存储单元中的第二存储管的漏极，且属于同一组的两条位线中的一条能够作为另一条的源线；以及
多条字线，每条所述字线连接同一行的多个组对存储单元中的所述第一存储管的栅极，或者连接同一行的多个组对存储单元中的所述第二存储管的栅极；
其中，在对同一所述组对存储单元内的所述第一存储管和所述第二存储管中的一个进行数据写入或数据读取时，另一个作为选择管。
2.如权利要求1所述的组对结构的单管非易失性存储单元阵列，其特征在于，所述第一存储管和所述第二存储管均为电荷陷阱型存储管，或者，均为浮栅型存储管。
3.如权利要求1所述的组对结构的单管非易失性存储单元阵列，其特征在于，同一行的多个所述组对存储单元中，各个所述组对存储单元内的所述第一存储管和所述第二存储管在列方向上的排列顺序均相同。
4.如权利要求1所述的组对结构的单管非易失性存储单元阵列，其特征在于，同一列相邻的两个组对存储单元中，所述第一存储管和所述第二存储管在列方向上的排列呈镜像对称；同一列相邻的两个组对存储单元中的两个第一存储管的漏极相连接且通过同一位线连接点连接同一条位线，或者，两个第二存储管的漏极相连接且通过同一位线连接点连接同一条位线。
5.如权利要求4所述的组对结构的单管非易失性存储单元阵列，其特征在于，同一所述组对存储单元中，所述第一存储管和所述第二存储管共用同一源极；同一列相邻的两个所述组对存储单元中，属于不同所述组对存储单元的相邻两个存储管共用同一漏极，且仅共用的所述漏极上设置有一接触孔并通过所述接触孔与对应的位线连接。
6.如权利要求5所述的组对结构的单管非易失性存储单元阵列，其特征在于，同一行相邻的两个所述组对存储单元各自对应的位线和接触孔的设置位置关系相同，或者呈镜像对称。
7.如权利要求1至6任意一项所述的组对结构的单管非易失性存储单元阵列，其特征在于，所述行列排布的多个组对存储单元设置于衬底上的同一注入阱内部及表面。
8.如权利要求7所述的组对结构的单管非易失性存储单元阵列，其特征在于，所述注入阱为P型，所述第一存储管和所述第二存储管均为N型存储管。
9.如权利要求7所述的组对结构的单管非易失性存储单元阵列，其特征在于，所述注入阱为N型，所述第一存储管和所述第二存储管均为P型存储管。
10.一种如权利要求8所述的组对结构的单管非易失性存储单元阵列的操作方法，用于对所述组对结构的单管非易失性存储单元阵列进行数据写入操作，其特征在于，需要进行写入操作的组对存储单元为选定组对存储单元，所述选定组对存储单元内的所述第一存储管和所述第二存储管中的一个为需要写入的存储管，另一个作为选择管，所述数据写入操作包括：
对所述衬底施加第一负电压；
对所述选定组对存储单元对应的两条位线分别施加第一负电压和第四负电压，所述第一负电压和所述第四负电压相等，对其它位线施加抑制电压，所述抑制电压大于零且小于等于电源电压；
对所述需要写入的存储管连接的字线施加正电压，对所述选择管连接的字线施加第二负电压，且对其它字线施加所述第二负电压，所述第二负电压大于所述第一负电压且小于零。
11.如权利要求10所述的操作方法，其特征在于，每个组对存储单元对应的两条位线均可独立控制；所述第一负电压和所述第四负电压相等。
12.一种如权利要求8所述的组对结构的单管非易失性存储单元阵列的操作方法，用于对所述组对结构的单管非易失性存储单元阵列进行数据读取操作，其特征在于，需要进行读取操作的组对存储单元为选定组对存储单元，所述选定组对存储单元内的所述第一存储管和所述第二存储管中的一个为需要读取的存储管，另一个作为选择管，所述数据读取操作包括：
对所述衬底施加零伏电压；
对所述选定组对存储单元对应的两条位线分别施加零伏电压和读取电压，所述读取电压大于零且小于电源电压，且对其它位线均施加零伏电压；
对所述需要读取的存储管连接的字线施加零伏电压，对所述选择管连接的字线施加开启电压，所述开启电压为正电压，所述开启电压大于存储管编程后的阈值电压且小于存储管在数据写入时对其连接的字线施加的正电压；
漏极与所述需要读取的存储管的漏极连接同一条位线的存储管称为对位存储管，对所述对位存储管连接的字线施加零伏电压或第三负电压，所述第三负电压小于存储管擦除后的阈值电压且大于对存储管进行数据写入操作时对衬底施加的第一负电压；对所述对位存储管所在的组对存储单元中的另一个存储管连接的字线施加所述第三负电压。
13.一种如权利要求8所述的组对结构的单管非易失性存储单元阵列的操作方法，用于对所述组对结构的单管非易失性存储单元阵列进行数据擦除操作，其特征在于，需要进行擦除操作的组对存储单元为选定组对存储单元，所述选定组对存储单元内的所述第一存储管和/或所述第二存储管为需要擦除的存储管，所述数据擦除操作包括：
对所述衬底和所有的位线施加正电压；以及
对所述需要擦除的存储管连接的字线施加第一负电压，对其它字线施加正电压。
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