TW201432698A - 在記憶體操作中控制主體電壓之裝置及方法 - Google Patents

在記憶體操作中控制主體電壓之裝置及方法 Download PDF

Info

Publication number
TW201432698A
TW201432698A TW102144697A TW102144697A TW201432698A TW 201432698 A TW201432698 A TW 201432698A TW 102144697 A TW102144697 A TW 102144697A TW 102144697 A TW102144697 A TW 102144697A TW 201432698 A TW201432698 A TW 201432698A
Authority
TW
Taiwan
Prior art keywords
voltage
memory cell
phase
during
memory
Prior art date
Application number
TW102144697A
Other languages
English (en)
Other versions
TWI604451B (zh
Inventor
Han Zhao
Akira Goda
Krishna K Parat
Aurelio Giancarlo Mauri
Hai-Tao Liu
Toru Tanzawa
Shigekazu Yamada
Koji Sakui
Original Assignee
Micron Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Micron Technology Inc filed Critical Micron Technology Inc
Publication of TW201432698A publication Critical patent/TW201432698A/zh
Application granted granted Critical
Publication of TWI604451B publication Critical patent/TWI604451B/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/32—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/344—Arrangements for verifying correct erasure or for detecting overerased cells
    • G11C16/3445—Circuits or methods to verify correct erasure of nonvolatile memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/71—Three dimensional array
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Read Only Memory (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

一些實施例包含具有一記憶體胞串之裝置及方法，該記憶體胞串包含位於該裝置之不同位階中之記憶體胞及耦合至該記憶體胞串之一資料線。該記憶體胞串包含與該等記憶體胞相關聯之一柱狀主體。此等裝置之至少一者可包含一模組，其經組態以將資訊儲存於記憶體胞中之一記憶體胞中，及/或判定儲存於記憶體胞中之一記憶體胞中之資訊之一值。該模組亦可經組態以將具有一正值之一電壓施加至該資料線及/或一源極，以控制該主體之一電壓。本發明描述其他實施例。

Description

在記憶體操作中控制主體電壓之裝置及方法
記憶體器件(諸如快閃記憶體)廣泛用於電腦及諸多電子產品中。此等記憶體器件具有諸多記憶體胞。可在一寫入操作中將資訊儲存於記憶體胞中。可在一讀取操作中獲得或可在一擦除操作中清除所儲存之資訊。一些習知之讀取、寫入及擦除操作可在該記憶體器件之一些區域中產生過剩載子(例如電子或電洞)。在一些狀況中，此等過剩載子會影響此等操作之可靠性。
100‧‧‧記憶體器件
101‧‧‧記憶體陣列
103‧‧‧記憶體胞
107‧‧‧電壓產生器
108‧‧‧列解碼器
109‧‧‧行解碼器
110‧‧‧線
111‧‧‧線
112‧‧‧位址暫存器
114‧‧‧輸入/輸出(I/O)電路
116‧‧‧記憶體控制單元
150‧‧‧線
170‧‧‧線
175‧‧‧感測放大器
195‧‧‧重設電路
200‧‧‧記憶體器件
201‧‧‧記憶體陣列
203‧‧‧材料
2030‧‧‧記憶體區塊
2031‧‧‧記憶體區塊
204‧‧‧材料
205‧‧‧材料
210‧‧‧記憶體胞
211‧‧‧記憶體胞
212‧‧‧記憶體胞
213‧‧‧記憶體胞
221‧‧‧位階
222‧‧‧位階
223‧‧‧位階
224‧‧‧位階
231‧‧‧記憶體胞串
232‧‧‧記憶體胞串
233‧‧‧記憶體胞串
240‧‧‧主體
241‧‧‧部分
242‧‧‧部分
243‧‧‧部分
244‧‧‧接面
245‧‧‧接面
250‧‧‧控制閘極
251‧‧‧控制閘極/線
252‧‧‧控制閘極
253‧‧‧控制閘極
261‧‧‧電晶體
262‧‧‧電晶體
263‧‧‧電晶體
264‧‧‧電晶體
270‧‧‧線
271‧‧‧線
272‧‧‧線
280‧‧‧選擇閘極
285‧‧‧選擇閘極
286‧‧‧選擇閘極
290‧‧‧基板
291‧‧‧線
295‧‧‧重設電路
310‧‧‧寫入操作
315‧‧‧寫入階段
316‧‧‧重設階段
317‧‧‧寫入驗證階段
398‧‧‧時間
399‧‧‧時間
516‧‧‧重設階段
598‧‧‧時間
616‧‧‧重設階段
698‧‧‧時間
710‧‧‧寫入操作
791‧‧‧時間
920‧‧‧寫入操作
925‧‧‧寫入階段
926‧‧‧重設階段
927‧‧‧寫入驗證階段
998‧‧‧時間
1010‧‧‧讀取操作
1015‧‧‧讀取階段
1016‧‧‧重設階段
1097‧‧‧時間
1230‧‧‧讀取操作
1235‧‧‧讀取階段
1236‧‧‧重設階段
1299‧‧‧時間
1310‧‧‧擦除操作
1315‧‧‧擦除驗證階段
1316‧‧‧重設階段
1396‧‧‧時間
1400‧‧‧方法
1410‧‧‧作業
1415‧‧‧作業
1420‧‧‧作業
1430‧‧‧作業
圖1展示根據本發明之一實施例之呈具有一記憶體陣列及記憶體胞之一記憶體器件之形式之一裝置之一方塊圖。
圖2A展示根據本發明之一實施例之包含具有記憶體區塊之一記憶體陣列且包含一重設電路之一記憶體器件之一部分之一示意圖。
圖2B展示根據本發明之一實施例之圖2A之記憶體器件之一部分之一結構之一側視圖。
圖3展示繪示根據本發明之一實施例之圖2A及圖2B之記憶體器件之一寫入操作之不同階段的一圖式。
圖4係展示根據本發明之一實施例之圖3中所展示之寫入操作期間之圖2A及圖2B之記憶體器件之信號之部分之波形的一時序圖。
圖5係展示根據本發明之一實施例之一重設階段期間之圖2A及圖 2B之記憶體器件之信號之部分之波形的一時序圖。
圖6係展示根據本發明之一實施例之一替代重設階段期間之圖2A及圖2B之記憶體器件之信號之部分之波形的一時序圖。
圖7展示繪示根據本發明之一實施例之圖2A及圖2B之記憶體器件之一替代寫入操作之不同階段的一圖式。
圖8係展示根據本發明之一實施例之圖7中所展示之寫入操作期間之圖2A及圖2B之記憶體器件之信號之部分之波形的一時序圖。
圖9係展示根據本發明之一實施例之另一替代寫入操作期間之圖2A及圖2B之記憶體器件之信號之部分之波形的一時序圖。
圖10展示繪示根據本發明之一實施例之圖2A及圖2B之記憶體器件之讀取操作之不同階段的一圖式。
圖11A係展示根據本發明之一實施例之圖10之讀取操作期間之圖2A及圖2B之記憶體器件之信號之部分之波形的一時序圖。
圖11B係展示根據本發明之一實施例之圖10之讀取操作期間之圖2A及圖2B之記憶體器件之信號之部分之波形的一替代時序圖。
圖12係展示根據本發明之一實施例之一替代讀取操作期間之圖2A及圖2B之記憶體器件之信號之部分之波形的一時序圖。
圖13展示繪示根據本發明之一實施例之圖2A及圖2B之記憶體器件之一擦除操作之不同階段的一圖式。
圖14係根據本發明之一實施例之在一器件中執行一操作(例如讀取、寫入或擦除)之一方法之一流程圖。
圖1展示根據本發明之一實施例之呈具有一記憶體陣列101及記憶體胞103之一記憶體器件100之形式之一裝置之一方塊圖。記憶體胞103可配置成與線150及線170在一起之列及行。線150可攜載信號WL0至WLm且可形成記憶體器件100之存取線(例如字線)之部分。線170可 攜載信號BL0至BLn且可形成記憶體器件100之資料線(例如位元線)之部分。
一列解碼器108及一行解碼器109可對一位址暫存器112作出回應以基於線110、線111或兩者上之列位址信號及行位址信號而存取記憶體胞103。一感測放大器175可操作以判定待儲存於記憶體胞103中之資訊之值或自記憶體胞103獲得之資訊之值。感測放大器175可對信號SLE1至SLEn作出回應以選擇性提供記憶體胞103與一輸入/輸出(I/O)電路114之間之資訊。I/O電路114可經組態以交換感測放大器175與線110之間之資訊(例如提供信號)。線110及線111可包含記憶體器件100內之節點或其中定位記憶體器件100之一封裝上之接腳(或焊球)。
一記憶體控制單元116可基於存在於線110及111上之信號而控制記憶體器件100之操作。記憶體器件100外部之一器件(例如一處理器或一記憶體控制器)可使用線110、線111或兩者上之信號之不同組合來將不同命令(例如讀取命令、寫入命令或擦除命令)發送至記憶體器件100。
記憶體器件100可對命令作出回應以對記憶體胞103執行記憶體操作。例如，記憶體器件100可執行一讀取操作以判定儲存於記憶體胞103中之資訊之值且執行一寫入(例如程式化)操作以將資訊儲存於記憶體胞103中(例如程式化記憶體胞103中之資訊)。記憶體器件100亦可執行一擦除操作以自記憶體胞103之部分或全部擦除資訊。
記憶體器件100可接收包含供應電壓Vcc及Vss之一供應電壓。供應電壓Vss可依一接地電壓(例如具有約0伏特之一值)操作。供應電壓Vcc可包含自一外部電源(諸如一電池或一交流轉直流(AC-DC)轉換器電路)供應至記憶體器件100之一外部電壓。記憶體器件100可包含一電壓產生器107以產生用於記憶體器件100之操作中(諸如用於讀取操作、寫入操作及擦除操作中)之電壓。電壓產生器107可包含電荷泵， 諸如正電荷泵(例如用於提供具有正值之泵抽電壓)及負電荷泵(例如用於提供具有負值之泵抽電壓)。
記憶體器件100可包含一重設電路195，其可對一信號RESET作出回應以在記憶體器件100之一記憶體操作(例如讀取、寫入或擦除)之特定階段處將某些電壓施加至記憶體器件100之不同元件(例如線150及170)。參考圖2A至圖14而更詳細描述包含不同階段之記憶體操作。
作為一實例，圖1展示與記憶體器件200之其他元件分離之重設電路195。然而，重設電路195之一部分或整個重設電路195可為另一元件之部分或可包含記憶體器件100之另一元件之部分。例如，重設電路195之一部分或整個重設電路195可為記憶體控制單元116之部分或記憶體器件100之其他元件。
記憶體胞103之各者可經程式化以儲存表示以下各者之資訊：一位元之一部分之一值、一單一位元之一值或多個位元(諸如兩個、三個、四個或其他數目個位元)之一值。例如，記憶體胞103之各者可經程式化以儲存表示一單一位元之二進位值「0」或「1」之資訊。有時將每記憶體胞之單一位元稱為一單位階記憶體胞。在另一實例中，記憶體胞103之各者可經程式化以儲存表示多個位元之一值之資訊，諸如兩個位元之四個可能值「00」、「01」、「10」及「11」之一者、三個位元之八個可能值「000」、「001」、「010」、「011」、「100」、「101」、「110」及「111」之一者或其他數目之多個位元之其他值之一者。有時將具有儲存多個位元之能力之一記憶體胞稱為一多位階記憶體胞(或多狀態記憶體胞)。
記憶體器件100可包含一非揮發性記憶體器件，且記憶體胞103可包含非揮發性記憶體胞，使得當電力(例如Vcc、Vss或兩者)與記憶體器件100斷接時，記憶體胞103可留存儲存於其等中之資訊。例如，記憶體器件100可為一快閃記憶體器件(諸如一NAND快閃記憶體器件 或一NOR快閃記憶體器件)或另一種記憶體器件(諸如一可變電阻記憶體器件(例如一相變或電阻性隨機存取記憶體(RAM)器件))。
記憶體器件100可包含一記憶體器件，其中記憶體胞103可實體地位於相同器件上之多個位階中，使得記憶體胞103之部分可堆疊於記憶體器件100之一基板(例如一半導體基板)上之多個位階中之一些其他記憶體胞103上。
一般技術者可認識到，記憶體器件100可包含其他元件，圖1中未展示該等元件之若干者以便不使本文所描述之實例性實施例不清楚。
記憶體器件100之至少一部分可包含結構且使用記憶體操作(例如讀取操作、寫入操作及擦除操作)來操作，類似於或相同於下文參考圖2A至圖14所描述之記憶體器件。
圖2A展示根據本發明之一實施例之包含具有記憶體區塊2030及2031之一記憶體陣列201且包含重設電路295之一記憶體器件200之一部分之一示意圖。作為一實例，圖2A展示記憶體器件200及包含兩個記憶體區塊2030及2031之記憶體陣列201。記憶體器件200中之記憶體區塊之數目可變動。
記憶體器件200可包含可分別攜載信號BL0、BL1及BL2之線270、271及272。線270、271及272可對應於圖1之線170。線270、271及272之各者可結構化為一導線且可形成記憶體器件200之一各自資料線之部分。記憶體器件200可包含線291，其可結構化為一導線且可形成記憶體器件200之一源極(例如一源極線)之部分。線291可攜載一信號，諸如信號SRC(例如源極線信號)。記憶體區塊2030及2031可共用相同線270、271、272及291。作為一實例，圖2A展示三個線(例如資料線)270、271及272。此等線之數目可變動。
記憶體器件200之重設電路295可對應於圖1之重設電路195。重 設電路295可經組態以對信號RESET作出回應以在記憶體器件200之記憶體操作(例如讀取、寫入及擦除)中之特定時間間隔內將某些電壓施加(例如耦合)至線270、271、272及291之部分或全部，如下文參考圖3至圖14所更詳細描述。
如圖2A中所展示，記憶體區塊2030及2031可包含類似或相同元件。記憶體區塊2030及2031之各者可包含可攜載各自信號WL00、WL10、WL20及WL30及信號WL01、WL11、WL21及WL31之各自控制閘極250、251、252及253。控制閘極250、251、252及253之各者可形成可類似於圖1之線150之一者的記憶體器件200之一各自存取線之部分。作為一實例，圖2A展示記憶體區塊2030及2031之各者中之四個控制閘極250、251、252及253。此等控制閘極之數目可變動。
記憶體區塊2030及2031之各者可包含可配置成記憶體胞串(諸如記憶體胞串231、232及233)之記憶體胞210、211、212及213及電晶體(例如選擇電晶體)261、262、263及264。為簡單起見，圖2中僅標記記憶體胞串之三者(231、232及233)。
記憶體胞串(例如231、232及233)之各者可包含耦合於線291與線270、271及272之一者之間之記憶體胞210、211、212及213及電晶體(例如選擇電晶體)。例如，記憶體胞串231可包含耦合於線291與線270之間之記憶體胞210、211、212及213、電晶體264(直接在記憶體胞213上方)及電晶體262(直接在記憶體胞210下方)。
相同記憶體區塊中之一些記憶體胞可共用相同控制閘極。例如，在記憶體區塊2030中，記憶體胞210可共用相同控制閘極250，記憶體胞211可共用相同控制閘極251。
圖2A展示一實例，其中記憶體區塊2030及2031之各者可包含6個記憶體胞串及各記憶體胞串中之4個記憶體胞210、211、212及213。一區塊中之記憶體胞串之數目及各記憶體胞串中之記憶體胞之數目可 變動。
如圖2A中所展示，在記憶體區塊2030及2031之各者中，電晶體261及262可與相同選擇閘極280相關聯(例如可共用相同選擇閘極280)。選擇閘極280可形成記憶體器件200之一選擇線(例如源極選擇線)之部分。可由相同信號(諸如與選擇閘極280相關聯之一信號SGS0或SGS1(例如源極選擇閘極信號))控制(例如導通或切斷)電晶體261及262。例如，在記憶體區塊2030中之一記憶體操作(例如(諸如)一讀取或寫入操作)期間，可導通電晶體261及262(例如藉由啟動信號SGS0)以將記憶體器件200之記憶體胞串耦合至一線291。可切斷電晶體261及262(例如藉由停用SGS0信號)以自線291解耦記憶體器件200之記憶體胞串。
記憶體區塊2030及2031之各者中之電晶體263及264可與分離選擇閘極(例如汲極選擇閘極)285及286相關聯。然而，相同記憶體區塊中之電晶體263可與該記憶體區塊中之相同選擇閘極285相關聯(例如可共用相同選擇閘極285)。相同記憶體區塊中之電晶體264可與該記憶體區塊中之相同選擇閘極286相關聯(例如可共用相同選擇閘極286)。選擇閘極285及286之各者可形成記憶體器件200之一各自選擇線(例如汲極選擇線)之部分。
可由對應信號(例如汲極選擇閘極信號)SGD00、SGD10、SGD01、SGD11控制(例如導通或切斷)記憶體區塊2030及2031中之電晶體263及264以在一記憶體操作(諸如一讀取或寫入操作)期間將記憶體器件200之記憶體胞串選擇性耦合至其等之各自線270、271及272。例如，在一記憶體操作期間，若選擇記憶體區塊2030，未選擇記憶體區塊2031，且選擇記憶體胞串231，則可啟動信號SGD10以將記憶體胞串231耦合至線270。可停用信號SGD00以自線270、271及272解耦其他記憶體胞串(例如包含電晶體261及263之串)。在一記憶體操作(例如 一讀取或寫入操作)期間，一次僅可選擇記憶體區塊2030及2031之一者，且一次僅可啟動選定記憶體區塊中之信號SGD00、SGD10、SGD01、SGD11之一者。
一選定記憶體區塊係指具有至少一選定記憶體胞以將資訊儲存於該記憶體胞中(例如在一寫入操作中)或獲得儲存於該記憶體胞中之資訊(例如在一讀取操作中)之記憶體區塊。一選定記憶體胞串係指包含該選定記憶體胞之記憶體胞串。一未選定記憶體胞串係指不具有選定記憶體胞之記憶體胞串。一未選定記憶體區塊係指不具有選定記憶體胞之記憶體區塊。
圖2B展示根據本發明之一實施例之圖2A之記憶體器件200之一部分之一結構之一側視圖。如圖2B中所展示，記憶體器件200可包含一基板290，其中記憶體胞串231可形成於基板290上。基板290可包含一半導體材料(例如矽)。記憶體器件200之其他記憶體胞串具有類似於記憶體胞串231之結構之結構。
如圖2B中所展示，記憶體胞210、211、212及213可沿器件200之一z方向分別定位於不同位階221、222、223及224中。該z方向可沿與基板290之厚度相關聯之一方向延伸。圖2B亦展示垂直於該z方向之一x方向。
記憶體胞串231可包含耦合至線270之一主體240。線270可包含一導電材料(例如導電摻雜多晶矽或其他導電材料)。主體240可包含耦合至線270之一部分241、耦合至線291之一部分242、及部分241與242之間之一部分243。主體240可具有沿z方向自基板290向外延伸之一柱狀結構。主體240可包含能夠提供線270與291之間之電流之一傳導之一導電材料。部分241及242可包含具有相同導電類型之材料。部分243可包含具有不同於部分241及242之導電類型之導電類型之一材料。例如，部分241及242可包含一n型半導體材料，且部分243可包含 一p型半導體材料。在另一實例中，部分241及242可包含一p型半導體材料，且部分243可包含一n型半導體材料。部分241、242及243中之半導體材料可包含多晶矽。
如圖2B中所展示，部分241及243可彼此直接接觸且形成一接面(例如p-n接面)244。部分242及243可彼此直接接觸且形成一接面(例如p-n接面)245。接面244及245之各者可使一電子流或電洞流能夠橫跨該接面。
記憶體胞210、211、212及213之各者可包圍或部分地包圍主體240。可沿z方向順著主體240定位與記憶體胞210、211、212及213相關聯之控制閘極250、251、252及253。控制閘極250、251、252及253之各者可包圍或部分地包圍主體240。控制閘極250、251、252及253之材料可包含一導電材料(例如導電摻雜多晶矽或其他導電材料)。
記憶體胞串231可包含主體240與控制閘極250、251、252及253之各者之間之材料203、204及205。材料205亦可介於主體240與選擇閘極280及286之各者之間。可在記憶體胞210、211、212及213中分離(例如沿z方向)材料203、204及205。
材料203可包含能夠阻擋一電荷(例如電子)之一穿遂之一或若干電荷阻擋材料(例如一介電材料，諸如氮化矽)。
材料204可包含可提供一電荷儲存功能以表示儲存於記憶體胞210、211、212或213中之資訊之一值之一或若干電荷儲存(例如電荷捕捉)材料。例如，材料204可包含可為一p型多晶矽或一n型多晶矽之導電摻雜多晶矽。該多晶矽可經組態以充當一記憶體胞(例如記憶體胞210、211、212或213)中之一浮動閘極(例如用於儲存電荷)。在另一實例中，材料204可包含一或若干電荷捕捉材料，諸如氮化矽。
材料205可包含能夠容許一電荷(例如電子)之穿遂之一或若干穿遂介電材料(例如矽之氧化物)。
線291可形成於基板290之一部分上。線291及主體240之部分242可包含具有相同導電類型之材料。作為一實例，圖2B展示形成於基板290上之線291(例如形成為分離層)。替代地，線291可形成於基板290之一部分中。例如，線291可形成為基板290中之一摻雜區域。
圖3展示繪示根據本發明之一實施例之圖2A及圖2B之記憶體器件200之一寫入操作310之一寫入階段315、一重設階段316、一寫入驗證階段317及另一重設階段316的一圖式。以下描述參考圖2A、圖2B及圖3。記憶體器件200可依相對於時間之一連續順序執行寫入階段315、重設階段316、寫入驗證階段317及重設階段316(如圖3中所展示)。在寫入階段315中，記憶體器件200(圖2A)可將資訊儲存於一記憶體胞串(諸如記憶體胞串231)之記憶體胞210、211、212及213中之一選定記憶體胞中。在寫入驗證階段317(圖3)中，記憶體器件200可判定儲存於該選定記憶體胞(由寫入階段315儲存)中之資訊之值是否達到一目標值。該目標值係指意欲儲存於一選定記憶體胞中之資訊之一值。儲存於一選定記憶體胞中之資訊之值可基於該選定記憶體胞之一狀態(例如臨限電壓)。
可在寫入階段315與寫入驗證階段317之間之一時間間隔期間執行重設階段316及/或亦可在寫入驗證階段317之後執行重設階段316。例如，記憶體器件200可經組態以跳過寫入操作310中之重設階段316。然而，如下文參考圖5及圖6所更詳細描述，在寫入操作310中包含重設階段316(圖3)可改良記憶體器件200之可靠性。
如圖3中所展示，信號RESET可具有不同位準(例如與不同電壓相關聯)VDISABLE及VENABLE。位準VDISABLE可具有小於位準VENABLE之值之一值(例如0伏特)。記憶體器件200可經組態以在信號RESET具有位準VENABLE時執行重設階段316。若信號RESET在階段315與317之間之一時間間隔期間具有位準VDISABLE，則記憶體器件200(圖2A)可經組態以 跳過重設階段316(寫入階段315與寫入驗證階段317之間)，且在寫入階段315之後即時執行寫入驗證階段317。例如，若信號RESET在自時間398至時間399內具有相同位準VDISABLE，則可跳過重設階段316。替代地或另外，記憶體器件200可經組態以在執行寫入驗證階段317之後跳過重設階段316。例如，若信號RESET在時間399之後具有相同位準VDISABLE，則可跳過時間399之後之重設階段316。
圖4係展示根據本發明之一實施例之圖3之寫入操作310期間之圖2A及圖2B之記憶體器件200之信號之部分之波形之一時序圖。在圖4中，階段315、316及317對應於圖3中所展示之階段。圖4中之信號(例如WL01、WL11、WL21及WL31)對應於圖2A中所展示之相同信號。以下描述參考圖2A、圖2B、圖3及圖4。
在寫入操作310(圖3及圖4)中，假定記憶體區塊2030(圖2A)為一選定記憶體區塊，且假定記憶體區塊2031為一未選定記憶體區塊。假定記憶體胞串231之記憶體胞211為一選定記憶體胞。因此，記憶體胞串231可為一選定記憶體胞串。選定區塊之控制閘極251(與信號WL10相關聯)可為一選定控制閘極。選定區塊之控制閘極250、252及253(與信號WL00、WL20及WL30相關聯)可為未選定控制閘極。選定區塊之選擇閘極286(與對應信號SGD10相關聯)可為一選定選擇閘極。選定區塊之選擇閘極285(與信號SGD00相關聯)可為一未選定選擇閘極。選定區塊之選擇閘極280(與信號SGS0相關聯)可為一選定選擇閘極。在記憶體區塊2031中，控制閘極250、251、252及253(與信號WL01、WL11、WL21及WL31相關聯)可為未選定控制閘極。一未選定區塊之選擇閘極280、285及286(與信號SGS1、SGD01及SGD11相關聯)可為未選定選擇閘極。
如圖4中所展示，可在時間Tb至Td之間之一時間間隔期間執行寫入階段315以將資訊儲存於選定記憶體胞中。可在時間Td至Te之間之 一時間間隔期間執行重設階段316。可在時間Te之後執行寫入驗證階段317。
在寫入階段315中，記憶體器件200可在時間Tb至Tc之間之一時間間隔期間將一電壓Vpassw施加至選定區塊之控制閘極251(與信號WL10相關聯)，且在時間Tc至Td之間之一時間間隔期間將一電壓Vprg(例如一程式化電壓)施加至選定區塊之控制閘極251。選定區塊之線251上之電壓在時間Ta至Tb之間可處於一電壓V0。電壓V0可具有0伏特之一值(例如接地電壓)。電壓Vpassw及Vprg之各者可具有比電壓V0之值大之一正值。電壓Vprg之值可大於電壓Vpassw之值。
記憶體器件200可在時間Tb至Td之間之一時間間隔期間將電壓Vpassw施加至選定區塊之控制閘極250、252及253(與信號WL00、WL20及WL30相關聯)。選定區塊之控制閘極250、252及253上之電壓在時間Ta至Tb之間可處於電壓V0。
記憶體器件200可在時間Tb至Td之間之一時間間隔期間將一電壓Vsg施加至選定區塊之選擇閘極286(與信號SGD10相關聯)。選定區塊之選擇閘極286上之電壓在時間Ta至Tb之間可處於電壓V0。電壓Vsg可具有一正值。
記憶體器件200可在時間Ta至Td之間之一時間間隔期間將電壓V0施加至選定區塊之選擇閘極280及285(與信號SGS0及SGD00相關聯)。
根據待儲存於選定記憶體胞中之資訊之值，線270、271及272上之電壓(與圖4中之信號BL0、BL1及BL2相關聯)可處於電壓Vb1或電壓V0。記憶體器件200可在時間Tb至Td之間之一時間間隔期間將一電壓Vsrc施加至線291(與信號SRC相關聯)。電壓Vsrc可具有一正值。例如，電壓Vsrc可具有等於記憶體器件200之供應電壓(例如Vcc)之一值。
相對於一未選定區塊，圖中以虛線展示信號WL01、WL11、WL21 及WL31之波形以指示對應控制閘極250、251、252及253(未選定區塊之控制閘極)可處於一浮動條件(例如未電連接至另一元件)。類似地，圖中以虛線展示信號SGS1、SGD01及SGD11以指示未選定區塊之對應選擇閘極280、285及286可處於一浮動條件。
在選定記憶體區塊2030之寫入階段315中，記憶體胞串231(選定)及未選定記憶體胞串(其與記憶體胞串231共用相同控制閘極250、251、252及253)之主體240(圖2B)之電壓在寫入階段315結束時(例如在圖4中之時間398處)可降至一負電壓(例如-5伏特)。該負電壓可導致記憶體區塊2030中之非所要狀況且會影響對記憶體區塊2030執行之其他操作(例如寫入驗證階段317)。非所要狀況可包含一閘極應力狀況及一熱電子注入狀況。
閘極應力狀況可出現於具有一相對較低臨限電壓之一特定記憶體胞(例如圖2B中之記憶體胞210、211、212及213之一者)中。一特定記憶體胞中之閘極應力可產生使來自主體240之過剩電子(歸因於負電壓)自主體240移動(例如藉由穿遂)至該特定記憶體胞之電荷儲存材料204(例如浮動閘極)之一有利條件。
熱電子注入狀況可出現於主體240之兩端(例如靠近圖2B中之記憶體胞210及213之端部)附近。主體240之此等端處之電場可相對較高。來自主體240之過剩電子(歸因於負電壓)可自主體240之此等端洩漏且變為熱電子。在某些情況中，例如，在其中此等端附近之特定記憶體胞(例如記憶體胞210及213)具有一相對較低臨限電壓之情況中，可將熱電子注入至此等特定記憶體胞之電荷儲存材料204中。
如上文所描述，閘極應力狀況及熱電子注入狀況可更改(例如增大)記憶體胞210、211、212及213之一或多者之臨限電壓。因此，儲存於記憶體胞210、211、212及213中之資訊之值(其可基於臨限電壓值)可偏離其等之所欲值。因此，可出現儲存於記憶體胞210、211、 212及213中之資訊之錯誤。可執行重設階段316(圖3及圖4)以在重設階段316之至少一部分期間控制(例如增大)主體240之電壓。重設階段316可在重設階段316結束時將主體240自一負電壓(例如-5伏特)重設至0伏特或接近0伏特。因此，可避免所提及之閘極應力狀況及熱電子注入狀況。此可改良記憶體器件200之可靠性。
重設階段316可包含重設階段516(圖5)或重設階段616(圖6)。寫入驗證階段317可包含一讀取階段，諸如下文參考圖10、圖11A及圖11B所描述之讀取階段1015或下文參考圖12所描述之讀取階段1235。
圖5係展示根據本發明之一實施例之一重設階段516期間之圖2A及圖2B之記憶體器件200之信號之部分之波形的一時序圖。重設階段516可對應於圖4之重設階段316。因此，與圖5中之重設階段516相關聯之波形可用於圖4中之重設階段316。
如圖5中所展示，重設階段516可開始於時間598且結束於時間T4。時間598可對應於圖4中之時間398(寫入階段315之結束)。以下描述參考圖2A至圖5。
如上文所描述，主體240(圖2B)可在寫入階段315結束時具有一負電壓(圖3及圖4)。主體240中缺乏電洞可為可導致該負電壓出現之因數之一者。記憶體器件200可執行重設階段516以在主體240之接面244及245(圖2B)之一或兩者處產生閘極誘發之汲極洩漏(GIDL)電流。可由該GIDL電流產生電洞。記憶體器件200可(諸如)藉由將電洞(由GIDL電流產生)注入至主體240中而控制主體240之電壓以增大主體240之電壓，藉此移除或最小化主體240中之負電壓。
當線270上之電壓之值高於選擇閘極286上之電壓之值時，可在主體240之接面244(圖2B)處誘發GIDL電流。當線291上之電壓之值高於選擇閘極280上之電壓之值時，可在主體240之接面245處誘發GIDL電流。
因此，藉由將適當電壓施加至線270、271、272、291及選擇閘極280、285及286，記憶體器件200可在記憶體區塊2030(圖2A)中之記憶體胞串231(選定)及未選定記憶體胞串之主體(例如主體240)中誘發GIDL電流。
例如，在圖5中之時間T1至T2之間，記憶體器件200可將電壓V1施加至線270、271及272(與信號BL0、BL1及BL2相關聯)，將電壓V2施加至線291(與信號SRC相關聯)，且將電壓V0施加至選定區塊之選擇閘極280、285及286(與信號SGS0、SGD00及SGD10相關聯)。在時間T2處，電壓V1可經降低使得其可在重設階段516結束時(例如在時間T3至T4之間)達到電壓V0。類似地，電壓V2可經降低使得其在重設階段516結束時達到電壓V0。
電壓V1及V2之各者可具有一正值且可大於電壓V0之值。電壓V1及V2之值可相同或不同。例如，電壓V1之值可等於、小於或大於電壓V2之值。可利用此等所施加之電壓來產生GIDL電流以將電洞提供至主體240。在時間T1至T2之間施加至選定區塊之選擇閘極280、285及286之電壓V0可為0伏特。替代地，只要一正值小於電壓V1及V2之值，則可在時間T1至T2之間將具有此正值之一電壓施加至選定區塊之選擇閘極280、285及286，使得GIDL電流可出現於接面244或接面245或兩者處(圖2B)以在時間T1至T2之間將電洞提供至主體240。
因此，在重設階段516中，記憶體器件200可使線270、271及272上之電壓自電壓V0(時間T0處)增大至電壓V1，在一時間間隔內(例如在時間T1至T2之間)使線270、271及272保持處於電壓V1且使選定區塊之選擇閘極280、285及286保持處於電壓V0以誘發GIDL電流(例如在圖2B中之接面244處)。以一類似方式，在重設階段516中，記憶體器件200可使線291上之電壓自電壓V0增大至電壓V2且在一時間間隔內使線291保持處於電壓V2以誘發GIDL電流(例如在圖2B中之接面245 處)。
在時間T0至T4之間，可給記憶體區塊2030中之控制閘極250、251、252及253(與信號WL00、WL10、WL20及WL30相關聯)施加電壓V0。在記憶體區塊2031中，可使控制閘極250、251、252及253(與信號WL01、WL11、WL21及WL31相關聯)及選擇閘極280、285及286(與信號SGS1、SGD01及SGD11相關聯)處於一浮動條件。
圖5展示其中記憶體器件200可增大線270、271、272上之電壓(例如自電壓V0至電壓V1)且亦增大線291上之電壓(例如自電壓V0至電壓V2)之一實例。然而，記憶體器件200可經組態以增大線291上之電壓或線270、271及272上之電壓。例如，記憶體器件200可在時間T1至T2之間增大線270、271及272上之電壓(例如自電壓V0至電壓V1)且在自時間T0至時間T2內使線291保持處於相同電壓V0。在另一實例中，記憶體器件200可增大線291上之電壓(例如自電壓V0至電壓V2)且在自時間T0至時間T2內使線270、271及272保持處於相同電壓V0。
圖6係展示根據本發明之一實施例之一重設階段616(其中控制閘極之至少一者上之一電壓具有一正值)期間之圖2A及圖2B之記憶體器件200之信號之部分之波形的一時序圖。記憶體器件200可經組態以執行重設階段616作為圖5之重設階段516之一替代。重設階段616可對應於圖4之重設階段316。因此，與圖6中之重設階段616相關聯之波形可用於圖4中之重設階段316。
如圖6中所展示，重設階段616可開始於時間698且結束於時間T7。時間698可對應於圖4之時間398(寫入階段315之結束)。類似於圖5之重設階段516，記憶體器件200可執行重設階段616以在主體240之接面244及245(圖2B)之一或兩者處誘發GIDL電流以控制主體240之電壓(諸如藉由將電洞(由GIDL電流產生)注入至主體240中以增大主體240之電壓)，藉此移除或最小化主體240中之負電壓。
然而，在重設階段616中，記憶體器件200可在時間T0至T7之間之時間間隔之至少一部分內將具有一正值之一電壓V3施加至選定區塊之控制閘極250、251、252及253(與信號WL00、WL10、WL20及WL30相關聯)。例如，記憶體器件200可在時間T3至T4之間將電壓V3施加至選定區塊之控制閘極250、251、252及253，同時其將電壓V5施加至線270、271及272(與信號BL0、BL1及BL2相關聯)且將電壓V6施加至線291(與信號SRC相關聯)。以此方式施加電壓(例如V3、V5及V6)可減小主體240與線270、271、272及291之間之區域處之電壓差及電場(圖2B)。
在圖6中之時間T0至T3之間，可給選定區塊之選擇閘極280、285及286(與信號SGS0、SGD00及SGD10相關聯)施加一電壓V4(具有一正值)。在時間T2處，電壓V4可經降低使得其可在時間T3之前達到電壓V0且在自時間T3至時間T7內保持處於電壓V0。
在時間T4處，選定區塊之控制閘極250、251、252及253上之電壓V3可經降低使得其可在時間T5之前達到電壓V0且在自時間T5至時間T7內保持處於電壓V5。
在時間T5處，線270、271及272上之電壓V5可經降低使得其可在重設階段616結束之前(例如在時間T6至T7之間)達到電壓V0。類似地，在時間T5處，線291上之電壓V6可經降低使得其可在重設階段616結束之前達到電壓V0。
電壓V5及V6之值可相同或不同。例如，電壓V5之值可等於、小於或大於電壓V6之值。在時間T3至T5之間施加至選定區塊之選擇閘極280、285及286之電壓V0可為0伏特。替代地，只要一正值小於電壓V5及V6之值，則可在時間T3至T5之間將具有此正值之一電壓施加至選定區塊之選擇閘極280、285及286，使得GIDL電流可出現於接面244或接面245或兩者(圖2B)處以在時間T3至T5之間將電洞提供至主體 240。
因此，在重設階段616中，記憶體器件200可使線270、271及272上之電壓自電壓V0(時間T0處)增大至電壓V5，在一時間間隔內在(例如在時間T3至T5之間)使線270、271及272保持處於電壓V5且使選定區塊之選擇閘極280、285及286保持處於電壓V0以誘發GIDL電流(例如在圖2B中之接面244處)。以一類似方式，在重設階段616中，記憶體器件200可使線291上之電壓自電壓V0增大至電壓V6且在一時間間隔內使線291保持處於電壓V6以誘發GIDL電流(例如在圖2B中之接面245處)。
圖6展示其中記憶體器件200可增大線270、271、272及291上之電壓(例如自電壓V0至電壓V5或V6)之一實例。然而，記憶體器件200可增大僅線291上之電壓或僅線270、271及272上之電壓。例如，記憶體器件200可在時間T3至T5之間增大僅線270、271及272上之電壓(例如自電壓V0至電壓V5)且在自時間T0至時間T7內使線291保持處於相同電壓V0。在另一實例中，記憶體器件200可增大僅線291上之電壓(例如自電壓V0至電壓V6)且在自時間T0至時間T7內使線270、271及272保持處於相同電壓V0。
圖7展示繪示根據本發明之一實施例之圖2A及圖2B之記憶體器件200之一寫入操作710的一圖式。記憶體器件200可經組態以執行寫入操作710作為寫入操作310之一替代(圖3及圖4)。在圖7中，寫入操作710可包含類似於或相同於寫入操作310(圖3)之階段之階段(例如315、316及317)。為簡單起見，圖7之描述中未重複寫入操作310與710之間之類似或相同元件之描述。
如圖7中所展示，可在寫入階段315之前及/或在寫入階段315之後即時執行重設階段316。例如，可在寫入階段315之開始時間791之前執行一重設階段316。接著，可在寫入階段315結束時(例如在時間398 處)執行另一重設階段316。在記憶體器件200之一些情況中，主體240(圖2)可在時間791之前(例如在執行寫入階段315之前)具有負電壓。在時間791之前執行重設階段316可自主體240移除過剩電子以增大主體240之電壓(例如自一負電壓增大至約0伏特)。此可(諸如)藉由避免可在寫入階段315期間出現於主體240中之電壓升高失效而改良寫入階段315之操作。
圖8係展示根據本發明之一實施例之圖7之寫入操作710期間之圖2A及圖2B之記憶體器件200之信號之部分之波形的一時序圖。圖8中之波形可類似於或相同於圖4中之波形，除與在執行寫入階段315之前(例如在時間791之前)執行之重設階段316(時間Ta至Tb之間)相關聯之波形之外。如圖8中所展示，與時間Ta至Tb之間之重設階段316相關聯之波形可類似於或相同於圖5或圖6中所展示之波形。
圖9係展示根據本發明之一實施例之一寫入操作920期間之圖2A及圖2B之記憶體器件200之信號之部分之波形的一時序圖。記憶體器件200可經組態以執行寫入操作920(圖9)作為寫入操作310(圖3及圖4)或寫入操作710(圖7及圖8)之一替代。
在圖9中，寫入階段925可將資訊儲存於一記憶體胞串(諸如記憶體胞串231)之記憶體胞210、211、212及213中之一選定記憶體胞中。寫入驗證階段927可判定儲存於該選定記憶體胞中(由寫入階段925儲存)之資訊之值是否達到一目標值。可執行重設階段926以控制主體240之電壓(諸如藉由將電洞(例如由GIDL電流產生)注入至主體240中以增大主體240之電壓)，藉此移除或最小化寫入階段925結束時所存在之主體240中之負電壓。
在寫入階段925中，記憶體器件200可在時間Ta至Tc之間將電壓Vprg施加至選定區塊之控制閘極251(與信號WL10相關聯)，在時間Ta至Tf之間將電壓Vpassw施加至選定區塊之控制閘極250、252及253(與 信號WL00、WL20及WL30相關聯)，且在時間Ta至Tb之間將電壓Vsg施加至選定區塊之選擇閘極286。記憶體器件200可在時間Ta至Tj之間將電壓V0施加至選定區塊之選擇閘極280及285(與信號SGS0及SGD00相關聯)。
在時間Tc處，電壓Vprg可經降低使得其可在時間Td之前達到電壓V7。電壓V7可具有一正值。在時間Tb處，電壓Vsg可經降低使得其可在時間Tc之前達到電壓V0且在自時間Tc至時間Tj內保持處於電壓V0。
在寫入階段925中，根據待儲存於選定記憶體胞中之資訊之值，線270、271及272上之電壓(與信號BL0、BL1及BL2相關聯)可處於電壓Vb1或電壓V0。記憶體器件200可在時間Ta至Td之間之一時間間隔期間將一電壓Vsrc施加至線291(與信號SRC相關聯)。
可使未選定區塊之控制閘極250、251、252及253(與信號WL01、WL11、WL21及WL31相關聯)及選擇閘極280、285及286(與信號SGS1、SGD01及SGD11相關聯)處於一浮動條件。
在寫入階段925結束時(例如在時間998處)，記憶體胞串231(選定)及未選定記憶體胞串(其與記憶體胞串231共用相同控制閘極250、251、252及253)之主體240(圖2B)之電壓可降至一負電壓。可執行重設階段926以將電洞(例如由GIDL電流產生)注入至主體240中。
在重設階段926中，記憶體器件200可在自時間Td至時間Te內使選定區塊之控制閘極251上之電壓保持處於V7，且在自時間Td至時間Tf內使選定區塊之控制閘極250、252及253上之電壓保持處於Vpassw。在時間Te處，選定區塊之控制閘極251上之電壓Vprg可經降低使得其可在時間Tg之前達到電壓V8。選定區塊之控制閘極251上之電壓可在重設階段結束之前(例如在時間Ti至Tj之間)保持處於電壓V8。在時間Tf處，選定區塊之控制閘極250、252及253上之電壓 Vpassw可經降低使得其可在時間Tg之前達到電壓V9。控制閘極250、252及253上之電壓可在重設階段926結束之前(例如在時間Ti至Tj之間)保持處於電壓V9。
電壓V8及V9之各者可具有一正值。電壓V8及V9之值可相同或不同。例如，電壓V8之值可等於、小於或大於電壓V9之值。替代地，電壓V8及V9之一或兩者可為0伏特。然而，當記憶體器件200在重設階段926之後執行寫入驗證階段927時，使用具有正值之電壓V8及V9可減少由記憶體器件200消耗之功率。
在重設階段926中，記憶體器件200可使線270、271及272上之電壓自電壓V0(時間Td處)增大至電壓V10且在一時間間隔內(例如在時間Td至Th之間)使線270、271及272保持處於電壓V10以誘發GIDL電流(例如在圖2B中之接面244處)。在時間Th處，電壓V10可經降低使得其可在重設階段926結束之前(例如在時間Ti至Tj之間)達到電壓V0。以一類似方式，在重設階段926中，記憶體器件200可使線291上之電壓自電壓V0增大至電壓V11且在一時間間隔內使線291保持處於電壓V11以誘發GIDL電流(例如在圖2B中之接面245處)。接著，電壓V11可經降低使得其可在重設階段926結束之前達到電壓V0。
電壓V10及V11之各者可具有一正值。電壓V10及V11之值可相同或不同。例如，電壓V10之值可等於、小於或大於電壓V11之值。在時間Td至Th之間施加至選定區塊之選擇閘極280、285及286之電壓V0可為0伏特。替代地，只要一正值小於電壓V10及V11之值，則可在時間Td至Th之間將具有此正值之一電壓施加至選定區塊之選擇閘極280、285及286，使得GIDL電流可出现於接面244或接面245或兩者處(圖2B)以在時間Td至Th之間將電洞提供至主體240。
圖10展示繪示根據本發明之一實施例之圖2A及圖2B之記憶體器件200之一讀取操作1010之一讀取階段1015及一重設階段1016之一圖 式。以下描述參考圖2A、圖2B及圖10。在讀取階段1015中，記憶體器件200(圖2A)可判定(例如讀取)儲存於一記憶體胞串(諸如記憶體胞串231)之記憶體胞210、211、212及213中之一選定記憶體胞中之資訊的值。可在讀取階段1015結束時(例如在時間1097處)，執行重設階段1016。如圖10中所展示，記憶體器件200可經組態以在信號RESET具有位準VENABLE時執行重設階段1016。記憶體器件200可經組態以跳過讀取操作1010中之重設階段1016。然而，如下文參考圖11A及圖11B所更詳細描述，在讀取操作1010(圖10)中包含重設階段1016可改良記憶體器件200的可靠性。
圖11A係展示根據本發明之一實施例之圖10之讀取操作1010期間之圖2A及圖2B之記憶體器件200之信號之部分之波形之一時序圖。在圖11A中，階段1015及1016對應於圖10中所展示之階段。圖11A中之信號(例如WL01、WL11、WL21及WL31)對應於圖2A中所展示之相同信號。以下描述參考圖2A、圖2B、圖10及圖11A。
讀取操作1010期間之選定元件及未選定元件可與寫入操作310(圖3及圖4)中之元件相同。例如，在讀取操作1010中，假定記憶體區塊2030(圖2A)為一選定記憶體區塊，假定記憶體區塊2031為一未選定記憶體區塊，假定記憶體胞串231為一選定記憶體胞串。假定記憶體胞串231及該記憶體胞串之記憶體胞211分別為一選定記憶體胞串及一選定記憶體胞。因此，選定區塊之控制閘極251(與信號WL10相關聯)可為一選定控制閘極。選定區塊之控制閘極250、252及253(與信號WL00、WL20及WL30相關聯)可為未選定控制閘極。選定區塊之選擇閘極286(與對應信號SGD10相關聯)可為一選定選擇閘極。選定區塊之選擇閘極285(與信號SGD00相關聯)可為一未選定選擇閘極。選定區塊之選擇閘極280(與信號SGS0相關聯)可為一選定選擇閘極。在記憶體區塊2031中，控制閘極250、251、252及253(與信號WL01、WL11、 WL21及WL31相關聯)可為未選定控制閘極。未選定區塊之選擇閘極280、285及286(與信號SGS1、SGD01及SGD11相關聯)可為未選定選擇閘極。
如圖11A中所展示，可在時間T1至Tm之間之一時間間隔期間執行讀取階段1015以判定儲存於選定記憶體胞中之資訊的值。可在時間Tm至Tn之間之一時間間隔期間執行重設階段1016。
在讀取階段1015中，記憶體器件200可在時間T1至Tm之間之一時間間隔期間將一電壓Vread施加至選定區塊之控制閘極251(與信號WL10相關聯)。線251上之電壓在時間T1之前可處於電壓V0。記憶體器件200可在時間T1至Tm之間之一時間間隔期間將一電壓Vpassr施加至選定區塊之控制閘極250、252及253(與信號WL00、WL20及WL30相關聯)。控制閘極250、252及253上之電壓在時間T1之前可處於電壓V0。電壓Vread及Vpassr之各者可具有比電壓V0之值大之一正值。電壓Vpassr之值可大於電壓Vread之值。
在讀取階段1015中，記憶體器件200可將一電壓Vsg施加至選定區塊之選擇閘極286(與信號SGD10相關聯)及選定區塊之選擇閘極280(與信號SGS0相關聯)。選擇閘極280及286上之電壓在時間T1之前可處於電壓V0。在讀取階段1015中，記憶體器件200可將電壓V0施加至選定區塊之選擇閘極285(與信號SGD00相關聯)。
根據儲存於選定記憶體胞中之資訊之值，讀取階段1015中之線270、271及272上之電壓(與信號BL0、BL1及BL2相關聯)可處於電壓Vblr或電壓V0。讀取階段1015中之線291上之電壓(與信號SRC相關聯)可處於電壓V0。
未選定區塊之控制閘極250、251、252及253(與信號WL01、WL11、WL21及WL31相關聯)及未選定區塊之選擇閘極280、285及286(與信號SGS1、SGD01及SGD11相關聯)可處於一浮動條件。
在記憶體區塊2030之讀取階段1015中，記憶體胞串231(選定)及未選定記憶體胞串(其與記憶體胞串231共用相同控制閘極250、251、252及253)之主體240(圖2B)之電壓可在讀取階段1015結束時(例如在時間1097處)降至一負電壓。該負電壓可導致記憶體區塊2030中之非所要狀況，諸如閘極應力狀況及熱電子注入狀況，如上文所描述(例如參考圖4至圖6)。可執行重設階段1016(圖10及圖11A)以控制(例如增大)主體240之電壓，諸如使主體240之電壓自一負電壓增大至0伏特或接近0伏特。因此，可避免讀取階段1015中之閘極應力狀況及熱電子注入狀況。重設階段1016可包含上文分別參考圖5及圖6所描述之重設階段516或重設階段616。因此，與圖5中之重設階段516或圖6中之重設階段616相關聯之波形可用於圖11A中之重設階段1016。
如上文圖3之描述中所提及，寫入驗證階段317可包含一讀取階段，諸如讀取階段1015(圖10及圖11A)。因此，圖3中之寫入驗證階段317與重設階段316(圖3中之時間399之後之重設階段316)之組合之波形可類似於或相同於圖11A之讀取階段1015與重設階段1016之組合之波形。
圖11B係展示根據本發明之一實施例之圖10之讀取操作期間之圖2A及圖2B之記憶體器件之信號之部分之波形的一替代時序圖。在圖11B中，階段1015及1016對應於圖10中所展示之階段。圖11B中之信號(例如WL01、WL11、WL21及WL31)對應於圖2A中所展示之相同信號。以下描述參考圖2A、圖2B、圖10及圖11B。
讀取操作1010期間之選定元件及未選定元件可與寫入操作310(圖3及圖4)中之元件相同。例如。在讀取操作1010中，假定記憶體區塊2030(圖2A)為一選定記憶體區塊，假定記憶體區塊2031為一未選定記憶體區塊，假定記憶體胞串231為一選定記憶體胞串。假定記憶體胞串231及該記憶體胞串之記憶體胞211分別為一選定記憶體胞串及一選 定記憶體胞。因此，選定區塊之控制閘極251(與信號WL10相關聯)可為一選定控制閘極。選定區塊之控制閘極250、252及253(與信號WL00、WL20及WL30相關聯)可為未選定控制閘極。選定區塊之選擇閘極286(與對應信號SGD10相關聯)可為一選定選擇閘極。選定區塊之選擇閘極285(與信號SGD00相關聯)可為一未選定選擇閘極。選定區塊之選擇閘極280(與信號SGS0相關聯)可為一選定選擇閘極。在記憶體區塊2031中，控制閘極250、251、252及253(與信號WL01、WL11、WL21及WL31相關聯)可為未選定控制閘極。未選定區塊之選擇閘極280、285及286(與信號SGS1、SGD01及SGD11相關聯)可為未選定選擇閘極。
如圖11B中所展示，可在時間T1至Tm之間之一時間間隔期間執行讀取階段1015以判定儲存於選定記憶體胞中之資訊之值。可在時間Tm至Tn之間之一時間間隔期間執行重設階段1016。
在讀取階段1015中，記憶體器件200可在時間T1至Tm之間之不同時間間隔期間將具有不同值之電壓施加至選定區塊之控制閘極251(與信號WL10相關聯)。例如，記憶體器件200可依圖11B中所展示之順序將電壓Vpre+Vc、Vread及Vpre+Vc施加至選定區塊之控制閘極251。線251上之電壓在時間T1之前可處於電壓V0。電壓Vpre可具有等於記憶體器件200之供應電壓(例如Vcc)之一值。電壓Vc可具有一正值。電壓Vread可具有比電壓V0之值大且比電壓Vpre+Vc之總和小之一正值。
記憶體器件200可在時間T1至Tm之間之不同時間間隔期間將具有不同值之電壓施加至選定區塊之控制閘極250、252及253(與信號WL00、WL20及WL30相關聯)。例如，記憶體器件200可依圖11B中所展示之順序將電壓Vpre+Vc、Vpassr及Vpre+Vc施加至選定區塊之控制閘極250、252及253。控制閘極250、252及253上之電壓在時間T1之 前可處於電壓V0。電壓Vpassr可具有比電壓V0之值大且比電壓Vpre+Vc之總和小之一正值。
在讀取階段1015中，記憶體器件200可在時間T1至Tm之間之不同時間間隔期間將不同電壓施加至選定區塊之選擇閘極286(與信號SGD10相關聯)。如圖11B中所展示，施加至選定區塊之選擇閘極286之電壓可與施加至選定區塊之控制閘極250、252及253(與信號WL00、WL20及WL30相關聯)之電壓(例如Vpre+Vc、Vpassr及Vpre+Vc)相同。
記憶體器件200可在時間T1至Tm之間之一時間間隔期間將電壓Vpassr施加至選定區塊之選擇閘極280(與信號SGS0相關聯)。例如圖11B中所展示，可將電壓Vpassr施加至選定區塊之選擇閘極280，同時亦將電壓Vpassr施加至選定區塊之控制閘極250、252及253(與信號WL00、WL20及WL30相關聯)及選定區塊之選擇閘極286(與信號SGD10相關聯)。選定區塊之選擇閘極280上之電壓在時間T1之前可處於電壓V0。
記憶體器件200可在時間T1至Tm之間之不同時間間隔期間將電壓Vpre+Vc施加至選定區塊之選擇閘極285(與信號SGD00相關聯)。例如圖11B中所展示，可將電壓Vpre+Vc施加至選定區塊之閘極285，同時亦將電壓Vpre+Vc施加至選定區塊之控制閘極251(與信號WL10相關聯)、選定區塊之控制閘極250、252及253(與信號WL00、WL20及WL30相關聯)及選定區塊之選擇閘極286(與信號SGD10相關聯)。選定區塊之選擇閘極285上之電壓在時間T1之前可處於電壓V0。
根據儲存於選定記憶體胞中之資訊之值，讀取階段1015中之線270、271及272上之電壓(與信號BL0、BL1及BL2相關聯)可處於電壓Vpre或電壓Vblr(例如V0)。讀取階段1015中之線291上之電壓(與信號SRC相關聯)可處於電壓V0。
未選定區塊之控制閘極250、251、252及253(與信號WL01、WL11、WL21及WL31相關聯)及未選定區塊之選擇閘極280、285及286(與信號SGS1、SGD01及SGD11相關聯)可處於一浮動條件。
在記憶體區塊2030之讀取階段1015中，記憶體胞串231(選定)及未選定記憶體胞串(其與記憶體胞串231共用相同控制閘極250、251、252及253)之主體240(圖2B)之電壓可在讀取階段1015結束時(例如在時間1097處)降至一負電壓。該負電壓可導致記憶體區塊2030中之非所要狀況，諸如閘極應力狀況及熱電子注入狀況，如上文所描述(例如參考圖4至圖6)。可執行重設階段1016(圖10及圖11B)以控制(例如增大)主體240之電壓，諸如使主體240之電壓自一負電壓增大至0伏特或接近0伏特。因此，可避免讀取階段1015中之閘極應力狀況及熱電子注入狀況。重設階段1016可包含上文分別參考圖5及圖6所描述之重設階段516或重設階段616。因此，與圖5中之重設階段516或圖6中之重設階段616相關聯之波形可用於圖11B中之重設階段1016。
如上文圖3之描述中所提及，寫入驗證階段317可包含一讀取階段，諸如讀取階段1015(圖10及圖11B)。因此，圖3中之寫入驗證階段317與重設階段316(圖3中之時間399之後之重設階段316)之組合之波形可類似於或相同於圖11B之讀取階段1015與重設階段1016之組合之波形。
圖12係展示根據本發明之一實施例之一讀取操作期間1230之圖2A及圖2B之記憶體器件200之信號之部分之波形的一時序圖。記憶體器件200可經組態以執行讀取操作1230(圖12)作為讀取操作1010(圖10及圖11A或圖11B)之一替代。
在圖12中，讀取階段1235可判定儲存於一記憶體胞串(諸如記憶體胞串231)之記憶體胞210、211、212及213中之一選定記憶體胞中之資訊之值。可執行重設階段1236以控制主體240之電壓，諸如藉由將 電洞(例如由GIDL電流產生)注入至主體240中以移除或最小化主體240中之負電壓，如上文參考圖4至圖6所描述。
在讀取階段1235中，記憶體器件200可在時間Tp至Tu之間將電壓Vread施加至選定區塊之控制閘極251(與信號WL10相關聯)，在時間Tp至Tt之間將電壓Vpassr施加至選定區塊之控制閘極250、252及253(與信號WL00、WL20及WL30相關聯)，且在時間Tp至Tq之間將電壓Vsg施加至選定區塊之選擇閘極286及280(與信號SGD10及SGS0相關聯)。記憶體器件200可在時間Tp至Tx之間將電壓V0施加至選定區塊之選擇閘極285(與信號SGD00相關聯)。在時間Tq處，電壓Vsg可經降低使得其可在時間Tr處達到電壓V0。
根據儲存於選定記憶體胞中之資訊之值，讀取階段1235中之線270、271及272上之電壓(與信號BL0、BL1及BL2相關聯)可處於電壓Vblr或電壓V0。讀取階段1235中之線291上之電壓可處於電壓V0。
一未選定區塊之控制閘極250、251、252及253(與信號WL01、WL11、WL21及WL31相關聯)及一未選定區塊之選擇閘極280、285及286(與信號SGS1、SGD01及SGD11相關聯)可處於一浮動條件。
在讀取階段1235結束時(例如在時間1299處)，記憶體胞串231(選定)及未選定記憶體胞串(其與記憶體胞串231共用相同控制閘極250、251、252及253)之主體240(圖2B)之電壓可降至一負電壓。可執行重設階段1236以控制主體240之電壓，諸如藉由將電洞(例如由GIDL電流產生)注入至主體240中以移除或最小化主體240中之負電壓。
在重設階段1236中，記憶體器件200可在自時間Ts至時間Tu內使選定區塊之控制閘極251上之電壓保持處於Vread，且在自時間Ts至時間Tt內使選定區塊之控制閘極250、252及253上之電壓保持處於Vpassr。在時間Tt處，電壓Vpassr可經減小使得其可在時間Tu之前達到電壓V0。在時間Tu處，電壓Vread可經減小使得其可在時間Tv之前 達到電壓V0。
在重設階段1236中，記憶體器件200可使線270、271及272上之電壓自電壓V0(時間Ts處)增大至電壓V12且在一時間間隔內(例如在時間Ts至Tv之間)使線270、271及272保持處於電壓V12以誘發GIDL電流(例如在圖2B中之接面244處)。在時間Tv處，電壓V12可經降低使得其可在重設階段1236結束之前(例如在時間Tw至Tx之間)達到電壓V0。以一類似方式，在重設階段1236中，記憶體器件200可使線291上之電壓自電壓V0增大至電壓V13，在一時間間隔內使線291保持處於電壓V13以誘發GIDL電流(例如在圖2B中之接面245處)。接著，電壓V13可經降低使得其可在重設階段1236結束之前達到電壓V0。
電壓V12及V13之各者可具有一正值。電壓V12及V9之值可相同或不同。例如，電壓V12之值可等於、小於或大於電壓V9之值。在時間Ts至Tv之間施加至選定區塊之選擇閘極280、285及286之電壓V0可為0伏特。替代地，只要一正值小於電壓V12及V13之值，則可在時間Ts至Tv之間將具有此正值之一電壓施加至選擇閘極280、285及286，使得GIDL電流可出現於接面244或接面245或兩者處(圖2B)以在時間Ts至Tv之間將電洞提供至主體240。
如上文圖3之描述中所提及，寫入驗證階段317可包含一讀取階段，諸如圖12之讀取階段1235。因此，圖3之寫入驗證階段317與重設階段316(圖3之時間399之後之重設階段316)之組合之波形可類似於或相同於圖12之讀取階段1235與重設階段1236之組合之波形。
圖13展示繪示根據本發明之一實施例之圖2A及圖2B之記憶體器件200之一擦除操作1310之一擦除驗證階段1315及一重設階段1316的一圖式。可在擦除操作1310之一擦除階段(圖中未展示)之後執行擦除驗證階段1315及一重設階段1316。在該擦除階段中，可擦除來自一記憶體區塊(例如圖2A中之2030或2031)中之一些或全部記憶體胞(例如 210、211、212及213)之資訊。
在圖13之擦除驗證階段1315中，記憶體器件200可判定一特定記憶體區塊中之選定記憶體胞之狀態是否在執行一擦除階段之後達到其等之目標狀態。擦除驗證階段1315可包含一讀取階段，諸如圖10及圖11A之讀取階段1015或圖10及圖11B之讀取階段1015。因此，與擦除驗證階段1315(圖13)相關聯之操作及信號波形可類似於或相同於讀取階段1015之操作及信號波形。
如圖13中所展示，可在信號RESET具有位準VENABLE時執行重設階段1316且可在擦除驗證階段1315結束時(例如在時間1396處)執行重設階段1316。重設階段1316可包含圖10及圖11A或圖10及圖11B之重設階段1016。因此，與重設階段1316相關聯之操作及信號波形可類似於或相同於重設階段1016之操作及信號波形。記憶體器件200可經組態以跳過擦除操作1310中之重設階段1316。然而，在擦除操作1310中執行重設階段1316可在擦除驗證階段結束時控制主體240之電壓，諸如藉由將電洞(由GIDL電流產生)注入至主體240中以移除或最小化否則可在擦除階段結束時存在於主體240中之主體240中之負電壓。
圖14係根據本發明之一實施例之在一器件中執行一操作(例如讀取、寫入或擦除)之一方法1400之一流程圖。方法1400可用於一記憶體器件(諸如記憶體器件100(圖1)及記憶體器件200(圖2A及圖2B))中。
如圖14中所展示，方法1400之作業1410可包含：接收一命令以一在器件中執行一操作。該命令可包含一讀取命令、一寫入命令或一擦除命令。可由該器件外部之一記憶體控制器或一處理器將該命令提供至該器件。
方法1400之作業1420可包含：基於作業1410中所接收之命令而執行操作。例如，若作業1410中所接收之命令包含一寫入命令，則作業1420中所執行之操作可包含一寫入操作。作業1420中之寫入操作可 包含上文所描述之一寫入操作，諸如寫入操作310(圖3及圖4)、寫入操作710(圖7及圖8)或寫入操作920(圖9)。
在另一實例中，若作業1410中所接收之命令包含一讀取命令，則作業1420中所執行之操作可包含一讀取操作。作業1420中之讀取操作可包含上文所描述之一讀取操作，諸如讀取操作1010(圖10及圖11A或圖11B)或讀取操作1230(圖12)。
在一進一步實例中，若作業1410中所接收之命令包含一擦除命令，則作業1420中所執行之操作可包含一擦除操作。作業1420中之擦除操作可包含上文所描述之一擦除操作，諸如擦除操作1310(圖13)。
方法1400之作業1430可包含：控制與器件之一記憶體胞串相關聯之一主體之一電壓。作業1430中之主體可包含器件之一記憶體胞串之一主體，諸如圖2A中之記憶體胞串231或記憶體器件200之其他記憶體胞串之主體240(圖2B)。在作業1430中控制主體之電壓可包含：執行一重設階段，諸如執行上文參考圖1至圖13所描述之重設階段之一者。因此，在作業1430中控制主體之電壓可包含：在上文參考圖1至圖13所描述之一重設階段中執行作業。此等作業可包含：在與一記憶體胞串相關聯之一主體中誘發GIDL電流；將電洞注入至與一記憶體胞串相關聯之一主體中；自與一記憶體胞串相關聯之一主體移除過剩電子；增大與一記憶體胞串相關聯之一主體之位；及上文參考圖1至圖13所描述之其他作業。
如圖14中所展示，方法1400亦可包含可類似於或相同於作業1430之作業1415。例如，作業1415可包含：控制與器件之一記憶體胞串相關聯之一主體之一電壓。在作業1415中控制主體之電壓可包含：在上文參考圖1至圖13所描述之一重設階段中執行作業。
可在執行作業1420之前執行作業1415。例如，若作業1410中所接收之命令包含一寫入命令，則如上文所描述，作業1420可執行可包 含一寫入階段之一寫入操作。然而，可在執行作業1420中之寫入階段之前執行作業1425。例如，作業1415可包含：在作業1420中執行寫入階段之前執行一重設階段。在一些情況中，方法1400可省略作業1415。
裝置(例如記憶體器件100及200)及方法(例如與記憶體器件100及200相關聯之操作方法)之繪示意欲提供各種實施例之結構之一大體理解，且不意欲提供可利用本文所描述之結構的裝置之全部元件及特徵之一完全描述。本文之一裝置可係指(例如)電路、一晶粒、一器件(例如記憶體器件100及200)或可包含一器件(諸如記憶體器件100及200)之一系統(例如一電腦、一蜂巢式電話或其他電子系統)。
上文所描述之裝置(例如記憶體器件100及200或記憶體器件100及200之部件，其包含圖1中之記憶體控制單元116、圖1中之重設電路195及圖2A中之重設電路295)可全部均特徵化為本文之「若干模組」(或「模組」)。如各種實施例之特定實施方案所期望及/或所適合，此等模組可包含硬體電路、單處理器及/或多處理器電路、記憶體電路、軟體程式模組及物件及/或韌體、及其等之組合。
記憶體器件100及200可包含於諸如高速電腦、通信及信號處理電路、單處理器或多處理器模組、單一或多個嵌入式處理器、多核心處理器、訊息資訊交換器及特定應用模組(其包含多層多晶片模組)之裝置(例如電子電路)中。此等裝置可進一步用作諸如電視、蜂巢式電話、個人電腦(例如膝上型電腦、桌上型電腦、掌上型電腦、平板電腦等等)、工作站、無線電、視訊播放器、音訊播放器(例如MP3(動畫專家群、音訊播放器3)播放器)、車輛、醫療器件(例如心臟監測器、血壓監測器等等)、視訊轉換器及其他者之各種其他裝置(例如電子系統)內之子組件。
上文參考圖1至圖14所描述之實施例包含具有一記憶體胞串之裝 置及方法，該記憶體胞串包含位於該裝置之不同位階中之記憶體胞及耦合至該記憶體胞串之一資料線。該記憶體胞串包含與該等記憶體胞相關聯之一柱狀主體。此等裝置之至少一者可包含一模組，其經組態以將資訊儲存於記憶體胞中之一記憶體胞中及/或判定儲存於記憶體胞中之一記憶體胞中之資訊之一值。該模組亦可經組態以將具有一正值之一電壓施加至該資料線及/或一源極以控制該主體之一電壓。本發明亦描述包含額外裝置及方法之其他實施例。
以上描述及圖式繪示本發明之一些實施例以使熟悉技術者能夠實踐本發明之該等實施例。其他實施例可併入結構、邏輯、電性、程序及其他變化。實例僅代表可能之變動。一些實施例之部分及特徵可包含於或取代其他實施例之部分及特徵。熟悉技術者將在閱讀及理解以上描述之後明白諸多其他實施例。
200‧‧‧記憶體器件
201‧‧‧記憶體陣列
2030‧‧‧記憶體區塊
2031‧‧‧記憶體區塊
210‧‧‧記憶體胞
211‧‧‧記憶體胞
212‧‧‧記憶體胞
213‧‧‧記憶體胞
231‧‧‧記憶體胞串
232‧‧‧記憶體胞串
233‧‧‧記憶體胞串
250‧‧‧控制閘極
251‧‧‧控制閘極/線
252‧‧‧控制閘極
253‧‧‧控制閘極
261‧‧‧電晶體
262‧‧‧電晶體
263‧‧‧電晶體
264‧‧‧電晶體
270‧‧‧線
271‧‧‧線
272‧‧‧線
280‧‧‧選擇閘極
285‧‧‧選擇閘極
286‧‧‧選擇閘極
291‧‧‧線
295‧‧‧重設電路

Claims (34)

  1. 一種裝置，其包括：一記憶體胞串，其包含位於該裝置之不同位階中之記憶體胞，該記憶體胞串包含與該等記憶體胞相關聯之一主體；一源極，其耦合至該記憶體胞串；一資料線，其耦合至該記憶體胞串；及一模組，其經組態以：在操作之一第一時間間隔期間執行將資訊儲存於該等記憶體胞中之一記憶體胞中及判定儲存於該等記憶體胞中之一記憶體胞中之資訊之一值之至少一者；及在該操作之一第二時間間隔期間將具有一正值之一電壓施加至該源極及該資料線中之至少一者以控制該主體之一電壓。
  2. 如請求項1之裝置，其中該模組經組態以在該操作之一第二時間間隔期間將具有一正值之一電壓施加至該源極及該資料線中之至少一者包括：該模組經組態以在該第二時間間隔期間於該主體之至少一部分中誘發汲極洩漏電流。
  3. 如請求項1之裝置，其中該模組經組態以在該操作之一第二時間間隔期間將具有一正值之一電壓施加至該源極及該資料線中之至少一者包括：該模組經組態以在該第二時間間隔期間將電洞注入至該主體中。
  4. 如請求項1之裝置，其中該模組經組態以在一第二時間間隔期間將具有一正值之一電壓施加至該源極及該資料線中之至少一者包括：該模組經組態在該第二時間間隔期間將具有一正值之一電壓施加至該資料線，且在該第二時間間隔期間將具有一正值之一電壓施加至該源極。
  5. 一種裝置，其包括： 一記憶體胞串，其包含位於該裝置之不同位階中之記憶體胞及一選擇電晶體，該記憶體胞串包含與該等記憶體胞及該選擇電晶體相關聯之一主體；一控制閘極，其與該記憶體胞串相關聯；一選擇閘極，其與該選擇電晶體相關聯；一資料線，其耦合至該記憶體胞串之該主體；一源極，其耦合至該記憶體胞串之該主體；及一模組，其經組態以：在對該等記憶體胞中之一選定記憶體胞執行之一操作之一第一階段之至少一部分及一第二階段之至少一部分中，將具有一正值之一第一電壓施加至該控制閘極；在該第一階段之至少一部分中將具有一第一值之一第二電壓施加至該選擇閘極，且在該第二階段之至少一部分中將具有一第二值之一第二電壓施加至該選擇閘極；及在該第二階段之至少一部分中，將具有一正值之一第三電壓施加至該資料線及該源極中之至少一者。
  6. 如請求項5之裝置，其中該模組經組態以在該操作之該第一階段中將資訊儲存於該選定記憶體胞中。
  7. 如請求項5之裝置，其中該模組經組態以在該操作之該第一階段中判定儲存於該選定記憶體胞中之資訊之一值。
  8. 如請求項5之裝置，其中該模組經組態以在該操作之該第一階段中判定儲存於該選定記憶體胞中之資訊之一值是否達到一目標值。
  9. 一種裝置，其包括：一記憶體胞串，其包含位於該裝置之不同位階中之記憶體胞及一選擇電晶體，該記憶體胞串包含與該等記憶體胞及該選擇 電晶體相關聯之一主體；一控制閘極，其與該記憶體胞串相關聯；一選擇閘極，其與該選擇電晶體相關聯；一資料線，其耦合至該記憶體胞串之該主體；及一模組，其經組態以：在對該等記憶體胞之一者執行之一操作之一第一階段之至少一部分及一第二階段之至少一部分中，將一電壓施加至該控制閘極；在該第一階段之至少一部分中將具有一第一值之一電壓施加至該選擇閘極，且在該第二階段之至少一部分中將具有一第二值之一電壓施加至該選擇閘極；及在該第二階段之至少一部分中將具有一正值之一電壓施加至該資料線。
  10. 如請求項9之裝置，其中該模組經組態以在一第一階段之至少一部分及一第二階段之至少一部分中將一電壓施加至該控制閘極包括：該模組經組態以在該第一階段之至少一部分中施加具有一程式值之一電壓，且經組態以在該第二階段期間將一接地電壓施加至該控制閘極。
  11. 如請求項9之裝置，其中該記憶體胞串進一步包含與該主體相關聯之一額外選擇電晶體及與該額外選擇電晶體相關聯之一額外選擇閘極，且其中該模組經組態以在該第一階段之至少一部分中將具有一第一值之一額外電壓施加至該額外選擇閘極，且在該第二階段之至少一部分中將具有一第二值之一額外電壓施加至該額外選擇閘極。
  12. 如請求項9之裝置，其中該第一階段包含一寫入階段。
  13. 如請求項9之裝置，其中該第一階段包含一讀取階段。
  14. 如請求項9之裝置，其中該第一階段包含一寫入驗證階段。
  15. 如請求項9之裝置，其中該第一階段包含一擦除驗證階段。
  16. 一種方法，其包括：在一操作之一第一時間間隔期間，對一器件之一記憶體胞串之記憶體胞中之一記憶體胞執行該操作，該記憶體胞串之該等記憶體胞位於該器件之不同位階中，該記憶體胞串包含與該等記憶體胞相關聯且耦合至該器件之一資料線及一源極之一主體；及在該操作之一第二時間間隔期間，於該主體之至少一部分中誘發汲極洩漏電流，同時在該第二時間間隔之至少一部分期間，與該記憶體胞串相關聯之該器件之一控制閘極上之一電壓具有一正值。
  17. 如請求項16之方法，其中執行該操作包含：將資訊儲存於該記憶體胞中。
  18. 如請求項16之方法，其中執行該操作包含：判定儲存於該記憶體胞中之資訊之一值。
  19. 如請求項16之方法，其中執行該操作包含：判定儲存於該記憶體胞中之資訊之一值是否達到一目標值。
  20. 如請求項16之方法，其中在該第一時間間隔期間執行該操作包含在該第一時間間隔之至少一部分期間將具有一第一值之一電壓施加至與該記憶體胞串之一選擇電晶體相關聯之一選擇閘極；且其中在一第二時間間隔期間誘發汲極洩漏電流包含在該第二時間間隔之至少一部分期間，將具有一第二值之一電壓施加至該選擇閘極，其中該第二值小於該第一值。
  21. 一種方法，其包括：在一操作之一第一階段期間，將資訊儲存於一記憶體胞串之記憶體胞中之一選定記憶體胞中，該記憶體胞串之該等記憶體胞係位於一器件之不同位階中，該記憶體胞串包含與該等記憶 體胞相關聯之一主體；在該操作之一第二階段期間，判定儲存於該選定記憶體胞中之資訊之一值是否達到一目標值；及在該第一階段與該第二階段之間之一時間間隔期間，將具有一正值之一電壓施加至耦合至該記憶體胞串之一資料線及耦合至該記憶體胞串之一源極之至少一者，以控制該主體之一電壓。
  22. 如請求項21之方法，其中將具有一正值之一電壓施加至耦合至該記憶體胞串之一資料線及耦合至該記憶體胞串之一源極之至少一者包括：在該時間間隔期間將具有一正值之一電壓施加至該資料線；及在該時間間隔期間將具有一正值之一電壓施加至該源極。
  23. 如請求項21之方法，進一步包括：在該時間間隔期間，將具有接地電壓之一電壓施加至與該記憶體胞串相關聯之一控制閘極。
  24. 如請求項21之方法，進一步包括：在該時間間隔之至少一部分期間，將具有一正值之一電壓施加至與該記憶體胞串相關聯之一控制閘極。
  25. 如請求項21之方法，進一步包括：在該第一階段之前，自該主體移除過剩電子。
  26. 一種方法，其包括：在一操作之一第一時間間隔期間，判定儲存於一記憶體胞串之記憶體胞中之一選定記憶體胞中之資訊之一值，該記憶體胞串之該等記憶體胞位於一器件之不同位階中，該記憶體胞串包含與該等記憶體胞相關聯之一主體；及在該操作之一第二時間間隔期間，將具有一正值之一電壓施 加至耦合至該記憶體胞串之一資料線及耦合至該記憶體胞串之一源極之至少一者，以控制該主體之一電壓。
  27. 如請求項26之方法，其中在該操作之一第二時間間隔期間將具有一正值之一電壓施加至耦合至該記憶體胞串之一資料線及耦合至該記憶體胞串之一源極之至少一者以控制該主體之一電壓包括：在該第二時間間隔期間將具有一正值之一電壓施加至該資料線；及在該第二時間間隔期間將具有一正值之一電壓施加至該源極。
  28. 如請求項26之方法，進一步包括：在該第二時間間隔期間，將具有接地電壓之一電壓施加至與該記憶體胞串相關聯之一控制閘極。
  29. 如請求項26之方法，進一步包括：在該第二時間間隔之至少一部分期間，將具有一正值之一電壓施加至與該記憶體胞串相關聯之一控制閘極。
  30. 一種方法，其包括：在一操作之一第一階段期間對一記憶體胞串之記憶體胞中之一記憶體胞執行該操作，該記憶體胞串之該等記憶體胞位於一器件之不同位階中，該記憶體胞串包含與該等記憶體胞相關聯之一主體；在該操作之一第二階段之至少一部分期間，將具有一正值之一電壓施加至耦合至該主體之一資料線；及在該操作之該第二階段之至少一部分期間，將具有一正值之一電壓施加至耦合至該主體之一源極。
  31. 如請求項30之方法，其中在該第一階段執行一操作包括在該第一階段之至少一部分期間將一第一電壓施加至與該記憶體胞串之一選擇電晶體相關聯之一選擇閘極，該方法進一步包括： 在該第二階段之至少一部分期間，將一第二電壓施加至該選擇閘極，其中該第二電壓具有比該第一電壓之一值小之一值。
  32. 如請求項31之方法，其中在該第一階段期間執行一操作進一步包括在該第一階段之至少一部分期間將一第三電壓施加至與該記憶體胞串之一額外選擇電晶體相關聯之一額外選擇閘極，該方法進一步包括在該第二階段之至少一部分期間將一第四電壓施加至該額外選擇閘極，其中該第四電壓具有比該第三電壓之一值小之一值。
  33. 如請求項32之方法，進一步包括：在該第二階段結束之前，將該選擇閘極及該額外選擇閘極上之該電壓降低至0伏特。
  34. 如請求項30之方法，進一步包括：在該第二階段結束時，使與該記憶體胞串相關聯之一控制閘極保持處於一正值。
TW102144697A 2012-12-06 2013-12-05 在記憶體操作中控制主體電壓之裝置及方法 TWI604451B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US13/707,067 US9064577B2 (en) 2012-12-06 2012-12-06 Apparatuses and methods to control body potential in memory operations

Publications (2)

Publication Number Publication Date
TW201432698A true TW201432698A (zh) 2014-08-16
TWI604451B TWI604451B (zh) 2017-11-01

Family

ID=50880830

Family Applications (1)

Application Number Title Priority Date Filing Date
TW102144697A TWI604451B (zh) 2012-12-06 2013-12-05 在記憶體操作中控制主體電壓之裝置及方法

Country Status (5)

Country Link
US (6) US9064577B2 (zh)
KR (1) KR102223663B1 (zh)
CN (1) CN105144298B (zh)
TW (1) TWI604451B (zh)
WO (1) WO2014089338A1 (zh)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9064551B2 (en) 2012-05-15 2015-06-23 Micron Technology, Inc. Apparatuses and methods for coupling load current to a common source
US9349470B2 (en) 2012-05-15 2016-05-24 Micron Technology, Inc. Memory read apparatus and methods
US9536618B2 (en) 2012-12-06 2017-01-03 Micron Technology, Inc. Apparatuses and methods to control body potential in memory operations
US10176880B1 (en) 2017-07-01 2019-01-08 Intel Corporation Selective body reset operation for three dimensional (3D) NAND memory
TWI660360B (zh) * 2017-12-22 2019-05-21 Nanya Technology Corporation 測試系統及其操作方法

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8860117B2 (en) 2011-04-28 2014-10-14 Micron Technology, Inc. Semiconductor apparatus with multiple tiers of memory cells with peripheral transistors, and methods
US10170187B2 (en) 2012-04-02 2019-01-01 Micron Technology, Inc. Apparatuses and methods using negative voltages in part of memory write read, and erase operations
US8964474B2 (en) 2012-06-15 2015-02-24 Micron Technology, Inc. Architecture for 3-D NAND memory
JP6581019B2 (ja) * 2016-03-02 2019-09-25 東芝メモリ株式会社 半導体記憶装置
US9679650B1 (en) 2016-05-06 2017-06-13 Micron Technology, Inc. 3D NAND memory Z-decoder
US9728266B1 (en) * 2016-07-08 2017-08-08 Micron Technology, Inc. Memory device including multiple select gates and different bias conditions
US10074430B2 (en) 2016-08-08 2018-09-11 Micron Technology, Inc. Multi-deck memory device with access line and data line segregation between decks and method of operation thereof
US10049750B2 (en) 2016-11-14 2018-08-14 Micron Technology, Inc. Methods including establishing a negative body potential in a memory cell
KR102463483B1 (ko) 2017-08-29 2022-11-04 마이크론 테크놀로지, 인크 고 밴드 갭 재료를 포함하는 스트링 드라이버들을 갖는 디바이스들 및 시스템들, 및 형성 방법들
US10608012B2 (en) 2017-08-29 2020-03-31 Micron Technology, Inc. Memory devices including memory cells and related methods
US10629271B2 (en) 2017-12-05 2020-04-21 Intel Corporation Method and system for reducing program disturb degradation in flash memory
US10515697B1 (en) * 2018-06-29 2019-12-24 Intel Corporation Apparatuses and methods to control operations performed on resistive memory cells
US10923493B2 (en) 2018-09-06 2021-02-16 Micron Technology, Inc. Microelectronic devices, electronic systems, and related methods
JP2020047347A (ja) * 2018-09-19 2020-03-26 キオクシア株式会社 半導体記憶装置
US10803948B2 (en) 2018-11-07 2020-10-13 Micron Technology, Inc. Sequential voltage ramp-down of access lines of non-volatile memory device
KR20200141304A (ko) * 2019-06-10 2020-12-18 에스케이하이닉스 주식회사 반도체 장치 및 반도체 장치의 동작 방법
US11450381B2 (en) 2019-08-21 2022-09-20 Micron Technology, Inc. Multi-deck memory device including buffer circuitry under array
US11011236B2 (en) 2019-08-29 2021-05-18 Micron Technology, Inc. Erasing memory

Family Cites Families (61)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0756286B1 (en) 1995-07-24 2000-01-26 STMicroelectronics S.r.l. Flash EEPROM with on-chip erase source voltage generator
EP0786778B1 (en) 1996-01-24 2003-11-12 STMicroelectronics S.r.l. Method for erasing an electrically programmable and erasable non-volatile memory cell
JP4157269B2 (ja) 2000-06-09 2008-10-01 株式会社東芝 半導体記憶装置
EP2335700A1 (en) 2001-07-25 2011-06-22 Boehringer Ingelheim (Canada) Ltd. Hepatitis C virus polymerase inhibitors with a heterobicylic structure
JP2004071646A (ja) * 2002-08-01 2004-03-04 Nec Electronics Corp 不揮発性半導体記憶装置及びその製造方法と制御方法
US20070076509A1 (en) 2002-08-28 2007-04-05 Guobiao Zhang Three-Dimensional Mask-Programmable Read-Only Memory
US7196931B2 (en) 2002-09-24 2007-03-27 Sandisk Corporation Non-volatile memory and method with reduced source line bias errors
US7339822B2 (en) 2002-12-06 2008-03-04 Sandisk Corporation Current-limited latch
US7505321B2 (en) 2002-12-31 2009-03-17 Sandisk 3D Llc Programmable memory array structure incorporating series-connected transistor strings and methods for fabrication and operation of same
JP3884448B2 (ja) * 2004-05-17 2007-02-21 株式会社東芝 半導体記憶装置
US7057931B2 (en) 2003-11-07 2006-06-06 Sandisk Corporation Flash memory programming using gate induced junction leakage current
US7221588B2 (en) 2003-12-05 2007-05-22 Sandisk 3D Llc Memory array incorporating memory cells arranged in NAND strings
EP1624463A1 (en) 2004-07-14 2006-02-08 STMicroelectronics S.r.l. A Programmable memory device with an improved redundancy structure
JP4271168B2 (ja) 2004-08-13 2009-06-03 株式会社東芝 半導体記憶装置
JP4417813B2 (ja) 2004-10-01 2010-02-17 株式会社東芝 半導体記憶装置及びメモリカード
JP4703162B2 (ja) 2004-10-14 2011-06-15 株式会社東芝 不揮発性半導体記憶装置及びその書き込み方法
KR100739946B1 (ko) 2004-12-27 2007-07-16 주식회사 하이닉스반도체 더미 워드라인을 구비한 낸드 플래시 메모리 장치
US7177191B2 (en) 2004-12-30 2007-02-13 Sandisk 3D Llc Integrated circuit including memory array incorporating multiple types of NAND string structures
KR100666174B1 (ko) 2005-04-27 2007-01-09 삼성전자주식회사 3-레벨 불휘발성 반도체 메모리 장치 및 이에 대한구동방법
US7907658B2 (en) 2005-08-31 2011-03-15 Ikanos Communications, Inc. Systems and methods for resolving signal-to-noise ratio margin difference in dual latency discrete multi-tone-based xDSL systems under colored noise conditions
KR20070052403A (ko) * 2005-11-17 2007-05-22 삼성전자주식회사 낸드 플래시 메모리의 프로그램 방법
US7339832B2 (en) 2005-11-21 2008-03-04 Atmel Corporation Array source line (AVSS) controlled high voltage regulation for programming flash or EE array
JP2007172715A (ja) 2005-12-20 2007-07-05 Fujitsu Ltd 半導体記憶装置およびその制御方法
US7551492B2 (en) * 2006-03-29 2009-06-23 Mosaid Technologies, Inc. Non-volatile semiconductor memory with page erase
KR100813618B1 (ko) 2006-07-25 2008-03-17 삼성전자주식회사 3차원 어레이 구조를 갖는 반도체 메모리 장치
US7626866B2 (en) 2006-07-28 2009-12-01 Micron Technology, Inc. NAND flash memory programming
US7468920B2 (en) 2006-12-30 2008-12-23 Sandisk Corporation Applying adaptive body bias to non-volatile storage
KR20090000319A (ko) 2007-06-28 2009-01-07 주식회사 하이닉스반도체 비휘발성 메모리 소자 및 그것의 동작 방법
KR100881536B1 (ko) 2007-08-06 2009-02-05 주식회사 하이닉스반도체 블럭 디코더 및 이를 포함하는 반도체 메모리 소자
KR100885784B1 (ko) 2007-08-08 2009-02-26 주식회사 하이닉스반도체 불휘발성 메모리 장치의 소프트 프로그램 방법
US7619933B2 (en) 2007-10-05 2009-11-17 Micron Technology, Inc. Reducing effects of program disturb in a memory device
KR100853481B1 (ko) 2007-11-01 2008-08-21 주식회사 하이닉스반도체 비휘발성 메모리 소자 및 그 독출방법
JP5283960B2 (ja) 2008-04-23 2013-09-04 株式会社東芝 三次元積層不揮発性半導体メモリ
JP5072696B2 (ja) 2008-04-23 2012-11-14 株式会社東芝 三次元積層不揮発性半導体メモリ
JP2009266944A (ja) 2008-04-23 2009-11-12 Toshiba Corp 三次元積層不揮発性半導体メモリ
JP2009266946A (ja) 2008-04-23 2009-11-12 Toshiba Corp 三次元積層不揮発性半導体メモリ
KR20090120205A (ko) * 2008-05-19 2009-11-24 삼성전자주식회사 플래시 메모리 장치 및 그것의 동작 방법
US7920431B2 (en) 2008-06-02 2011-04-05 Micron Technology, Inc. Asynchronous/synchronous interface
US7719888B2 (en) 2008-06-18 2010-05-18 Micron Technology, Inc. Memory device having a negatively ramping dynamic pass voltage for reducing read-disturb effect
KR100930417B1 (ko) 2008-08-13 2009-12-08 주식회사 하이닉스반도체 음 전압 생성 회로 및 이를 이용한 반도체 메모리 장치
JP2010118580A (ja) * 2008-11-14 2010-05-27 Toshiba Corp 不揮発性半導体記憶装置
US7990772B2 (en) * 2009-03-11 2011-08-02 Micron Technology Inc. Memory device having improved programming operation
US7876618B2 (en) * 2009-03-23 2011-01-25 Sandisk Corporation Non-volatile memory with reduced leakage current for unselected blocks and method for operating same
KR101682662B1 (ko) * 2009-07-20 2016-12-06 삼성전자주식회사 3차원 메모리 장치 및 그것의 프로그램 방법
KR101669550B1 (ko) 2009-09-10 2016-10-26 삼성전자주식회사 공통 소스 라인의 노이즈를 줄이는 플래시 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템
US8169822B2 (en) * 2009-11-11 2012-05-01 Sandisk Technologies Inc. Data state-dependent channel boosting to reduce channel-to-floating gate coupling in memory
JP2011138571A (ja) 2009-12-26 2011-07-14 Elpida Memory Inc 不揮発性半導体メモリ装置及び不揮発性半導体メモリ装置の制御方法
US8325531B2 (en) 2010-01-07 2012-12-04 Spansion Llc Memory device
JP2011170956A (ja) * 2010-02-18 2011-09-01 Samsung Electronics Co Ltd 不揮発性メモリ装置およびそのプログラム方法と、それを含むメモリシステム
US8767492B2 (en) 2010-05-07 2014-07-01 Intel Corporation Methods and systems to read register files with un-clocked read wordlines and clocked bitlines, and to pre-charge a biteline to a configurable voltage
KR101204646B1 (ko) 2010-11-17 2012-11-23 에스케이하이닉스 주식회사 낸드 플래시 메모리 장치 및 그 동작 방법
US8618614B2 (en) 2010-12-14 2013-12-31 Sandisk 3D Llc Continuous mesh three dimensional non-volatile storage with vertical select devices
US8432746B2 (en) * 2011-05-05 2013-04-30 Macronix International Co., Ltd. Memory page buffer
KR20120130939A (ko) 2011-05-24 2012-12-04 에스케이하이닉스 주식회사 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법
US9241948B2 (en) 2012-04-27 2016-01-26 Sun Pharmaceutical Industries Ltd. Ready to be infused gemcetabine solution
US8976594B2 (en) 2012-05-15 2015-03-10 Micron Technology, Inc. Memory read apparatus and methods
US9064551B2 (en) 2012-05-15 2015-06-23 Micron Technology, Inc. Apparatuses and methods for coupling load current to a common source
JP2013246844A (ja) * 2012-05-24 2013-12-09 Toshiba Corp 不揮発性半導体記憶装置
US9030879B2 (en) 2012-11-15 2015-05-12 Conversant Intellectual Property Management Incorporated Method and system for programming non-volatile memory with junctionless cells
US9064577B2 (en) 2012-12-06 2015-06-23 Micron Technology, Inc. Apparatuses and methods to control body potential in memory operations
US8995188B2 (en) 2013-04-17 2015-03-31 Micron Technology, Inc. Sharing support circuitry in a memory

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10210940B2 (en) 2012-05-15 2019-02-19 Micron Technology, Inc. Memory read apparatus and methods
US9224477B2 (en) 2012-05-15 2015-12-29 Micron Technology, Inc. Apparatuses and methods for coupling load current to a common source
US9349470B2 (en) 2012-05-15 2016-05-24 Micron Technology, Inc. Memory read apparatus and methods
US10964400B2 (en) 2012-05-15 2021-03-30 Micron Technology, Inc. Memory read apparatus and methods
US9773564B2 (en) 2012-05-15 2017-09-26 Micron Technology, Inc. Memory read apparatus and methods
US10580502B2 (en) 2012-05-15 2020-03-03 Micron Technology, Inc. Memory read apparatus and methods
US9064551B2 (en) 2012-05-15 2015-06-23 Micron Technology, Inc. Apparatuses and methods for coupling load current to a common source
US10170196B2 (en) 2012-12-06 2019-01-01 Micron Technology, Inc. Apparatuses and methods to control body potential in 3D non-volatile memory operations
US10490292B2 (en) 2012-12-06 2019-11-26 Micron Technology, Inc. Apparatuses and methods to control body potential in 3D non-volatile memory operations
US9881686B2 (en) 2012-12-06 2018-01-30 Micron Technology, Inc. Apparatuses and methods to control body potential in 3D non-volatile memory operations
US10796778B2 (en) 2012-12-06 2020-10-06 Micron Technology, Inc. Apparatuses and methods to control body potential in 3D non-volatile memory operations
US9536618B2 (en) 2012-12-06 2017-01-03 Micron Technology, Inc. Apparatuses and methods to control body potential in memory operations
US10176880B1 (en) 2017-07-01 2019-01-08 Intel Corporation Selective body reset operation for three dimensional (3D) NAND memory
TWI660360B (zh) * 2017-12-22 2019-05-21 Nanya Technology Corporation 測試系統及其操作方法
US10580510B2 (en) 2017-12-22 2020-03-03 Nanya Technology Corporation Test system and method of operating the same

Also Published As

Publication number Publication date
US20200234781A1 (en) 2020-07-23
KR20150093771A (ko) 2015-08-18
US20190147966A1 (en) 2019-05-16
US10170196B2 (en) 2019-01-01
US9881686B2 (en) 2018-01-30
CN105144298B (zh) 2019-08-09
US20170110198A1 (en) 2017-04-20
US10490292B2 (en) 2019-11-26
US20140160851A1 (en) 2014-06-12
US9536618B2 (en) 2017-01-03
KR102223663B1 (ko) 2021-03-08
US20150287472A1 (en) 2015-10-08
TWI604451B (zh) 2017-11-01
CN105144298A (zh) 2015-12-09
US20180114581A1 (en) 2018-04-26
US9064577B2 (en) 2015-06-23
WO2014089338A1 (en) 2014-06-12
US10796778B2 (en) 2020-10-06

Similar Documents

Publication Publication Date Title
TWI604451B (zh) 在記憶體操作中控制主體電壓之裝置及方法
CN108140416B (zh) 多层面存储器装置及操作方法
US9466369B1 (en) Word line-dependent ramping of pass voltage and program voltage for three-dimensional memory
US11201165B2 (en) Memory having memory cell string and coupling components
US11631460B2 (en) Sequential write and sequential write verify in memory device
KR101579579B1 (ko) 개선된 프로그래밍 동작을 갖는 메모리 장치
US20140056049A1 (en) Memory devices having data lines included in top and bottom conductive lines
US11710523B2 (en) Apparatus for discharging control gates after performing a sensing operation on a memory cell
KR102370187B1 (ko) 데이터 라인 설정 동작과 동시에 시딩 동작을 위한 장치 및 방법
CN112447246A (zh) 用于减轻编程干扰的设备和方法
US20210027839A1 (en) Sequential voltage ramp-down of access lines of non-volatile memory device