CN105144298B - 在存储器操作中控制主体电势的设备及方法 - Google Patents

在存储器操作中控制主体电势的设备及方法 Download PDF

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Abstract

一些实施例包含设备及方法，所述设备具有包含位于所述设备的不同层级中的存储器单元的存储器单元串及耦合到所述存储器单元串的数据线。所述存储器单元串包含与所述存储器单元相关联的柱状主体。此类设备中的至少一者可包含模块，所述模块经配置以将信息存储于多个存储器单元中的一者中，及/或确定存储于多个存储器单元中的一存储器单元中的信息的值。所述模块还可经配置以将具有正值的电压施加到所述数据线及/或源极，以控制所述主体的电势。本发明描述其它实施例。

Description

在存储器操作中控制主体电势的设备及方法
优先权申请
本申请案主张2012年12月6日申请的第13/707,067号美国申请案的优先权的权益，所述美国申请案以全文引用方式并入本文中。
背景技术
存储器装置(例如快闪存储器)广泛用于计算机及许多电子物品中。此类存储器装置具有许多存储器单元。可在写入操作中将信息存储于存储器单元中。可在读取操作中获得或可在擦除操作中清除所存储的信息。一些常规的读取、写入及擦除操作可在存储器装置的一些区域中产生过剩载流子(例如电子或空穴)。在一些状况中，此类过剩载流子会影响这些操作的可靠性。
附图说明
图1展示根据本发明的实施例的呈具有存储器阵列及存储器单元的存储器装置的形式的设备的框图。
图2A展示根据本发明的实施例的包含具有存储器块的存储器阵列且包含复位电路的存储器装置的一部分的示意图。
图2B展示根据本发明的实施例的图2A的存储器装置的一部分的结构的侧视图。
图3展示说明根据本发明的实施例的图2A及图2B的存储器装置的写入操作的不同阶段的图式。
图4为展示根据本发明的实施例的在图3中所展示的写入操作期间图2A及图2B的存储器装置的一些信号的波形的时序图。
图5为展示根据本发明的实施例的在复位阶段期间图2A及图2B的存储器装置的一些信号的波形的时序图。
图6为展示根据本发明的实施例的在替代复位状态期间图2A及图2B的存储器装置的一些信号的波形的时序图。
图7展示说明根据本发明的实施例的图2A及图2B的存储器装置的替代写入操作的不同阶段的图式。
图8为展示根据本发明的实施例的在图7中所展示的写入操作期间图2A及图2B的存储器装置的一些信号的波形的时序图。
图9为展示根据本发明的实施例的在另一替代写入操作期间图2A及图2B的存储器装置的一些信号的波形的时序图。
图10展示说明根据本发明的实施例的图2A及图2B的存储器装置的读取操作的不同阶段的图式。
图11A为展示根据本发明的实施例的在图10的读取操作期间图2A及图2B的存储器装置的一些信号的波形的时序图。
图11B为展示根据本发明的实施例的在图10的读取操作期间图2A及图2B的存储器装置的一些信号的波形的替代时序图。
图12为展示根据本发明的实施例的在替代读取操作期间图2A及图2B的存储器装置的一些信号的波形的时序图。
图13展示说明根据本发明的实施例的图2A及图2B的存储器装置的擦除操作的不同阶段的图式。
图14为根据本发明的实施例的在装置中执行操作(例如读取、写入或擦除)的方法的流程图。
具体实施方式
图1展示根据本发明的实施例的呈具有存储器阵列101及存储器单元103的存储器装置100的形式的设备的框图。存储器单元103可与线150及线170一起布置成多行及多列。线150可携载信号WL0到WLm且可形成存储器装置100的存取线(例如字线)的部分。线170可携载信号BL0到BLn且可形成存储器装置100的数据线(例如位线)的部分。
行解码器108及列解码器109可对地址寄存器112做出响应以基于线110、线111或两者上的行地址信号及列地址信号而存取存储器单元103。感测放大器175可操作以确定待存储于存储器单元103中的信息的值或从存储器单元103获得的信息的值。感测放大器175可对信号SLE1到SLEn做出响应以选择性在存储器单元103与输入/输出(I/O)电路114之间提供信息。I/O电路114可经配置以在感测放大器175与线110之间交换信息(例如提供信号)。线110及线111可包含存储器装置100内的节点或其中定位存储器装置100的封装上的引脚(或焊球)。
存储器控制单元116可基于存在于线110及111上的信号而控制存储器装置100的操作。存储器装置100外部的装置(例如处理器或存储器控制器)可使用线110、线111或两者上的信号的不同组合将不同命令(例如读取命令、写入命令或擦除命令)发送到存储器装置100。
存储器装置100可对命令做出响应以对存储器单元103执行存储器操作。例如，存储器装置100可执行读取操作以确定存储于存储器单元103中的信息的值，且执行写入(例如编程)操作以在存储器单元103中存储(例如编程)信息。存储器装置100还可执行擦除操作以从存储器单元103中的一些或全部擦除信息。
存储器装置100可接收包含供应电压Vcc及Vss的供应电压。供应电压Vss可以接地电势(例如具有约0伏特的值)操作。供应电压Vcc可包含从外部电源(例如电池或交流/直流(AC-DC)转换器电路)供应到存储器装置100的外部电压。存储器装置100可包含电压产生器107以产生用于存储器装置100的操作中(例如用于读取操作、写入操作及擦除操作中)的电压。电压产生器107可包含电荷泵，例如正电荷泵(例如用于提供具有正值的泵送电压)及负电荷泵(例如用于提供具有负值的泵送电压)。
存储器装置100可包含复位电路195，其可对信号RESET做出响应以在存储器装置100的存储器操作(例如读取、写入或擦除)的特定阶段处将某些电压施加到存储器装置100的不同元件(例如线150及170)。参考图2A到图14更详细描述包含不同阶段的存储器操作。
作为实例，图1展示与存储器装置200的其它元件分离的复位电路195。然而，复位电路195的一部分或整个复位电路195可为存储器装置100的另一元件的部分或可包含另一元件的部分。例如，复位电路195的一部分或整个复位电路195可为存储器控制单元116或存储器装置100的其它元件的部分。
存储器单元103中的每一者可经编程以存储表示以下各者的信息：位的一部分的值、单个位的值或多个位(例如两个、三个、四个或另一数目个位)的值。例如，存储器单元103中的每一者可经编程以存储表示单个位的二进制值“0”或“1”的信息。有时将每单元单个位称为单电平单元。在另一实例中，存储器单元103中的每一者可经编程以存储表示多个位的值的信息，例如两个位的四个可能值“00”、“01”、“10”及“11”中的一者、三个位的八个可能值“000”、“001”、“010”、“011”、“100”、“101”、“110”及“111”中的一者或另一数目的多个位的其它值中的一者。有时将具有存储多个位的能力的单元称为多电平单元(或多状态单元)。
存储器装置100可包含非易失性存储器装置，且存储器单元103可包含非易失性存储器单元，使得当自存储器装置100断开电力(例如Vcc、Vss或两者)时，存储器单元103可保留存储于其中的信息。例如，存储器装置100可为快闪存储器装置(例如NAND快闪存储器装置或NOR快闪存储器装置)或另一种存储器装置(例如可变电阻存储器装置(例如相变或电阻性随机存取存储器(RAM)装置))。
存储器装置100可包含一种存储器装置，其中存储器单元103可在物理上位于相同装置上的多个层级中，使得存储器单元103中的一些可在存储器装置100的衬底(例如半导体衬底)上按多个层级堆叠于一些其它存储器单元103上。
所属领域的一股技术人员可认识到，存储器装置100可包含其它元件，图1中未展示所述元件中的若干者以便不使本文所描述的实例实施例不清楚。
存储器装置100的至少一部分可包含结构，且使用存储器操作(例如读取操作、写入操作及擦除操作)来操作，与下文参考图2A到图14所描述的存储器装置类似或相同。
图2A展示根据本发明的实施例的包含具有存储器块2030及2031的存储器阵列201且包含复位电路295的存储器装置200的一部分的示意图。作为实例，图2A展示存储器装置200及包含两个存储器块2030及2031的存储器阵列201。存储器装置200中的存储器块的数目可变动。
存储器装置200可包含可分别携载信号BL0、BL1及BL2的线270、271及272。线270、271及272可对应于图1的线170。线270、271及272中的每一者可结构化为导电线且可形成存储器装置200的相应数据线的部分。存储器装置200可包含线291，其可结构化为导电线且可形成存储器装置200的源极(例如源极线)的部分。线291可携载信号，例如信号SRC(例如源极线信号)。存储器块2030及2031可共享相同线270、271、272及291。作为实例，图2A展示三个线(例如数据线)270、271及272。此类线的数目可变动。
存储器装置200的复位电路295可对应于图1的复位电路195。复位电路295可经配置以对信号RESET做出响应以在存储器装置200的存储器操作(例如读取、写入及擦除)中的特定时间间隔内将某些电压施加(例如耦合)到线270、271、272及291中的一些或全部，如下文参考图3到图14更详细描述。
如图2A中所展示，存储器块2030及2031可包含类似或相同元件。存储器块2030及2031中的每一者可包含可携载相应信号WL00、WL10、WL20及WL30及信号WL01、WL11、WL21及WL31的相应控制栅极250、251、252及253。控制栅极250、251、252及253中的每一者可形成可类似于图1的线150中的一者的存储器装置200的相应存取线的部分。作为实例，图2A展示存储器块2030及2031中的每一者中的四个控制栅极250、251、252及253。此类控制栅极的数目可变动。
存储器块2030及2031中的每一者可包含可布置成存储器单元串(例如存储器单元串231、232及233)的存储器单元210、211、212及213及晶体管(例如选择晶体管)261、262、263及264。为简单起见，在图2A中仅标记存储器单元串中的三者(231、232及233)。
存储器单元串(例如231、232及233)中的每一者可包含耦合于线291与线270、271及272中的一者之间的存储器单元210、211、212及213及晶体管(例如选择晶体管)。例如，存储器单元串231可包含耦合于线291与线270之间的存储器单元210、211、212及213、晶体管264(直接在存储器单元213上方)及晶体管262(直接在存储器单元210下方)。
相同存储器块中的一些存储器单元可共享相同控制栅极。例如，在存储器块2030中，存储器单元210可共享相同控制栅极250，存储器单元211可共享相同控制栅极251。
图2A展示一实例，其中存储器块2030及2031中的每一者可包含6个存储器单元串及每一存储器单元串中的4个存储器单元210、211、212及213。块中的存储器单元串的数目及每一存储器单元串中的存储器单元的数目可变动。
如图2A中所展示，在存储器块2030及2031中的每一者中，晶体管261及262可与相同选择栅极280相关联(例如可共享相同选择栅极280)。选择栅极280可形成存储器装置200的选择线(例如源极选择线)的部分。可由相同信号(例如与选择栅极280相关联的信号SGS0或SGS1(例如源极选择栅极信号))控制(例如接通或关断)晶体管261及262。例如，在存储器块2030中的存储器操作(例如(例如)读取或写入操作)期间，可接通晶体管261及262(例如通过激活信号SGS0)以将存储器装置200的存储器单元串耦合到线291。可关断晶体管261及262(例如通过停用SGS0信号)以从线291解耦存储器装置200的存储器单元串。
存储器块2030及2031中的每一者中的晶体管263及264可与分离的选择栅极(例如漏极选择栅极)285及286相关联。然而，相同存储器块中的晶体管263可与所述存储器块中的相同选择栅极285相关联(例如可共享相同选择栅极285)。相同存储器块中的晶体管264可与所述存储器块中的相同选择栅极286相关联(例如可共享相同选择栅极286)。选择栅极285及286中的每一者可形成存储器装置200的相应选择线(例如漏极选择线)的部分。
可由对应信号(例如漏极选择栅极信号)SGD00、SGD10、SGD01、SGD11控制(例如接通或关断)存储器块2030及2031中的晶体管263及264以在存储器操作(例如读取或写入操作)期间将存储器装置200的存储器单元串选择性耦合到其相应线270、271及272。例如，在存储器操作期间，如果选择存储器块2030，未选择存储器块2031，且选择存储器单元串231，那么可激活信号SGD10以将存储器单元串231耦合到线270。可停用信号SGD00以从线270、271及272解耦其它存储器单元串(例如包含晶体管261及263的串)。在存储器操作(例如读取或写入操作)期间，一次仅可选择存储器块2030及2031中的一者，且一次仅可激活选定存储器块中的信号SGD00、SGD10、SGD01、SGD11中的一者。
选定存储器块是指至少一个存储器单元被选定以将信息存储于所述存储器单元中(例如在写入操作中)或获得存储于所述存储器单元中的信息(例如在读取操作中)的存储器块。选定存储器单元串是指包含所述选定存储器单元的存储器单元串。未选定存储器单元串是指不具有选定存储器单元的存储器单元串。未选定存储器块是指不具有选定存储器单元的存储器块。
图2B展示根据本发明的实施例的图2A的存储器装置200的一部分的结构的侧视图。如图2B中所展示，存储器装置200可包含衬底290，其中存储器单元串231可形成于衬底290上。衬底290可包含半导体材料(例如硅)。存储器装置200的其它存储器单元串具有类似于存储器单元串231的结构的结构。
如图2B中所展示，存储器单元210、211、212及213可沿装置200的z方向分别定位于不同层级221、222、223及224中。所述z方向可沿与衬底290的厚度相关联的方向延伸。图2B还展示垂直于所述z方向的x方向。
存储器单元串231可包含耦合到线270的主体240。线270可包含导电材料(例如导电掺杂多晶硅或其它导电材料)。主体240可包含耦合到线270的部分241、耦合到线291的部分242及在部分241与242之间的部分243。主体240可具有沿z方向从衬底290向外延伸的柱状结构。主体240可包含能够提供线270与291之间的电流传导的导电材料。部分241及242可包含具有相同导电类型的材料。部分243可包含具有不同于部分241及242的导电类型的导电类型的材料。例如，部分241及242可包含n型半导体材料，且部分243可包含p型半导体材料。在另一实例中，部分241及242可包含p型半导体材料，且部分243可包含n型半导体材料。部分241、242及243中的半导体材料可包含多晶硅。
如图2B中所展示，部分241及243可彼此直接接触且形成结(例如p-n结)244。部分242及243可彼此直接接触且形成结(例如p-n结)245。结244及245中的每一者可使得电子或空穴能够横跨所述结流动。
存储器单元210、211、212及213中的每一者可包围或部分地包围主体240。可在z方向上沿着主体240定位与存储器单元210、211、212及213相关联的控制栅极250、251、252及253。控制栅极250、251、252及253中的每一者可包围或部分地包围主体240。控制栅极250、251、252及253的材料可包含导电材料(例如导电掺杂多晶硅或其它导电材料)。
存储器单元串231可包含在主体240与控制栅极250、251、252及253中的每一者之间的材料203、204及205。材料205还可介于主体240与选择栅极280及286中的每一者之间。在存储器单元210、211、212及213间，材料203、204及205可分离(例如沿z方向)。
材料203可包含能够阻挡电荷(例如电子)的隧穿的电荷阻挡材料(例如电介质材料，例如氮化硅)。
材料204可包含可提供电荷存储功能以表示存储于存储器单元210、211、212或213中的信息的值的电荷存储(例如电荷捕捉)材料。例如，材料204可包含可为p型多晶硅或n型多晶硅的导电掺杂多晶硅。所述多晶硅可经配置以充当存储器单元(例如存储器单元210、211、212或213)中的浮动栅极(例如用于存储电荷)。在另一实例中，材料204可包含电荷捕捉材料，例如氮化硅。
材料205可包含能够允许电荷(例如电子)的隧穿的隧穿电介质材料(例如硅的氧化物)。
线291可形成于衬底290的一部分上。线291及主体240的部分242可包含具有相同导电类型的材料。作为实例，图2B展示形成于衬底290上的线291(例如形成为分离层)。替代地，线291可形成于衬底290的一部分中。例如，线291可形成为衬底290中的掺杂区域。
图3展示说明根据本发明的实施例的图2A及图2B的存储器装置200的写入操作310的写入阶段315、复位阶段316、写入验证阶段317及另一复位阶段316的图式。以下描述参考图2A、图2B及图3。存储器装置200可按相对于时间的连续顺序执行写入阶段315、复位阶段316、写入验证阶段317及复位阶段316(如图3中所展示)。在写入阶段315中，存储器装置200(图2A)可将信息存储于存储器单元串(例如存储器单元串231)的存储器单元210、211、212及213中的选定存储器单元中。在写入验证阶段317(图3)中，存储器装置200可确定存储于所述选定存储器单元中(由写入阶段315存储)的信息的值是否达到目标值。所述目标值是指希望存储于选定存储器单元中的信息的值。存储于选定存储器单元中的信息的值可基于所述选定存储器单元的状态(例如阈值电压)。
可在写入阶段315与写入验证阶段317之间的时间间隔期间执行复位阶段316及/或也可在写入验证阶段317之后执行复位阶段316。例如，存储器装置200可经配置以绕过写入操作310中的复位阶段316。然而，如下文参考图5及图6更详细描述，在写入操作310中包含复位阶段316(图3)可提高存储器装置200的可靠性。
如图3中所展示，信号RESET可具有不同电平(例如与不同电压相关联)VDISABLE及VENABLE。电平VDISABLE可具有小于电平VENABLE的值的值(例如0伏特)。存储器装置200可经配置以在信号RESET具有电平VENABLE时执行复位阶段316。如果信号RESET在阶段315与317之间的时间间隔期间具有电平VDISABLE，那么存储器装置200(图2A)可经配置以绕过复位阶段316(在写入阶段315与写入验证阶段317之间)，且在写入阶段315之后立即执行写入验证阶段317。例如，如果信号RESET从时间398到时间399具有相同电平VDISABLE，那么可绕过复位阶段316。替代地或另外，存储器装置200可经配置以在执行写入验证阶段317之后绕过复位阶段316。例如，如果信号RESET在时间399之后具有相同电平VDISABLE，那么可绕过时间399之后的复位阶段316。
图4为展示根据本发明的实施例的图3的写入操作310期间的图2A及图2B的存储器装置200的一些信号的波形的时序图。在图4中，阶段315、316及317对应于图3中所展示的阶段。图4中的信号(例如WL01、WL11、WL21及WL31)对应于图2A中所展示的相同信号。以下描述参考图2A、图2B、图3及图4。
在写入操作310(图3及图4)中，假定存储器块2030(图2A)为选定存储器块，且假定存储器块2031为未选定存储器块。假定存储器单元串231的存储器单元211为选定存储器单元。因此，存储器单元串231可为选定存储器单元串。选定块的控制栅极251(与信号WL10相关联)可为选定控制栅极。选定块的控制栅极250、252及253(与信号WL00、WL20及WL30相关联)可为未选定控制栅极。选定块的选择栅极286(与对应信号SGD10相关联)可为选定选择栅极。选定块的选择栅极285(与信号SGD00相关联)可为未选定选择栅极。选定块的选择栅极280(与信号SGS0相关联)可为选定选择栅极。在存储器块2031中，控制栅极250、251、252及253(与信号WL01、WL11、WL21及WL31相关联)可为未选定控制栅极。未选定块的选择栅极280、285及286(与信号SGS1、SGD01及SGD11相关联)可为未选定选择栅极。
如图4中所展示，可在时间Tb与Td之间的时间间隔期间执行写入阶段315以将信息存储于选定存储器单元中。可在时间Td与Te之间的时间间隔期间执行复位阶段316。可在时间Te之后执行写入验证阶段317。
在写入阶段315中，存储器装置200可在时间Tb与Tc之间的时间间隔期间将电压Vpassw施加到选定块的控制栅极251(与信号WL10相关联)，且在时间Tc与Td之间的时间间隔期间将电压Vprg(例如编程电压)施加到选定块的控制栅极251。选定块的线251上的电压在时间Ta与Tb之间可处于电压V0。电压V0可具有0伏特的值(例如接地电势)。电压Vpassw及Vprg中的每一者可具有比电压V0的值大的正值。电压Vprg的值可大于电压Vpassw的值。
存储器装置200可在时间Tb与Td之间的时间间隔期间将电压Vpassw施加到选定块的控制栅极250、252及253(与信号WL00、WL20及WL30相关联)。选定块的控制栅极250、252及253上的电压在时间Ta与Tb之间可处于电压V0。
存储器装置200可在时间Tb与Td之间的时间间隔期间将电压Vsg施加到选定块的选择栅极286(与信号SGD10相关联)。选定块的选择栅极286上的电压在时间Ta与Tb之间可处于电压V0。电压Vsg可具有正值。
存储器装置200可在时间Ta与Td之间的时间间隔期间将电压V0施加到选定块的选择栅极280及285(与信号SGS0及SGD00相关联)。
取决于待存储于选定存储器单元中的信息的值，线270、271及272上的电压(与图4中的信号BL0、BL1及BL2相关联)可处于电压Vb1或电压V0。存储器装置200可在时间Tb与Td之间的时间间隔期间将电压Vsrc施加到线291(与信号SRC相关联)。电压Vsrc可具有正值。例如，电压Vsrc可具有等于存储器装置200的供应电压(例如Vcc)的值。
对于未选定块，以虚线展示信号WL01、WL11、WL21及WL31的波形以指示对应控制栅极250、251、252及253(未选定块的控制栅极)可处于浮动条件(例如未电连接到另一元件)。类似地，以虚线展示信号SGS1、SGD01及SGD11以指示未选定块的对应选择栅极280、285及286可处于浮动条件。
在选定存储器块2030的写入阶段315中，存储器单元串231(选定)及未选定存储器单元串(其与存储器单元串231共享相同控制栅极250、251、252及253)的主体240(图2B)的电势在写入阶段315结束时(例如在图4中的时间398处)可降到负电势(例如-5伏特)。所述负电势可导致存储器块2030中的非所要状况，且会影响对存储器块2030执行的其它操作(例如写入验证阶段317)。非所要状况可包含栅极应力状况及热电子注入状况。
栅极应力状况可出现于具有相对较低阈值电压的特定存储器单元(例如图2B中的存储器单元210、211、212及213中的一者)中。特定存储器单元中的栅极应力可产生有利于使来自主体240的过剩电子(归因于负电势)从主体240移动(例如通过隧穿)到所述特定存储器单元的电荷存储材料204(例如浮动栅极)的条件。
热电子注入状况可出现于主体240的两端(例如图2B中的靠近存储器单元210及213的端部)附近。主体240的这些端处的电场可相对较高。来自主体240的过剩电子(归因于负电势)可在这些端处从主体240泄漏且变为热电子。在某些情况中，例如，在这些端附近的特定存储器单元(例如存储器单元210及213)具有相对较低阈值电压的情况中，热电子可被注入到这些特定存储器单元的电荷存储材料204中。
如上文所描述，栅极应力状况及热电子注入状况可更改(例如增大)存储器单元210、211、212及213中的一或多者的阈值电压。因此，存储于存储器单元210、211、212及213中的信息的值(其可基于阈值电压值)可偏离其所希望的值。因此，存储于存储器单元210、211、212及213中的信息可出现错误。可执行复位阶段316(图3及图4)以在复位阶段316的至少一部分期间控制(例如增大)主体240的电势。到复位阶段316结束之时，复位阶段316可将主体240从负电势(例如-5伏特)复位到0伏特或接近0伏特。因此，可避免所提及的栅极应力状况及热电子注入状况。此可提高存储器装置200的可靠性。
复位阶段316可包含复位阶段516(图5)或复位阶段616(图6)。写入验证阶段317可包含读取阶段，例如下文参考图10、图11A及图11B所描述的读取阶段1015或下文参考图12所描述的读取阶段1235。
图5为展示根据本发明的实施例的在复位阶段516期间图2A及图2B的存储器装置200的一些信号的波形的时序图。复位阶段516可对应于图4的复位阶段316。因此，与图5中的复位阶段516相关联的波形可用于图4中的复位阶段316。
如图5中所展示，复位阶段516可开始于时间598且结束于时间T4。时间598可对应于图4中的时间398(写入阶段315的结束)。以下描述参考图2A到图5。
如上文所描述，主体240(图2B)可在写入阶段315结束时具有负电势(图3及图4)。主体240中缺乏空穴可为可导致所述负电势出现的因素中的一者。存储器装置200可执行复位阶段516以在主体240的结244及245(图2B)中的一或两者处产生栅极诱发的漏极漏泄(GIDL)电流。可由所述GIDL电流产生空穴。存储器装置200可(例如)通过将空穴(由GIDL电流产生)注入到主体240中以增大主体240的电势而控制主体240的电势，借此移除或最小化主体240中的负电势。
当线270上的电压的值高于选择栅极286上的电压的值时，可在主体240的结244(图2B)处诱发GIDL电流。当线291上的电压的值高于选择栅极280上的电压的值时，可在主体240的结245处诱发GIDL电流。
因此，通过将适当电压施加到线270、271、272、291及选择栅极280、285及286，存储器装置200可在存储器块2030(图2A)中的存储器单元串231(选定)及未选定存储器单元串的主体(例如主体240)中诱发GIDL电流。
例如，在图5中的时间T1与T2之间，存储器装置200可将电压V1施加到线270、271及272(与信号BL0、BL1及BL2相关联)，将电压V2施加到线291(与信号SRC相关联)，且将电压V0施加到选定块的选择栅极280、285及286(与信号SGS0、SGD00及SGD10相关联)。在时间T2处，电压V1可经降低使得到复位阶段516结束之时(例如在时间T3到T4之间)其可达到电压V0。类似地，电压V2可经降低使得到复位阶段516结束之时其可达到电压V0。
电压V1及V2中的每一者可具有正值且可大于电压V0的值。电压V1及V2的值可相同或不同。例如，电压V1的值可等于、小于或大于电压V2的值。可利用这些所施加的电压来产生GIDL电流以将空穴提供到主体240。在时间T1与T2之间施加到选定块的选择栅极280、285及286的电压V0可为0伏特。替代地，只要正值小于电压V1及V2的值，就可在时间T1与T2之间将具有此正值的电压施加到选定块的选择栅极280、285及286，使得GIDL电流可出现于结244或结245或两者处(图2B)以在时间T1与T2之间将空穴提供到主体240。
因此，在复位阶段516中，存储器装置200可使线270、271及272上的电压从电压V0(时间T0处)增大到电压V1，在时间间隔内(例如在时间T1与T2之间)使线270、271及272保持处于电压V1且使选定块的选择栅极280、285及286保持处于电压V0以诱发GIDL电流(例如在图2B中的结244处)。以类似方式，在复位阶段516中，存储器装置200可使线291上的电压从电压V0增大到电压V2且在时间间隔内使线291保持处于电压V2以诱发GIDL电流(例如在图2B中的结245处)。
在时间T0与T4之间，可给存储器块2030中的控制栅极250、251、252及253(与信号WL00、WL10、WL20及WL30相关联)施加电压V0。在存储器块2031中，可使控制栅极250、251、252及253(与信号WL01、WL11、WL21及WL31相关联)及选择栅极280、285及286(与信号SGS1、SGD01及SGD11相关联)处于浮动条件。
图5展示其中存储器装置200可增大线270、271、272上的电压(例如从电压V0到电压V1)且还增大线291上的电压(例如从电压V0到电压V2)的实例。然而，存储器装置200可经配置以增大线291上的电压抑或增大线270、271及272上的电压。例如，存储器装置200可在时间T1与T2之间增大线270、271及272上的电压(例如从电压V0到电压V1)且从时间T0到时间T2使线291保持处于相同电压V0。在另一实例中，存储器装置200可增大线291上的电压(例如从电压V0到电压V2)且从时间T0到时间T2使线270、271及272保持处于相同电压V0。
图6为展示根据本发明的实施例的在复位阶段616(其中控制栅极中的至少一者上的电压具有正值)期间图2A及图2B的存储器装置200的一些信号的波形的时序图。存储器装置200可经配置以执行复位阶段616，作为图5的复位阶段516的替代。复位阶段616可对应于图4的复位阶段316。因此，与图6中的复位阶段616相关联的波形可用于图4中的复位阶段316。
如图6中所展示，复位阶段616可开始于时间698且结束于时间T7。时间698可对应于图4的时间398(写入阶段315的结束)。类似于图5的复位阶段516，存储器装置200可执行复位阶段616以在主体240的结244及245(图2B)中的一或两者处诱发GIDL电流以控制主体240的电势(例如通过将空穴(由GIDL电流产生)注入到主体240中以增大主体240的电势)，借此移除或最小化主体240中的负电势。
然而，在复位阶段616中，存储器装置200可在时间T0与T7之间的时间间隔的至少一部分内将具有正值的电压V3施加到选定块的控制栅极250、251、252及253(与信号WL00、WL10、WL20及WL30相关联)。例如，存储器装置200可在时间T3与T4之间将电压V3施加到选定块的控制栅极250、251、252及253，同时其将电压V5施加到线270、271及272(与信号BL0、BL1及BL2相关联)且将电压V6施加到线291(与信号SRC相关联)。以此方式施加电压(例如V3、V5及V6)可减小主体240与线270、271、272及291之间的区域(图2B)处的电压差及电场。
在图6中的时间T0与T3之间，可给选定块的选择栅极280、285及286(与信号SGS0、SGD00及SGD10相关联)施加电压V4(具有正值)。在时间T2处，电压V4可经降低使得到时间T3之时其可达到电压V0且从时间T3到时间T7其保持处于电压V0。
在时间T4处，选定块的控制栅极250、251、252及253上的电压V3可经降低使得到时间T5之时其可达到电压V0且从时间T5到时间T7其保持处于电压V5。
在时间T5处，线270、271及272上的电压V5可经降低使得到复位阶段616结束之时(例如在时间T6与T7之间)其可达到电压V0。类似地，在时间T5处，线291上的电压V6可经降低使得到复位阶段616结束之时其可达到电压V0。
电压V5及V6的值可相同或不同。例如，电压V5的值可等于、小于或大于电压V6的值。在时间T3与T5之间施加到选定块的选择栅极280、285及286的电压V0可为0伏特。替代地，只要正值小于电压V5及V6的值，就可在时间T3与T5之间将具有此正值的电压施加到选定块的选择栅极280、285及286，使得GIDL电流可出现于结244或结245或两者(图2B)处以在时间T3与T5之间将空穴提供到主体240。
因此，在复位阶段616中，存储器装置200可使线270、271及272上的电压从电压V0(时间T0处)增大到电压V5，在时间间隔内在(例如在时间T3与T5之间)使线270、271及272保持处于电压V5且使选定块的选择栅极280、285及286保持处于电压V0以诱发GIDL电流(例如在图2B中的结244处)。以类似方式，在复位阶段616中，存储器装置200可使线291上的电压从电压V0增大到电压V6且在时间间隔内使线291保持处于电压V6以诱发GIDL电流(例如在图2B中的结245处)。
图6展示其中存储器装置200可增大线270、271、272及291上的电压(例如从电压V0到电压V5或V6)的实例。然而，存储器装置200可增大仅线291上的电压或仅线270、271及272上的电压。例如，存储器装置200可在时间T3与T5之间增大仅线270、271及272上的电压(例如从电压V0到电压V5)且从时间T0到时间T7使线291保持处于相同电压V0。在另一实例中，存储器装置200可增大仅线291上的电压(例如从电压V0到电压V6)且从时间T0到时间T7使线270、271及272保持处于相同电压V0。
图7展示说明根据本发明的实施例的图2A及图2B的存储器装置200的写入操作710的图式。存储器装置200可经配置以执行写入操作710，作为写入操作310(图3及图4)的替代。在图7中，写入操作710可包含与写入操作310(图3)的阶段类似或相同的阶段(例如315、316及317)。为简单起见，图7的描述中未重复写入操作310与710之间的类似或相同元件的描述。
如图7中所展示，可紧接在写入阶段315之前及/或写入阶段315之后执行复位阶段316。例如，可在写入阶段315的开始时间791之前执行复位阶段316。接着，可在写入阶段315结束时(例如在时间398处)执行另一复位阶段316。在存储器装置200的一些情况中，主体240(图2B)可在时间791之前(例如在执行写入阶段315之前)具有负电势。在时间791之前执行复位阶段316可从主体240移除过剩电子以增大主体240的电势(例如从负电势增大到约0伏特)。此可(例如)通过避免可在写入阶段315期间出现于主体240中的升压失效而改善写入阶段315的操作。
图8为展示根据本发明的实施例的在图7的写入操作710期间图2A及图2B的存储器装置200的一些信号的波形的时序图。除与在执行写入阶段315之前(例如在时间791之前)执行的复位阶段316(在时间Ta与Tb之间)相关联的波形之外，图8中的波形可与图4中的波形类似或相同。如图8中所展示，与时间Ta与Tb之间的复位阶段316相关联的波形可与图5或图6中所展示的波形类似或相同。
图9为展示根据本发明的实施例的在写入操作920期间图2A及图2B的存储器装置200的一些信号的波形的时序图。存储器装置200可经配置以执行写入操作920(图9)，作为写入操作310(图3及图4)或写入操作710(图7及图8)的替代。
在图9中，写入阶段925可将信息存储于存储器单元串(例如存储器单元串231)的存储器单元210、211、212及213中的选定存储器单元中。写入验证阶段927可确定存储于所述选定存储器单元中(由写入阶段925存储)的信息的值是否达到目标值。可执行复位阶段926以控制主体240的电势(例如通过将空穴(例如由GIDL电流产生)注入到主体240中以增大主体240的电势)，借此移除或最小化写入阶段925结束时存在的主体240中的负电势。
在写入阶段925中，存储器装置200可在时间Ta与Tc之间将电压Vprg施加到选定块的控制栅极251(与信号WL10相关联)，在时间Ta与Tf之间将电压Vpassw施加到选定块的控制栅极250、252及253(与信号WL00、WL20及WL30相关联)，且在时间Ta与Tb之间将电压Vsg施加到选定块的选择栅极286。存储器装置200可在时间Ta与Tj之间将电压V0施加到选定块的选择栅极280及285(与信号SGS0及SGD00相关联)。
在时间Tc处，电压Vprg可经降低使得到时间Td之时其可达到电压V7。电压V7可具有正值。在时间Tb处，电压Vsg可经降低使得到时间Tc之时其可达到电压V0且从时间Tc到时间Tj其保持处于电压V0。
在写入阶段925中，取决于待存储于选定存储器单元中的信息的值，线270、271及272上的电压(与信号BL0、BL1及BL2相关联)可处于电压Vb1或电压V0。存储器装置200可在时间Ta与Td之间的时间间隔期间将电压Vsrc施加到线291(与信号SRC相关联)。
可使未选定块的控制栅极250、251、252及253(与信号WL01、WL11、WL21及WL31相关联)及选择栅极280、285及286(与信号SGS1、SGD01及SGD11相关联)处于浮动条件。
在写入阶段925结束时(例如在时间998处)，存储器单元串231(选定)及未选定存储器单元串(其与存储器单元串231共享相同控制栅极250、251、252及253)的主体240(图2B)的电势可降到负电势。可执行复位阶段926以将空穴(例如由GIDL电流产生)注入到主体240中。
在复位阶段926中，存储器装置200可从时间Td到时间Te使选定块的控制栅极251上的电压保持处于V7，且从时间Td到时间Tf使选定块的控制栅极250、252及253上的电压保持处于Vpassw。在时间Te处，选定块的控制栅极251上的电压Vprg可经降低使得到时间Tg之时其可达到电压V8。选定块的控制栅极251上的电压可直到复位阶段结束之时(例如在时间Ti与Tj之间)保持处于电压V8。在时间Tf处，选定块的控制栅极250、252及253上的电压Vpassw可经降低使得到时间Tg之时其可达到电压V9。控制栅极250、252及253上的电压可直到复位阶段926结束之时(例如在时间Ti与Tj之间)保持处于电压V9。
电压V8及V9中的每一者可具有正值。电压V8及V9的值可相同或不同。例如，电压V8的值可等于、小于或大于电压V9的值。替代地，电压V8及V9中的一或两者可为0伏特。然而，当存储器装置200在复位阶段926之后执行写入验证阶段927时，使用具有正值的电压V8及V9可减少由存储器装置200消耗的功率。
在复位阶段926中，存储器装置200可使线270、271及272上的电压从电压V0(时间Td处)增大到电压V10且在时间间隔内(例如在时间Td与Th之间)使线270、271及272保持处于电压V10以诱发GIDL电流(例如在图2B中的结244处)。在时间Th处，电压V10可经降低使得到复位阶段926结束之时(例如在时间Ti与Tj之间)其可达到电压V0。以类似方式，在复位阶段926中，存储器装置200可使线291上的电压从电压V0增大到电压V11且在时间间隔内使线291保持处于电压V11以诱发GIDL电流(例如在图2B中的结245处)。接着，电压V11可经降低使得到复位阶段926结束之时其可达到电压V0。
电压V10及V11中的每一者可具有正值。电压V10及V11的值可相同或不同。例如，电压V10的值可等于、小于或大于电压V11的值。在时间Td与Th之间施加到选定块的选择栅极280、285及286的电压V0可为0伏特。替代地，只要正值小于电压V10及V11的值，就可在时间Td与Th之间将具有此正值的电压施加到选定块的选择栅极280、285及286，使得GIDL电流可出现于结244或结245或两者处(图2B)以在时间Td与Th之间将空穴提供到主体240。
图10展示说明根据本发明的实施例的图2A及图2B的存储器装置200的读取操作1010的读取阶段1015及复位阶段1016的图式。以下描述参考图2A、图2B及图10。在读取阶段1015中，存储器装置200(图2A)可确定(例如读取)存储于存储器单元串(例如存储器单元串231)的存储器单元210、211、212及213中的选定存储器单元中的信息的值。可在读取阶段1015结束时(例如在时间1097处)，执行复位阶段1016。如图10中所展示，存储器装置200可经配置以在信号RESET具有电平VENABLE时执行复位阶段1016。存储器装置200可经配置以绕过读取操作1010中的复位阶段1016。然而，如下文参考图11A及图11B更详细描述，在读取操作1010(图10)中包含复位阶段1016可提高存储器装置200的可靠性。
图11A为展示根据本发明的实施例的在图10的读取操作1010期间图2A及图2B的存储器装置200的一些信号的波形的时序图。在图11A中，阶段1015及1016对应于图10中所展示的阶段。图11A中的信号(例如WL01、WL11、WL21及WL31)对应于图2A中所展示的相同信号。以下描述参考图2A、图2B、图10及图11A。
读取操作1010期间的选定元件及未选定元件可与写入操作310(图3及图4)中的元件相同。例如，在读取操作1010中，假定存储器块2030(图2A)为选定存储器块，假定存储器块2031为未选定存储器块，假定存储器单元串231为选定存储器单元串。假定存储器单元串231及所述存储器单元串的存储器单元211分别为选定存储器单元串及选定存储器单元。因此，选定块的控制栅极251(与信号WL10相关联)可为选定控制栅极。选定块的控制栅极250、252及253(与信号WL00、WL20及WL30相关联)可为未选定控制栅极。选定块的选择栅极286(与对应信号SGD10相关联)可为选定选择栅极。选定块的选择栅极285(与信号SGD00相关联)可为未选定选择栅极。选定块的选择栅极280(与信号SGS0相关联)可为选定选择栅极。在存储器块2031中，控制栅极250、251、252及253(与信号WL01、WL11、WL21及WL31相关联)可为未选定控制栅极。未选定块的选择栅极280、285及286(与信号SGS1、SGD01及SGD11相关联)可为未选定选择栅极。
如图11A中所展示，可在时间T1与Tm之间的时间间隔期间执行读取阶段1015以确定存储于选定存储器单元中的信息的值。可在时间Tm与Tn之间的时间间隔期间执行复位阶段1016。
在读取阶段1015中，存储器装置200可在时间T1与Tm之间的时间间隔期间将电压Vread施加到选定块的控制栅极251(与信号WL10相关联)。线251上的电压在时间T1之前可处于电压V0。存储器装置200可在时间T1与Tm之间的时间间隔期间将电压Vpassr施加到选定块的控制栅极250、252及253(与信号WL00、WL20及WL30相关联)。控制栅极250、252及253上的电压在时间T1之前可处于电压V0。电压Vread及Vpassr中的每一者可具有比电压V0的值大的正值。电压Vpassr的值可大于电压Vread的值。
在读取阶段1015中，存储器装置200可将电压Vsg施加到选定块的选择栅极286(与信号SGD10相关联)及选定块的选择栅极280(与信号SGS0相关联)。选择栅极280及286上的电压在时间T1之前可处于电压V0。在读取阶段1015中，存储器装置200可将电压V0施加到选定块的选择栅极285(与信号SGD00相关联)。
取决于存储于选定存储器单元中的信息的值，读取阶段1015中的线270、271及272(与信号BL0、BL1及BL2相关联)上的电压可处于电压Vblr或电压V0。读取阶段1015中的线291(与信号SRC相关联)上的电压可处于电压V0。
未选定块的控制栅极250、251、252及253(与信号WL01、WL11、WL21及WL31相关联)及未选定块的选择栅极280、285及286(与信号SGS1、SGD01及SGD11相关联)可处于浮动条件。
在读取阶段1015中，在存储器块2030中，存储器单元串231(选定)及未选定存储器单元串(其与存储器单元串231共享相同控制栅极250、251、252及253)的主体240(图2B)的电势可在读取阶段1015结束时(例如在时间1097处)降到负电势。所述负电势可导致存储器块2030中的非所要状况，例如栅极应力状况及热电子注入状况，如上文所描述(例如参考图4到图6)。可执行复位阶段1016(图10及图11A)以控制(例如增大)主体240的电势，例如使主体240的电势从负电势增大到0伏特或接近0伏特。因此，可避免读取阶段1015中的栅极应力状况及热电子注入状况。复位阶段1016可包含上文分别参考图5及图6所描述的复位阶段516或复位阶段616。因此，与图5中的复位阶段516或图6中的复位阶段616相关联的波形可用于图11A中的复位阶段1016。
如上文在图3的描述中所提及，写入验证阶段317可包含读取阶段，例如读取阶段1015(图10及图11A)。因此，图3中的写入验证阶段317与复位阶段316(图3中的时间399之后的复位阶段316)的组合的波形可与图11A的读取阶段1015与复位阶段1016的组合的波形类似或相同。
图11B为展示根据本发明的实施例的在图10的读取操作期间图2A及图2B的存储器装置的一些信号的波形的替代时序图。在图11B中，阶段1015及1016对应于图10中所展示的阶段。图11B中的信号(例如WL01、WL11、WL21及WL31)对应于图2A中所展示的相同信号。以下描述参考图2A、图2B、图10及图11B。
读取操作1010期间的选定元件及未选定元件可与写入操作310(图3及图4)中的元件相同。例如。在读取操作1010中，假定存储器块2030(图2A)为选定存储器块，假定存储器块2031为未选定存储器块，假定存储器单元串231为选定存储器单元串。假定存储器单元串231及所述存储器单元串的存储器单元211分别为选定存储器单元串及选定存储器单元。因此，选定块的控制栅极251(与信号WL10相关联)可为选定控制栅极。选定块的控制栅极250、252及253(与信号WL00、WL20及WL30相关联)可为未选定控制栅极。选定块的选择栅极286(与对应信号SGD10相关联)可为选定选择栅极。选定块的选择栅极285(与信号SGD00相关联)可为未选定选择栅极。选定块的选择栅极280(与信号SGS0相关联)可为选定选择栅极。在存储器块2031中，控制栅极250、251、252及253(与信号WL01、WL11、WL21及WL31相关联)可为未选定控制栅极。未选定块的选择栅极280、285及286(与信号SGS1、SGD01及SGD11相关联)可为未选定选择栅极。
如图11B中所展示，可在时间T1与Tm之间的时间间隔期间执行读取阶段1015以确定存储于选定存储器单元中的信息的值。可在时间Tm与Tn之间的时间间隔期间执行复位阶段1016。
在读取阶段1015中，存储器装置200可在时间T1与Tm之间的不同时间间隔期间将具有不同值的电压施加到选定块的控制栅极251(与信号WL10相关联)。例如，存储器装置200可按图11B中所展示的次序将电压Vpre+Vc、Vread及Vpre+Vc施加到选定块的控制栅极251。线251上的电压在时间T1之前可处于电压V0。电压Vpre可具有等于存储器装置200的供应电压(例如Vcc)的值。电压Vc可具有正值。电压Vread可具有比电压V0的值大且比电压Vpre+Vc的总和小的正值。
存储器装置200可在时间T1与Tm之间的不同时间间隔期间将具有不同值的电压施加到选定块的控制栅极250、252及253(与信号WL00、WL20及WL30相关联)。例如，存储器装置200可按图11B中所展示的次序将电压Vpre+Vc、Vpassr及Vpre+Vc施加到选定块的控制栅极250、252及253。控制栅极250、252及253上的电压在时间T1之前可处于电压V0。电压Vpassr可具有比电压V0的值大且比电压Vpre+Vc的总和大的正值。
在读取阶段1015中，存储器装置200可在时间T1与Tm之间的不同时间间隔期间将不同电压施加到选定块的选择栅极286(与信号SGD10相关联)。如图11B中所展示，施加到选定块的选择栅极286的电压可与施加到选定块的控制栅极250、252及253(与信号WL00、WL20及WL30相关联)的电压(例如Vpre+Vc、Vpassr及Vpre+Vc)相同。
存储器装置200可在时间T1与Tm之间的时间间隔期间将电压Vpassr施加到选定块的选择栅极280(与信号SGS0相关联)。例如，如图11B中所展示，可将电压Vpassr施加到选定块的选择栅极280，同时还将电压Vpassr施加到选定块的控制栅极250、252及253(与信号WL00、WL20及WL30相关联)及选定块的选择栅极286(与信号SGD10相关联)。选定块的选择栅极280上的电压在时间T1之前可处于电压V0。
存储器装置200可在时间T1与Tm之间的不同时间间隔期间将电压Vpre+Vc施加到选定块的选择栅极285(与信号SGD00相关联)。例如，如图11B中所展示，可将电压Vpre+Vc施加到选定块的栅极285，同时还将电压Vpre+Vc施加到选定块的控制栅极251(与信号WL10相关联)、选定块的控制栅极250、252及253(与信号WL00、WL20及WL30相关联)及选定块的选择栅极286(与信号SGD10相关联)。选定块的选择栅极285上的电压在时间T1之前可处于电压V0。
取决于存储于选定存储器单元中的信息的值，读取阶段1015中的线270、271及272(与信号BL0、BL1及BL2相关联)上的电压可处于电压Vpre或电压Vblr(例如V0)。读取阶段1015中的线291(与信号SRC相关联)上的电压可处于电压V0。
未选定块的控制栅极250、251、252及253(与信号WL01、WL11、WL21及WL31相关联)及未选定块的选择栅极280、285及286(与信号SGS1、SGD01及SGD11相关联)可处于浮动条件。
在读取阶段1015中，在存储器块2030中，存储器单元串231(选定)及未选定存储器单元串(其与存储器单元串231共享相同控制栅极250、251、252及253)的主体240(图2B)的电势可在读取阶段1015结束时(例如在时间1097处)降到负电势。所述负电势可导致存储器块2030中的非所要状况，例如栅极应力状况及热电子注入状况，如上文所描述(例如参考图4到图6)。可执行复位阶段1016(图10及图11B)以控制(例如增大)主体240的电势，例如使主体240的电势从负电势增大到0伏特或接近0伏特。因此，可避免读取阶段1015中的栅极应力状况及热电子注入状况。复位阶段1016可包含上文分别参考图5及图6所描述的复位阶段516或复位阶段616。因此，与图5中的复位阶段516或图6中的复位阶段616相关联的波形可用于图11B中的复位阶段1016。
如上文在图3的描述中所提及，写入验证阶段317可包含读取阶段，例如读取阶段1015(图10及图11B)。因此，图3中的写入验证阶段317与复位阶段316(图3中的时间399之后的复位阶段316)的组合的波形可与图11B的读取阶段1015与复位阶段1016的组合的波形类似或相同。
图12为展示根据本发明的实施例的在读取操作期间1230图2A及图2B的存储器装置200的一些信号的波形的时序图。存储器装置200可经配置以执行读取操作1230(图12)，作为读取操作1010(图10及图11A或图11B)的替代。
在图12中，读取阶段1235可确定存储于存储器单元串(例如存储器单元串231)的存储器单元210、211、212及213中的选定存储器单元中的信息的值。可执行复位阶段1236以控制主体240的电势，例如通过将空穴(例如由GIDL电流产生)注入到主体240中以移除或最小化主体240中的负电势，如上文参考图4到图6所描述。
在读取阶段1235中，存储器装置200可在时间Tp与Tu之间将电压Vread施加到选定块的控制栅极251(与信号WL10相关联)，在时间Tp与Tt之间将电压Vpassr施加到选定块的控制栅极250、252及253(与信号WL00、WL20及WL30相关联)，且在时间Tp与Tq之间将电压Vsg施加到选定块的选择栅极286及280(与信号SGD10及SGS0相关联)。存储器装置200可在时间Tp与Tx之间将电压V0施加到选定块的选择栅极285(与信号SGD00相关联)。在时间Tq处，电压Vsg可经降低使得其可在时间Tr处达到电压V0。
取决于存储于选定存储器单元中的信息的值，读取阶段1235中的线270、271及272(与信号BL0、BL1及BL2相关联)上的电压可处于电压Vblr或电压V0。读取阶段1235中的线291上的电压可处于电压V0。
未选定块的控制栅极250、251、252及253(与信号WL01、WL11、WL21及WL31相关联)及未选定块的选择栅极280、285及286(与信号SGS1、SGD01及SGD11相关联)可处于浮动条件。
在读取阶段1235结束时(例如在时间1299处)，存储器单元串231(选定)及未选定存储器单元串(其与存储器单元串231共享相同控制栅极250、251、252及253)的主体240(图2B)的电势可降到负电势。可执行复位阶段1236以控制主体240的电势，例如通过将空穴(例如由GIDL电流产生)注入到主体240中以移除或最小化主体240中的负电势。
在复位阶段1236中，存储器装置200可从时间Ts到时间Tu使选定块的控制栅极251上的电压保持处于Vread，且从时间Ts到时间Tt使选定块的控制栅极250、252及253上的电压保持处于Vpassr。在时间Tt处，电压Vpassr可经减小使得到时间Tu之时其可达到电压V0。在时间Tu处，电压Vread可经减小使得到时间Tv之时其可达到电压V0。
在复位阶段1236中，存储器装置200可使线270、271及272上的电压从电压V0(时间Ts处)增大到电压V12，且在一时间间隔内(例如在时间Ts与Tv之间)使线270、271及272保持处于电压V12以诱发GIDL电流(例如在图2B中的结244处)。在时间Tv处，电压V12可经降低使得到复位阶段1236结束之时(例如在时间Tw与Tx之间)其可达到电压V0。以类似方式，在复位阶段1236中，存储器装置200可使线291上的电压从电压V0增大到电压V13，在时间间隔内使线291保持处于电压V13以诱发GIDL电流(例如在图2B中的结245处)。接着，电压V13可经降低使得到复位阶段1236结束之时其可达到电压V0。
电压V12及V13中的每一者可具有正值。电压V12及V9的值可相同或不同。例如，电压V12的值可等于、小于或大于电压V9的值。在时间Ts与Tv之间施加到选定块的选择栅极280、285及286的电压V0可为0伏特。替代地，只要正值小于电压V12及V13的值，就可在时间Ts与Tv之间将具有此正值的电压施加到选择栅极280、285及286，使得GIDL电流可出现于结244或结245或两者处(图2B)以在时间Ts与Tv之间将空穴提供到主体240。
如上文在图3的描述中所提及，写入验证阶段317可包含读取阶段，例如图12的读取阶段1235。因此，图3的写入验证阶段317与复位阶段316(图3的时间399之后的复位阶段316)的组合的波形可与图12的读取阶段1235与复位阶段1236的组合的波形类似或相同。
图13展示说明根据本发明的实施例的图2A及图2B的存储器装置200的擦除操作1310的擦除验证阶段1315及复位阶段1316的图式。可在擦除操作1310的擦除阶段(图中未展示)之后执行擦除验证阶段1315及复位阶段1316。在擦除阶段中，可擦除来自存储器块(例如图2A中的2030或2031)中的一些或全部存储器单元(例如210、211、212及213)的信息。
在图13的擦除验证阶段1315中，存储器装置200可确定特定存储器块中的选定存储器单元的状态是否在执行擦除阶段之后达到其目标状态。擦除验证阶段1315可包含读取阶段，例如图10及图11A的读取阶段1015或图10及图11B的读取阶段1015。因此，与擦除验证阶段1315(图13)相关联的操作及信号波形可与读取阶段1015的操作及信号波形类似或相同。
如图13中所展示，可在信号RESET具有电平VENABLE时执行复位阶段1316且可在擦除验证阶段1315结束时(例如在时间1396处)执行复位阶段1316。复位阶段1316可包含图10及图11A或图10及图11B的复位阶段1016。因此，与复位阶段1316相关联的操作及信号波形可与复位阶段1016的操作及信号波形类似或相同。存储器装置200可经配置以绕过擦除操作1310中的复位阶段1316。然而，在擦除操作1310中执行复位阶段1316可在擦除验证阶段结束时控制主体240的电势，例如通过将空穴(由GIDL电流产生)注入到主体240中以移除或最小化主体240中的原本可在擦除阶段结束时存在于主体240中的负电势。
图14为根据本发明的实施例的在装置中执行操作(例如读取、写入或擦除)的方法1400的流程图。方法1400可用于存储器装置(例如存储器装置100(图1)及存储器装置200(图2A及图2B))中。
如图14中所展示，方法1400的活动1410可包含：接收命令以在装置中执行操作。所述命令可包含读取命令、写入命令或擦除命令。可由在装置外部的存储器控制器或处理器将所述命令提供到所述装置。
方法1400的活动1420可包含：基于活动1410中所接收的命令而执行操作。例如，如果活动1410中所接收的命令包含写入命令，那么活动1420中所执行的操作可包含写入操作。活动1420中的写入操作可包含上文所描述的写入操作，例如写入操作310(图3及图4)、写入操作710(图7及图8)或写入操作920(图9)。
在另一实例中，如果活动1410中所接收的命令包含读取命令，那么活动1420中所执行的操作可包含读取操作。活动1420中的读取操作可包含上文所描述的读取操作，例如读取操作1010(图10及图11A或图11B)或读取操作1230(图12)。
在进一步实例中，如果活动1410中所接收的命令包含擦除命令，那么活动1420中所执行的操作可包含擦除操作。活动1420中的擦除操作可包含上文所描述的擦除操作，例如擦除操作1310(图13)。
方法1400的活动1430可包含：控制与装置的存储器单元串相关联的主体的电势。活动1430中的主体可包含装置的存储器单元串的主体，例如图2A中的存储器单元串231或存储器装置200的其它存储器单元串的主体240(图2B)。在活动1430中控制主体的电势可包含：执行复位阶段，例如执行上文参考图1到图13所描述的复位阶段中的一者。因此，在活动1430中控制主体的电势可包含：在上文参考图1到图13所描述的复位阶段中执行活动。此类活动可包含：在与存储器单元串相关联的主体中诱发GIDL电流；将空穴注入到与存储器单元串相关联的主体中；从与存储器单元串相关联的主体移除过剩电子；增大与存储器单元串相关联的主体的电势；及上文参考图1到图13所描述的其它活动。
如图14中所展示，方法1400还可包含可与活动1430类似或相同的活动1415。例如，活动1415可包含：控制与装置的存储器单元串相关联的主体的电势。在活动1415中控制主体的电势可包含：在上文参考图1到图13所描述的复位阶段中执行活动。
可在执行活动1420之前执行活动1415。例如，如果活动1410中所接收的命令包含写入命令，那么如上文所描述，活动1420可执行可包含写入阶段的写入操作。然而，可在执行活动1420中的写入阶段之前执行活动1425。例如，活动1415可包含：在活动1420中执行写入阶段之前执行复位阶段。在一些情况中，方法1400可省略活动1415。
设备(例如存储器装置100及200)及方法(例如与存储器装置100及200相关联的操作方法，及与图14相关联的方法)的说明希望提供各种实施例的结构的大体理解，且不希望提供可能利用本文所描述的结构的设备的全部元件及特征的完全描述。本文的设备可指(例如)电路、裸片、装置(例如存储器装置100及200)或包含装置(例如存储器装置100及200)的系统(例如计算机、蜂窝式电话或其它电子系统)。
上文所描述的设备(例如存储器装置100及200或存储器装置100及200的部件，其包含图1中的存储器控制单元116、图1中的复位电路195及图2A中的复位电路295)可全部均特征化为本文的“若干模块”(或“模块”)。如各种实施例的特定实施方案所期望及/或所适合，此类模块可包含硬件电路、单处理器及/或多处理器电路、存储器电路、软件程序模块及对象及/或固件及其组合。
存储器装置100及200可包含于例如高速计算机、通信及信号处理电路、单处理器或多处理器模块、单个或多个嵌入式处理器、多核心处理器、消息信息交换器及特定应用模块(其包含多层多芯片模块)的设备(例如电子电路)中。此类设备可进一步被包含作为例如电视、蜂窝式电话、个人计算机(例如膝上型计算机、桌面计算机、手提式计算机、平板计算机等等)、工作站、收音机、视频播放器、音频播放器(例如MP3(动画专家群、音频层3)播放器)、车辆、医疗装置(例如心脏监测器、血压监测器等等)、机顶盒及其它者的各种其它设备(例如电子系统)内的子组件。
上文参考图1到图14所描述的实施例包含设备及方法，所述设备具有包含位于所述设备的不同层级中的存储器单元的存储器单元串及耦合到所述存储器单元串的数据线。所述存储器单元串包含与所述存储器单元相关联的柱状主体。此类设备中的至少一者可包含模块，所述模块经配置以将信息存储于多个存储器单元中的一者中及/或确定存储于多个存储器单元中的一者中的信息的值。所述模块还可经配置以将具有正值的电压施加到所述数据线及/或源极以控制所述主体的电势。本发明还描述包含额外设备及方法的其它实施例。
以上描述及图式说明本发明的一些实施例以使所属领域的技术人员能够实践本发明的所述实施例。其它实施例可并入有结构、逻辑、电气、工艺及其它变化。实例仅代表可能的变动。一些实施例的部分及特征可包含于或取代其它实施例的部分及特征。所属领域的技术人员将在阅读及理解以上描述之后明白许多其它实施例。

Claims (31)

1.一种在存储器操作中控制主体电势的设备，其包括：
存储器单元串，其包含位于所述设备的不同层级中的存储器单元，所述存储器单元串包含与所述存储器单元相关联的主体；
源极，其耦合到所述存储器单元串；
数据线，其耦合到所述存储器单元串；以及
模块，其经配置以：在操作的第一时间间隔期间执行将信息存储于所述存储器单元中的一存储器单元中及确定存储于所述存储器单元中的一存储器单元中的信息的值中的至少一者；及在所述操作的第二时间间隔期间将具有正值的电压施加到所述源极及所述数据线以控制所述主体的电势。
2.根据权利要求1所述的设备，其中所述模块经配置以在所述操作的第二时间间隔期间将具有正值的电压施加到所述源极及所述数据线中的至少一者包括：所述模块经配置以在所述第二时间间隔期间于所述主体的至少一部分中诱发漏极漏泄电流。
3.根据权利要求1所述的设备，其中所述模块经配置以在所述操作的第二时间间隔期间将具有正值的电压施加到所述源极及所述数据线中的至少一者包括：所述模块经配置以在所述第二时间间隔期间将空穴注入到所述主体中。
4.一种在存储器操作中控制主体电势的设备，其包括：
存储器单元串，其包含位于所述设备的不同层级中的存储器单元及选择晶体管，所述存储器单元串包含与所述存储器单元及所述选择晶体管相关联的主体；
控制栅极，其与所述存储器单元串相关联；
选择栅极，其与所述选择晶体管相关联；
数据线，其耦合到存储器单元串的所述主体；
源极，其耦合到存储器单元串的所述主体；以及
模块，其经配置以：
在对所述存储器单元中的选定存储器单元执行的操作的第一阶段的至少一部分及第二阶段的至少一部分中，将具有正值的第一电压施加到所述控制栅极；
在所述第一阶段的至少一部分中将具有第一值的第二电压施加到所述选择栅极，且在所述第二阶段的至少一部分中将具有第二值的第二电压施加到所述选择栅极；以及
在所述第二阶段的至少一部分中，将具有正值的第三电压施加到所述数据线及所述源极。
5.根据权利要求4所述的设备，其中所述模块经配置以在所述操作的所述第一阶段中将信息存储于所述选定存储器单元中。
6.根据权利要求4所述的设备，其中所述模块经配置以在所述操作的所述第一阶段中确定存储于所述选定存储器单元中的信息的值。
7.根据权利要求4所述的设备，其中所述模块经配置以在所述操作的所述第一阶段中确定存储于所述选定存储器单元中的信息的值是否达到目标值。
8.一种在存储器操作中控制主体电势的设备，其包括：
存储器单元串，其包含位于所述设备的不同层级中的存储器单元及选择晶体管，所述存储器单元串包含与所述存储器单元及所述选择晶体管相关联的主体；
控制栅极，其与所述存储器单元串相关联；
选择栅极，其与所述选择晶体管相关联；
数据线，其耦合到存储器单元串的所述主体；以及
模块，其经配置以：在对所述存储器单元中的一者执行的操作的第一阶段的至少一部分及第二阶段的至少一部分中，将电压施加到所述控制栅极；在所述第一阶段的至少一部分中将具有第一值的电压施加到所述选择栅极，且在所述第二阶段的至少一部分中将具有第二值的电压施加到所述选择栅极；及在所述第二阶段的至少一部分中将具有正值的电压施加到所述数据线及耦合到所述存储器单元串的源极。
9.根据权利要求8所述的设备，其中所述模块经配置以在第一阶段的至少一部分及第二阶段的至少一部分中将电压施加到所述控制栅极包括：所述模块经配置以在所述第一阶段的所述至少一部分中施加具有编程值的电压，且经配置以在所述第二阶段期间将接地电势施加到所述控制栅极。
10.根据权利要求8所述的设备，其中所述存储器单元串进一步包含与所述主体相关联的额外选择晶体管及与所述额外选择晶体管相关联的额外选择栅极，且其中所述模块经配置以在所述第一阶段的至少一部分中将具有第一值的额外电压施加到所述额外选择栅极，且在所述第二阶段的至少一部分中将具有第二值的额外电压施加到所述额外选择栅极。
11.根据权利要求8所述的设备，其中所述第一阶段包含写入阶段。
12.根据权利要求8所述的设备，其中所述第一阶段包含读取阶段。
13.根据权利要求8所述的设备，其中所述第一阶段包含写入验证阶段。
14.根据权利要求8所述的设备，其中所述第一阶段包含擦除验证阶段。
15.一种在存储器操作中控制主体电势的方法，其包括：
在操作的第一时间间隔期间，对装置的存储器单元串的多个存储器单元中的一存储器单元执行所述操作，所述存储器单元串的所述存储器单元位于所述装置的不同层级中，所述存储器单元串包含与所述存储器单元相关联且耦合到所述装置的数据线及源极的主体；以及
在所述操作的第二时间间隔期间，将具有正值的电压施加到所述数据线及所述源极以在所述主体的至少一部分中诱发漏极漏泄电流，同时在所述第二时间间隔的至少一部分期间，与所述存储器单元串相关联的所述装置的控制栅极上的电压具有正值。
16.根据权利要求15所述的方法，其中执行所述操作包含：将信息存储于所述存储器单元中。
17.根据权利要求15所述的方法，其中执行所述操作包含：确定存储于所述存储器单元中的信息的值。
18.根据权利要求15所述的方法，其中执行所述操作包含：确定存储于所述存储器单元中的信息的值是否达到目标值。
19.根据权利要求15所述的方法，其中在所述第一时间间隔期间执行所述操作包含在所述第一时间间隔的至少一部分期间将具有第一值的电压施加到与所述存储器单元串的选择晶体管相关联的选择栅极；且其中在第二时间间隔期间诱发漏极漏泄电流包含在所述第二时间间隔的至少一部分期间，将具有第二值的电压施加到所述选择栅极，其中所述第二值小于所述第一值。
20.一种在存储器操作中控制主体电势的方法，其包括：
在操作的第一阶段期间，将信息存储于存储器单元串的存储器单元中的选定存储器单元中，所述存储器单元串的所述存储器单元位于装置的不同层级中，所述存储器单元串包含与所述存储器单元相关联的主体；
在所述操作的第二阶段期间，确定存储于所述选定存储器单元中的所述信息的值是否达到目标值；以及
在所述第一阶段与所述第二阶段之间的时间间隔期间，将具有正值的电压施加到耦合到所述存储器单元串的数据线及耦合到所述存储器单元串的源极，以控制所述主体的电势。
21.根据权利要求20所述的方法，进一步包括：
在所述时间间隔期间，将具有接地电势的电压施加到与所述存储器单元串相关联的控制栅极。
22.根据权利要求20所述的方法，进一步包括：
在所述时间间隔的至少一部分期间，将具有正值的电压施加到与所述存储器单元串相关联的控制栅极。
23.根据权利要求20所述的方法，进一步包括：
在所述第一阶段之前，从所述主体移除过剩电子。
24.一种在存储器操作中控制主体电势的方法，其包括：
在操作的第一时间间隔期间，确定存储于存储器单元串的存储器单元中的选定存储器单元中的信息的值，所述存储器单元串的所述存储器单元位于装置的不同层级中，所述存储器单元串包含与所述存储器单元相关联的主体；以及
在所述操作的第二时间间隔期间，将具有正值的电压施加到耦合到所述存储器单元串的数据线及耦合到所述存储器单元串的源极，以控制所述主体的电势。
25.根据权利要求24所述的方法，进一步包括：
在所述第二时间间隔期间，将具有接地电势的电压施加到与所述存储器单元串相关联的控制栅极。
26.根据权利要求24所述的方法，进一步包括：
在所述第二时间间隔的至少一部分期间，将具有正值的电压施加到与所述存储器单元串相关联的控制栅极。
27.一种在存储器操作中控制主体电势的方法，其包括：
在操作的第一阶段期间对存储器单元串的多个存储器单元中的一存储器单元执行所述操作，所述存储器单元串的所述存储器单元位于装置的不同层级中，所述存储器单元串包含与所述存储器单元相关联的主体；
在所述操作的第二阶段的至少一部分期间，将具有正值的电压施加到耦合到所述主体的数据线；以及
在所述操作的所述第二阶段的至少一部分期间，将具有正值的电压施加到耦合到所述主体的源极。
28.根据权利要求27所述的方法，其中在所述第一阶段期间执行操作包括在所述第一阶段的至少一部分期间将第一电压施加到与所述存储器单元串的选择晶体管相关联的选择栅极，所述方法进一步包括：
在所述第二阶段的至少一部分期间，将第二电压施加到所述选择栅极，其中所述第二电压具有比所述第一电压的值小的值。
29.根据权利要求28所述的方法，其中在所述第一阶段期间执行操作进一步包括在所述第一阶段的至少一部分期间将第三电压施加到与所述存储器单元串的额外选择晶体管相关联的额外选择栅极，所述方法进一步包括在所述第二阶段的至少一部分期间将第四电压施加到所述额外选择栅极，其中所述第四电压具有比所述第三电压的值小的值。
30.根据权利要求29所述的方法，进一步包括：
到所述第二阶段结束之时，将所述选择栅极及所述额外选择栅极上的所述电压降低到0伏特。
31.根据权利要求27所述的方法，进一步包括：
在所述第二阶段结束时，使与所述存储器单元串相关联的控制栅极保持处于正值。
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