TWI660360B - 測試系統及其操作方法 - Google Patents

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Abstract

本揭露提供一種動態隨機存取記憶體（dynamic random access memory，DRAM）的測試系統。該DRAM包括一陣列。該陣列包括一第一記憶列、一第二記憶列、一測試胞。該第一記憶列包括一第一字元線以及該第二記憶列包括一第二字元線。該第二字元線緊鄰該第一字元線。該測試胞受控於該第二字元線。該測試系統包括一工作站。該工作站經配置以基於該測試胞的一漏電荷，評估該第二記憶列上的一列錘子效應，其中該漏電荷係由施加到該第一字元線的一脈波的一AC成份引起。

Description

測試系統及其操作方法
本申請案主張2017年12月22日申請之美國臨時申請案第62/609,661號及2018年1月8日申請之美國正式申請案第15/864,374號的優先權及益處，該美國臨時申請案及該美國正式申請案之內容以全文引用之方式併入本文中。
本揭露係關於一種測試系統及其操作方法，並且更具體地係關於一種動態隨機存取記憶體（dynamic random access memory，DRAM）的測試系統及其操作方法。
動態隨機存取記憶體（dynamic random access memory，DRAM）是一種隨機存取記憶體的型態。該種型態的隨機存取記憶體將每個位元的資料儲存在單獨的電容器中。最簡單的DRAM胞包括單個N型金屬氧化物半導體（n-type metal-oxide-semiconductor，NMOS）電晶體和單個電容器。如果電荷儲存在電容器中，則根據所使用的慣例，該胞被稱為儲存邏輯高。如果不存在電荷，則稱該胞儲存邏輯低。由於電容器中的電荷隨時間消耗，因此DRAM系統需要額外的更新電路來週期性地更新儲存在電容器中的電荷。由於電容器只能儲存非常有限的電荷量，為了快速區分邏輯1和邏輯0之間的差異，通常每個位元使用兩個位元線（bit line，BL），其中位元線對中的第一位被稱為位元線真（bit line true，BLT），另一個是位元線補數（bit line complement，BLC）。單個NMOS電晶體的閘極由字元線（word line，WL）控制。
上文之「先前技術」說明僅係提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應作為本案之任一部分。
本揭露之一實施例提供一種動態隨機存取記憶體（dynamic random access memory，DRAM）的測試系統。該DRAM包括一陣列。該陣列包括一第一記憶列、一第二記憶列、一測試胞。該第一記憶列包括一第一字元線以及該第二記憶列包括一第二字元線。該第二字元線緊鄰該第一字元線。該測試胞受控於該第二字元線。該測試系統包括一工作站。該工作站經配置以基於該測試胞的一漏電荷，評估該第二記憶列上的一列錘子效應，其中該漏電荷係由施加到該第一字元線的一脈波的一AC成份引起。
在本揭露之一些實施例中，該工作站還經配置以測量由該AC成份引起的一漏電流，並且通過將該漏電流乘以該第一字元線的一個啟動週期來計算該漏電荷。
在本揭露之一些實施例中，該測試系統還包括一電源供應器。該電源供應器經配置以提供具有一高狀態和一低狀態的該脈波。該工作站進一步經配置以建立該高狀態的一臨界電壓準位和來自該測試胞的一臨界漏電荷之間的一關係，該臨界漏電荷係由該AC成份引起，其中該列錘子效應，因應於該臨界電壓準位和該臨界漏電荷，發生。
在本揭露之一些實施例中，該第一記憶列包括包含一電晶體的一記憶胞。該測試系統還包括一電源供應器。該電源供應器經配置以分別向該電晶體的一汲極和一源極提供一第一電壓和一第二電壓，其中該工作站經配置以建立該第一電壓、該第二電壓和來自該測試胞的該臨界漏電荷之間的關係，該臨界漏電荷係由該AC成份引起，其中該列錘子效應，因應於該第一電壓、該第二電壓和該臨界漏電荷，發生。
在本揭露之一些實施例中，該電源供應器還經配置以向該電晶體的一基極提供一第三電壓，其中該工作站經配置以建立該第一電壓、該第二電壓、該第三電壓和該臨界漏電荷之間的關係，其中該列錘子效應，因應於該第一電壓、該第二電壓、該第三電壓和該臨界漏電荷，發生。
在本揭露之一些實施例中，該第一記憶列包括包含一電晶體的一記憶胞，並且該測試系統還包括一電源供應器。該電源供應器經配置以向該電晶體的一基極提供一第二電壓，其中該工作站經配置以建立該第二電壓與來自該測試胞的一臨界漏電荷之間的關係，該臨界漏電荷係由該AC成份引起，其中該列錘子效應，因應於該第二電壓和該臨界漏電荷，發生。
在本揭露之一些實施例中，該工作站還經配置以通過從由該脈波引起的一第二電荷中消除由該脈波的DC成份引起的一第一電荷來計算該漏電荷。
在本揭露之一些實施例中，以交錯的方式向該第一字元線施加一DC電流和該脈波，其中該工作站經配置以測量來自該測試胞的一第一漏電流，該第一漏電流係由該DC電流引起；測量來自該測試胞的一第二漏電流，該第二漏電流係由該脈波引起；並且基於該第一漏電流和該第二漏電流評估該列錘子效應。
在本揭露之一些實施例中，該工作站還經配置以通過將該第一漏電流乘以該第一字元線的一個啟動週期來計算該第一電荷，並且通過將該第二漏電流乘以一個啟動週期來計算該第二電荷。
在本揭露之一些實施例中，該工作站還經配置以通過相互消除該第一電荷和該第二電荷來計算該漏電荷。
本揭露之一實施例，提供一種測試方法。該測試方法包括：將一脈波施加到一記憶體陣列的一第一字元線；以及基於來自一測試胞的一漏電荷來評估該記憶體陣列的一第二字元線上的一列錘子效應，該漏電荷係由該脈波的一AC成份引起，其中該第二字元線緊鄰該第一字元線，並且其中該測試胞受控於該第二字元線。
在本揭露之一些實施例中，該測試方法還包括：測量由該AC成份引起的一漏電流；以及通過將該漏電流乘以該第一字元線的一個啟動週期來計算該漏電荷。
在本揭露之一些實施例中，該脈波具有一高狀態和一低狀態。該測試方法還包括：建立該高狀態的一臨界電壓準位和來自該測試胞的一臨界漏電荷之間的關係，該臨界漏電荷係由該AC成份引起，其中該列錘子效應，因應於該臨界電壓準位和該臨界漏電荷，發生。
在本揭露之一些實施例中，該測試方法還包括：將一第一電壓和一第二電壓分別提供給受控於該第一字元線的一電晶體的一汲極和一源極；以及建立該第一電壓、該第二電壓和來自該測試胞的一臨界漏電荷之間的關係，該臨界漏電荷係由該AC成份引起，其中該列錘子效應，因應於該第一電壓、該第二電壓和該臨界漏電荷，發生。
在本揭露之一些實施例中，該測試方法還包括：向電晶體的一基極提供一第三電壓；以及建立該第一電壓、該第二電壓、該第三電壓和該臨界漏電荷之間的一關係，其中該列錘子效應，因應於該第一電壓、該第二電壓、該第三電壓和該臨界漏電荷，發生。
在本揭露之一些實施例中，該測試方法還包括：向該電晶體的一基極提供一第二電壓；以及建立該第二電壓與來自該測試胞的一臨界漏電荷之間的關係，該臨界漏電荷係由該AC成份引起，其中該列錘子效應，因應於該第二電壓和該臨界漏電荷，發生。
在本揭露之一些實施例中，該測試方法還包括：通過從由該脈波引起的一第二電荷中消除由該脈波的一DC成份引起的一第一電荷來計算該漏電荷。
在本揭露之一些實施例中，該測試方法還包括：將一DC電流施加到該第一字元線；測量來自該測試胞的一第一漏電流，該第一漏電流係由該DC電流引起；測量自該測試胞的一第二漏電流，該第二漏電流係由該脈波引起；以及基於該第一漏電流和該第二漏電流評估該列錘子效應。
在本揭露之一些實施例中，該測試方法還包括：通過將該第一漏電流乘以該第一字元線的一個啟動週期來計算該第一電荷；以及通過將該第二漏電流乘以該一個啟動週期來計算該第二電荷。
在本揭露之一些實施例中，該測試方法還包括：通過相互消除該第一電荷和該第二電荷來計算該漏電荷。
在本揭露中，工作站能夠建立一臨界漏電荷與該第一電壓、該第二電壓、該第三電壓、該AC脈波的一高狀態的一電壓準位、該AC脈波的一低狀態的一電壓準位中的至少一個之間的關係，並進而能夠基於該關係創建用於EDA工具的模型，這有助於DRAM的設計。
上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。
本揭露之以下說明伴隨併入且組成說明書之一部分的圖式，說明本揭露之實施例，然而本揭露並不受限於該實施例。此外，以下的實施例可適當整合以下實施例以完成另一實施例。
「一實施例」、「實施例」、「例示實施例」、「其他實施例」、「另一實施例」等係指本揭露所描述之實施例可包含特定特徵、結構或是特性，然而並非每一實施例必須包含該特定特徵、結構或是特性。再者，重複使用「在實施例中」一語並非必須指相同實施例，然而可為相同實施例。
為了使得本揭露可被完全理解，以下說明提供詳細的步驟與結構。顯然，本揭露的實施不會限制該技藝中的技術人士已知的特定細節。此外，已知的結構與步驟不再詳述，以免不必要地限制本揭露。本揭露的較佳實施例詳述如下。然而，除了實施方式之外，本揭露亦可廣泛實施於其他實施例中。本揭露的範圍不限於實施方式的內容，而是由申請專利範圍定義。
圖1是根據本揭露的一些實施例的一種動態隨機存取記憶體（dynamic random access memory，DRAM）10的測試系統1的示意圖。參考圖1，測試系統1包括一工作站12和一電源供應器14。
工作站12用於測量DRAM 10的一漏電流，從而評估一列錘子效應，其將詳細說明於圖3至5。更詳細地，工作站12用於通過使用一探針16來感測來自DRAM 10的一端子n0的一電訊號來測量該漏電流。
電源供應器14用於通過一探針17向DRAM 10的一端子n1提供一脈波，從而仿真一列錘子效應，其將詳細說明如下。該脈波的一高（HIGH）狀態的一電壓準位是影響DRAM 10的一列錘子效應的一因素，其將詳細說明如下。因此，有可能分析該脈波在該高狀態的不同電壓準位下的列錘子效應，這有利於DRAM 10的設計。此外，該脈波的一低（LOW）狀態的一電壓準位也是影響一列錘子效應的另一因素。類似地，電源供應器14用於分別經由探針18和19向DRAM 10的端子n2和n3提供一第一電壓和一第二電壓。因此，有可能分析在該第一電壓和該第二電壓中的每一者的不同電壓準位下的列錘子效應，這有助於DRAM 10的設計。
一操作員能夠通過測量該漏電流來計算與一列錘子效應相關聯的一漏電荷。因此，一電路設計者能夠基於所計算的該漏電荷與一列錘子效應之間的關係來創建用於電子設計自動化（electronic design automation，EDA）工具的模型，這有助於DRAM的設計。
圖2是根據本揭露的一些實施例的圖1所示的DRAM 10的示意圖。參考圖2，DRAM 10包括一記憶體陣列11。
記憶體陣列11包括以二維陣列佈置的複數個記憶胞100。記憶胞100用於儲存資料。除了記憶胞100之外，記憶體陣列11更包括複數個字元線WL1至WLn和複數個位元線BL1至BLm，其中n和m是正整數。字元線WL1至WLn和位元線BL1至BLm用於控制相關記憶胞140的操作。同一行中的記憶胞140以及用於存取那些記憶胞140的字元線可一同被認為是一記憶列。
此外，記憶體陣列11還包括複數個測試胞102。測試胞102做為一偽記憶胞。更詳細地說，除了測試胞102不包括用於儲存表示資料內容的電荷的元件之外，測試胞102通常具有與記憶胞100相同的元件和結構。
基於來自一特定記憶列中的測試胞102的一漏電流，係可能可以評估該特定記憶列上的一列錘子效應。在本實施例中，DRAM 10的該等記憶列的每一者配備有一個測試胞102。然而，本揭露不限於此。在一些實施例中，只有特定的記憶列配備有測試胞102。
記憶胞100包括一電晶體M1和一電容器C1。電晶體M1做為一開關，並由相關字元線來控制。電容器C1用於儲存表示資料的一電荷。
在本實施例中，當與字元線WL1相關聯的記憶列（在下文中，稱為一第一記憶列）在一自更新週期內被存取一臨界次數時，與字元線WL2相關聯的記憶列（在下文中，稱為一第二記憶列）容易受到一列錘子效應。更詳細地說，當該第一記憶列，在例如一自更新週期內的一給定時間段內，被存取超過例如約300,000次時，該第二記憶列容易受到一列錘子效應，即一列錘子效應可能會發生。為了便於更好地理解該列錘子效應，假定與字元線WL2相關聯的一電容器（在下文中，稱為第二電容器）具有一邏輯高（HIGH）。字元線WL2緊鄰字元線WL1。如果字元線WL1在給定的時間段內被存取超過例如大約300,000次，則由該第二電容器儲存的資料可能從該邏輯高翻轉到一邏輯低。這種情況被稱為該列錘子效應。由於這種翻轉並非意圖，所以這種翻轉可能導致DRAM 10異常工作或提供錯誤的資料。
測試胞102包括一電晶體Mt。以受控於字元線WL2的測試胞102為例，電晶體Mt的一閘極耦合到字元線WL2、電晶體Mt的一汲極耦合到位元線BLm，並且電晶體Mt的一源極耦合到端子n0以被探針16感測。在本實施例中，電晶體Mt的汲極耦合到位元線BLm。然而，本揭露不限於此。在一些實施例中，電晶體Mt的汲極耦合到另一位元線。在一些實施例中，電晶體Mt具有與電晶體M1相同的長寬比，由此準確地仿真電晶體M1的操作。因此，測試胞102被稱為偽記憶胞。然而，本揭露不限於此。在一些實施例中，電晶體Mt具有與電晶體M1不同的長寬比。
圖3的示意圖圖式說明根據本揭露的一些實施例的圖1所示的DRAM 10的一測試。參考圖3，為了便於理解該測試，以字元線WL1和WL2為例。為了仿真字元線WL1的一存取操作，從電源供應器14經由探針17提供一交流（alternating current，AC）脈波，並將其施加到與字元線WL1相關聯的端子n1。該AC脈波不含一直流（direct current，DC）成份。因應於該AC脈波的一高狀態，引起來自與字元線WL2相關聯的電晶體M1的一漏電流I1。當與漏電流I1相關聯的一漏電荷Q1達到一臨界量時，儲存在與字元線WL2相關聯的電容器C1中的資料被翻轉，即發生列錘子效應。
因應於該AC脈波的該高狀態，同樣也引起來自電晶體M2的一漏電流I2。通常，漏電流I2的大小與漏電流I1的大小相同。因此，與漏電流I2相關聯的一漏電荷Q2的量與與漏電流I1相關聯的漏電荷Q1的量相同。如前所述，工作站12用於通過探針16和端子n0測量漏電流I2的大小。因此，工作站12能夠基於由該AC脈波引起的漏電荷Q2來評估該第二記憶列上的一列錘子效應。
更詳細地，工作站12用於測量由該AC脈波的一AC成份引起的漏電流I2，並且通過將漏電流I2乘以字元線WL1的一個啟動週期來計算漏電荷Q2。
工作站12可以連續監測與字元線WL2相關聯的電容器C1的資料是否翻轉。當資料翻轉時，工作站12將當前漏電荷Q2記錄為一臨界漏電荷。工作站12可以基於漏電荷和列錘子效應之間的關係來創建用於EDA工具的模型，這有助於DRAM的設計。例如，電路設計人員可以通過使用EDA工具運行模型來執行模擬。當模擬結果反映漏電荷Q2達到該臨界漏電荷時，電路設計者可以理解一列錘子效應會發生並且因此可以調整DRAM 10的設計。
為了更好地理解為什麼發生一列錘子效應，在圖4和5中，引入了半導體元件之間的相互作用。
圖4是根據本揭露的一些實施例的用於說明一列錘子效應的圖3的DRAM 10沿線A-A的剖面示意圖。參考圖4，電晶體M1包括在一基板101中的一第一源極區104、由一導電材料109和一介電質材料110界定出的一閘極結構108、一第一汲極區106。電晶體Mt包括一第二源極區112、也由導電材料109和介電質材料110界定出的一閘極結構107、第二汲極區106。電晶體Mt和電晶體M1共享相同的摻雜區，並且該摻雜區做為電晶體M1的第一汲極區106和電晶體Mt的第二汲極區106。
在操作中，當電晶體M1因應於該AC脈波的一高狀態而導通時，儲存在第一源極區104和第一汲極區106中的電子移動到電晶體M1的閘極結構108，並且俘獲在閘極結構108的底部與基板101之間的界面處。
圖5是根據本揭露的一些實施例的用於說明一列錘子效應的圖3的DRAM 10的剖面示意圖。參考圖5，在圖4所示的該操作後，當電晶體M1因應於該AC脈波的一低狀態而不導通時，一些電子移動回到最初儲存電子的第一源極區104和第一汲極區106。然而，一些被俘獲的電子可能被重新發射到第二源極區112，導致漏電流I2。由於類似的原因，一些被俘獲的電子可能被重新發射到與字元線WL2相關聯的電晶體M1，導致漏電流I1和與字元線WL2相關聯的電容器C1的電位的降低。
鑑於上述的移動和重新發射動作，該AC脈波的一高狀態的一電壓準位還可以影響漏電流I2的量值（並且也可以影響漏電流I1的量值）。更詳細地說，一操作員能夠設定該高狀態的一預定電壓準位、計算該漏電荷、並觀察是否發生一列錘子效應。通過重複這樣的過程，該操作員可以找到該高狀態的一臨界電壓準位和出現該列錘子效應的一臨界漏電荷。因此，工作站12建立該高狀態的該臨界電壓準位和該臨界漏電荷之間的關係，並且基於該關係創建用於EDA工具的模型，這有助於DRAM的設計。類似地，通過使用相同的方法，工作站12還可以基於該AC脈波的一低狀態的一臨界電壓準位與一臨界漏電荷之間的關係來創建用於EDA工具的模型。
類似地，施加到與字元線WL1相關聯的電晶體M1的一源極S1的一第一電壓的一電壓準位還可以影響漏電流I2的量值（並且也可以影響漏電流I1的量值）。一操作員能夠設定該第一電壓的一預定電壓準位、計算漏電荷、並觀察是否發生一列錘子效應。通過重複這樣的過程，操作員可以找到該第一電壓的一臨界電壓準位和發生列錘子效應的一臨界漏電荷。因此，工作站12建立該第一電壓的該臨界電壓準位和該臨界漏電荷之間的關係，並且基於該關係創建用於EDA工具的模型，這有助於DRAM的設計。
類似地，施加到與字元線WL1相關聯的電晶體M1的一汲極D1的一第二電壓的電壓準位還可以影響漏電流I2的量值（並且也可以影響漏電流I1的量值）。操作員能夠設定該第二電壓的一預定電壓準位、計算漏電荷、並觀察是否發生列錘子效應。通過重複這樣的過程，操作員可以找到該第二電壓的一臨界電壓準位和發生列錘子效應的一臨界漏電荷。因此，工作站12建立該第二電壓的該臨界電壓準位和該臨界漏電荷之間的關係，並且基於該關係創建用於EDA工具的模型，這有助於DRAM的設計。
類似地，從電源供應器12提供並施加到電晶體M1的一基極的一第三電壓的一電壓準位還可以影響漏電流I2的量值（並且也可以影響漏電流I1的量值）。操作員能夠設定該第三電壓的一預定電壓準位、計算漏電荷、並觀察是否發生列錘子效應。通過重複這樣的過程，操作員可以找到該第三電壓的一臨界電壓準位和出現列錘子效應的一臨界漏電荷。因此，工作站12建立該第三電壓的該臨界電壓準位和該臨界漏電荷之間的關係，並且基於該關係創建用於EDA工具的模型，這有助於DRAM的設計。
在一些實施例中，工作站12能夠建立一臨界漏電荷與該第一電壓、該第二電壓、該第三電壓、該AC脈波的一高狀態的一電壓準位、該AC脈波的一低狀態的一電壓準位中的至少一個之間的關係。因此，工作站12能夠基於該關係創建用於EDA工具的模型，這有助於DRAM的設計。
圖6是根據本揭露的一些實施例的一測試方法6的流程圖。參考圖6，測試方法6包括操作60和62。
測試方法6從操作60開始，其中施加一脈波到一第一字元線（類似於字元線WL1）。 測試方法6進行到操作62，其中基於來自受控於一第二字元線（類似於字元線WL2）的一測試胞（類似於測試胞102）的一漏電荷（類似漏電荷Q2），來評估一列錘子效應，該漏電荷係由該脈波的一AC成份引起。
在本揭露中，測試方法6促進了DRAM的設計。
測試方法6僅僅是一個示例，並不意圖將本揭露限制在權利要求中明確記載的範圍之外。可以在測試方法6之前，期間和之後提供額外的操作，並且可以替換，消除或移動所描述的一些操作以用於該方法的另外的實施例。
圖7是根據本揭露的一些實施例的圖6所示的操作62的流程圖。參考圖7，操作62包括操作620和622。
操作62從操作620開始，其中測量來在受控於該第二字元線的該測試胞的一漏電流（類似漏電流I2），該漏電流係由該AC成份引起。
操作62進行到操作622，其中通過將該漏電流乘以該第一字元線的一個啟動週期來計算該漏電荷。
操作62僅僅是一個示例，並非旨在將本揭露限制在權利要求中明確記載的範圍之外。可以在操作62之前，期間和之後提供額外的操作，並且可以替換，消除或移動所描述的一些操作以用於該方法的另外的實施例。
圖8的示意圖圖式說明根據本揭露的一些實施例的圖1所示的DRAM 10的另一測試的一操作。對於圖3的實施例中討論的該測試，需要一純的AC脈波（即，該AC脈波不包括任何DC成份）。然而，在某些情況下，電源供應器12可能不能提供純的AC脈波。在這種情況下，可應用在圖8至10所示的實施例中討論的該測試。
參照圖8，一直流電流（DC current）被施加到字元線WL1。工作站12測量來自測試胞120的一第一漏電流I20，第一漏電流I20係由該DC電流引起。
圖9的示意圖圖式說明根據本揭露的一些實施例的圖1所示的DRAM 10的該另一測試的另一操作。參考圖9，包括一AC成份和一DC成份的一脈波被施加到字元線WL1，其中在一實施例中，該DC成份的一電壓準位與該DC直流的一電壓準位相同。工作站12測量來自測試胞120的一第二漏電流I22，第二漏電流I22係由該脈波引起。
工作站12用於基於第一漏電流I20和第二漏電流I22評估字元線WL2上的一列錘子效應，其將詳細說明於圖10。
在本實施例中，圖8和9所示之該等操作在順序上是可以互換的。此外，該DC電流和該脈波以一交錯方式施加到字元線WL1。
圖10的波形示意圖圖式說明以圖8和圖9的測試方法測試出的DRAM 10的一漏電流。參考圖10，一水平軸表示時間、一垂直虛線表示字元線WL1的一個啟動週期、並且一垂直軸表示電流。
一曲線CV1表示由字元線WL1的一個啟動週期中的該DC電流引起的第一漏電流I20。曲線CV1下方的區域表示由該DC電流引起的該第一電荷。工作站12用於通過將第一漏電流I20乘以字元線WL1的一個啟動週期來計算該第一電荷。
一曲線CV2表示由字元線WL1的一個啟動週期中的該脈波引起的第二漏電流I22。曲線CV2下的區域表示由該脈波引起的該第二電荷。工作站12用於通過將第二漏電流I22乘以字元線WL1的一個啟動週期來計算該第二電荷。
曲線CV1和CV2之間的一區域表示由該脈波的該AC成份引起的該漏電荷。工作站12用於通過相互消除該第一電荷和該第二電荷來計算該漏電荷，這意味著工作站12用於通過從由該脈波引起的該第二電荷中消除由該脈波的該DC成份引起的該第一電荷來計算該漏電荷。
通過採用圖8至10所示的該另一測試，即使電源供應器14不能提供純的AC脈波，仍然可以評估一列錘子效應。
圖11是根據本揭露的一些實施例的另一測試方法7的流程圖。參考圖7，測試方法7類似於參照圖6所描述和圖式說明的測試方法6，除了例如測試方法7包括操作72之外。在操作72中，通過從由該脈波引起的一第二電荷中消除由該脈波的一DC成份引起的一第一電荷來計算該漏電荷。
測試方法7僅僅是一個示例，並不意圖將本揭露限制在權利要求中明確記載的範圍之外。可以在測試方法7之前，期間和之後提供額外的操作，並且可以替換，消除或移動所描述的一些操作以用於該方法的另外的實施例。
圖12是根據本揭露的一些實施例的又另一測試方法8的流程圖。參考圖12，測試方法8包括操作80、82、84、86、88。
測試方法8從操作80開始，其中施加一DC電流到一第一字元線（類似於字元線WL1）。
測試方法8進行到操作82，在操作82中，測量來自受控於一第二字元線的一測試胞的一第一漏電流，該第一漏電流係由該DC電流引起。
測試方法8繼續到操作84，其中施加包括一AC成份和一DC成份的一脈波到該第一字元線。
測試方法8進行到操作86，其中測量來自該測試胞的一第二漏電流，該第二漏電流係由該脈波引起。
測試方法8進行到操作88，其中基於該第一漏電流和該第二漏電流評估一列錘子效應。
測試方法8僅僅是一個示例，並不意圖將本揭露限制在權利要求中明確記載的範圍之外。可以在測試方法8之前，期間和之後提供額外的操作，並且可以替換，消除或移動所描述的一些操作以用於該方法的另外的實施例。
圖13是根據本揭露的一些實施例的圖12所示的操作88的流程圖。參考圖13，操作88包括操作880、882和884。
操作88從操作880開始，其中通過將該第一漏電流乘以該第一字元線的一個啟動週期來計算一第一電荷。
操作88進行到操作882，其中通過將該第二漏電流乘以一個啟動週期來計算該第二電荷。
操作88繼續操作884，其中通過相互消除該第一電荷和該第二電荷來計算該漏電荷。
操作88僅僅是一個例子，並不意圖將本揭露限制在權利要求中明確記載的範圍之外。可以在操作88之前，期間和之後提供額外的操作，並且可以替換，消除或移動所描述的一些操作以用於該方法的另外的實施例。
圖14是根據本揭露的一些實施例的圖1的工作站12的方塊示意圖。關於圖6至7及11至13描述之該等工具、系統、或操作中之一或複數個係藉由圖14中之工作站12的一或複數個電腦系統9實現在一些實施例中。電腦系統9包含一處理器900、一記憶體908、網絡接口(network interface，I/F)902、一儲存器906以及經由一匯流排914或其他互連溝通機制溝通地偶合之一輸入/輸出(input/output，I/O)裝置904。
在一些實施例中，記憶體908包含偶合至匯流排914以儲存要被處理器900執行之資料或指令(如，一內核912、一用戶空間910、內核或用戶空間的部分及其組件)的隨機存取記憶體(random access memory，RAM)、其它動態儲存裝置、唯讀記憶體(read-only memory，ROM)或其他靜態儲存裝置。在一些實施例中，記憶體908也經配置儲存在執行被處理器900所執行之指令期間的暫時變數或其他中間資訊。
在一些實施例中，儲存器906，諸如磁碟或光碟係耦合至匯流排914，以儲存資料或指令，如，內核912、用戶空間910、等。I/O裝置904包含用戶能夠與系統互動之輸入裝置、輸出裝置、或經組合之輸入/輸出裝置。輸入裝置包含，例如向處理器900溝通資訊及命令之鍵盤、小鍵盤、滑鼠、軌跡球、軌跡板、或光標方向鍵。輸出裝置包含，例如向用戶溝通資訊之顯示器、印表機、聲音合成器等。
在一些實施例中，關於圖6至7及11至13描述之該等工具及系統的一或複數個操作或功能係藉由處理器900實現，處理器900係經程式化以用於執行此等操作及功能。記憶體908、I/F 902、儲存器906、I/O裝置904、硬體組件、及匯流排914中之一或複數個係可操作地接收用於被處理器900處理的指令、資料、設計規則、網表、佈局、模型及其他參數。
在一些實施例中，關於圖6至7及11至13描述之該等工具及系統的一或複數個操作或功能係藉由與處理器900分開或代替處理器900之專用硬體(如，藉由所包括之一個或複數個專用積體電路(application specific integrated circuits，ASIC))來實施。一些實施例在單一ASIC中併入多於一個所述操作或功能。
在一些實施例中，該等操作及功能以儲存在非暫時性電腦可讀記錄介質中的程式的函數被實現。非暫時性電腦可讀記錄介質之實例包括但不限於外部/可攜或內部/內建儲存或記憶胞，如下列中之一或多者，光盤諸如DVD、磁盤諸如硬盤、半導體記憶體諸如ROM、RAM、記憶卡等。
在本揭露中，工作站12能夠建立一臨界漏電荷與該第一電壓、該第二電壓、該第三電壓、該AC脈波的一高狀態的一電壓準位、該AC脈波的一低狀態的一電壓準位中的至少一個之間的關係。因此，操作員能夠基於該關係創建用於EDA工具的模型，這有助於DRAM的設計。
本揭露之一實施例，提供一種動態隨機存取記憶體（dynamic random access memory，DRAM）的測試系統。該DRAM包括一陣列。該陣列包括一第一記憶列、一第二記憶列、一測試胞。該第一記憶列包括一第一字元線以及該第二記憶列包括一第二字元線。該第二字元線緊鄰該第一字元線。該測試胞受控於該第二字元線。該測試系統包括一工作站。該工作站經配置以基於該測試胞的一漏電荷，評估該第二記憶列上的一列錘子效應，其中該漏電荷係由施加到該第一字元線的一脈波的一AC成份引起。
本揭露之一實施例，提供一種測試方法。該測試方法包括：將一脈波施加到一記憶體陣列的一第一字元線；以及基於來自一測試胞的一漏電荷來評估該記憶體陣列的一第二字元線上的一列錘子效應，該漏電荷係由該脈波的一AC成份引起，並且其中該測試胞受控於該第二字元線。
雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。
再者，本申請案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟係包含於本申請案之申請專利範圍內。
1‧‧‧測試系統
6‧‧‧測試方法
7‧‧‧測試方法
8‧‧‧測試方法
9‧‧‧電腦系統
10‧‧‧動態隨機存取記憶體
11‧‧‧記憶體陣列
12‧‧‧工作站
14‧‧‧電源供應器
16‧‧‧探針
17‧‧‧探針
18‧‧‧探針
19‧‧‧探針
60‧‧‧操作
62‧‧‧操作
72‧‧‧操作
80‧‧‧操作
82‧‧‧操作
84‧‧‧操作
86‧‧‧操作
88‧‧‧操作
100‧‧‧記憶胞
101‧‧‧基板
102‧‧‧測試胞
104‧‧‧第一源極區
106‧‧‧第一汲極區/第二汲極區
107‧‧‧閘極結構
108‧‧‧閘極結構
109‧‧‧導電材料
110‧‧‧介電質材料
112‧‧‧第二源極區
620‧‧‧操作
622‧‧‧操作
880‧‧‧操作
882‧‧‧操作
884‧‧‧操作
900‧‧‧處理器
902‧‧‧網絡接口
904‧‧‧輸入/輸出(input/output，I/O)裝置
906‧‧‧儲存器
908‧‧‧記憶體
910‧‧‧用戶空間
912‧‧‧內核
914‧‧‧匯流排
BL1‧‧‧位元線
BL2‧‧‧位元線
BLm‧‧‧位元線
C1‧‧‧電容器
CV1‧‧‧曲線
CV2‧‧‧曲線
D1‧‧‧汲極
D2‧‧‧汲極
G1‧‧‧閘極
G2‧‧‧閘極
I1‧‧‧漏電流
I2‧‧‧漏電流
M1‧‧‧電晶體
Mt‧‧‧電晶體
n0‧‧‧端子
n1‧‧‧端子
n2‧‧‧端子
n3‧‧‧端子
Q1‧‧‧漏電荷
Q2‧‧‧漏電荷
S1‧‧‧源極
S2‧‧‧極極
WL1‧‧‧字元線
WL2‧‧‧字元線
WLn‧‧‧字元線
參閱實施方式與申請專利範圍合併考量圖式時，可得以更全面了解本申請案之揭示內容，圖式中相同的元件符號係指相同的元件。 圖1是根據本揭露的一些實施例的一種動態隨機存取記憶體（dynamic random access memory，DRAM）的測試系統的示意圖。 圖2是根據本揭露的一些實施例的圖1所示的該DRAM的示意圖。 圖3的示意圖圖式說明根據本揭露的一些實施例的圖1所示的該DRAM的一測試。 圖4是根據本揭露的一些實施例的用於說明一列錘子效應的圖3的該DRAM沿線A-A的剖面示意圖。 圖5是根據本揭露的一些實施例的用於說明一列錘子效應的圖3的該DRAM的剖面示意圖。 圖6是根據本揭露的一些實施例的一測試方法的流程圖。 圖7是根據本揭露的一些實施例的圖6所示的操作62的流程圖。 圖8的示意圖圖式說明根據本揭露的一些實施例的圖1所示的該DRAM的另一測試的一操作。 圖9的示意圖圖式說明根據本揭露的一些實施例的圖1所示的該DRAM的該另一測試的另一操作。 圖10的波形示意圖圖式說明以圖8和圖9的測試方法測試出的該DRAM的一漏電流。 圖11是根據本揭露的一些實施例的另一測試方法的流程圖。 圖12是根據本揭露的一些實施例的又另一測試方法的流程圖。 圖13是根據本揭露的一些實施例的圖12所示的操作88的流程圖。 圖14是根據本揭露的一些實施例的圖1的該工作站的方塊示意圖。

Claims (18)

  1. 一種動態隨機存取記憶體(dynamic random access memory，DRAM)的測試系統，該DRAM包括一陣列，該陣列包括一第一記憶列、一第二記憶列、一測試胞，該第一記憶列包括一第一字元線以及該第二記憶列包括一第二字元線，該第二字元線緊鄰該第一字元線，該測試胞受控於該第二字元線，該測試系統包括：一工作站，經配置以基於該測試胞的一漏電荷，評估該第二記憶列上的一列錘子效應，該漏電荷係由施加到該第一字元線的一脈波的一AC成份引起；其中該工作站還經配置以測量由該AC成份引起的一漏電流，並且通過將該漏電流乘以該第一字元線的一個啟動週期來計算該漏電荷。
  2. 如請求項1所述之測試系統，還包括：一電源供應器，經配置以提供具有一高狀態和一低狀態的該脈波，其中該工作站進一步經配置以建立該高狀態的一臨界電壓準位和來自該測試胞的一臨界漏電荷之間的一關係，該臨界漏電荷係由該AC成份引起，其中該列錘子效應，因應於該臨界電壓準位和該臨界漏電荷，發生。
  3. 如請求項1所述之測試系統，其中該第一記憶列包括包含一電晶體的一記憶胞，並且該測試系統還包括：一電源供應器，經配置以分別向該電晶體的一汲極和一源極提供一第一電壓和一第二電壓，其中該工作站經配置以建立該第一電壓、該第二電壓和來自該測試胞的該臨界漏電荷之間的關係，該臨界漏電荷係由該AC成份引起，其中該列錘子效應，因應於該第一電壓、該第二電壓和該臨界漏電荷，發生。
  4. 如請求項3所述之測試系統，其中該電源供應器還經配置以向該電晶體的一基極提供一第三電壓，其中該工作站經配置以建立該第一電壓、該第二電壓、該第三電壓和該臨界漏電荷之間的關係，其中該列錘子效應，因應於該第一電壓、該第二電壓、該第三電壓和該臨界漏電荷，發生。
  5. 如請求項1所述之測試系統，其中該第一記憶列包括包含一電晶體的一記憶胞，並且該測試系統還包括：一電源供應器，經配置以向該電晶體的一基極提供一第二電壓，其中該工作站經配置以建立該第二電壓與來自該測試胞的一臨界漏電荷之間的關係，該臨界漏電荷係由該AC成份引起，其中該列錘子效應，因應於該第二電壓和該臨界漏電荷，發生。
  6. 如請求項1所述之測試系統，其中該工作站還經配置以通過從由該脈波引起的一第二電荷中消除由該脈波的DC成份引起的一第一電荷來計算該漏電荷。
  7. 如請求項6所述之測試系統，其中，以交錯的方式向該第一字元線施加一DC電流和該脈波，其中該工作站經配置以測量來自該測試胞的一第一漏電流，該第一漏電流係由該DC電流引起；測量來自該測試胞的一第二漏電流，該第二漏電流係由該脈波引起；並且基於該第一漏電流和該第二漏電流評估該列錘子效應。
  8. 如請求項7所述之測試系統，其中該工作站還經配置以通過將該第一漏電流乘以該第一字元線的一個啟動週期來計算該第一電荷，並且通過將該第二漏電流乘以一個啟動週期來計算該第二電荷。
  9. 如請求項7所述之測試系統，其中該工作站還經配置以通過相互消除該第一電荷和該第二電荷來計算該漏電荷。
  10. 一種測試方法，包括：將一脈波施加到一記憶體陣列的一第一字元線；基於來自一測試胞的一漏電荷來評估該記憶體陣列的一第二字元線上的一列錘子效應，該漏電荷係由該脈波的一AC成份引起，其中該第二字元線緊鄰該第一字元線，並且其中該測試胞受控於該第二字元線；測量由該AC成份引起的一漏電流；以及通過將該漏電流乘以該第一字元線的一個啟動週期來計算該漏電荷。
  11. 如請求項10所述之測試方法，其中該脈波具有一高狀態和一低狀態，該測試方法還包括：建立該高狀態的一臨界電壓準位和來自該測試胞的一臨界漏電荷之間的關係，該臨界漏電荷係由該AC成份引起，其中該列錘子效應，因應於該臨界電壓準位和該臨界漏電荷，發生。
  12. 如請求項10所述之測試方法，還包括：將一第一電壓和一第二電壓分別提供給受控於該第一字元線的一電晶體的一汲極和一源極；以及建立該第一電壓、該第二電壓和來自該測試胞的一臨界漏電荷之間的關係，該臨界漏電荷係由該AC成份引起，其中該列錘子效應，因應於該第一電壓、該第二電壓和該臨界漏電荷，發生。
  13. 如請求項12所述之測試方法，還包括：向電晶體的一基極提供一第三電壓；以及建立該第一電壓、該第二電壓、該第三電壓和該臨界漏電荷之間的一關係，其中該列錘子效應，因應於該第一電壓、該第二電壓、該第三電壓和該臨界漏電荷，發生。
  14. 如請求項10所述之測試方法，還包括：向該電晶體的一基極提供一第二電壓；以及建立該第二電壓與來自該測試胞的一臨界漏電荷之間的關係，該臨界漏電荷係由該AC成份引起，其中該列錘子效應，因應於該第二電壓和該臨界漏電荷，發生。
  15. 如請求項10所述之測試方法，還包括：通過從由該脈波引起的一第二電荷中消除由該脈波的一DC成份引起的一第一電荷來計算該漏電荷。
  16. 如請求項15所述之測試方法，還包括：將一DC電流施加到該第一字元線；測量來自該測試胞的一第一漏電流，該第一漏電流係由該DC電流引起；測量自該測試胞的一第二漏電流，該第二漏電流係由該脈波引起；以及基於該第一漏電流和該第二漏電流評估該列錘子效應。
  17. 如請求項16所述之測試方法，還包括：通過將該第一漏電流乘以該第一字元線的一個啟動週期來計算該第一電荷；以及通過將該第二漏電流乘以該一個啟動週期來計算該第二電荷。
  18. 如請求項16所述之測試方法，還包括：通過相互消除該第一電荷和該第二電荷來計算該漏電荷。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10978171B2 (en) * 2019-07-31 2021-04-13 Microsoft Technology Licensing, Llc Identification of susceptibility to induced charge leakage
US20210141906A1 (en) * 2019-11-11 2021-05-13 BugPoC, LLC Cybersecurity Vulnerability Reporting and Retesting Platform
CN114388049B (zh) * 2020-10-16 2023-09-12 长鑫存储技术有限公司 存储器测试方法
US11886745B2 (en) * 2022-04-27 2024-01-30 Micron Technology, Inc. Illegal operation reaction at a memory device

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7061820B2 (en) * 2003-08-27 2006-06-13 Texas Instruments Incorporated Voltage keeping scheme for low-leakage memory devices
TW201432698A (zh) * 2012-12-06 2014-08-16 Micron Technology Inc 在記憶體操作中控制主體電壓之裝置及方法
US9685240B1 (en) * 2016-03-17 2017-06-20 SK Hynix Inc. Memory device to alleviate the effects of row hammer condition and memory system including the same
CN107025927A (zh) * 2016-01-25 2017-08-08 三星电子株式会社 执行锤刷新操作的存储器设备和包括其的存储器系统

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19832994C2 (de) * 1998-07-22 2003-02-13 Infineon Technologies Ag Ferroelektrische Speicheranordnung
US7679967B2 (en) * 2007-12-21 2010-03-16 Spansion Llc Controlling AC disturbance while programming
WO2010096915A1 (en) * 2009-02-27 2010-09-02 Sidense Corp. Low power antifuse sensing scheme with improved reliability
US20140085995A1 (en) * 2012-09-25 2014-03-27 Zvika Greenfield Method, apparatus and system for determining a count of accesses to a row of memory
KR102285772B1 (ko) * 2015-02-02 2021-08-05 에스케이하이닉스 주식회사 메모리 장치 및 이를 포함하는 메모리 시스템
KR102432701B1 (ko) * 2015-11-18 2022-08-16 에스케이하이닉스 주식회사 리프레시 액티브 제어회로 및 이를 포함하는 메모리 장치
KR102468728B1 (ko) * 2016-08-23 2022-11-21 에스케이하이닉스 주식회사 리프레쉬 제어 회로, 반도체 메모리 장치 및 그의 동작 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7061820B2 (en) * 2003-08-27 2006-06-13 Texas Instruments Incorporated Voltage keeping scheme for low-leakage memory devices
TW201432698A (zh) * 2012-12-06 2014-08-16 Micron Technology Inc 在記憶體操作中控制主體電壓之裝置及方法
CN107025927A (zh) * 2016-01-25 2017-08-08 三星电子株式会社 执行锤刷新操作的存储器设备和包括其的存储器系统
US9685240B1 (en) * 2016-03-17 2017-06-20 SK Hynix Inc. Memory device to alleviate the effects of row hammer condition and memory system including the same

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