TWI384483B - 矽－氧化物－氮化物－氧化物－矽（ｓｏｎｏｓ）型反及閘快閃記憶體及其高效能抹除法 - Google Patents

矽－氧化物－氮化物－氧化物－矽（ｓｏｎｏｓ）型反及閘快閃記憶體及其高效能抹除法 Download PDF

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Description

矽-氧化物-氮化物-氧化物-矽(SONOS)型反及閘快閃記憶體及其高效能抹除法
本發明系主張2007年10月18日提出之美國臨時申請案60/980,793號(其發明名稱為「矽－氧化物－氮化物－氧化物－矽(SONOS)型反及閘快閃記憶體之高效能抹除法」)為優先權，該申請案之所有內容係納入本文作為參考。
本發明係屬於記憶體之領域，特別是關於可用以抹除具有介電電荷捕捉結構之電荷捕捉記憶胞之方法。
快閃記憶體乃屬於一種非揮發性記憶體。傳統上，快閃記憶體多使用浮動閘極記憶胞，其係將電荷儲存在介於電晶體通道與閘極間的導電層上。儲存的電荷會影響電晶體的臨界電壓，且由儲存的電荷所造成的臨界電壓可用來表示資料。
然而，當浮動閘極記憶胞的密度逐漸增加時，由相鄰浮動閘極內所儲存的電荷將產生干擾，因而限制了浮動閘極記憶胞的發展。
另一種記憶胞則是利用介電電荷捕捉結構來將電荷儲存在電晶體的通道與閘極之間。此種介電電荷捕捉記憶胞並沒有像浮動閘極記憶胞的問題，因此，其可被應用在高密度快閃記憶體上。
在介電電荷捕捉記憶胞中，介電電荷儲存層係形成於穿隧介電層上，而後者係可將電荷儲存層與半導體基材之通道區分離。此外，介電阻絕層係形成於電荷儲存層上，並將電荷儲存層與閘極分離。較具代表性之介電電荷捕捉記憶胞為矽－氧化物－氮化物－氧化物－矽(簡稱SONOS)型之記憶胞。
目前有幾種已知的偏壓技術可將電子穿隧至電荷儲存層內，以達成SONOS型元件的程式化，這些技術包括富勒－諾丁漢穿隧法(FN) 與通道熱電子注入法(CHE)等等。
欲抹除SONOS型元件時，可將電洞穿隧至電荷儲存層內，或將電子由電荷儲存層內釋放。由於介電電荷儲存層內的電子並無法自由移動，為達成實務上抹除速度的要求，電洞穿隧的方式較受到歡迎。
於抹除的過程中，由閘極注入至介電電荷儲存層的電子，將導致電荷儲存層內的電子逐漸趨向一平衡狀態，進而達到一抹除飽和狀態，並限制記憶胞的最低臨界電壓。此部分請參照美國專利公告號7,075,828(其發明名稱為「電荷捕捉非揮發性記憶體之電荷平衡抹除操作機制」，發明人為呂函庭等人)內之相關說明。
一般而言，低抹除臨界電壓是較受到偏好的，對於用於反及閘(NAND)陣列內的記憶胞更是如此。因為這麼一來，在進行讀取和程式化記憶胞時，只需要較低的電壓就可進行操作。此外，若抹除臨界電壓過高，對許多應用而言，介於程式化與抹除狀態之間的記憶體操作區間會變得過小。
傳統上，為達到較低的抹除臨界電壓而使用的偏壓技術，會導致抹除速度較慢，主要原因在於在閘極與通道間所使用的電壓不能過大。
其他用來達到低抹除臨界電壓的方法包括，利用具有高功函數之材料作為閘極材料及/或具有高介電常數之材料作為介電阻絕層，來減少由閘極注入之電子。然而，前述的抹除飽和問題仍會影響介電電荷捕捉記憶胞的效能。
有鑑於前述問題，有必要針對抹除飽和之問題，提出可用來抹除介電電荷捕捉記憶胞之高效能方法，進而降低抹除臨界電壓。
本發明揭露一種操作介電電荷捕捉記憶胞之方法，其包括施加一初始電壓至記憶胞之閘極與基材間一預定期間，以降低記憶胞之臨界電壓。本發明之方法亦包括施加一連串之電壓至記憶胞之閘極與基材 間，以進一步降低記憶胞之臨界電壓，其中該一連串之電壓中之一後續電壓之大小係小於該一連串之電壓中之一先前電壓之大小。
本發明亦揭露一種記憶體元件，包括一介電電荷捕捉記憶胞，該介電電荷捕捉記憶胞具有一臨界電壓且包括一基材，基材包括一通道區、位於通道區上的一介電電荷捕捉結構以及位於介電電荷捕捉結構上的一閘極。該記憶體元件尚包括一偏壓調整狀態機構，用以施加一偏壓調整以調整該記憶胞。該偏壓配置包括一初始電壓，係施加至記憶胞之閘極與基材間一預定期間，以降低記憶胞之臨界電壓。該偏壓配置尚包括一連串之電壓，係施加至記憶胞之閘極與基材間，以進一步降低記憶胞之臨界電壓，其中該一連串之電壓中之一後續電壓之大小係小於該一連串之電壓中之一先前電壓之大小。
當電子由閘極與基材中任一者注入，或電洞由閘極與基材中另一者穿隧時，其將導致儲存在介電電荷捕捉層內的電荷達到一平衡態，進而造成抹除飽和現象。雖然介於閘極與基材之間的強電場可增加元件的抹除速度，但電場強度會增加電子注入並使該元件的抹除飽和電壓變得更高。於本發明中，一開始先施加偏壓以在閘極與基材間產生強電場，進而增加元件的抹除速度，之後改變偏壓來降低閘極與基材間的電場，以避免造成抹除飽和狀態，並獲得一較低的臨界電壓。因此，記憶胞在避免抹除飽和問題的同時，其仍可被快速抹除。
舉凡本發明之特徵、目的及優點等將可透過下列說明所附圖式、實施方式及申請專利範圍獲得充分瞭解。
以下說明請配合參考第1~11圖以了解本發明各實施例。
第1~3圖係先前技術介電電荷捕捉記憶胞之剖面圖(不按比例)。第1圖係形成於半導體基材100之SONOS記憶胞。其中作為源極與汲極之摻雜區110、120係由通道區105所隔開，且摻雜區110、120與 基材100之導電型式相反。
穿隧介電層130係位於通道區105上，且其包括厚度介於2至4奈米的二氧化矽或氮氧化矽。於本實施例中，介電電荷儲存層140包括厚度大於5奈米(如約9奈米)之氮化矽，且其係位於穿隧介電層130上。於本實施例中，介電阻絕層150包括厚度大於5奈米(如約9奈米)之二氧化矽，且其係位於介電電荷儲存層140上。於本實施例中，閘極160可包含p型或n型多晶矽，且其位於介電阻絕層150上。其他應用多層阻絕層之實施方式亦可被採用。具有高功函數之材料亦可搭配多晶矽使用或取代多晶矽，而與介電阻絕層150形成接點，此種材料可以是鉭、鈦、鉑、氮化鉭、氮化鈦等等。
透過施加電壓至閘極160與基材100，可在二者間形成電場，並藉此以程式化或抹除記憶胞。藉著將電子穿隧進入介電電荷儲存層140，記憶胞可利用各種已知方法中的任一種進行程式化(如富勒－諾丁漢穿隧法與通道熱電子注入法等等)。此外，記憶胞可透過將電洞由基材100穿隧至介電電荷儲存層140內，或將電子由介電電荷儲存層140內釋放來進行抹除。
在導電性之浮動閘極中，由於電子可以自由移動，故其可快速地穿隧通過穿隧層並進入基材。然而，在介電電荷捕捉記憶胞中，電荷係被限制於介電電荷儲存層140中，因此若使用電子釋放抹除法來進行抹除，其速度相對較慢。故，若欲達成可接受的速度，可採用電洞穿隧法。
曾有研究發現較薄的(小於約3奈米)穿隧介電層130會使SONOS記憶胞的電荷維持性質變得較差，此主要起因於電子會穿隧通過穿隧介電層130，即便是在低電場情形下也是如此。然而，若增加穿隧介電層130的厚度，則欲達成特定抹除速度的電場就需要較大的電場以達到足夠的電洞流密度。此外，電場越大，由閘極160注入的電子就越多，並會使得元件的抹除飽和電壓變高。大電場同時還會使電子注入大於此電洞流，因此使記憶胞的臨界電壓無法降低。
用來降低介電電荷捕捉記憶胞之抹除臨界電壓的方法包括，在閘極利用具有高功函數之材料及/或在介電阻絕層中利用具有高介電常數之材料，來減少由閘極注入之電子，而MONOS型元件便是使用該方法的一種元件。第2圖係先前技術MONOS記憶胞之剖面圖，其中介電阻絕層250包括具有高介電常數之材料(如氧化鋁)，而閘極260包括具有高功函數之材料(如氮化鉭)。閘極260具有相對高功函數的材料可抑制電子穿越過介電阻絕層250，而介電阻絕層250的高介電常數，則可降低越過介電阻絕層250相對於穿隧介電層130之電場大小。各種適合用於閘極材料的高功函數材料可參見美國專利號6,912,163內之說明，且該專利內容亦併入本發明作為參考。儘管MONOS元件可降低閘極之電子注入，並降低抹除飽和電壓，先前如第1圖所述的問題如電荷維持、抹除飽和與抹除時間等等仍無法解決。
過去曾有針對如何提升穿隧作用之效能以利用低電場來達到抹除的相關研究，第3圖係先前技術之能隙工程－SONOS(Bandgap Engineered SONOS,BE－SONOS)元件之剖面圖，該BE－SONOS元件包括一穿隧介電結構330，其將介電電荷儲存層140與通道區105分隔開。穿隧介電結構330包括(1)一厚度小於2奈米(如約1.3奈米)之二氧化矽的下介電層332、(2)位於下介電層332上，且厚度小於2.5奈米(如約2奈米)之氮化矽的中介電層334以及(3)位於中介電層334上，且厚度小於3.5奈米(如約2.5奈米)之二氧化矽的上介電層336。於本實施例中，介電電荷儲存層140包括厚度大於5奈米(如約7奈米)的氮化矽或其他電荷捕捉介電材料，而介電阻絕層150包括厚度大於5奈米(如約9奈米)的二氧化矽。其他應用多層阻絕層或如氧化鋁之高介電常數材料之實施方式亦可被採用。此外，閘極160可包括p型或n型之多晶矽。具有高功函數之材料亦可搭配多晶矽使用或取代多晶矽，而與介電阻絕層150形成接觸，此種材料可以是鉭、鈦、鉑、氮化鉭等等。關於BE－SONOS元件的進一步描述，請參見美國專利申請案公開號US2006/0198189A1(其發明名稱為「非揮發性記憶胞、包含該非揮發性記憶胞之記憶體陣列及操作記憶胞與陣列之方法」)，且其 中之描述內容亦併入本發明作為參考。
經證實，BE-SONOS元件可提供良好的效能，如解決先前技術之SONOS型記憶體中，與抹除速度、操作次數和電荷維持相關之問題。
然而，配合第4圖與後續相關描述可知，介電電荷捕捉記憶胞之操作參數仍不免受到抹除飽和問題的限制。
第4圖係為不同閘極電壓下抹除速度與抹除飽和電壓之關係圖，其係以反及閘中使用之BE-SONOS作為例子。於此實施例中，基材係被接地，故閘極電壓VG 表示的是記憶胞閘極與基材間的電壓。如圖所示，閘極電壓之大小較大時，其初始抹除速度也較大(當VG 為-18V時，小於1毫秒)，然而，此時也更快達到抹除飽和。本處所述閘極與基材間電壓之「大小」係指閘極與基材間的電壓絕對值。
如第4圖所示，欲降低抹除飽和電壓，需施加較小的閘極電壓。然而，施加較小的閘極電壓卻也會降低記憶胞的抹除速度。
第5圖係一用以說明本發明之一實施例用以降低介電電荷捕捉記憶胞臨界電壓用之高效能抹除法之關係圖。
第5圖係以反及閘中使用之BE-SONOS作為例子，顯示臨界電壓之變化與每2毫秒施加一次閘極電壓-18V的抹除階段(抹除次數)的關係。於此實施例中，基材係被接地，故閘極電壓VG 表示的是記憶胞閘極與基材間的電壓。由於電子由閘極注入，若在每個抹除階段施加固定電壓，終將使記憶胞達到一抹除飽和電壓，使得後續的抹除階段無法進一步降低該記憶胞之臨界電壓。
第5圖另也說明以BE-SONOS為例之高效能抹除法，其中施加至元件閘極之電壓係依照方程式(1)進行改變，且基材係接地，以誘發由基材至介電電荷捕捉結構之富勒-諾丁漢電洞穿隧：VG =-(18.5-階段‧0.5)伏特 (1)
由於較大的抹除電壓可增加抹除速度，在第一抹除階段所使用閘 極與基材間之抹除電壓大小較大(第5圖中為-18V)，且其係施加一預定期間(第5圖中為2毫秒)。在第二抹除階段中，降低了所使用閘極與基材間之抹除電壓大小(第5圖中為-17.5V)。而每一後續抹除階段中，施加至閘極與基材間的抹除電壓大小乃根據式(1)持續減少。於第5圖中，基材係被維持在0伏特，但其並不以此為限。
由於低閘極電壓可使元件的抹除飽和電壓變低，藉由在後續抹除階段中使用較低的閘極電壓，記憶胞之臨界電壓可於每一抹除階段中被持續降低，進而解決前述關於抹除飽和之問題。
此外，由於閘極電壓之大小較大時，其抹除速度也較大，藉由施加一較大的初始閘極電壓，相較於使用一固定之低閘極電壓，此方法將可達到較快的抹除速度。於第5圖中閘極與基材間之初始電壓為-18伏特，然其並不以此為限。
於第5圖中，每一抹除階段的施加期間均相同(2毫秒)。第6圖係相對於第5圖之另一關係圖，其中每一後續階段之抹除時間係依方程式(2)增加：抹除時間=(1+1‧階段)毫秒 (2)
由於低閘極電壓將使改變臨界電壓一定量所需時間變長，記憶胞的臨界電壓可藉由增加每一抹除階段的抹除時間而更為有效率地降低。
儘管第5圖與第6圖係以BE-SONOS元件為例，說明高效能抹除方法。然而，無庸置疑地，該方法亦可使用於其他類型之介電電荷捕捉元件。
在第5圖與第6圖中，基材係接地。然而，基材亦可被設定於其他電壓值，並不以接地為限。
於第5圖與第6圖中，在連續的抹除階段中，閘極電壓的減少量為一0.5伏特之定量，然應注意的是，該減少量並不以此為限。其他用來減少閘極電壓的方法，如以非線性方式或以線性與非線性混合使 用之方式，均可為本發明所採用。此外，其他用來降低閘極與基材間之電壓大小亦可為本發明所採，其包括改變基材之偏壓或改變閘極與基材兩者之偏壓。
於第6圖中，抹除時間係以毫秒/階段之固定比率增加，然其並不以此為限。其它以線性及/或非線性方式來增加抹除時間的方式亦可為本發明所採。
於第5圖與第6圖中，閘極與基材間之偏壓大小在每一抹除階段中均有減少，但本發明並不以此為限。一般來說，就一連串施加至閘極與間基材之電壓而言，只要至少一後續電壓之大小係小於一先前電壓之大小，則記憶胞之臨界電壓即可被降低。舉例來說，於一連串之電壓中，兩個以上(包含兩個)的抹除階段可以相同的電壓施加至閘極與基材間。
於一以電洞穿隧來抹除記憶胞之代表性實施例中，介於閘極與基材間的初始偏壓係介於-10到-20伏特之間，在連續階段間電壓大小的減少量係介於0.2到1.0伏特之間，且每一抹除階段係施加0.5至3秒。於另一代表性實施例中，介於閘極與基材間的初始偏壓係介於-10到-20伏特之間，且其施加時間介於0.5至3秒，在連續階段間電壓大小的減少量係介於0.2到1.0伏特之間，而每一階段間的抹除時間增加量介於0.5至2毫秒。
於第5圖與第6圖中所述的高效能抹除法中，抹除的方式係透過電洞由基材穿隧至介電電荷捕捉層來達成，然而本發明並不以此為限。例如從基材之電子注入與閘極之電洞穿隧，介電電荷捕捉層內之電荷將達到平衡，而造成抹除平衡。
第7圖係先前技術BE-SONOS記憶胞之剖面圖，其中該BE-SONOS記憶胞可利用由閘極760至該介電電荷捕捉層740之電洞穿隧進行抹除。該記憶胞包括作為源極與汲極之摻雜區710、720，二者係由基材700內之通道區705所分隔開。介電阻絕層750係位於通道區705上，介電電荷捕捉層740位於介電阻絕層750上，穿隧介電 結構730則位於介電電荷捕捉層740與閘極760之間。穿隧介電結構730包括(1)一厚度小於3.5奈米(如約2.5奈米)之二氧化矽的第一介電層732、(2)位於第一介電層732上，且厚度小於2.5奈米(如約2奈米)之氮化矽的第二介電層734以及(3)位於第二介電層734上，且厚度小於2奈米(如約1.3奈米)之二氧化矽的第三介電層736。於本實施例中，介電電荷捕捉層740包括厚度大於5奈米(如約7奈米)的氮化矽或其他電荷捕捉介電材料，而介電阻絕層750包括厚度大於5奈米(如約9奈米)的二氧化矽。其他應用多層阻絕層或如氧化鋁之高介電常數材料之實施方式亦可被採用。此外，閘極760可包括p型或n型之多晶矽。具有高功函數之材料亦可搭配多晶矽使用或取代多晶矽，而與穿隧介電結構730形成接觸。
第7圖所示之記憶胞可利用與第5圖與第6圖及其變化形式相反之極性(閘極與基材間之正電壓)來有效抹除。舉例來說，施加至記憶胞之第一抹除階段包括一閘極760與基材700間之初始大電壓(如+18伏特)，且其施加一預定期間(如2毫秒)，可誘發由閘極760至介電電荷捕捉層740之富勒-諾丁漢電洞穿隧，並降低記憶胞之臨界電壓。於第二階段中，閘極與基材間施加的電壓大小將被減少(如+17.5伏特)，以進一步降低該記憶胞之臨界電壓。於每一後續階段中，閘極與基材間施加的電壓大小可持續降低。此外，如同第6圖之相關描述，每一後續階段中的抹除時間可被增加。
儘管第7圖係以BE-SONOS元件為例，說明高效能抹除方法。然而，無庸置疑地，該方法亦可使用於其他類型之介電電荷捕捉結構。
當電子由閘極與基材中任一者注入，或電洞由閘極與基材中另一者穿隧時，其將導致儲存在介電電荷捕捉層內的電荷達到一平衡態，進而造成抹除飽和現象。雖然介於閘極與基材之間的強電場可增加元件的抹除速度，但電場強度會增加電子注入並使該元件的抹除飽和電壓變得更高。本發明一開始先施加偏壓以在閘極與基材間產生強電場，進而增加元件的抹除速度，之後改變偏壓來降低閘極與基材間的 電場，以避免造成抹除飽和，並獲得一較低的臨界電壓。因此，記憶胞在避免抹除飽和問題的同時，記憶胞仍可被快速抹除。
本發明所述之抹除方法可被應用於各種記憶胞，如反及閘型、及閘(AND)型、反或閘(NOR)型、虛擬接地型等等。
第8圖係為基材上反及閘陣列結構中介電電荷捕捉記憶胞之示意圖。其中，該陣列包括複數條位元線BL1 、BL2 、BL3 、BL4 ...以及複數條字元線WL1 、WL2 ...WLN－1 、WLN 。每群有N個記憶胞的數群記憶胞係依序串接於一耦接至相應位元線之字串選擇電晶體與一耦接至源極線SL之接地選擇電晶體之間。一字串選擇線SSL係耦接至一列字串選擇電晶體之閘極，而一接地選擇線GSL係耦接至一列接地選擇電晶體之閘極。因此，以位元線BL2 為例，一字串選擇電晶體810將依字串選擇線SSL之信號，把一組由800－1到800－N之記憶胞連接至位元線BL2 。而一組中的最後一個記憶胞800－N將被接至接地選擇電晶體820，且該接地選擇電晶體820將依接地選擇線GSL之信號，把該組記憶胞耦接至源極線SL。
反及閘陣列之程式化可利用增量步進脈衝程式化(ISPP)或其他方法來達成。ISPP係涉及步進程式化電壓的使用，其係始於如約＋17伏特之閘極偏壓，且於每個程式化階段均增加電壓約0.2伏特。每一脈衝可具有固定脈衝寬如約10微秒。應注意的是，每一接續脈衝之脈衝寬與電壓增量可以視需要而改變。此種類型之記憶胞具有相對線性的程式化特性，此外，與先前技術相比較，其記憶體操作區間相對較大，故其特別適合於利用多階程式化技術來在每個記憶胞中儲存多個位元。此外，本發明也可依照各種陣列特性之相容性來使用其他偏壓配置。
如第5至7圖中所述，反及閘陣列中的記憶胞可利用高效能之抹除方法進行抹除，因此可有效克服抹除飽和之問題，並可降低記憶胞之臨界電壓。舉例來說，在抹除過程中，SSL與GSL可被設定為0伏特，而源極線SL與位元線BL可以為浮動或設定為與基材之電壓相 同。
於抹除過程中，初始電壓係由字元線施加至基材(舉例來說，以－18V之電壓施加至字元線，而0V之電壓施加至基材)，來誘發由基材至記憶胞之介電電荷捕捉結構之富勒－諾丁漢電洞穿隧，以降低記憶胞之臨界電壓。之後，降低由字元線施加至基材的抹除電壓(舉例來說，以－17.5V之電壓施加至字元線，而0V之電壓施加至基材)。由字元線施加至基材的抹除電壓之大小可持續降低，舉例來說，其可按照方程式(1)之算式對每一抹除階段進行降低。亦如第5圖和第6圖的相關說明所述，抹除法之不同變化可以是只改變基材電壓，或改變字元線電壓與基材電壓，且其可以線性或非線性方式為之。此外，每一後續階段之抹除時間也可如同先前所述般進行改變。
第9A與9B圖係一代表性實施例之反及閘陣列中BE－SONOS記憶胞結構之剖面圖，前者係橫越字元線作剖面，後者係沿著字元線作剖面。如後所述，本發明亦可使用其他類型的介電電荷捕捉記憶胞。
如第9A圖所示，半導體基材900包括通道區904、905以及與通道區904、905相接觸之摻雜源極/汲極端901、902、903。介電電荷捕捉記憶胞920、930係分別疊置於通道區904、905之上。以記憶胞920為例，其包括(1)一位於通道區904上之介電穿隧結構906、(2)一位於介電穿隧結構906上之介電電荷捕捉層907、(3)一位於介電電荷捕捉層907上之介電阻絕層908及(4)一位於介電阻絕層908上之字元線909。如圖所示，字元線909係穿越第9A圖之截面，且其係做為記憶胞920之閘極。於一實施例中，介於源極與汲極端之間的通道長度係小於50奈米，如其可為30奈米或更小。
第9B圖所示者為第9A圖沿字元線909進行剖面而得之剖面圖，其包括如第9A與9B圖所示之部份元件，且其係以相同元件符號表示。數行串聯之記憶胞係由淺溝渠隔離結構(STI)982、983、984所分隔開。如圖所示，通道904與相鄰通道904A之表面均為平面，但依照生產方式與最終產品的性質之不同，該元件亦可採凹陷(內凹)或伸 出(外凸)之通道表面。介電穿隧結構906以及其他部分907、908、909係以一共形之方式疊置於通道表面上，不論該表面係平面、內凹或外凸。於一實施例中，介於STI結構間之通道寬係小於50奈米，且在STI技術可接受之情形下，該通道寬越小越好。
第10圖係圖9A另一實施例橫越字元線作剖面之反及閘陣列剖面圖，其所示者為一分離閘型反及閘陣列，該種陣列係可達到較高之記憶胞密度。如第10圖所示，記憶胞920、930、940之間的空隙可被縮小，藉此，於足量之電壓施加至作為記憶胞閘極的所有字元線時，反轉層將延伸至記憶胞920、930、940下。如此一來，記憶胞可透過在記憶胞920、930、940之間沒有擴散區之方式排列。於某些實施例中，包含有字串選擇電晶體與接地選擇電晶體之記憶胞組將僅是包括兩個擴散區，其一係與記憶胞組任一端上的每一選擇電晶體相鄰。關於分離閘型記憶胞與其製造方法之相關描述，請參照先前所述之美國專利申請案公開號US2006/0198189A1(其發明名稱為「非揮發性記憶胞、包含該非揮發性記憶胞之記憶體陣列及操作記憶胞與陣列之方法」)。
第11圖係可應用本發明之積體電路1100之簡化方塊圖。積體電路1100包括一在半導體基材上採用介電電荷捕捉記憶胞之記憶體陣列1112。字元線(或列)與區塊選擇解碼器1114係耦接至複數條字元線與字串選擇線1116，其間並形成電性連接，且該字元線(或列)與區塊選擇解碼器1114係沿著記憶體陣列1112之列排列。位元線(行)解碼器與驅動器1118係耦接並電性連接至複數條沿著記憶體陣列1112之行排列之位元線1120，以由記憶體陣列1112中之記憶胞讀取資料，或將資料寫入其中。位址係透過匯流排1122提供至字元線解碼器與驅動器1114及位元線解碼器1118。方塊1124中的感應放大器與資料輸入結構，包括讀取、程式化與抹除模式之電流來源，係透過匯流排1126耦接至位元線解碼器1118。資料係由積體電路1100上的輸入/輸出埠，透過資料輸入線1128傳送至方塊1124之資料輸入結構。如本實施例所示，積體電路1100亦可包括其他電路1130，如一般用途之處理器、特定用途的應用電路或是可提供此記憶胞陣列所支持之系統單 晶片功能之複數模組的組合。資料係由方塊1124中的感應放大器，透過資料輸出線1132，傳送至積體電路1100上的輸入/輸出埠或其他積體電路內或外之資料目的地。
陣列1112可以是反及閘陣列、及閘陣列或是反或閘陣列，端視應用目的而定。
於本實施例中，控制器1134係以偏壓調整狀態機構為例，其係控制偏壓調整供應電壓與電流來源1136，如讀取、程式化、此處所述之高效能抹除、抹除驗證、供字元線與位元線之程式化驗證電壓或電流，此外，控制器1134亦控制使用存取控制過程之字元線/源極線操作，而控制器1134可利用技術領域中已知的特殊目的邏輯電路來實作。於其他實施方式中，控制器1134可包括一般用途之處理器以執行電腦程式來控制元件的操作，而該處理器可以實作於相同的積體電路上。於另外的實施方式中，控制器1134可利用特殊目的邏輯電路與一般用途之處理器的組合來實作。
雖然本發明係已參照實施例來加以描述，然本發明創作並未受限於其詳細描述內容。替換方式及修改樣式係已於先前描述中所建議，且其他替換方式及修改樣式將為熟習此項技藝之人士所思及。特別是，所有具有實質上相同於本發明之構件結合而達成與本發明實質上相同結果者，皆不脫離本發明之精神範疇。因此，所有此等替換方式及修改樣式係意欲落在本發明於隨附申請專利範圍及其均等物所界定的範疇之中。
100‧‧‧基材
105‧‧‧通道區
110‧‧‧摻雜區
120‧‧‧摻雜區
130‧‧‧穿隧介電層
140‧‧‧介電電荷儲存層
150‧‧‧介電阻絕層
160‧‧‧閘極
250‧‧‧介電阻絕層
260‧‧‧閘極
330‧‧‧穿隧介電結構
332‧‧‧下介電層
334‧‧‧中介電層
336‧‧‧上介電層
700‧‧‧基材
705‧‧‧通道區
710‧‧‧摻雜區
720‧‧‧摻雜區
730‧‧‧穿隧介電結構
732‧‧‧第一介電層
734‧‧‧第二介電層
736‧‧‧第三介電層
740‧‧‧介電電荷捕捉層
750‧‧‧介電阻絕層
760‧‧‧閘極
810‧‧‧字串選擇電晶體
820‧‧‧接地選擇電晶體
900‧‧‧基材
901‧‧‧摻雜源極/汲極端
902‧‧‧摻雜源極/汲極端
903‧‧‧摻雜源極/汲極端
904‧‧‧通道區
905‧‧‧通道區
906‧‧‧介電穿隧結構
907‧‧‧介電電荷捕捉層
908‧‧‧介電阻絕層
909‧‧‧字元線
920‧‧‧記憶胞
930‧‧‧記憶胞
940‧‧‧記憶胞
982‧‧‧淺溝渠隔離結構
983‧‧‧淺溝渠隔離結構
984‧‧‧淺溝渠隔離結構
1100‧‧‧積體電路
1112‧‧‧記憶體陣列
1114‧‧‧字元線(或列)與區塊選擇解碼器
1116‧‧‧字元線與字串選擇線
1118‧‧‧位元線解碼器
1120‧‧‧位元線
1122‧‧‧匯流排
1124‧‧‧感應放大器與資料輸入結構
1126‧‧‧匯流排
1128‧‧‧資料輸入線
1130‧‧‧其他電路
1132‧‧‧資料輸出線
1134‧‧‧控制器
1136‧‧‧偏壓調整供應電壓與電流源
800－1、800－2…800－N－1、800－N‧‧‧記憶胞
904A‧‧‧通道區
BL1 、BL2 、BL3 、BL4 ‧‧‧位元線
GSL‧‧‧接地選擇線
SL‧‧‧源極線
SSL‧‧‧字串選擇線
WL1 、WL2 、WLN－1 、WLN ‧‧‧字元線
第1圖係先前技術SONOS記憶胞之剖面圖。
第2圖係先前技術MONOS記憶胞之剖面圖。
第3圖係先前技術BE－SONOS記憶胞之剖面圖。
第4圖係為不同閘極電壓下抹除速度與抹除飽和電壓之關係圖， 其係以反及閘中使用之BE－SONOS作為例子。
第5圖係一用以說明降低介電電荷捕捉記憶胞臨界電壓用之高效能抹除法之關係圖。
第6圖係另一用以說明降低介電電荷捕捉記憶胞臨界電壓用之高效能抹除法之關係圖。
第7圖係先前技術BE－SONOS記憶胞之剖面圖，其中該BE－SONOS記憶胞可利用由閘極至該介電電荷捕捉層之電洞穿隧進行抹除。
第8圖係為基材上反及閘陣列結構中介電電荷捕捉記憶胞之示意圖。
第9A與9B圖係一實施例之反及閘陣列中BE－SONOS記憶胞結構之剖面圖，前者係橫越字元線作剖面，後者係沿著字元線作剖面。
第10圖係第9A圖另一實施例橫越字元線作剖面之反及閘陣列剖面圖。
第11圖係可應用本發明之積體電路1100之簡化方塊圖。
900‧‧‧基材
906‧‧‧介電穿隧結構
907‧‧‧介電電荷捕捉層
908‧‧‧介電阻絕層
909‧‧‧字元線
920‧‧‧記憶胞
930‧‧‧記憶胞
940‧‧‧記憶胞

Claims (20)

  1. 一種操作一介電電荷捕捉記憶胞之方法，該介電電荷捕捉記憶胞具有一臨界電壓且包括一基材，該基材包括一通道區、位於該通道區上的一介電電荷捕捉結構以及位於該介電電荷捕捉結構上的一閘極，該方法包括：施加一初始電壓至該記憶胞之該閘極與該基材間一預定期間，以降低該記憶胞之該臨界電壓；以及施加一連串之電壓至該記憶胞之該閘極與該基材間，以進一步降低該記憶胞之該臨界電壓，其中該一連串之電壓中之一後續電壓之大小係小於該一連串之電壓中之一先前電壓之大小。
  2. 如申請專利範圍第1項所述之方法，其中該施加一初始電壓之步驟與該施加一連串之電壓之步驟係可誘發由該基材至該介電電荷捕捉結構之富勒-諾丁漢電洞穿隧，以降低該記憶胞之該臨界電壓。
  3. 如申請專利範圍第1項所述之方法，其中該施加一連串之電壓之步驟包括降低該一連串之電壓中相連續電壓間之該電壓大小。
  4. 如申請專利範圍第3項所述之方法，其中該施加一連串之電壓之步驟更包括於該一連串之電壓中相連續電壓間改變該閘極之電壓並維持該基材之電壓。
  5. 如申請專利範圍第3項所述之方法，其中該施加一連串之電壓之步驟更包括於該一連串之電壓中相連續電壓間改變該基材之電壓並維持該閘極之電壓。
  6. 如申請專利範圍第3項所述之方法，其中該施加一連串之電壓之步驟更包括：施加該一連串之電壓中的一第一電壓至該閘極與該基材間，其中 該第一電壓之大小係為該初始電壓減去一預定電壓值；以及於該第一電壓施加後，施加該一連串之電壓中的個別電壓至該閘極與該基材間，該些個別電壓之大小係為該一連串之電壓中一緊鄰在先電壓之大小減去該預定電壓值。
  7. 如申請專利範圍第6項所述之方法，其中該施加一連串之電壓之步驟更包括施加該一連串之電壓中之每一個電壓該預定期間。
  8. 如申請專利範圍第7項所述之方法，其中：由該閘極至該基材的該初始電壓介於-10至-20伏特；該預定電壓值介於0.2至1.0伏特；以及該預定期間介於0.5至3毫秒。
  9. 如申請專利範圍第6項所述之方法，其中該施加一連串之電壓之步驟更包括：施加該一連串之電壓中的該第一電壓至該閘極與該基材間一段期間，該段期間係為該預定期間加上一第二預定期間；以及於該第一電壓施加後，施加該一連串之電壓中的個別電壓一段期間，此段期間係為該一連串之電壓中一緊鄰在先電壓之施加期間加上該第二預定期間。
  10. 如申請專利範圍第9項所述之方法，其中：由該閘極至該基材之該初始電壓介於-10至-20伏特；該預定電壓值介於0.2至1.0伏特；該預定期間介於0.5至3毫秒；以及該第二預定期間介於0.5至2毫秒。
  11. 一種記憶體元件，包括：一介電電荷捕捉記憶胞，其具有一臨界電壓且包括一基材，該基 材包括一通道區、位於該通道區上的一介電電荷捕捉結構以及位於該介電電荷捕捉結構上的一閘極；以及一偏壓調整狀態機構，用以施加一偏壓調整以調整該記憶胞，該偏壓配置包括：一初始電壓，施加至該記憶胞之該閘極與該基材間一預定期間，以降低該記憶胞之該臨界電壓；以及一連串之電壓，係施加至該記憶胞之該閘極與該基材間，以進一步降低該記憶胞之該臨界電壓，其中該一連串之電壓中之一後續電壓之大小係小於該一連串之電壓中之一先前電壓之大小。
  12. 如申請專利範圍第11項所述之元件，其中該偏壓配置係可誘發由該基材至該介電電荷捕捉結構之富勒-諾丁漢電洞穿隧，以降低該記憶胞之該臨界電壓。
  13. 如申請專利範圍第11項所述之元件，其中該偏壓配置更包括於該一連串之電壓中相連續電壓間，減少施加至該閘極與該基材間之該電壓之大小。
  14. 如申請專利範圍第13項所述之元件，其中該偏壓配置更包括於該一連串之電壓中相連續電壓間，該閘極之電壓被改變且該基材之電壓被維持。
  15. 如申請專利範圍第13項所述之元件，其中該偏壓配置更包括於該一連串之電壓中相連續電壓間，該基材之電壓被改變且該閘極之電壓被維持。
  16. 如申請專利範圍第13項所述之元件，其中該偏壓配置更包括：該一連串之電壓中的一第一電壓，其係施加至該閘極與該基材間，且其大小係為該初始電壓減去一預定電壓值；以及 該一連串之電壓中的不同電壓，其係於該第一電壓施加後再施加至該閘極與該基材間，且其大小係為該一連串之電壓中一緊鄰在先電壓之大小減去該預定電壓值。
  17. 如申請專利範圍第16項所述之元件，其中該偏壓配置更包括該一連串之電壓中之每一個電壓施加該預定期間。
  18. 如申請專利範圍第17項所述之元件，其中：由該閘極至該基材的該初始電壓介於-10至-20伏特；該預定電壓值介於0.2至1.0伏特；以及該預定期間介於0.5至3毫秒。
  19. 如申請專利範圍第16項所述之元件，其中該偏壓配置更包括：施加至該閘極與該基材間之該一連串之電壓中的該第一電壓係施加一段期間，且該段期間係該預定期間加上一第二預定期間；以及於該第一電壓施加後，該一連串之電壓中的不同電壓係施加一段期間，且此段期間係將該一連串之電壓中一緊鄰在先電壓之施加期間加上該第二預定期間。
  20. 如申請專利範圍第19項所述之元件，其中由該閘極至該基材的該初始電壓介於-10至-20伏特；該預定電壓值介於0.2至1.0伏特；該預定期間介於0.5至3毫秒；以及該第二預定期間介於0.5至2毫秒。
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