JP2016110679A - 記憶装置、およびそれを有する半導体装置 - Google Patents
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Abstract
【課題】多値の記憶装置の動作電圧の数を低減する。【解決手段】メモリセルは、保持ノード、保持容量、書き込みトランジスタを有する。メモリセルはNビット(Nは2以上の整数)のデータを記憶することが可能である。メモリセルには状態A1−A2Nからなる2Nのデータ状態に対応し、電圧Va1−Va2Nが書き込み電圧として用いられる。書き込み後にオフとなる書き込みトランジスタのゲートと保持ノードと間の寄生容量の影響で、メモリセルのしきい値はVaiよりも小さくなる。そのため、(2N—1)の電圧Va1−Va(2N—1)を読み出し判定電圧に用いることで、メモリセルのデータ状態を取得することが可能である。【選択図】図5
Description
本出願の明細書、図面、および特許請求の範囲(以下、「本明細書等」と呼ぶ。)には、例えば、記憶回路、論理回路、処理装置、その他の半導体装置、そのための駆動方法、およびそのための作製方法等が開示される。本発明の一形態の技術分野は、これらに限定されるものではない。例えば、本発明の一形態は、半導体装置、記憶装置、処理装置、撮像装置、表示装置、発光装置、蓄電装置、又はそれらの駆動方法、又はそれらの製造方法に関する。
ランダムアクセスメモリ(RAM)のメモリセルとして1T1C(1トランジスタ1容量素子)型のメモリセルや、2T型および3T型のゲインセルが知られている。これらのメモリセルでは、書き込みトランジスタを介して保持ノードに電荷を蓄積することで、データを記憶させている。これらのメモリセルの書き込みトランジスタに、活性層チャネルが酸化物半導体で形成されているトランジスタ(以下、「酸化物半導体トランジスタ」または「OSトランジスタ」と呼ぶ場合がある。)を適用することが提案されている。
書き込みトランジスタをOSトランジスタとすることで、メモリセルは長時間のデータ保持が可能となる。例えば、特許文献1には、OSトランジスタが用いられた、多値データを記憶可能なメモリセルが記載されている。
本発明の一形態の課題は、新規な半導体装置の提供、または新規な半導体装置の動作方法の提供等である。または、本発明の一形態の課題は、動作電圧の数を低減すること、信頼性を向上すること、1セルあたりの記憶容量を大きくすること、面積を縮小すること等である。
なお、複数の課題の記載は、互いの課題の存在を妨げるものではない。なお、本発明の一形態は、これらの課題の全て解決する必要はない。また、列記した以外の課題が、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、これらの課題も、本発明の一形態の課題となり得る。
本発明の一形態は、回路と、メモリセルと、第1乃至第4の配線とを有する記憶装置であって、回路は第1乃至第4配線と電気的に接続され、メモリセルは保持ノード、容量素子、第1トランジスタおよび第2トランジスタを有し、第1配線には第1トランジスタの第1端子が電気的に接続され、第2配線には第1トランジスタの第2端子が電気的に接続され、第3配線には2トランジスタのゲートが電気的に接続され、第2トランジスタは第2配線と保持ノードと間の導通状態を制御できる機能を有し、容量素子は第4配線と保持ノードと間を容量結合し、第2トランジスタは活性層が酸化物半導体で形成され、メモリセルはNビット(Nは2以上の整数)のデータを保持することができる機能を有し、メモリセルは状態A_1乃至A_2Nからなる2Nのデータ状態を有し、回路にはV_1乃至V_2Nでなる2Nの電圧が入力され、回路は、V_i(iは1以上N以下の整数)を第1配線に入力し、第1および第2トランジスタを導通状態にすることで、メモリセルのデータ状態をA_iにすることができる電圧を保持ノードに書き込むことができる機能と、保持ノードを電気的に浮遊状態にすることができる機能と、保持ノードで保持されている電圧に対応する電圧を第1配線に読み出すことができる機能と、V_1乃至V_(2N−1)、および第1配線に読み出された電圧から、メモリセルのデータ状態を取得することができる機能とを有する記憶装置である。
上掲の形態において、メモリセルは第3トランジスタを有していてもよい。第3のトランジスタは第1トランジスタの第2端子と第2配線と間の導通状態を制御する機能を有している。
本発明の一形態により、新規な半導体装置の提供、または新規な半導体装置の動作方法の提供を可能とする。または、本発明の一形態により、動作電圧の数を低減すること、信頼性を向上すること、1セルあたりの記憶容量を大きくすること、面積を縮小すること等が可能となる。
複数の効果の記載は、他の効果の存在を妨げるものではない。また、本発明の一形態は、必ずしも、例示した効果の全てを有する必要はない。また、本発明の一形態について、上記以外の課題、効果、および新規な特徴については、本明細書の記載および図面から自ずと明らかになるものである。
本明細書等において、半導体装置とは、半導体特性を利用した装置であり、半導体素子(トランジスタ、ダイオード等)を含む回路、同回路を有する装置等をいう。また、半導体特性を利用することで機能しうる装置全般をいう。例えば、集積回路、集積回路を備えたチップは、パッケージにチップを収納した電子部品も半導体装置の一例である。記憶装置、表示装置、発光装置、照明装置及び電子機器等は、それ自体が半導体装置であり、半導体装置を有している場合がある。
また、本明細書等において、XとYとが接続されていると記載されている場合は、XとYとが電気的に接続されている場合と、XとYとが機能的に接続されている場合と、XとYとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも、図または文章に記載されているものとする。X、Yは、対象物(例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など)であるとする。
トランジスタは、ゲート、ソース、およびドレインと呼ばれる3つの端子を有する。ゲートは、トランジスタの導通状態を制御する制御ノードとして機能するノードである。ソースまたはドレインとして機能する2つの入出力ノードは、トランジスタの型及び各端子に与えられる電位の高低によって、一方がソースとなり他方がドレインとなる。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。また、本明細書等では、ゲート以外の2つの端子を第1端子、第2端子と呼ぶ場合がある。
ノードは、回路構成やデバイス構造等に応じて、端子、配線、電極、導電層、導電体、不純物領域等と言い換えることが可能である。また、端子、配線等をノードと言い換えることが可能である。
電圧は、ある電位と、基準の電位(例えば接地電位(GND)またはソース電位)との電位差のことを示す場合が多い。よって、電圧を電位と言い換えることが可能である。なお、電位とは、相対的なものである。よって、接地電位と記載されていても、必ずしも、0Vを意味しない場合もある。
本明細書等において、「膜」という言葉と「層」という言葉とは、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を「導電膜」という用語に変更することが可能な場合がある。例えば、「絶縁膜」という用語を「絶縁層」という用語に変更することが可能な場合がある。
本明細書等において、「第1」、「第2」、「第3」などの序数詞は、順序を表すために使用される場合がある。または、構成要素の混同を避けるために使用する場合があり、この場合、序数詞の使用は構成要素の個数を限定するものなく、順序を限定するものでもない。また、例えば、「第1」を「第2」または「第3」に置き換えて、発明の一形態を説明することができる。
本明細書等において、例えば、電源電圧VDDを、電圧VDD、VDD等と省略して記載する場合がある。これは、他の構成要素(例えば、信号、電圧、電位、回路、素子、電極、配線等)についても同様である。
また、同じ符号を用いる場合、特に、その中でも区別する必要があるときには、符号に”_1”、”_2”、”[n]”、”[m、n]”等の識別用の符号を付記して記載する場合がある。例えば、メモリセルアレイ中の複数の配線WWLを個々に区別する場合、メモリセルアレイのアドレス番号(行番)を利用して、第2番目の配線WWLを配線WWL_2と記載する場合がある。
図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている場合がある。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。
図面に記載したブロック図の各回路ブロックの配置は、説明のため位置関係を特定するものであり、異なる回路ブロックで別々の機能を実現するよう示していても、実際の回路ブロックにおいては同じ回路ブロック内で別々の機能を実現しうるように設けられている場合もある。また、各回路ブロックの機能は説明のため機能を特定するものであり、一つの回路ブロックとして示していても、実際の回路ブロックにおいては、一つの回路ブロックで行う処理を複数の回路ブロックで行うよう設けられている場合もある。
以下に本発明の実施の形態を示す。ただし、実施の形態を適宜組み合わせることが可能である。また、1つの実施の形態の中に複数の構成例(動作例、製造方法例も含む)が示される場合は、互いに構成例を適宜組み合わせることが可能である。また、本発明は、多くの異なる形態で実施することが可能であり、趣旨及びその範囲から逸脱することなく、その形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
〔実施の形態1〕
本実施の形態では、半導体装置の一例として記憶装置について説明する。
本実施の形態では、半導体装置の一例として記憶装置について説明する。
<<メモリセルの構成例>>
図1Aは、記憶装置のメモリセルの構成例を示す。図1Aに示すメモリセル10は、トランジスタMW1、トランジスタRP1、容量素子C1、ノードSN、およびノードa1−a4を有する。メモリセル10はいわゆる2T型のゲインセルである。ノードa1−a4は互いに異なる配線に電気的に接続されている。
図1Aは、記憶装置のメモリセルの構成例を示す。図1Aに示すメモリセル10は、トランジスタMW1、トランジスタRP1、容量素子C1、ノードSN、およびノードa1−a4を有する。メモリセル10はいわゆる2T型のゲインセルである。ノードa1−a4は互いに異なる配線に電気的に接続されている。
ノードSNはデータ保持ノードであり、電気的に浮遊状態となることが可能である。容量素子C1はノードSNの電圧を保持するための保持容量として機能することができる。容量素子C1はノードSNとノードa4と間を容量結合している。ノードa1はデータ入力ノードであり、かつデータ出力ノードである。ノードa1、a2にはトランジスタRP1の第1、第2端子が電気的に接続されている。ノードa2−a4には、メモリセル10を駆動するための固定電圧あるいは信号が入力される。
トランジスタMW1は、ノードa2とノードSNと間の導通状態を制御するパストランジスタである。ノードa3には、トランジスタMW1のゲートが電気的に接続されている。トランジスタMW1は書き込みトランジスタであり、書き込み動作時にオン状態とされる。トランジスタMW1がオン状態になることで、ノードSNにノードa2の電圧が書き込まれる。その後、トランジスタMW1をオフ状態とすることで、ノードSNが電気的に浮遊状態となり、メモリセル10は保持状態となる。
トランジスタRP1は読み出しトランジスタである。トランジスタRP1のゲートはノードSNと電気的に接続されているため、そのソース―ドレイン間電流(以下、「ドレイン電流」と呼ぶ。)はノードSNの電圧によって変化する。読み出し動作では、ノードa1、a2を所定の電圧にプリチャージし、ノードa1を電気的に浮遊状態とする。トランジスタRP1のドレイン電流によって、ノードa2は充電または放電される。ノードa1の電圧の変化に伴い、トランジスタRP1のドレイン電流は小さくなり、やがて、ノードSNとノードa1と間の電圧がトランジスタRP1のしきい値を超えると流れなくなる。ノードa1の電圧を検出することで、メモリセル10に書き込まれたデータを得ることができる。
メモリセル10は、ノードSNに書き込む電圧を調整することで、2値の記憶だけでなく、4値、8値、16値といった多値(2N値、Nは1よりも大きい整数)の記憶が可能である。別言すると、メモリセル10に少なくとも2Nのデータ状態を設定することで、メモリセル10は2N値(Nビット)のデータの記憶が可能となる。
メモリセル10の保持時間を長くするため、電気的に浮遊状態のノードSNの電圧の変動(特に、電圧の降下)を可能な限り抑えることが好ましい。このための手段の1つとして、トランジスタMW1を非導通状態でのドレイン電流(オフ電流)を非常に小さいトランジスタにすることが挙げられる。
トランジスタのオフ電流を下げるには、例えば、活性層をエネルギーキャップが広い半導体で形成すればよい。半導体のエネルギーギャップは、2.5eV以上、または2.7eV以上、または3eV以上であることが好ましい。このような半導体として酸化物半導体が挙げられる。例えば、トランジスタMW1は、活性層が酸化物半導体で形成されているOSトランジスタとすればよい。チャネル幅で規格化したOSトランジスタのリーク電流は、ソースードレイン間電圧が10V、室温(25℃程度)の状態で10×10−21A/μm(10ゼプトA/μm)以下とすることが可能である。トランジスタMW1に適用されるOSトランジスタのリーク電流は、室温(25℃程度)にて1×10−18A以下、または、1×10−21A以下、または1×10−24A以下が好ましい。または、リーク電流は85℃にて1×10−15A以下、または1×10−18A以下、または1×10−21A以下であることが好ましい。
<メモリセルの保持時間について>
トランジスタMW1をOSトランジスタとすることで、電気的に浮遊状態のノードSNの電圧の変動を抑えることが可能である。よって、メモリセル10はデータを長時間保持することが可能であり、不揮発性のメモリ回路として動作させることが可能となる。メモリセル10を例に、OSトランジスタを書き込みトランジスタに用いることで、長時間のデータ保持が、例えば、85℃の環境下で10年データ保持が可能なことを説明する。
トランジスタMW1をOSトランジスタとすることで、電気的に浮遊状態のノードSNの電圧の変動を抑えることが可能である。よって、メモリセル10はデータを長時間保持することが可能であり、不揮発性のメモリ回路として動作させることが可能となる。メモリセル10を例に、OSトランジスタを書き込みトランジスタに用いることで、長時間のデータ保持が、例えば、85℃の環境下で10年データ保持が可能なことを説明する。
メモリセル10の記憶容量が1ビットであるとする。電源電圧を2V以上かつ3.5V以下、容量素子C1の容量(ノードSNの保持容量)を21fF、保持電圧の許容変動量を0.5V未満であるとする条件下では、85℃、10年間で保持電位を許容変動量未満とするには、ノードSNからのリーク電流は、33×10−24A未満であることが必要となる。他からのリークがさらに小さく、リーク箇所がほぼトランジスタMW1(書き込みトランジスタ)である場合、トランジスタMW1のチャネル幅が350nmのとき、トランジスタMW1の単位面積あたりのリーク電流を93×10−24A/μm未満とすることが好ましい。つまり、メモリセル10を上記構成にすることで、メモリセル10は85℃において10年間データを保持することが可能である。
メモリセル10の記憶容量が4ビットであるとする。電源電圧を2V以上かつ3.5V以下、容量素子C1の容量を0.1fF、メモリセル10のしきい値の分布幅を30mV未満、保持電圧の許容変動量を80mV未満であるとする条件下では、85℃10年間で保持電位を許容変動量未満とするには、ノードSNからのリーク電流は0.025×10−24A未満であることが必要となる。他からのリークがさらに小さく、リーク箇所がほぼトランジスタMW1である場合、トランジスタMW1のチャネル幅が60nmのとき、トランジスタMW1の単位面積あたりのリーク電流を0.423×10−24A/μm未満とすることが好ましい。メモリセル10を上記構成にすることで、メモリセル10は85℃において10年間データを保持することが可能である。
メモリセル10の記憶容量が8ビットであるとする。電源電圧を2V以上かつ3.5V以下、容量素子C1の容量を0.1fF、メモリセル10のしきい値の分布幅を2mV未満、ノードSNの保持電圧の許容変動量を5mV未満、とした場合、85℃、10年間で保持電位を許容変動量未満とするには、ノードSNからのリーク電流は0.0016×10−24A未満であることが必要となる。他からのリークがさらに小さく、リーク箇所がほぼトランジスタMW1である場合、トランジスタMW1のチャネル幅が60nmのとき、トランジスタMW1の単位面積あたりのリーク電流を0.026×10−24A/μm未満とすることが好ましい。メモリセル10を上記構成にすることで、メモリセル10は85℃において、10年間データを保持することが可能である。
なお、ノードSNが電気的に浮遊状態である期間に、トランジスタMW1が完全にオフ状態となるような電圧がゲートに入力され続けている場合がある。または、トランジスタMW1にバックゲートを設けた場合、トランジスタMW1がノーマリオフ状態になるような電圧がバックゲートに入力され続けている場合がある。そのよう場合には、メモリセル10に電圧が供給されていることになるが、電流がほとんど流れないので、メモリセル10では電流がほとんど消費されない。よって、電圧が供給されていても、データ保持にメモリセル10の消費電力はほぼゼロであることから、メモリセル10は不揮発性メモリ回路であるということができる。
酸化物半導体はエネルギーギャップが大きく、電子が励起されにくく、ホールの有効質量が大きい半導体である。このため、OSトランジスタは、シリコン等を用いた一般的なトランジスタと比較して、アバランシェ崩壊等が生じにくい場合がある。アバランシェ崩壊に起因するホットキャリア劣化等が抑制されることで、OSトランジスタは高いドレイン耐圧を有することとなり、高いドレイン電圧で駆動することが可能である。よって、トランジスタMW1にOSトランジスタを適用することで、信号の電位レベルや入力タイミング等の駆動条件の余裕度(マージン)を高くすることができる。例えば、保持状態でノードSNの電位が高くなるような駆動も可能になる。
OSトランジスタの活性層は、In、Ga、SnおよびZnのうちの1つまたは複数の元素を構成元素とする酸化物を有していることが好ましい。このような酸化物としては、In−Sn−Ga−Zn酸化物、In−Ga−Zn酸化物、In−Sn−Zn酸化物、In−Al−Zn酸化物、Sn−Ga−Zn酸化物、Al−Ga−Zn酸化物、Sn−Al−Zn酸化物、In−Zn酸化物、Sn−Zn酸化物、Al−Zn酸化物、Zn−Mg酸化物、Sn−Mg酸化物、In−Mg酸化物や、In−Ga酸化物、In酸化物、Sn酸化物、Zn酸化物等がある。また、これら酸化物に、酸化物の構成元素以外の元素や化合物を含むもの、例えばSiO2を含む酸化物半導体を用いることができる。
また、OSトランジスタは、活性層がワイドバンドギャップである酸化物半導体で形成されているため、短チャネル効果が表れにくい。ゲート絶縁層を厚くし、例えば酸化膜換算膜厚で15nm以下11nm以上にし、かつチャネル長を短く、例えば60nm以下20nm以上としても、非常に良好なオフ電流特性およびサブスレッショルド特性を有することが可能である。よって、OSトランジスタは、論理回路を構成する一般的なSiトランジスタよりも厚いゲート絶縁層を用いることができるため、ゲート絶縁層を介したリーク電流が低減され、ゲート絶縁層の膜厚のばらつきによる電気特性のばらつきも抑えることができる。OSトランジスタの詳細は実施の形態3で説明する。
<メモリセルの他の構成例>
トランジスタMW1にバックゲートを設けてもよい。そのような例を図1B、図1Cに示す。図1Bに示すメモリセル11、および図1Cに示すメモリセル12はメモリセル10の変形例である。
トランジスタMW1にバックゲートを設けてもよい。そのような例を図1B、図1Cに示す。図1Bに示すメモリセル11、および図1Cに示すメモリセル12はメモリセル10の変形例である。
メモリセル11においては、トランジスタMW2のバックゲートはノードa10と電気的に接続されている。ノードa10には固定電圧または信号が入力される。ノードa10の電圧によってトランジスタMW2のしきい値電圧を制御することができる。例えば、しきい値電圧を制御することで、保持状態でのトランジスタMW2のオフ電流を下げることができるので、メモリセル11の保持特性が向上される。メモリセル12においては、トランジスタMW3のバックゲートとゲートが電気的に接続されている。これにより、メモリセル12の書き込みトランジスタ(MW3)の電流駆動能力が向上されるため、書き込み時間を短縮することが可能である。
また、図1Dに示すメモリセル13のように読み出しトランジスタをn型トランジスタRN1としてもよい。メモリセル13において、トランジスタMW2に代えてトランジスタMW1またはMW3を設けてもよい。
図2Aに示すメモリセル14は、メモリセル11にトランジスタRP2を追加したものに相当する。図2Bに示すメモリセル15は、メモリセル13にトランジスタRN2を追加したものに相当する。メモリセル14、15において、トランジスタMW2に代えて、トランジスタMW1またはMW3を設けてもよい。
メモリセル14において、トランジスタRP2は読み出しトランジスタとして機能することができる。メモリセル14では、読み出し動作時には、トランジスタRP2をオン状態にし、書き込み動作および保持状態では、トランジスタRP2をオフ状態にする。メモリセル15も同様である。メモリセル14または15でメモリセルアレイを構成する場合、例えば、ノードa5に読み出し用ワード線(RWL)を接続し、ノードa4に容量素子C1用の配線CNLを電気的に接続すればよい。
トランジスタRP1、RP2、RN1、RN2には特段の制約はなく、一般的なトランジスタとすることができ、例えば、活性層が第14族元素(Si、Ge、C)で形成されているトランジスタとすることができる。このようなトランジスタの代表例は、活性層がシリコンで形成されているトランジスタ(Siトランジスタ)である。また、Siトランジスタの移動度を向上させる目的等のため、Siでなる活性層にGeが添加されている歪みトランジスタを用いてもよい。
メモリセル10―15は、多値データ(2N値データ、Nは1よりも大きな整数)の記憶が可能であり、メモリセル10−15を用いることで、多値データを記憶可能な記憶装置を提供できる。図3は記憶装置の構成の一例を示すブロック図である。以下では、メモリセル10を例に、記憶装置の構成、多値データの書き込み、読み出し動作等について説明する。
<<記憶装置の構成例>>
図3は記憶装置の構成例を示す。図3に示す記憶装置300はランダムアクセスメモリとして用いることができ、メモリセルアレイ310および周辺回路330を有する。メモリセルアレイ310および周辺回路330は1のチップに集積することが可能である。図3には、処理するデータが5ビット(32値)である例を示している。WDAは書き込むデータであり、RDAは読み出されたデータであり、ADRはアドレスデータである。
図3は記憶装置の構成例を示す。図3に示す記憶装置300はランダムアクセスメモリとして用いることができ、メモリセルアレイ310および周辺回路330を有する。メモリセルアレイ310および周辺回路330は1のチップに集積することが可能である。図3には、処理するデータが5ビット(32値)である例を示している。WDAは書き込むデータであり、RDAは読み出されたデータであり、ADRはアドレスデータである。
記憶装置300には、各種の動作電圧、例えば、VDDD、VSSS、VHG、VLG、VHC、VLCおよびVML[7:0]等が入力される。VDDD、VSSSはそれぞれ記憶装置300の高レベル電源電圧、低レベル電源電圧である。ここでは、VSSSを接地電位(GND)とする。
<メモリセルアレイ>
図4はメモリセルアレイ310の構成例を示す回路図である。メモリセルアレイ310は複数のメモリセル10、複数の配線WWL、RWL、BL、SLを有する。WWLは書き込みワード線であり、RWLは読み出しワード線であり、BLはビット線であり、SLはソース線である。
図4はメモリセルアレイ310の構成例を示す回路図である。メモリセルアレイ310は複数のメモリセル10、複数の配線WWL、RWL、BL、SLを有する。WWLは書き込みワード線であり、RWLは読み出しワード線であり、BLはビット線であり、SLはソース線である。
複数のメモリセル10は2次元のアレイ状に配列されている。複数のWWL、RWL、BL、SLは複数のメモリセル10の配列に合わせて設けられている。複数のWWL、RWLは行ごとに設けられ、複数のBL、SLは列ごとに設けられている。メモリセル10は、対応する行のWWL、RWLに接続され、かつ対応する列のSLおよびBLと電気的に接続されている。図4には、2行2列に配列された4のメモリセル10を示している。図4に示すm、nはそれぞれ2以上の整数である。
図3は、1のメモリセル10に8値(3ビット)データを記憶させることが可能な記憶装置300の構成例を示している。この例では、メモリセル10には8のデータ状態が設定される。
<周辺回路>
周辺回路330は、コントロールロジック340、行ドライバ350、列ドライバ360および出力ドライバ370を有する。周辺回路330は、メモリセルアレイ310を駆動することができる機能を有する。
周辺回路330は、コントロールロジック340、行ドライバ350、列ドライバ360および出力ドライバ370を有する。周辺回路330は、メモリセルアレイ310を駆動することができる機能を有する。
コントロールロジック340は、外部からの入力信号(例えば、CE、GW、OE)を処理して、行ドライバ350、列ドライバ360および出力ドライバ370の制御信号を生成する。例えば、コントロールロジック340は、書き込みイネーブル信号WE、読み出しイネーブル信号RE等を生成する。CEはチップイネーブル信号であり、GWはグローバル書き込みイネーブル信号であり、OEは出力イネーブル信号である。コントロールロジック340が処理する信号は、これに限定されるものではなく、他の信号が入力されていてもよいし、入力されない信号があってもよい。
行ドライバ350は、WWLおよびRWLを駆動できる機能、およびアクセスする行(メモリセル10)を選択する機能等を有する。行ドライバ350は、行デコーダ351、およびワード線ドライバ352を有する。ワード線ドライバ352には、VHG、VLG、VHC、VLCが入力される。VHG、VLGはそれぞれ、WWLの高レベル電圧、低レベル電圧である。VHC、VLCは、それぞれ、RWLの高レベル電圧、低レベル電圧である。
列ドライバ360は、SLおよびBLを駆動できる機能を有する。列ドライバ360は、列デコーダ361、書き込みドライバ362、デジタルーアナログコンバータ(DAC)363を有する。
DAC363は3ビットのデジタルデータをアナログ電圧に変換する機能を有する。DAC363は32ビットのWDAを3ビットごとに、アナログ電圧に変換する。VML[7:0]はそれぞれ3ビットのデータに対応するアナログ電圧であり、SLに入力される書き込み電圧である。
書き込みドライバ362は、SLをプリチャージする機能、SLを電気的に浮遊状態にする機能、SLを選択する機能、選択されたSLにDAC363で生成した書き込み電圧を入力する機能、BLをプリチャージする機能、BLを電気的に浮遊状態にする機能等を有する。
出力ドライバ370は、セレクタ371、アナログーデジタルコンバータ(ADC)372、および出力バッファ373を有する。セレクタ371は、メモリセルアレイ310に含まれているSLから所定の数のSLを選択する機能、および選択されたSLの電圧をADC372に伝送する機能を有する。ADC372はアナログ電圧を3ビットのデータに変換する機能を有する。ここでは、VML[7:0]のうちの7のVML(VML[7:1])を参照電圧に用いて、SLの電圧を3ビットのデータに変換する。ADC372で変換された3ビットのデータは出力バッファ373に入力され、出力バッファ373は5ビット(32値)のデータ(RDA[31:0])を出力する。
<<記憶装置の動作方法例>>
従来では、同じデータ状態に対して、書き込み電圧と読み出し電圧とを個別に設定することが行われている。本実施の形態の記憶装置は、書き込み電圧と読み出し電圧と1の電圧群(例えば、VML[7:0])に統合することが可能である。ここでは、記憶装置300の動作方法例と共に、このことを説明する。
従来では、同じデータ状態に対して、書き込み電圧と読み出し電圧とを個別に設定することが行われている。本実施の形態の記憶装置は、書き込み電圧と読み出し電圧と1の電圧群(例えば、VML[7:0])に統合することが可能である。ここでは、記憶装置300の動作方法例と共に、このことを説明する。
図5はメモリセル10のしきい値電圧分布の模式図である。図6、図7は記憶装置300の動作例を示すタイミングチャートである。図6、図7は1のメモリセル10の動作例を示しており、配線WWL、BL、RWLおよびSL、並びにノードSNの電圧の変化を示している。図6、図7において、t1等は時刻を表している。
(しきい値電圧分布)
図5Aに示すように、メモリセル10は8のデータ状態(「論理状態」とも呼ぶ。)を有する。8のデータ状態をしきい値レベルが低いものからデータ状態A1−A8と呼ぶこととする。データ状態A1−A8には、それぞれ、3ビットのデータ”000”、”001”、”010”、”011”、”100”、”101”、”110”、”111”が割り当てられているとする。
図5Aに示すように、メモリセル10は8のデータ状態(「論理状態」とも呼ぶ。)を有する。8のデータ状態をしきい値レベルが低いものからデータ状態A1−A8と呼ぶこととする。データ状態A1−A8には、それぞれ、3ビットのデータ”000”、”001”、”010”、”011”、”100”、”101”、”110”、”111”が割り当てられているとする。
メモリセル10の8のデータ状態を区別するため8の電圧Va1−Va8が設定される。図3のVML[7:0]は、Va8−Va1である。Va1−Va8は書き込み電圧である。また、Va1−Va7は、隣接するデータ状態を識別するためのしきい値レベルの境界値であり、読み出し電圧でもある。
(書き込み動作)
図6は書き込み動作の一例を示すタイミングチャートである。書き込み動作は信号WEがアクティブである期間に行われる。データ保持状態ではRWLは高レベル電圧(”H”)であり、WWL、SL、BLは低レベル電圧(”L”)である。保持状態のメモリセル10は、トランジスタMW1およびトランジスタRP1がオフ状態であり、ノードSNは電気的に浮遊状態である。
図6は書き込み動作の一例を示すタイミングチャートである。書き込み動作は信号WEがアクティブである期間に行われる。データ保持状態ではRWLは高レベル電圧(”H”)であり、WWL、SL、BLは低レベル電圧(”L”)である。保持状態のメモリセル10は、トランジスタMW1およびトランジスタRP1がオフ状態であり、ノードSNは電気的に浮遊状態である。
まず、トランジスタMW1およびトランジスタRP1をオン状態にする。そのため、t1で、行ドライバ350によって、WWLを”H”にし、RWLを”L”にする。RWLとトランジスタRP1のゲートは容量結合されているので、RWLを”L”にすることで、トランジスタRP1のゲートの電圧が下がり、トランジスタRP1をオン状態にすることができる。また、列ドライバ360によって、BLおよびSLはGND(低レベル電圧)にプリチャージされる。
t2で、列ドライバ360によって、SLに書き込み電圧(Va1−Va8)が入力され、BLは電気的に浮遊状態とされる。メモリセル10のデータ状態をA1とする場合は、書き込み電圧としてVa1がDAC363で生成され、SLにVa1が入力されることとなる。書き込み電圧は、トランジスタRP1を介してBLに入力され、BLの電圧はトランジスタMW1を介してノードSN1に入力されることとなる。
つまり、BLを電気的に浮遊状態とすることで、SLの電圧に応じて、BL、SNの電圧が上昇する。BL、SNの電圧は、書き込み電圧(Va1−Va)よりもトランジスタRP1のしきい値電圧VTP分低い電圧(Vb1―Vb8)となる。メモリセル10のデータ状態をAi(iは1以上8以下の整数)とする場合は、BLおよびSNの電圧はVbiとなり、Vbi=Vai−VTPである。
本実施の形態の書き込み動作では、書き込み電圧(SLに入力された電圧)よりもVTP分低い電圧が、ノードSNに書き込まれる。VTPはメモリセル10ごとにばらつくため、メモリセル10のしきい値の分布幅を大きくする要因となる。後述するように、トランジスタRP1を介してノードSNに書き込み電圧を入力することで、VTPに依存しない電圧をノードSNから読み出すことが可能である。そのため、記憶装置300の信頼性を向上させることができる。
t3でWWLを”L”にする。トランジスタMW1がオフ状態になることで、ノードSNが電気的に浮遊状態となる。t4でRWLを”H”にする。ノードSNとRWLとが容量結合しているため、ノードSNの電圧を書き込み電圧よりも高くすることができる。よって、非選択のメモリセル10において、トランジスタRP1を確実にオフ状態にして、ドレイン電流が流れないようすることができる。
ノードSNにBLの電圧(Vb1―Vb8)を書きこんだ後、トランジスタMW1をオフ状態にすることで、トランジスタMW1のゲートードレイン(またはソース)間の寄生容量により、ノードSNの電圧が引き下げられてしまう(たたき下げられてしまう)。このゲートードレイン間(G−D)寄生容量による電圧降下量をVCGDとすると、ノードSNの電圧(メモリセル10のしきい値)は書き込み電圧よりも(VTP+VCGD)分低くなる。ここでは、保持状態のノードSNの電圧(メモリセルのしきい値)をVs1−Vs8と呼ぶこととする。Vs1−Vs8はそれぞれ電圧Va1―Va8と対応する。
本実施の形態においては、書き込みトランジスタのゲートと保持ノードと間の寄生容量によって、メモリセルのしきい値電圧が引き下げられることを効果的に利用することで、書き込み電圧と読み出し電圧とを1の電圧群に統合することを可能としている。
(データの読み出し動作)
図7は読み出し動作の一例を示すタイミングチャートである。読み出し動作は、ノードSNの電圧をSLに書き込む動作である。さらに、Va7−Va1を読み出し電圧に用いて、SLの電圧からメモリセル10のデータ状態を取得する動作が行われる。
図7は読み出し動作の一例を示すタイミングチャートである。読み出し動作は、ノードSNの電圧をSLに書き込む動作である。さらに、Va7−Va1を読み出し電圧に用いて、SLの電圧からメモリセル10のデータ状態を取得する動作が行われる。
信号REがアクティブである期間、読み出し動作が行われる。t5で、列ドライバ360はBLをGNDにプリチャージし、SLを高レベルの電圧VHSLにプリチャージする。t6で、列ドライバ360はSLを電気的に浮遊状態にし、行ドライバ350はRWLを”L”にしてトランジスタRP1をオン状態にする。ノードSNの電圧はVs1−Vs8となり、トランジスタRP1にはドレイン電流が流れる。ドレイン電流によって、SLの電圧は低下する。ノードSNとSLと間の電圧がVTPとなると、ドレイン電流が流れなくなり、ノードSNの電圧の低下は停止する。このときのSLの電圧VRSLは、ノードSNの電圧にVTPを加えた電圧となる。メモリセル10のデータ状態がVaiである場合のVRSLをVrs_iと呼ぶこととすると、Vrs_i=Vsi+VTP=Vai―(VTP+VCGD)+VTP=Vai−VCGDとなる。つまり、上記の書き込み動作を行うことで、メモリセル10から読み出された電圧、すなわちVRSLは、トランジスタRP1のしきい値電圧VTPの影響を受けない値をとることができる。
t7で、行ドライバ350によってRWLを”H”にすることで、メモリセル10は保持状態となる。t7以降で、セレクタ371により、SLとADC372とを導通状態にして、SLの電圧VRSLをADC372に入力する。ADC372では、Va7−Va1(VML[7:1])を参照電圧に用いて、VRSLを3ビットのデータに変換する。例えば、ADC372において、Va7−Va1それぞれと、VRSLとを比較し、VRSLが比較した電圧を超えているか(判定”1”)、否か(判定”0”)の1/0判定を行い、7の1/0判定結果をコード化して、3ビットのデータを生成する。ADC372では、4のSLの電圧VRSLから生成した3ビットのデータを統合して5ビット(32値)のデータを生成し、出力バッファ373へ出力する。出力バッファ373から出力される5ビットのデータがRDA[31:0]である。
読み出し動作によって取得されるSLの電圧VRSLは、書き込み動作でSLに与えた電圧よりもVCGD分低い電圧となる。保持状態のノードSNの電圧が、書き込み動作で書き込まれるBLの電圧よりもVCGD分低くなることは、メモリセル10の動作原理上、不可避である。別言すると、電圧VRSLは、書き込み電圧よりも低くなることが担保されていることとなる。本実施の形態では、メモリセル10の動作原理を効果的に利用することで、書き込み電圧と読み出し電圧とを共通化している。以下、図5Bのメモリセル10のしきい値分布の模式図を用いて、このことを説明する。図5Bには、メモリセル10のデータ状態A1、A2、A3のしきい値分布を示している。
書き込み電圧によって、メモリセルのしきい値が設定される。そのため、従来では、読み出し動作の信頼性(マージン)を確保するため、読み出し電圧は書き込み電圧よりも高い電圧が設定される。図5Bにおいて、Vr1、Vr2、Vr3が、データ状態A1、A2、A3を検出するための従来の読み出し電圧である。本実施の形態では、メモリセル10をデータ状態Aiにする場合、書き込み電圧Vaiよりもメモリセル10のしきい値が低くなることが担保されているので、電圧Vaiを読み出し電圧に用いることが可能である。
メモリセル10が8値を記憶する場合、8の書き込み電圧Va1−Va8を設定することで、そのうちVa8を除く7の電圧が読み出し電圧に設定される。したがって、使用する動作電圧が低減されるため、回路設計が簡単化される。また記憶装置300の電源回路を簡単化でき、記憶装置300が小型化できる。
また、メモリセル10の読み出し動作の信頼性も確保される。メモリセル10のエラービットの発生は、例えば、保持状態でのノードSNから蓄積電荷がリークすることで生ずる。読み出し電圧を従来よりも低い電圧に設定できるので、読み出しのマージンが高くなり、記憶装置300の信頼性が向上される。
また、メモリセル10の記憶容量を増加すると、隣接するデータ状態のしきい値分布の間隔が小さくなる。本実施の形態では、書き込み電圧と読み出し電圧を共通化することができるため、しきい値分布の間隔を狭くすることが容易である。よって、メモリセル10の多値化が容易となる。
<<メモリセルアレイの他の構成例>>
本実施の形態のメモリセルアレイには、図2に示す3T型のゲインセルを適用することができる。図8にメモリセルアレイの他の構成例を示す。
本実施の形態のメモリセルアレイには、図2に示す3T型のゲインセルを適用することができる。図8にメモリセルアレイの他の構成例を示す。
図8に示すメモリセルアレイ311は、複数のメモリセル14、複数の配線WWL、RWL、BL、SL、CNLを有する。複数のメモリセル14は2次元のアレイ状に配列されている。複数のWWL、RWL、BL、SL、CNLは複数のメモリセル14の配列に合わせて設けられている。複数のWWL、RWL、CNLは行ごとに設けられ、複数のBL、SLは列ごとに設けられている。複数のメモリセル14は、対応する行のWWL、RWLに接続され、対応する列のSLおよびBLと電気的に接続されている。トランジスタMW2のバックゲートは配線OBGと電気的に接続されている。容量素子C1はノードSNとCNLとを容量結合している。
メモリセルアレイ311は記憶装置300に適用する場合、例えば、複数のCNLを駆動するためのドライバを行ドライバに設ければよい。また、CNLに固定電圧を入力する場合は、固定電圧用の電源線と電気的に接続すればよい。
メモリセルアレイ311の動作は、メモリセルアレイ310と同様である。異なる点は、SLとノードSNと間を導通状態にする場合に、トランジスタRP2をオン状態になるようにRWLを駆動する点である。また、トランジスタRP2を設けたことにより、CNLを駆動せず、低レベルの固定電圧(例えば、GND)を入力することが可能な場合がある。
本実施の形態において、メモリセルの記憶容量は、3ビット(8値)に限定されない。メモリセルで、Nビットのデータ(Nは1よりも大きな整数)を記憶させる場合は、メモリセルに、2Nのデータ状態A_1−A_2Nを設定すればよい。
2Nのデータ状態A_1−A_2Nを区別するため、2Nの電圧Va_1−Va_2Nが設定される。Va_1−Va_2Nは、書き込み電圧である。電圧Va_iは、データ状態A_iの論理を表すアナログ電圧である。書き込み電圧としてVa_iをSLに入力することで、データ状態A_iのメモリセルのしきい値をVa_i未満とすることができる。そのため、Va_1−Va_(2Nー1)を読み出し電圧に用いて、メモリセルのデータ状態を取得することができる。例えば、メモリセルから読み出された電圧が、Va_1−Va_(2Nー1)を超えているか否か(1/0)をそれぞれ判定する。(2Nー1)の判定結果から、メモリセルのデータ状態を取得することができる。
〔実施の形態2〕
本実施の形態では、半導体装置の一例として、記憶装置を備える半導体装置や、同半導体装置を備える電子部品および電子機器等について説明する。
本実施の形態では、半導体装置の一例として、記憶装置を備える半導体装置や、同半導体装置を備える電子部品および電子機器等について説明する。
記憶装置は処理装置(代表的には、CPU)に組み込まれ、処理装置の処理に必要なデータ(命令も含む。)が記憶される。図9、図10に処理装置の構成例を示す。
<<CPU>>
図9にCPUの構成の一例を示す。図9に示すCPU1300は、CPUコア1301、パワマネージメントユニット(PMU)1321および周辺回路1322を有する。PMU1321は、パワーコントローラ1302、およびパワースイッチ1303を有する。周辺回路1322は、キャッシュメモリを有するキャッシュ1304、バスインターフェース(BUS I/F)1305、及びデバッグインターフェース(Debug I/F)1306を有する。CPUコア1301は、データバス1323、制御装置1307、プログラムカウンタ(PC)1308、パイプラインレジスタ1309、パイプラインレジスタ1310、算術演算装置(ALU:Arithmetic logic unit)1311、およびレジスタファイル1312を有する。CPUコア1301と周辺回路1322とのデータのやり取りは、データバス1323を介して行われる。
図9にCPUの構成の一例を示す。図9に示すCPU1300は、CPUコア1301、パワマネージメントユニット(PMU)1321および周辺回路1322を有する。PMU1321は、パワーコントローラ1302、およびパワースイッチ1303を有する。周辺回路1322は、キャッシュメモリを有するキャッシュ1304、バスインターフェース(BUS I/F)1305、及びデバッグインターフェース(Debug I/F)1306を有する。CPUコア1301は、データバス1323、制御装置1307、プログラムカウンタ(PC)1308、パイプラインレジスタ1309、パイプラインレジスタ1310、算術演算装置(ALU:Arithmetic logic unit)1311、およびレジスタファイル1312を有する。CPUコア1301と周辺回路1322とのデータのやり取りは、データバス1323を介して行われる。
実施の形態1の記憶装置は、電源の供給が停止されても、データを長時間保持することが可能であるため、パワーゲーティングがされる電源ドメインに設けることができる。実施の形態1の記憶装置は、キャッシュ1304に適用することができる。その結果、回路規模を拡大せずにキャッシュ1340の信頼性を向上させることができ、また、CPU1300の処理を妨げずに、キャッシュ1340のビットエラーの発生を未然に防ぐことができる。CPU1300の消費電力を低減することができる。
制御装置1307は、PC1308、パイプラインレジスタ1309、パイプラインレジスタ1310、ALU1311、レジスタファイル1312、キャッシュ1304、バスインターフェース1305、デバッグインターフェース1306、及びパワーコントローラ1302の動作を統括的に制御することで、入力されたアプリケーションなどのプログラムに含まれる命令をデコードし、実行する機能を有する。
ALU1311は、四則演算、論理演算などの各種演算処理を行う機能を有する。キャッシュ1304は、使用頻度の高いデータを一時的に記憶しておく機能を有する。PC1308は、次に実行する命令のアドレスを記憶する機能を有するレジスタである。なお、図9では図示していないが、キャッシュ1304には、キャッシュメモリの動作を制御するキャッシュコントローラが設けられている。
パイプラインレジスタ1309は、命令データを一時的に記憶する機能を有するレジスタである。レジスタファイル1312は、汎用レジスタを含む複数のレジスタを有しており、メインメモリから読み出されたデータ、またはALU1311の演算処理の結果得られたデータ、などを記憶することができる。パイプラインレジスタ1310は、ALU1311の演算処理に利用するデータ、またはALU1311の演算処理の結果得られたデータなどを一時的に記憶する機能を有するレジスタである。
バスインターフェース1305は、CPU1300とCPU1300の外部にある各種装置との間におけるデータの経路としての機能を有する。デバッグインターフェース1306は、デバッグの制御を行うための命令をCPU1300に入力するための信号の経路としての機能を有する。
パワースイッチ1303は、CPU1300が有する、パワーコントローラ1302以外の各種回路への、電源電圧の供給を制御する機能を有する。上記各種回路は、幾つかのパワードメインにそれぞれ属しており、同一のパワードメインに属する各種回路は、パワースイッチ1303によって電源電圧の供給の有無が制御される。また、パワーコントローラ1302はパワースイッチ1303の動作を制御する機能を有する。このような構成を有することで、CPU1300は、パワーゲーティングを行うことが可能である。パワーゲーティングの流れについて、一例を挙げて説明する。
まず、CPUコア1301が、電源電圧の供給を停止するタイミングを、パワーコントローラ1302のレジスタに設定する。次いで、CPUコア1301からパワーコントローラ1302へ、パワーゲーティングを開始する旨の命令を送る。次いで、CPU1300内に含まれる各種レジスタとキャッシュ1304が、データの退避を開始する。次いで、CPU1300が有するパワーコントローラ1302以外の各種回路への電源電圧の供給が、パワースイッチ1303により停止される。次いで、割込み信号がパワーコントローラ1302に入力されることで、CPU1300が有する各種回路への電源電圧の供給が開始される。なお、パワーコントローラ1302にカウンタを設けておき、電源電圧の供給が開始されるタイミングを、割込み信号の入力に依らずに、当該カウンタを用いて決めるようにしてもよい。次いで、各種レジスタとキャッシュ1304が、データの復帰を開始する。次いで、制御装置1307における命令の実行が再開される。
このようなパワーゲーティングは、プロセッサ全体、もしくはプロセッサを構成する一つ、または複数の論理回路において行うことができる。また、短い時間でも電源の供給を停止することができる。このため、空間的に、あるいは時間的に細かい粒度で消費電力の削減を行うことができる。
<<RFIC>>
プロセッシングユニットの一例として、RFICについて説明する。RFICは、RFID、無線チップ、無線IDチップ等とも呼ばれている。RFICは、内部に記憶回路を有し、記憶回路に必要な情報を記憶し、非接触手段、例えば無線通信を用いて外部と情報の授受を行うものである。このような特徴から、RFICは、物品などの個体情報を読み取ることにより物品の識別を行う個体認証システムなどに用いることが可能である。
プロセッシングユニットの一例として、RFICについて説明する。RFICは、RFID、無線チップ、無線IDチップ等とも呼ばれている。RFICは、内部に記憶回路を有し、記憶回路に必要な情報を記憶し、非接触手段、例えば無線通信を用いて外部と情報の授受を行うものである。このような特徴から、RFICは、物品などの個体情報を読み取ることにより物品の識別を行う個体認証システムなどに用いることが可能である。
図10は、RFICの一例を示すブロック図である。なお、図10に示すRFIC1400は、アンテナ1404、整流回路1405、定電圧回路1406、復調回路1407、変調回路1408、論理回路1409、RAM1410、ROM(読み取り専用メモリ)1411、およびバッテリ1420を有する。これらの回路は、必要に応じて、適宜、取捨することができる。例えば、RFIC1400はアクティブ型であるが、バッテリ1420を備えていないパッシブ型とすることもできる。
実施の形態1の記憶装置は、RAM1410に適用することができる。よって、RFIC1400の信頼性が向上される。実施の形態1の記憶装置は、混載メモリとすることが可能なデバイス構造を有している。そのため、RFIC1400において、製造プロセスを複雑化することなく、アンテナ1404以外の回路を1のICチップに組み込むことができる。ICチップに、通信帯域に応じた性能のアンテナ1404が実装されている。データの伝送形式は、一対のコイルを対向配置して相互誘導によって交信を行う電磁結合方式、誘導電磁界によって交信する電磁誘導方式、電波を利用して交信する電波方式などがある。本実施の形態に示すRFIC1400は、いずれの方式に用いることも可能である。
アンテナ1404は、通信器1401に接続されたアンテナ1402との間で無線信号1403の送受信を行うためのものである。また、整流回路1405は、アンテナ1404で無線信号を受信することにより生成される入力交流信号を整流、例えば、半波2倍圧整流し、後段に設けられた容量素子により、整流された信号を平滑化することで入力電位を生成するための回路である。なお、整流回路1405の入力側または出力側には、リミッタ回路を設けてもよい。リミッタ回路とは、入力交流信号の振幅が大きく、内部生成電圧が大きい場合に、ある電力以上の電力を後段の回路に入力しないように制御するための回路である。
定電圧回路1406は、入力電位から安定した電源電圧を生成し、各回路に供給するための回路である。なお、定電圧回路1406は、内部にリセット信号生成回路を有していてもよい。リセット信号生成回路は、安定した電源電圧の立ち上がりを利用して、論理回路1409のリセット信号を生成するための回路である。
復調回路1407は、入力交流信号を包絡線検出することにより復調し、復調信号を生成するための回路である。また、変調回路1408は、アンテナ1404より出力するデータに応じて変調を行うための回路である。
論理回路1409は復調信号を解読し、処理を行うための回路である。RAM1410は、入力された情報を保持する回路であり、行デコーダ、列デコーダ、ドライバ、記憶領域などを有する。また、ROM1411は、固有番号(ID)などを格納し、処理に応じて出力を行うための回路である。
なお、RAM1410以外の回路において、nチャネル型トランジスタには、実施の形態2で説明したOSトランジスタを用いることができる。OSトランジスタが低いオフ電流と高いオン電流を有するため低いリーク電流と高速動作を両立することができる。また、復調回路1407に含まれる整流作用を示す素子に、OSトランジスタを用いてもよい。OSトランジスタが低いオフ電流を有するため、整流作用を示す素子の逆方向電流を小さく抑えることが可能となる。その結果、優れた整流効率を実現できる。また、これらのOSトランジスタは同じプロセスで作製することができるため、プロセスコストを抑えたままRFIC1400を高性能化できる。
<<無線センサの構成例>>
RFICとセンサデバイスとを組み合わせて、無線センサを構成することができる。図11は無線センサ880の構成例を示す外観図である。無線センサ880は支持体850、アンテナ851、集積回路852、回路基板853とセンサ855およびバッテリ854を有する。
RFICとセンサデバイスとを組み合わせて、無線センサを構成することができる。図11は無線センサ880の構成例を示す外観図である。無線センサ880は支持体850、アンテナ851、集積回路852、回路基板853とセンサ855およびバッテリ854を有する。
回路基板853には、集積回路852が配置されている。集積回路852はRFICの回路部を含む。アンテナ851は、導線860を介して、集積回路852に接続されている。センサ855は、導線856を介して、集積回路852に接続されている。また、センサ855は、支持体850の外に形成しても良いし、支持体850の上に形成しても良い。センサ855は、熱的、力学的、あるいは電磁気学的等の諸情報をアナログデータとして出力する機能を有する回路である。
バッテリ854は、一対の端子858(正極端子、負極端子)を有する。一対の端子858は導線857及び回路基板853を介して、集積回路852に接続されている。バッテリ854は無線センサの動作電力に応じて、適宜設ければよい。
支持体850として、例えば、ガラス、石英、プラスチック、金属、ステンレス・スチル・ホイル、タングステン・ホイル、可撓性基板、貼り合わせフィルム、基板フィルム、繊維状の材料を含む紙、又は木材などを用いればよい。可撓性基板の一例としては、ポリエチレンテレフタレート(PET)、ポリエチレンナフタレート(PEN)、ポリエーテルサルフォン(PES)に代表されるプラスチック、又はアクリル等の可撓性を有する合成樹脂などがある。貼り合わせフィルムの一例としては、ポリプロピレン、ポリエステル、ポリフッ化ビニル、又はポリ塩化ビニルなどがある。基材フィルムの一例としては、ポリエステル、ポリアミド、ポリイミド、アラミド、エポキシ、無機蒸着フィルム、又は紙類などがある。
無線センサ880は、薄型であることが好ましい。特にバッテリ854及び支持体850を含めた厚さは、0.1mm以上、5mm以下、好ましくは0.1mm以上、3mm以下、さらに好ましくは0.1mm以上、1mm以下であることが好ましい。無線センサ880を上記構成にすることで、ポスターや段ボールなどの紙類に無線センサ880を埋め込むことが可能になる。
無線センサ880は可撓性を有することが好ましい。特に、支持体850及びバッテリ854は、曲率半径10mm以上好ましくは曲率半径30mm以上の範囲で変形できることが好ましい。無線センサ880を上記構成にすることで、衣服や人体などに無線センサ880を貼ることが可能になる。
上記構成を満たすために、バッテリ854は薄型で且つ可撓性を有することが好ましい。バッテリ854の外装体として、例えば、第1の薄膜、第2の薄膜、第3の薄膜の順に形成された三層構造のフィルムを用いればよい。なお、第3の薄膜は外装体の外面としての機能を有する。第1の薄膜としては、ポリエチレン、ポリプロピレン、ポリカーボネート、アイオノマー、ポリアミド等の材料を用いればよい。第2の薄膜としては、アルミニウム、ステンレス、銅、ニッケル等の可撓性に優れた金属薄膜を用いればよい。第3の薄膜としては、ポリアミド系樹脂、ポリエステル系樹脂等の絶縁性合成樹脂膜を用いればよい。
<<無線センサを有する半導体装置>>
無線センサを備えた半導体装置について説明する。無線センサの応用形態として、例えば、個体識別タグが挙げられる。図12は無線センサを用いた個体識別システムの模式図である。無線センサ900を物品921に貼付、あるいは内部に設置し、外部のリーダー922から無線信号911を送信する。無線信号911を受信した無線センサ900は、センサによって物品921に触れることなく、温度等の情報を取得し、リーダー922に送信することができる。
無線センサを備えた半導体装置について説明する。無線センサの応用形態として、例えば、個体識別タグが挙げられる。図12は無線センサを用いた個体識別システムの模式図である。無線センサ900を物品921に貼付、あるいは内部に設置し、外部のリーダー922から無線信号911を送信する。無線信号911を受信した無線センサ900は、センサによって物品921に触れることなく、温度等の情報を取得し、リーダー922に送信することができる。
また別の無線センサの応用形態は、図13Aに示す模式図で説明することができる。例えば、トンネル壁面に無線センサ900を埋め込み、外部から無線信号911を送信する。無線信号911を受信した無線センサ900は、センサによってトンネル壁面の情報を取得し、送信することができる。
また別の無線センサの応用形態は、図13Bに示す模式図で説明することができる。例えば、橋梁の支柱の壁面に無線センサ900を埋め込み、外部から無線信号911を送信する。無線信号911を受信した無線センサ900は、センサによって橋梁の支柱内の情報を取得し、送信することができる。
無線センサをヘルスケアデバイスに応用することができる。そのような例を図14に示す。例えば、接着パッド等を用いて人体に無線センサ900を取り付け、リーダー922から無線信号911を送信する。無線信号911を受信した無線センサ900は、配線932を介して人体に取り付けられた電極931等に信号を与えて生体情報等の情報を取得し、送信することができる。取得した情報は、リーダー922の表示部933で確認することができる。
ここでは、プロセッシングユニットとして、CPUおよびRFICについて説明したが、本発明の一形態に係る記憶装置は、様々なプロセッシングユニットに適用することができる。例えば、GPU(Graphics Processing Unit)、PLD(Programmable Logic Device)、DSP(Digital Signal Processor)、MCU(Microcontroller Unit)、カスタムLSIなどにも適用することが可能である。
<<電子部品の作製方法例、および構成例>>
ここでは、半導体装置の一例として、電子部品、及び記憶装置や電子部品を具備する電子機器等について説明する。図15Aは、電子部品の作製方法例を示すフローチャートである。電子部品は、半導体パッケージ、IC用パッケージ、またはパッケージともいう。この電子部品は、端子取り出し方向や、端子の形状に応じて、複数の規格や名称が存在する。そこで、本実施の形態では、その一例について説明することにする。
ここでは、半導体装置の一例として、電子部品、及び記憶装置や電子部品を具備する電子機器等について説明する。図15Aは、電子部品の作製方法例を示すフローチャートである。電子部品は、半導体パッケージ、IC用パッケージ、またはパッケージともいう。この電子部品は、端子取り出し方向や、端子の形状に応じて、複数の規格や名称が存在する。そこで、本実施の形態では、その一例について説明することにする。
トランジスタで構成される半導体装置は、組み立て工程(後工程)を経て、プリント基板に脱着可能な部品が複数合わさることで完成する。後工程については、図15Aに示す各工程を経ることで完成させることができる。具体的には、前工程で得られる素子基板が完成(ステップS1)した後、基板を複数のチップに分離するダイシング工程を行う(ステップS2)。基板を複数に分割する前に、基板を薄膜化して、前工程での基板の反り等を低減し、部品の小型化を図る。
チップをピックアップしてリードフレーム上に搭載し接合する、ダイボンディング工程を行う(ステップS3)。ダイボンディング工程におけるチップとリードフレームとの接着は樹脂やテープによって行えばよい。接着方法は製品に適した方法を選択すればよい。ダイボンディング工程は、インターポーザ上にチップを搭載し接合してもよい。ワイヤーボンディング工程で、リードフレームのリードとチップ上の電極とを金属の細線(ワイヤー)で電気的に接続する(ステップS4)。金属の細線には、銀線や金線を用いることができる。ワイヤーボンディングは、ボールボンディングとウェッジボンディングの何れでもよい。
ワイヤーボンディングされたチップは、エポキシ樹脂等で封止される、モールド工程が施される(ステップS5)。リードフレームのリードをメッキ処理する。そしてリードを切断及び成形加工する(ステップS6)。めっき処理によりリードの錆を防止し、後にプリント基板に実装する際のはんだ付けをより確実に行うことができる。パッケージの表面に印字処理(マーキング)を施す(ステップS7)。検査工程(ステップS8)を経て、電子部品が完成する(ステップS9)。上掲した実施の形態の半導体装置を組み込むことで、低消費電力で、小型な電子部品を提供することができる。
図15Bは電子部品の斜視模式図である。一例として、図15BはQFP(Quad Flat Package)を示している。図15Bに示す電子部品7000は、リード7001及び回路部7003を示している。回路部7003には、例えば、実施の形態1の記憶装置や本実施の形態のプロセッシング等の半導体装置が作製されている。電子部品7000は、例えばプリント基板7002に実装される。このような電子部品7000が複数組み合わされて、それぞれがプリント基板7002上で電気的に接続されることで電子機器に搭載することができる。完成した回路基板7004は、電子機器等の内部に設けられる。例えば、電子部品7000は、データを記憶するランダムアクセスメモリ、CPU、MCU(マイクロコントローラユニット)、FPGA、無線IC等の各種の処理を実行するプロセッシングユニットに用いることができる。電子部品7000を搭載することで、電子機器の消費電力を削減することができる。または、電子機器を小型化することが容易になる。
よって、電子部品7000は、デジタル信号処理、ソフトウェア無線、アビオニクス(通信機器、航法システム、自動操縦装置、飛行管理システム等の航空に関する電子機器)、ASICのプロトタイピング、医療用画像処理、音声認識、暗号、バイオインフォマティクス(生物情報科学)、機械装置のエミュレータ、および電波天文学における電波望遠鏡等、幅広い分野の電子機器の電子部品(ICチップ)に適用することが可能である。このような電子機器としては、表示機器、パーソナルコンピュータ(PC)、記録媒体を備えた画像再生装置(DVD、ブルーレイディスク、フラッシュメモリ、HDD等の記録媒体を再生する装置、および画像を表示するための表示部を有する装置)に用いることができる。その他に、本発明の一形態に係る半導体装置を用いることができる電子機器には、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍端末、カメラ(ビデオカメラ、デジタルスチルカメラ等)、ウエアラブル型表示装置(ヘッドマウント型、ゴーグル型、眼鏡型、腕章型、ブレスレッド型、ネックレス型等)ナビゲーションシステム、音響再生装置(カーオーディオ、デジタルオーディオプレイヤー等)、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機(ATM)、自動販売機などが挙げられる。電子機器の具体例を図16に示す。
<<電子機器>>
図16A−図16Fは、表示部を備え、またバッテリで駆動される電子機器の例である。
図16A−図16Fは、表示部を備え、またバッテリで駆動される電子機器の例である。
図16Aに示す携帯型ゲーム機2900は、筐体2901、筐体2902、表示部2903、表示部2904、マイクロホン2905、スピーカー2906、操作キー2907等を有する。表示部2903は、入力装置としてタッチスクリーンが設けられており、スタイラス2908等により操作可能となっている。
図16Bに示す情報端末2910は、筐体2911に、表示部2912、マイク2917、スピーカー部2914、カメラ2913、外部接続部2916、および操作用のボタン2915等を有する。表示部2912には、可撓性基板が用いられた表示パネルおよびタッチスクリーンを備える。情報端末2910は、例えば、スマートフォン、携帯電話、タブレット型情報端末、タブレット型PC、電子書籍端末等として用いることができる。
図16Cに示すノート型PC920は、筐体2921、表示部2922、キーボード2923、およびポインティングデバイス2924等を有する。
図16Dに示すビデオカメラ2940は、筐体2941、筐体2942、表示部2943、操作キー2944、レンズ2945、および接続部2946等を有する。操作キー2944およびレンズ2945は筐体2941に設けられており、表示部2943は筐体2942に設けられている。そして、筐体2941と筐体2942は、接続部2946により接続されており、筐体2941と筐体2942の間の角度は、接続部2946により変えることが可能な構造となっている。筐体2941に対する筐体2942の角度によって、表示部2943に表示される画像の向きの変更や、画像の表示/非表示の切り換えを行うことができる。
図16Eにバングル型の情報端末の一例を示す。情報端末2950は、筐体2951、および表示部2952等を有する。表示部2952は、曲面を有する筐体2951に支持されている。表示部2952には、可撓性基板が用いられた表示パネルを備えているため、フレキシブルかつ軽くて使い勝手の良い情報端末2950を提供することができる。
図16Fに腕時計型の情報端末の一例を示す。情報端末2960は、筐体2961、表示部2962、バンド2963、バックル2964、操作ボタン2965、入出力端子2966などを備える。情報端末2960は、移動電話、電子メール、文章閲覧及び作成、音楽再生、インターネット通信、コンピュータゲームなどの種々のアプリケーションを実行することができる。
表示部2962の表示面は湾曲しており、湾曲した表示面に沿って表示を行うことができる。また、表示部2962はタッチセンサを備え、指やスタイラスなどで画面に触れることで操作することができる。例えば、表示部2962に表示されたアイコン2967に触れることで、アプリケーションを起動することができる。操作ボタン2965は、時刻設定のほか、電源のオン、オフ動作、無線通信のオン、オフ動作、マナーモードの実行及び解除、省電力モードの実行及び解除など、様々な機能を持たせることができる。例えば、情報端末2960に組み込まれたオペレーションシステムにより、操作ボタン2965の機能を設定することもできる。
また、情報端末2960は、通信規格された近距離無線通信を実行することが可能である。例えば無線通信可能なヘッドセットと相互通信することによって、ハンズフリーで通話することもできる。また、情報端末2960は入出力端子2966を備え、他の情報端末とコネクターを介して直接データのやりとりを行うことができる。また入出力端子2966を介して充電を行うこともできる。なお、充電動作は入出力端子2966を介さずに無線給電により行ってもよい。
図16Gに家庭用電気製品の一例として電気冷蔵庫を示す。電気冷蔵庫2970は、筐体2971、冷蔵室用扉2972、および冷凍室用扉2973等を有する。
図16Hは、自動車の構成の一例を示す外観図である。自動車2980は、車体2981、車輪2982、ダッシュボード2983、およびライト2984等を有する。
本実施の形態に示す電子機器には、上掲の実施の形態に係る半導体装置を有する電子部品が搭載されている。安定した動作が可能である。
〔実施の形態3〕
本実施の形態では、酸化物半導体が用いられたOSトランジスタについて説明する。
本実施の形態では、酸化物半導体が用いられたOSトランジスタについて説明する。
<<OSトランジスタの構成例1>>
図17にOSトランジスタの構成の一例を示す。図17AはOSトランジスタの構成の一例を示す上面図である。図17Bは、y1−y2線断面図であり、図17Cはx1−x2線断面図であり、図17Dはx3−x4線断面図である。ここでは、y1−y2線の方向をチャネル長方向と、x1−x2線方向をチャネル幅方向と呼称する場合がある。よって、図17Bは、OSトランジスタのチャネル長方向の断面構造を示す図であり、図17Cおよび図17Dは、OSトランジスタのチャネル幅方向の断面構造を示す図である。なお、デバイス構造を明確にするため、図17Aでは、一部の構成要素が省略されている。
図17にOSトランジスタの構成の一例を示す。図17AはOSトランジスタの構成の一例を示す上面図である。図17Bは、y1−y2線断面図であり、図17Cはx1−x2線断面図であり、図17Dはx3−x4線断面図である。ここでは、y1−y2線の方向をチャネル長方向と、x1−x2線方向をチャネル幅方向と呼称する場合がある。よって、図17Bは、OSトランジスタのチャネル長方向の断面構造を示す図であり、図17Cおよび図17Dは、OSトランジスタのチャネル幅方向の断面構造を示す図である。なお、デバイス構造を明確にするため、図17Aでは、一部の構成要素が省略されている。
OSトランジスタ501は絶縁表面に形成される。ここでは、絶縁層511上に形成されている。絶縁層511は基板510表面に形成されている。OSトランジスタ501は絶縁層516に覆われている。なお、絶縁層516をOSトランジスタ501の構成要素とみなすこともできる。OSトランジスタ501は、絶縁層512、絶縁層513、絶縁層514、絶縁層515、半導体層521−523、導電層530、導電層531、導電層532および導電層533を有する。ここでは、半導体層521−523をまとめて、半導体領域520と呼称する。
導電層530はゲート電極として機能し、導電層533はバックゲート電極として機能する。導電層531、532は、それぞれ、ソース電極またはドレイン電極として機能する。絶縁層511は、基板510と導電層533を電気的に分離させる機能を有する。絶縁層515はゲート絶縁層を構成し、絶縁層513、514はバックチャネル側のゲート絶縁層を構成する。
なお、チャネル長とは、例えば、トランジスタの上面図において、半導体(またはトランジスタがオン状態のときに半導体の中で電流の流れる部分)とゲート電極とが重なる領域、またはチャネルが形成される領域における、ソース(ソース領域またはソース電極)とドレイン(ドレイン領域またはドレイン電極)との間の距離をいう。なお、一のトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一のトランジスタのチャネル長は一つの値に定まらない場合がある。そのため、本明細書等では、チャネル長はチャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
チャネル幅とは、例えば、半導体(またはトランジスタがオン状態のときに半導体の中で電流の流れる部分)とゲート電極とが重なる領域、またはチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。なお、一のトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル幅(以下、実効的なチャネル幅と呼ぶ。)と、トランジスタの上面図において示されるチャネル幅(以下、見かけ上のチャネル幅と呼ぶ。)と、が異なる場合がある。例えば、立体的な構造を有するトランジスタでは、実効的なチャネル幅が、トランジスタの上面図において示される見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつ立体的な構造を有するトランジスタでは、半導体の上面に形成されるチャネル領域の割合に対して、半導体の側面に形成されるチャネル領域の割合が大きくなる場合がある。その場合は、上面図において示される見かけ上のチャネル幅よりも、実際にチャネルの形成される実効的なチャネル幅の方が大きくなる。
ところで、立体的な構造を有するトランジスタにおいては、実効的なチャネル幅の、実測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。
そこで、本明細書では、トランジスタの上面図において、半導体とゲート電極とが重なる領域における、ソースとドレインとが向かい合っている部分の長さである見かけ上のチャネル幅を、「囲い込みチャネル幅(SCW:Surrounded Channel Width)」と呼ぶ場合がある。また、本明細書では、単にチャネル幅と記載した場合には、囲い込みチャネル幅または見かけ上のチャネル幅を指す場合がある。または、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲い込みチャネル幅などは、断面TEM像などを取得して、その画像を解析することなどによって、値を決定することができる。
なお、トランジスタの電界効果移動度や、チャネル幅当たりの電流値などを計算して求める場合、囲い込みチャネル幅を用いて計算する場合がある。その場合には、実効的なチャネル幅を用いて計算する場合とは異なる値をとる場合がある。
図17B、図17Cに示すように、半導体領域520は、半導体層521、半導体層522、半導体層523の順に積層している部分を有する。絶縁層515はこの積層部分を覆っている。導電層530は絶縁層513を介して積層部分と重なる。導電層531および導電層532は、半導体層521および半導体層523とでなる積層上に設けられており、それぞれ、この積層の上面と、同チャネル長方向の側面とに接している。半導体層521、522および導電層531、532の積層は、同じマスクを用いたエッチング工程を経ることで形成されている。
半導体層523は、半導体層521、522、および導電層531、532を覆うように形成されている。絶縁層515は半導体層523を覆っている。ここでは、半導体層523と絶縁層515は同じマスクを用いてエッチングされている。
絶縁層515を介して、半導体層521−523の積層部分のチャネル幅方向を取り囲むように、導電層530が形成されている(図17C参照)。このため、この積層部分には、垂直方向からのゲート電界と、側面方向からのゲート電界も印加される。OSトランジスタ501において、ゲート電界とは、導電層530(ゲート電極層)に印加される電圧により形成される電界のことをいう。ゲート電界によって、半導体層521−523の積層部分全体を電気的に取り囲むことができるので、半導体層522の全体に(バルク)にチャネルが形成される場合がある。そのため、OSトランジスタ501は高いオン電流を有することができる。また、s−channel構造をとることで、OSトランジスタ501の高周波特性を向上することができる。具体的には、遮断周波数を向上ることができる。
s−channel構造は、高いオン電流が得られるため、LSI(Large Scale Integration)など微細化されたトランジスタが要求される半導体装置に適した構造といえる。s−channel構造は、高いオン電流が得られるため、高周波での動作が要求されるトランジスタに適した構造といえる。該トランジスタを有する半導体装置は、高周波で動作可能な半導体装置とすることが可能となる。
OSトランジスタの微細化によって、集積度が高い、または小型な半導体装置を提供することが可能となる。例えば、OSトランジスタは、チャネル長が好ましくは10nm以上、1μm未満、さらに好ましくは10nm以上、100nm未満、さらに好ましくは10nm以上、70nm未満、さらに好ましくは10nm以上、60nm未満、さらに好ましくは10nm以上、30nm未満の領域を有する。例えば、トランジスタは、チャネル幅が好ましくは10nm以上、1μm未満、さらに好ましくは10nm以上、100nm未満、さらに好ましくは10nm以上、70nm未満、さらに好ましくは10nm以上、60nm未満、さらに好ましくは10nm以上、30nm未満の領域を有する。
酸化物半導体はシリコンよりも熱伝導率が低い、そのため、OSトランジスタ501において、半導体領域520は熱がこもりやすい。図17B、図17Dに示すように、導電層531と導電層532を、絶縁層514および半導体層531と重ねるように設けることで、導電層531、532により、半導体領域520(特に、半導体層522)発生する熱を放熱させることができる。
また、OSトランジスタ501では、ゲートを構成する導電層530よりも、導電層531、532を先に作製するため、導電層530が、導電層531と導電層532とに重ね設けられることとなり、G−D寄生容量が大きくなりやすい構造である。実施の形態1の記憶装置では、メモリセルの書き込みトランジスタにはG−D寄生容量の存在が許容されている。OSトランジスタ501はオン電流特性が高いため、この書き込みトランジスタに好適である。
<絶縁層>
絶縁層511−516は、単層構造または積層構造の絶縁膜で形成される。絶縁膜を構成する材料には、例えば、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどがある。
絶縁層511−516は、単層構造または積層構造の絶縁膜で形成される。絶縁膜を構成する材料には、例えば、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどがある。
なお、本明細書において、酸化窒化物とは、窒素よりも酸素の含有量が多い化合物をいい、窒化酸化物とは、酸素よりも窒素の含有量が多い化合物をいう。本明細書等において、絶縁材料に用いられる酸化物には、窒素濃度が1atmic%未満のものも含まれる。例えば、酸化シリコンは、1×10−20atoms/cm3未満であるものも含まれる。
絶縁層514および絶縁層515は半導体領域520と接しているため、酸化物を含むことが好ましく、特に、加熱により一部の酸素が脱離する酸化物材料を含むことが好ましい。好適には、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物を用いることが好ましい。化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物膜は、加熱により一部の酸素が脱離する。絶縁層514、絶縁層515から脱離した酸素は酸化物半導体である半導体領域520に供給され、酸化物半導体中の酸素欠損を低減することが可能となる。その結果、トランジスタの電気特性の変動を抑制し、信頼性を高めることができる。
化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物膜は、例えば、TDS(Thermal Desorption Spectroscopy)分析にて、膜の表面温度が100℃以上700℃以下、酸素原子に換算しての酸素の脱離量が1.0×1018atoms/cm3以上、好ましくは3.0×1020atoms/cm3以上である酸化物膜である。なお、上記TDS分析時における膜の表面温度は100℃以上700℃以下、または100℃以上500℃以下の範囲が好ましい。
絶縁層513は、絶縁層514に含まれる酸素が、導電層533に含まれる金属と結びつき、絶縁層514に含まれる酸素が減少することを防ぐパッシベーション機能を有する。絶縁層516は、絶縁層514に含まれる酸素が減少することを防ぐパッシベーション機能を有する。
絶縁層511、513、516は、酸素、水素、水、アルカリ金属、アルカリ土類金属等をブロッキングできる機能を有していることが好ましい。絶縁層511、513、516を設けることで、半導体領域520から外部への酸素の拡散と、外部から半導体領域520への水素、水等が入り込みを防ぐことができる。このような機能を持たせるため、絶縁層511、513、516には、例えば、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等でなる絶縁膜を少なくとも1層設ければよい。
<導電層>
導電層530―533は、銅(Cu)、タングステン(W)、モリブデン(Mo)、金(Au)、アルミニウム(Al)、マンガン(Mn)、チタン(Ti)、タンタル(Ta)、ニッケル(Ni)、クロム(Cr)、鉛(Pb)、錫(Sn)、鉄(Fe)、コバルト(Co)、ルテニウム(Ru)、白金(Pt)、イリジウム(Ir)、ストロンチウム(Sr)の低抵抗材料からなる単体、もしくは合金、またはこれらを主成分とする化合物を含む導電膜の単層または積層とすることが好ましい。特に、耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましい。また、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。さらに、Cu−Mn合金を用いると、酸素を含む絶縁体との界面に酸化マンガンを形成し、酸化マンガンがCuの拡散を抑制する機能を持つので好ましい。
導電層530―533は、銅(Cu)、タングステン(W)、モリブデン(Mo)、金(Au)、アルミニウム(Al)、マンガン(Mn)、チタン(Ti)、タンタル(Ta)、ニッケル(Ni)、クロム(Cr)、鉛(Pb)、錫(Sn)、鉄(Fe)、コバルト(Co)、ルテニウム(Ru)、白金(Pt)、イリジウム(Ir)、ストロンチウム(Sr)の低抵抗材料からなる単体、もしくは合金、またはこれらを主成分とする化合物を含む導電膜の単層または積層とすることが好ましい。特に、耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましい。また、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。さらに、Cu−Mn合金を用いると、酸素を含む絶縁体との界面に酸化マンガンを形成し、酸化マンガンがCuの拡散を抑制する機能を持つので好ましい。
OSトランジスタ502の導電層531および導電層532は、半導体層521と半導体層522との積層を形成するために使用されるハードマスクから作製されている。そのため、導電層531および導電層532は、半導体層521および半導体層522の側面に接する領域を有していない)。例えば、次のような工程を経て、半導体層521、522、導電層531、532を作製することができる。半導体層521、522を構成する2層の酸化物半導体膜を形成する。酸化物半導体膜上に、単層または積層の導電膜を形成する。この導電膜をエッチングしてハードマスクを形成する。このハードマスクを用いて、2層の酸化物半導体膜をエッチングして、半導体層521と半導体層522の積層を形成する。次に、ハードマスクをエッチングして、導電層531および導電層532を形成する。
<半導体層>
半導体層522は、例えば、インジウム(In)を含む酸化物半導体である。半導体層522は、例えば、インジウムを含むと、キャリア移動度(電子移動度)が高くなる。また、半導体層522は、元素Mを含むと好ましい。元素Mは、好ましくは、アルミニウム(Al)、ガリウム(Ga)、イットリウム(Y)またはスズ(Sn)などとする。そのほかの元素Mに適用可能な元素としては、ホウ素B、シリコン(Si)、チタン(Ti)、鉄(Fe)、ニッケル(Ni)、ゲルマニウム(Ge)、イットリウム(Y)、ジルコニウム(Zr)、モリブデン(Mo)、ランタン(La)、セリウム(Ce)、ネオジム(Nd)、ハフニウム(Hf)、タンタル(Ta)、タングステン(W)などがある。ただし、元素Mとして、前述の元素を複数組み合わせても構わない場合がある。元素Mは、例えば、酸素との結合エネルギーが高い元素である。例えば、酸素との結合エネルギーがインジウムよりも高い元素である。または、元素Mは、例えば、酸化物半導体のエネルギーギャップを大きくする機能を有する元素である。また、半導体層522は、亜鉛(Zn)を含むと好ましい。酸化物半導体は、亜鉛を含むと結晶化しやすくなる場合がある。
半導体層522は、例えば、インジウム(In)を含む酸化物半導体である。半導体層522は、例えば、インジウムを含むと、キャリア移動度(電子移動度)が高くなる。また、半導体層522は、元素Mを含むと好ましい。元素Mは、好ましくは、アルミニウム(Al)、ガリウム(Ga)、イットリウム(Y)またはスズ(Sn)などとする。そのほかの元素Mに適用可能な元素としては、ホウ素B、シリコン(Si)、チタン(Ti)、鉄(Fe)、ニッケル(Ni)、ゲルマニウム(Ge)、イットリウム(Y)、ジルコニウム(Zr)、モリブデン(Mo)、ランタン(La)、セリウム(Ce)、ネオジム(Nd)、ハフニウム(Hf)、タンタル(Ta)、タングステン(W)などがある。ただし、元素Mとして、前述の元素を複数組み合わせても構わない場合がある。元素Mは、例えば、酸素との結合エネルギーが高い元素である。例えば、酸素との結合エネルギーがインジウムよりも高い元素である。または、元素Mは、例えば、酸化物半導体のエネルギーギャップを大きくする機能を有する元素である。また、半導体層522は、亜鉛(Zn)を含むと好ましい。酸化物半導体は、亜鉛を含むと結晶化しやすくなる場合がある。
なお、半導体層522は、インジウムを含む酸化物半導体に限定されない。半導体層522は、例えば、亜鉛スズ酸化物、ガリウムスズ酸化物などの、インジウムを含まず、亜鉛を含む酸化物半導体、ガリウムを含む酸化物半導体、スズを含む酸化物半導体などであっても構わない。半導体層522は、例えば、エネルギーギャップが大きい酸化物を用いる。半導体層522のエネルギーギャップは、例えば、2.5eV以上4.2eV以下、好ましくは2.8eV以上3.8eV以下、さらに好ましくは3eV以上3.5eV以下とする。半導体領域520は、実施の形態4で説明されるCAAC−OSで形成されていることが好ましい。または、少なくとも、半導体層522はCAAC−OSで形成されていることが好ましい。
例えば、半導体層521および半導体層523は、半導体層522を構成する酸素以外の元素一種以上、または二種以上から構成される酸化物半導体である。半導体層522を構成する酸素以外の元素一種以上、または二種以上から半導体層521および半導体層523が構成されるため、半導体層521と半導体層522との界面、および半導体層522と半導体層523との界面において、界面準位が形成されにくい。
なお、半導体層521がIn−M−Zn酸化物のとき、InおよびMの和を100atomic%としたとき、好ましくはInが50atomic%未満、Mが50atomic%より高く、さらに好ましくはInが25atomic%未満、Mが75atomic%より高いとする。半導体層521をスパッタリング法で成膜する場合、上記の組成を満たすスパッタリングターゲットを用いることが好ましい。例えば、In:M:Zn=1:3:2が好ましい。
また、半導体層522がIn−M−Zn酸化物のとき、InおよびMの和を100atomic%としたとき、好ましくはInが25atomic%より高く、Mが75atomic%未満、さらに好ましくはInが34atomic%より高く、Mが66atomic%未満とする。半導体層522をスパッタリング法で成膜する場合、上記の組成を満たすスパッタリングターゲットを用いることが好ましい。例えば、In:M:Zn=1:1:1、In:M:Zn=1:1:1.2、In:M:Zn=2:1:3、In:M:Zn=3:1:2、In:M:Zn=4:2:4.1が好ましい。特に、スパッタリングターゲットとして、原子数比がIn:Ga:Zn=4:2:4.1を用いる場合、成膜される半導体層522の原子数比は、In:Ga:Zn=4:2:3近傍となる場合がある。
また、半導体層523がIn−M−Zn酸化物のとき、InおよびMの和を100atomic%としたとき、好ましくはInが50atomic%未満、Mが50atomic%より高く、さらに好ましくはInが25atomic%未満、Mが75atomic%より高くする。なお、半導体層523は、半導体層521と同種の酸化物を用いても構わない。ただし、半導体層521または/および半導体層523がインジウムを含まなくても構わない場合がある。例えば、半導体層521または/および半導体層523が酸化ガリウムであっても構わない。
(エネルギーバンド構造)
図18を参照して、半導体層521、半導体層522、および半導体層523の積層により構成される半導体領域520の機能およびその効果につ
いて、説明する。図18Aは、図18Bの部分拡大図であり、OSトランジスタ501の活性層(チャネル部分)を拡大した図である。図18BはOSトランジスタ501の活性層成領域のエネルギーバンド構造であり、図18Aの点線z1−z2で示す部位のエネルギーバンド構造を示している。
図18を参照して、半導体層521、半導体層522、および半導体層523の積層により構成される半導体領域520の機能およびその効果につ
いて、説明する。図18Aは、図18Bの部分拡大図であり、OSトランジスタ501の活性層(チャネル部分)を拡大した図である。図18BはOSトランジスタ501の活性層成領域のエネルギーバンド構造であり、図18Aの点線z1−z2で示す部位のエネルギーバンド構造を示している。
図18Bの、Ec514、Ec521、Ec522、Ec523、Ec515は、それぞれ、絶縁層514、半導体層521、半導体層522、半導体層523、絶縁層515の伝導帯下端のエネルギーを示している。
ここで、真空準位と伝導帯下端のエネルギーとの差(「電子親和力」ともいう。)は、真空準位と価電子帯上端のエネルギーとの差(イオン化ポテンシャルともいう。)からエネルギーギャップを引いた値となる。なお、エネルギーギャップは、分光エリプソメータを用いて測定できる。また、真空準位と価電子帯上端のエネルギー差は、紫外線光電子分光分析(UPS:Ultraviolet Photoelectron Spectroscopy)装置を用いて測定できる。
絶縁層515と絶縁層516は絶縁体であるため、Ec513とEc512は、Ec521、Ec522、およびEc523よりも真空準位に近い(電子親和力が小さい)。
半導体層522には、半導体層521および半導体層523よりも電子親和力の大きい酸化物が用いられる。例えば、半導体層522として、半導体層521および半導体層523よりも電子親和力の0.07eV以上1.3eV以下、好ましくは0.1eV以上0.7eV以下、さらに好ましくは0.15eV以上0.4eV以下大きい酸化物が用いられる。なお、電子親和力は、真空準位と伝導帯下端のエネルギーとの差である。
なお、インジウムガリウム酸化物は、小さい電子親和力と、高い酸素ブロック性を有する。そのため、半導体層523がインジウムガリウム酸化物を含むと好ましい。ガリウム原子割合[Ga/(In+Ga)]は、例えば、70%以上、好ましくは80%以上、さらに好ましくは90%以上とする。このとき、ゲート電圧を印加すると、半導体層521、半導体層522、半導体層523のうち、電子親和力の大きい半導体層522にチャネルが形成される。
ここで、半導体層521と半導体層522との間には、半導体層521と半導体層522との混合領域を有する場合がある。また、半導体層522と半導体層523との間には、半導体層522と半導体層523との混合領域を有する場合がある。混合領域は、界面準位密度が低くなる。そのため、半導体層521、半導体層522および半導体層523の積層体は、それぞれの界面近傍において、エネルギーが連続的に変化する(連続接合ともいう。)バンド構造となる。
このとき、電子は、半導体層521中および半導体層523中ではなく、半導体層522中を主として移動する。上述したように、半導体層521および半導体層522の界面における界面準位密度、半導体層522と半導体層523との界面における界面準位密度を低くすることによって、半導体層522中で電子の移動が阻害されることが少なく、トランジスタのオン電流を高くすることができる。
トランジスタのオン電流は、電子の移動を阻害する要因を低減するほど、高くすることができる。例えば、電子の移動を阻害する要因のない場合、効率よく電子が移動すると推定される。電子の移動は、例えば、チャネル形成領域の物理的な凹凸が大きい場合にも阻害される。または、例えば、チャネルの形成される領域中の欠陥準位密度が高い場合にも、電子の移動は阻害される。
OSトランジスタ501のオン電流を高くするためには、例えば、半導体層522の上面または下面(被形成面、ここでは半導体層521)の、1μm×1μmの範囲における二乗平均平方根(RMS:Root Mean Square)粗さが1nm未満、好ましくは0.6nm未満、さらに好ましくは0.5nm未満、より好ましくは0.4nm未満とすればよい。また、1μm×1μmの範囲における平均面粗さ(Raともいう。)が1nm未満、好ましくは0.6nm未満、さらに好ましくは0.5nm未満、より好ましくは0.4nm未満とすればよい。また、1μm×1μmの範囲における最大高低差(P−Vともいう。)が10nm未満、好ましくは9nm未満、さらに好ましくは8nm未満、より好ましくは7nm未満とすればよい。RMS粗さ、RaおよびP−Vは、走査型プローブ顕微鏡システムを用いて測定することができる。
例えば、半導体層522が酸素欠損(VOとも表記する。)を有する場合、酸素欠損のサイトに水素が入り込むことでドナー準位を形成することがある。以下では酸素欠損のサイトに水素が入り込んだ状態をVOHと表記する場合がある。VOHは電子を散乱するため、トランジスタのオン電流を低下させる要因となる。なお、酸素欠損のサイトは、水素が入るよりも酸素が入る方が安定する。したがって、半導体層522中の酸素欠損を低減することで、トランジスタのオン電流を高くすることができる場合がある。
例えば、半導体層522のある深さにおいて、または、半導体層522のある領域において、二次イオン質量分析法(SIMS:Secondary Ion Mass Spectrometry)で測定される水素濃度は、1×1016atoms/cm3以上、2×1020atoms/cm3以下、好ましくは1×1016atoms/cm3以上、5×1019atoms/cm3以下、より好ましくは1×1016atoms/cm3以上、1×1019atoms/cm3以下、さらに好ましくは1×1016atoms/cm3以上、5×1018atoms/cm3以下とする。
半導体層522の酸素欠損を低減するために、例えば、絶縁層515に含まれる過剰酸素を、半導体層521を介して半導体層522まで移動させる方法などがある。この場合、半導体層521は、酸素透過性を有する層(酸素を通過または透過させる層)であることが好ましい。
OSトランジスタ501がs−channel構造である場合、半導体層522の全体にチャネルが形成される。したがって、半導体層522が厚いほどチャネル領域は大きくなる。即ち、半導体層522が厚いほど、OSトランジスタ501のオン電流を高くすることができる。
また、OSトランジスタ501のオン電流を高くするためには、半導体層523の厚さは小さいほど好ましい。半導体層523は、例えば、10nm未満、好ましくは5nm以下、さらに好ましくは3nm以下の領域を有していればよい。一方、半導体層523は、チャネルの形成される半導体層522へ、隣接する絶縁体を構成する酸素以外の元素(水素、シリコンなど)が入り込まないようブロックする機能を有する。そのため、半導体層523は、ある程度の厚さを有することが好ましい。半導体層523は、例えば、0.3nm以上、好ましくは1nm以上、さらに好ましくは2nm以上の厚さの領域を有していればよい。また、半導体層523は、絶縁層515などから放出される酸素の外方拡散を抑制するために、酸素をブロックする性質を有すると好ましい。
また、OSトランジスタ501の信頼性を高くするためには、半導体層521は厚く、半導体層523は薄いことが好ましい。半導体層521は、例えば、10nm以上、好ましくは20nm以上、さらに好ましくは40nm以上、より好ましくは60nm以上の厚さの領域を有していればよい。半導体層521の厚さを、厚くすることで、隣接する絶縁体と半導体層521との界面からチャネルの形成される半導体層522までの距離を離すことができる。ただし、半導体装置の生産性が低下する場合があるため、半導体層521は、例えば、200nm以下、好ましくは120nm以下、さらに好ましくは80nm以下の厚さの領域を有していればよい。
OSトランジスタ501に安定した電気特性を付与するには、半導体領域520中の不純物濃度を低減し、半導体層522を真性または実質的に真性にすることが有効である。なお、本明細書等において、酸化物半導体が実質的に真性であるという場合、酸化物半導体膜のキャリア密度は、8×1011/cm3未満、好ましくは1×1011/cm3未満、さらに好ましくは1×1010/cm3未満であり、1×10−9/cm3以上である。
酸化物半導体において、水素、窒素、炭素、シリコン、および主成分以外の金属元素は不純物となる。例えば、水素および窒素はドナー準位の形成に寄与し、キャリア密度を増大させてしまう。また、シリコンは酸化物半導体中で不純物準位の形成に寄与する。当該不純物準位はトラップとなり、トランジスタの電気特性を劣化させることがある。したがって、半導体層521、半導体層522および半導体層523の層中や、それぞれの界面において不純物濃度を低減させることが好ましい。
例えば、半導体層522と半導体層521との間に、シリコン濃度が1×1016atoms/cm3以上かつ1×1019atoms/cm3未満である領域を有する。シリコン濃度は、1×1016atoms/cm3以上かつ5×1018atoms/cm3未満が好ましく、1×1016atoms/cm3以上かつ2×1018atoms/cm3未満であることがより好ましい。また、半導体層522と半導体層523との間に、シリコン濃度が1×1016atoms/cm3以上かつ1×1019atoms/cm3未満である領域を有する。シリコン濃度は1×1016atoms/cm3以上かつ5×1018atoms/cm3未満が好ましく、1×1016atoms/cm3以上、2×1018atoms/cm3未満がより好ましい。シリコン濃度は例えばSIMSで測定することができる。
また、半導体層522の水素濃度を低減するために、半導体層521および半導体層523の水素濃度を低減すると好ましい。半導体層521および半導体層523は、水素濃度が1×1016atoms/cm3以上かつ2×1020atoms/cm3以下の領域を有する。水素濃度は、1×1016atoms/cm3以上かつ5×1019atoms/cm3以下が好ましく、1×1016atoms/cm3以上かつ1×1019atoms/cm3以下がより好ましく、1×1016atoms/cm3以上かつ5×1018atoms/cm3以下がさらに好ましい。水素濃度は例えばSIMSで測定することができる。
半導体層522の窒素濃度を低減するために、半導体層521および半導体層523の窒素濃度を低減すると好ましい。半導体層521および半導体層523は、窒素濃度が1×1016atoms/cm3以上かつ5×1019atoms/cm3未満の領域を有する。窒素濃度は1×1016atoms/cm3以上かつ5×1018atoms/cm3以下が好ましく、1×1016atoms/cm3以上かつ1×1018atoms/cm3以下がより好ましく、1×1016atoms/cm3以上かつ5×1017atoms/cm3以下がさらに好ましい。窒素濃度はSIMSで測定することができる。
また、上述のように高純度化された酸化物半導体をチャネル形成領域に用いたトランジスタのオフ電流は極めて小さい。例えば、ソースとドレインとの間の電圧を0.1(V)、5(V)、または、10(V)程度とした場合に、トランジスタのチャネル幅で規格化したオフ電流を数yA/μmから数zA/μmにまで低減することが可能となる。
図17は、半導体領域520が3層の例であるが、これに限定されない。例えば、半導体層521または半導体層523が無い2層構造としてもよい。または、半導体層521の上もしくは下、または半導体層523上もしくは下に、半導体層521―523と同様の半導体層を設けて、4層構造とすることも可能である。または、半導体層521の上、半導体層521の下、半導体層523の上、半導体層523の下のいずれか二箇所以上に、半導体層521―523と同様の半導体層を設けて、n層構造(nは5以上の整数)とすることもできる。
OSトランジスタ501をバックゲート電極の無いトランジスタにする場合、導電層533を設けなければよい。この場合、絶縁層512、5123も設けず、絶縁層511上に絶縁層513を形成すればよい。
<電子捕獲層>
Siトランジスタでは、チャネルドーピングによってしきい値電圧を容易に制御することができる。これに対して、OSトランジスタは、チャネルドーピングでは、しきい値電圧を効果的に変化させることが困難である。OSトランジスタでは、電荷捕獲層に電子を注入することで、しきい値電圧を変動させることが可能である。る。例えば、電荷捕獲層への電子の注入はトンネル効果を利用すればよい。導電層533に正の電圧を印加することによって、トンネル電子を電荷捕獲層に注入する。
Siトランジスタでは、チャネルドーピングによってしきい値電圧を容易に制御することができる。これに対して、OSトランジスタは、チャネルドーピングでは、しきい値電圧を効果的に変化させることが困難である。OSトランジスタでは、電荷捕獲層に電子を注入することで、しきい値電圧を変動させることが可能である。る。例えば、電荷捕獲層への電子の注入はトンネル効果を利用すればよい。導電層533に正の電圧を印加することによって、トンネル電子を電荷捕獲層に注入する。
図17のOSトランジスタ501においては、絶縁層515に電荷捕獲層を設けることができる。また、バックゲート(導電層533)を設ける場合は、絶縁層512または絶縁層513に電荷捕獲層を設けることが好ましい。例えば、絶縁層513酸化ハフニウム、酸化アルミニウム、酸化タンタル、アルミニウムシリケート等で形成することで、電荷捕獲層として機能させることができる。
<基板>
基板510としては、例えば、絶縁体基板、半導体基板または導電体基板を用いればよい。絶縁体基板は、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板(イットリア安定化ジルコニア基板など)、樹脂基板などである。また、半導体基板は、例えば、シリコン、ゲルマニウムなどの単体半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムからなる化合物半導体基板などである。半導体基板は、バルク型でよいし、半導体基板に絶縁領域を介して半導体層が設けられているSOI(Silicon On Insulator)型でもよい。導電体基板は、黒鉛基板、金属基板、合金基板、導電性樹脂基板などである。または、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。さらには、絶縁体基板に導電体または半導体が設けられた基板、半導体基板に導電体または絶縁体が設けられた基板、導電体基板に半導体または絶縁体が設けられた基板などである。または、上掲された基板に素子が設けられたものを用いてもよい。基板に設けられる素子は、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などである。
基板510としては、例えば、絶縁体基板、半導体基板または導電体基板を用いればよい。絶縁体基板は、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板(イットリア安定化ジルコニア基板など)、樹脂基板などである。また、半導体基板は、例えば、シリコン、ゲルマニウムなどの単体半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムからなる化合物半導体基板などである。半導体基板は、バルク型でよいし、半導体基板に絶縁領域を介して半導体層が設けられているSOI(Silicon On Insulator)型でもよい。導電体基板は、黒鉛基板、金属基板、合金基板、導電性樹脂基板などである。または、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。さらには、絶縁体基板に導電体または半導体が設けられた基板、半導体基板に導電体または絶縁体が設けられた基板、導電体基板に半導体または絶縁体が設けられた基板などである。または、上掲された基板に素子が設けられたものを用いてもよい。基板に設けられる素子は、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などである。
基板510は可撓性基板でもよい。可撓性基板上にトランジスタを設ける方法としては、非可撓性の基板(例えば、半導体基板)上にトランジスタを作製した後、トランジスタを剥離し、可撓性基板である基板510に転置する方法もある。その場合には、非可撓性基板とトランジスタとの間に剥離層を設けるとよい。なお、基板510として、繊維を編みこんだシート、フィルムまたは箔などを用いてもよい。また、基板510が伸縮性を有してもよい。また、基板510は、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有してもよい。または、元の形状に戻らない性質を有してもよい。基板510の厚さは、例えば、5μm以上700μm以下、好ましくは10μm以上500μm以下、さらに好ましくは15μm以上300μm以下とする。基板510を薄くすると、半導体装置を軽量化することができる。また、基板510を薄くすることで、ガラスなどを用いた場合にも伸縮性を有する場合や、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有する場合がある。そのため、落下などによって基板510上の半導体装置に加わる衝撃などを緩和することができる。即ち、丈夫な半導体装置を提供することができる。
可撓性基板である基板510は、例えば、金属、合金、樹脂もしくはガラス、またはそれらの繊維などである。可撓性基板は、線膨張率が低いほど環境による変形が抑制されて好ましい。可撓性基板には、例えば、線膨張率が1×10−3/K以下、5×10−5/K以下、または1×10−5/K以下である材質を用いるとよい。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド(ナイロン、アラミドなど)、ポリイミド、ポリカーボネート、アクリル、ポリテトラフルオロエチレン(PTFE)などがある。特に、アラミドは、線膨張率が低いため可撓性基板の材料として好適である。
<<OSトランジスタの構成例2>>
図19Aに示すOSトランジスタ501は、導電層530をマスクにして、半導体層523及び絶縁層515をエッチングすることができる。そのような工程を経たOSトランジスタの構成例を図19Aに示す。図19Aに示すOSトランジスタ502では、半導体層523および絶縁層515の端部は導電層530の端部とほぼ一致することになる。導電層530の下部のみに半導体層523および絶縁層513が存在する。
図19Aに示すOSトランジスタ501は、導電層530をマスクにして、半導体層523及び絶縁層515をエッチングすることができる。そのような工程を経たOSトランジスタの構成例を図19Aに示す。図19Aに示すOSトランジスタ502では、半導体層523および絶縁層515の端部は導電層530の端部とほぼ一致することになる。導電層530の下部のみに半導体層523および絶縁層513が存在する。
<<OSトランジスタの構成例3>>
図19Bに示すOSトランジスタ503は、OSトランジスタ502に導電層535、導電層536を追加したデバイス構造を有する。OSトランジスタ502のソース電極およびドレイン電極として一対の電極は、導電層535と導電層531の積層、および導電層536と導電層532の積層で構成される。
図19Bに示すOSトランジスタ503は、OSトランジスタ502に導電層535、導電層536を追加したデバイス構造を有する。OSトランジスタ502のソース電極およびドレイン電極として一対の電極は、導電層535と導電層531の積層、および導電層536と導電層532の積層で構成される。
導電層535、536は、単層または積層の導電体で形成される。例えば、ホウ素、窒素、酸素、フッ素、シリコン、リン、アルミニウム、チタン、クロム、マンガン、コバルト、ニッケル、銅、亜鉛、ガリウム、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、インジウム、スズ、タンタルおよびタングステンを一種以上含む導電体を用いることができる。導電体は合金膜や化合物であってもよく、アルミニウムを含む導電体、銅およびチタンを含む導電体、銅およびマンガンを含む導電体、インジウム、スズおよび酸素を含む導電体、チタンおよび窒素を含む導電体などを用いてもよい。
導電層535、536は可視光線を透過する性質を有してよい。または、導電層535、536は可視光線、紫外線、赤外線もしくはX線を、反射もしくは吸収することで透過させない性質を有してもよい。このような性質を有することで、OSトランジスタ502の電気特性の迷光による変動を抑制できる場合がある。
導電層535、536は、半導体層522などとの間にショットキー障壁を形成しない層を用いると好ましい場合がある。こうすることで、OSトランジスタ503のオン特性を向上させることができる。
導電層535、536は、導電層531、532よりも高抵抗の膜を用いると好ましい場合がある。また、導電層535、536は、OSトランジスタ503のチャネル(具体的には、半導体層522)よりも抵抗を低いことが好ましい場合がある。例えば、導電層535、536の抵抗率を、0.1Ωcm以上100Ωcm以下、または0.5Ωcm以上50Ωcm以下、または1Ωcm以上10Ωcm以下とすればよい。導電層535、536の抵抗率を上述の範囲とすることにより、チャネルとドレインとの境界部における電界集中を緩和することができる。そのため、OSトランジスタ503の電気特性の変動を低減することができる。また、ドレインから生じる電界に起因したパンチスルー電流を低減することができる。そのため、チャネル長の短いトランジスタにおいても、飽和特性を良好にすることができる。なお、ソースとドレインとが入れ替わらない回路構成であれば、導電層535および導電層536のいずれか一方のみ(例えば、ドレイン側)を配置するほうが好ましい場合がある。
<<OSトランジスタの構成例4>>
図17に示すOSトランジスタ501は、導電層531及び導電層532が、半導体層521、522の側面と接していてもよい。そのような構成例を図19Cに示す。図19Cに示すOSトランジスタ504は、導電層531及び導電層532が半導体層521の側面及び半導体層522の側面と接している。
図17に示すOSトランジスタ501は、導電層531及び導電層532が、半導体層521、522の側面と接していてもよい。そのような構成例を図19Cに示す。図19Cに示すOSトランジスタ504は、導電層531及び導電層532が半導体層521の側面及び半導体層522の側面と接している。
OSトランジスタを有する半導体装置の作製工程において、絶縁体、導電体、半導体の成膜は、スパッタリング法、化学気相堆積(CVD;Chemical Vapor Deposition)法、分子ビームエピタキシー(MBE;Molecular Beam Epitaxy)法、原子層堆積(ALD;Atomic Layer Deposition)法、またはパルスレーザ堆積(PLD;Pulsed Laser Deposition)法等で行えばよい。CVD法は、熱CVD法、有機金属CVD(MOCVD;Metal Organic CVD)法、プラズマCVD(PECVD;Plasma Enhanced CVD)法等を含む。例えば、絶縁膜をCVD法、好ましくはPECVD法によって成膜すると、被覆性を向上させることができるため好ましい。また、CVD法で成膜する場合、また、プラズマによるダメージを減らすには、熱CVD法、MOCVD法あるいはALD法が好ましい。
<<記憶装置のデバイス構造例>>
OSトランジスタは、Siトランジスタ等が作製された素子層に積層することが可能である。実施の形態1の記憶装置を、SiトランジスタとOSトランジスタとが積層されたデバイス構造とすることができる。ここでは、メモリセル11(図1B)を有するメモリセルアレイを例に、記憶装置のデバイス構造を説明する。図20−図23は記憶装置のデバイス構造を説明するための図である。
OSトランジスタは、Siトランジスタ等が作製された素子層に積層することが可能である。実施の形態1の記憶装置を、SiトランジスタとOSトランジスタとが積層されたデバイス構造とすることができる。ここでは、メモリセル11(図1B)を有するメモリセルアレイを例に、記憶装置のデバイス構造を説明する。図20−図23は記憶装置のデバイス構造を説明するための図である。
複数のメモリセル11を有するメモリセルアレイ312を例に、デバイス構造を説明する。図20は、メモリセルアレイ312のデバイス構造を模式的に示す回路図である。図23には、1のメモリセル11を示している。図20に示すように、メモリセルアレイ312において、トランジスタRP1にトランジスタMW2が積層され、トランジスタMW2に容量素子C1が積層されている。トランジスタMW2のバックゲートは配線OBGと電気的に接続されている。
図21は、メモリセルアレイ312のレイアウトの一例を示す分解平面図である。図21において、一部の構成要素は省略されている。図22は、図21のx11−x12による断面図および、y11−y12線による断面図を示す。x11−x12線による断面図はトランジスタMW2のチャネル長方向の断面図であり、y11−y12線による断面図はトランジスタMW2のチャネル幅方向の断面図である。図22において、符号およびハッチングが付されていない領域は絶縁物で形成されている領域である。761−763は絶縁層である。
メモリセルアレイ312は、単結晶シリコンウエハ700に形成されている。単結晶シリコンウエハ700には、素子層701−703が作製される。素子層701―703は、それぞれ、Siトランジスタ、OSトランジスタ、容量素子が形成される層である。
単結晶シリコンウエハ700には、p型ウエル710が形成されている。p型ウエル710に、トランジスタRP1が形成される。トランジスタRP1は、p型不純物領域711、712、導電体713を有する。導電体713は、トランジスタRP1のゲート電極を構成する。配線SLはp型不純物領域711、712で構成されている。
トランジスタMW2のデバイス構造はOSトランジスタ502(図19A)と同様である。導電体721はトランジスタMW2のゲート電極を構成し、かつ配線WLを構成する。導電体722はトランジスタMW2のバックゲート電極を構成し、かつ配線OBGを構成する。一対の導電体723は、トランジスタMW2のソース電極およびドレイン電極を構成する。容量素子C1は導電体731および導電体732を有する。導電体731は配線RWLを構成する。導電体741は配線BLを構成する。
導電体751−757により、トランジスタRP1、MW2、容量素子C1、並びに配線WWL、RWL、BL、SLが電気的に接続され、メモリセルアレイ312が構成される。
トランジスタMW2および容量素子C1を異なる素子層に形成することで、ノードSNの電圧を保持するための容量を確保しつつ、メモリセル11のサイズを縮小することができる。例えば、メモリセル11のサイズは、5.25F(X1)×2.5F(Y1)とすることができる。この場合、メモリセル11の面積は、13.25F2である。Fは最小加工寸法(Minimum Feature Size)である。例えば、容量素子C1の容量を0.1fFとする場合、容量素子C1の面積を60nm×60nm=360nm2とし、その誘電体の厚さを酸化膜換算膜厚で10nmとすればよい。
実施の形態1のメモリセルアレイにおいて、OSトランジスタと保持容量とを同じ素子層に形成することも可能である。図23にそのような例を示す。図23は、メモリセルアレイ311(図15)のデバイス構造例を示す。図23において、符号およびハッチングが付されていない領域は絶縁体で形成されている。また、ハッチングが付されているが、符号が付されていない領域は導電体でなり、配線や電極を構成している。これらの導電体により、メモリセル16は配線WWL、RWL、BL、SL、CNLおよびOBGと電気的に接続されている。
トランジスタMW2はOSトランジスタ501(図18)と同様なデバイス構造を有する。容量素子C1はトランジスタMW2と共に形成される。これにより、メモリセルアレイ311の有する記憶装置の作製工程数の低減につながる。容量素子C1の一対の電極の一方は導電体723で構成されている。他方は、トランジスタMW2のゲート電極と同じ層の導電体で形成されている。
〔実施の形態4〕
<<酸化物半導体の構造>>
本実施の形態では、酸化物半導体の構造について説明する。本明細書において、「平行」とは、二つの直線が−10°以上10°以下の角度で配置されている状態をいう。したがって、−5°以上5°以下の場合も含まれる。また、「略平行」とは、二つの直線が−30°以上30°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が80°以上100°以下の角度で配置されている状態をいう。したがって、85°以上95°以下の場合も含まれる。また、「略垂直」とは、二つの直線が60°以上120°以下の角度で配置されている状態をいう。また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
<<酸化物半導体の構造>>
本実施の形態では、酸化物半導体の構造について説明する。本明細書において、「平行」とは、二つの直線が−10°以上10°以下の角度で配置されている状態をいう。したがって、−5°以上5°以下の場合も含まれる。また、「略平行」とは、二つの直線が−30°以上30°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が80°以上100°以下の角度で配置されている状態をいう。したがって、85°以上95°以下の場合も含まれる。また、「略垂直」とは、二つの直線が60°以上120°以下の角度で配置されている状態をいう。また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体とに分けられる。非単結晶酸化物半導体としては、CAAC−OS(C Axis Aligned Crystalline Oxide Semiconductor)、多結晶酸化物半導体、nc−OS(nanocrystalline Oxide Semiconductor)、擬似非晶質酸化物半導体(a−like OS:amorphous like Oxide Semiconductor)、非晶質酸化物半導体などがある。
また別の観点では、酸化物半導体は、非晶質酸化物半導体と、それ以外の結晶性酸化物半導体とに分けられる。結晶性酸化物半導体としては、単結晶酸化物半導体、CAAC−OS、多結晶酸化物半導体、nc−OSなどがある。
非晶質構造の定義としては、一般に、準安定状態で固定化していないこと、等方的であって不均質構造を持たないことなどが知られている。また、結合角度が柔軟であり、短距離秩序性は有するが、長距離秩序性を有さない構造と言い換えることもできる。
逆の見方をすると、本質的に安定な酸化物半導体の場合、完全な非晶質(completely amorphous)酸化物半導体と呼ぶことはできない。また、等方的でない(例えば、微小な領域において周期構造を有する)酸化物半導体を、完全な非晶質酸化物半導体と呼ぶことはできない。ただし、a−like OSは、微小な領域において周期構造を有するものの、鬆(ボイドともいう。)を有し、不安定な構造である。そのため、物性的には非晶質酸化物半導体に近いといえる。
<<CAAC−OS>>
まずは、CAAC−OSについて説明する。CAAC−OSは、c軸配向した複数の結晶部(ペレットともいう。)を有する酸化物半導体の一つである。
まずは、CAAC−OSについて説明する。CAAC−OSは、c軸配向した複数の結晶部(ペレットともいう。)を有する酸化物半導体の一つである。
以下では、透過型電子顕微鏡(TEM:Transmission Electron Microscope)によって観察したCAAC−OSについて説明する。TEMによって、CAAC−OSの明視野像と回折パターンとの複合解析像(高分解能TEM像ともいう。)を観察すると、複数のペレットを確認することができる。一方、高分解能TEM像ではペレット同士の境界、即ち結晶粒界(グレインバウンダリーともいう。)を明確に確認することができない。そのため、CAAC−OSは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
図24Aに、試料面と略平行な方向から観察したCAAC−OSの断面の高分解能TEM像を示す。高分解能TEM像の観察には、球面収差補正(Spherical Aberration Corrector)機能を用いた。球面収差補正機能を用いた高分解能TEM像を、特にCs補正高分解能TEM像と呼ぶ。Cs補正高分解能TEM像の取得は、例えば、日本電子株式会社製原子分解能分析電子顕微鏡JEM−ARM200Fなどによって行うことができる。
図24Aの領域(1)を拡大したCs補正高分解能TEM像を図24Bに示す。図24Bにより、ペレットにおいて、金属原子が層状に配列していることを確認できる。金属原子の各層の配列は、CAAC−OSの膜を形成する面(被形成面ともいう。)または上面の凹凸を反映しており、CAAC−OSの被形成面または上面と平行となる。
図24Bに示すように、CAAC−OSは特徴的な原子配列を有する。図24Cは、特徴的な原子配列を、補助線で示したものである。図24Bおよび図24Cより、ペレット一つの大きさは1nm以上3nm以下程度であり、ペレットとペレットとの傾きにより生じる隙間の大きさは0.8nm程度であることがわかる。したがって、ペレットを、ナノ結晶(nc:nanocrystal)と呼ぶこともできる。また、CAAC−OSを、CANC(C−Axis Aligned nanocrystals)を有する酸化物半導体と呼ぶこともできる。
ここで、Cs補正高分解能TEM像をもとに、基板5120上のCAAC−OSのペレット5100の配置を模式的に示すと、レンガまたはブロックが積み重なったような構造となる(図24D参照。)。図24Cで観察されたペレットとペレットとの間で傾きが生じている箇所は、図24Dに示す領域5161に相当する。
また、図25Aに、試料面と略垂直な方向から観察したCAAC−OSの平面のCs補正高分解能TEM像を示す。図25B、図25Cおよび図25Dは、それぞれ、図25Aの領域(1)、領域(2)および領域(3)を拡大したCs補正高分解能TEM像を示す。図25B―図25Dからは、1のペレットにおいて、金属原子は三角形状、四角形状または六角形状に配列していることが確認できる。一方で、異なるペレット間で、金属原子の配列に規則性は確認されない。
次に、X線回折(XRD:X−Ray Diffraction)によって解析したCAAC−OSについて説明する。例えば、InGaZnO4の結晶を有するCAAC−OSに対し、out−of−plane法による構造解析を行うと、図26Aに示すように回折角(2θ)が31°近傍にピークが現れる場合がある。このピークは、InGaZnO4の結晶の(009)面に帰属されることから、CAAC−OSの結晶がc軸配向性を有し、c軸が被形成面または上面に略垂直な方向を向いていることが確認できる。
CAAC−OSのout−of−plane法による構造解析では、2θが31°近傍のピークの他に、2θが36°近傍にもピークが現れる場合がある。2θが36°近傍のピークは、CAAC−OS中の一部に、c軸配向性を有さない結晶が含まれることを示している。より好ましいCAAC−OSは、out−of−plane法による構造解析では、2θが31°近傍にピークを示し、2θが36°近傍にピークを示さない。
CAAC−OSに対し、c軸に略垂直な方向からX線を入射させるin−plane法による構造解析を行うと、2θが56°近傍にピークが現れる。このピークは、InGaZnO4の結晶の(110)面に帰属される。CAAC−OSの場合は、2θを56°近傍に固定し、試料面の法線ベクトルを軸(φ軸)として試料を回転させながら分析(φスキャン)を行っても、図26Bに示すように明瞭なピークは現れない。これに対し、InGaZnO4の単結晶酸化物半導体であれば、2θを56°近傍に固定してφスキャンした場合、図26Cに示すように(110)面と等価な結晶面に帰属されるピークが6本観察される。したがって、XRDを用いた構造解析から、CAAC−OSは、a軸およびb軸の配向が不規則であることが確認できる。
次に、電子回折によって解析したCAAC−OSについて説明する。例えば、InGaZnO4の結晶を有するCAAC−OSに対し、試料面に平行にプローブ径が300nmの電子線を入射させると、図27Aに示すような回折パターン(制限視野透過電子回折パターンともいう。)が現れる場合がある。この回折パターンには、InGaZnO4の結晶の(009)面に起因するスポットが含まれる。したがって、電子回折によっても、CAAC−OSに含まれるペレットがc軸配向性を有し、c軸が被形成面または上面に略垂直な方向を向いていることがわかる。一方、同じ試料に対し、試料面に垂直にプローブ径が300nmの電子線を入射させたときの回折パターンを図27Bに示す。図27Bより、リング状の回折パターンが確認される。したがって、電子回折によっても、CAAC−OSに含まれるペレットのa軸およびb軸は配向性を有さないことがわかる。なお、図27Bにおける第1リングは、InGaZnO4の結晶の(010)面および(100)面などに起因すると考えられる。また、図27Bにおける第2リングは(110)面などに起因すると考えられる。
上述したように、CAAC−OSは結晶性の高い酸化物半導体である。酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、逆の見方をするとCAAC−OSは不純物や欠陥(酸素欠損など)の少ない酸化物半導体ともいえる。
不純物は、酸化物半導体の主成分以外の元素で、水素、炭素、シリコン、遷移金属元素などがある。例えば、シリコンなどの、酸化物半導体を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体から酸素を奪うことで酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径(または分子半径)が大きいため、酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。
酸化物半導体が不純物や欠陥を有する場合、光や熱などによって特性が変動する場合がある。例えば、酸化物半導体に含まれる不純物は、キャリアトラップとなる場合や、キャリア発生源となる場合がある。また、酸化物半導体中の酸素欠損は、キャリアトラップとなる場合や、水素を捕獲することによってキャリア発生源となる場合がある。
不純物および酸素欠損の少ないCAAC−OSは、キャリア密度の低い酸化物半導体である。具体的には、8×1011/cm3未満、好ましくは1×1011/cm3未満、さらに好ましくは1×1010/cm3未満であり、1×10−9/cm3以上のキャリア密度の酸化物半導体とすることができる。そのような酸化物半導体を、高純度真性または実質的に高純度真性な酸化物半導体と呼ぶ。CAAC−OSは、不純物濃度が低く、欠陥準位密度が低い。即ち、安定な特性を有する酸化物半導体であるといえる。
<<nc−OS>>
nc−OSは、高分解能TEM像において、結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。nc−OSに含まれる結晶部は、1nm以上10nm以下、または1nm以上3nm以下の大きさであることが多い。なお、結晶部の大きさが10nmより大きく100nm以下である酸化物半導体を微結晶酸化物半導体と呼ぶことがある。nc−OSは、例えば、高分解能TEM像では、結晶粒界を明確に確認できない場合がある。なお、ナノ結晶は、CAAC−OSにおけるペレットと起源を同じくする可能性がある。そのため、以下ではnc−OSの結晶部をペレットと呼ぶ場合がある。
nc−OSは、高分解能TEM像において、結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。nc−OSに含まれる結晶部は、1nm以上10nm以下、または1nm以上3nm以下の大きさであることが多い。なお、結晶部の大きさが10nmより大きく100nm以下である酸化物半導体を微結晶酸化物半導体と呼ぶことがある。nc−OSは、例えば、高分解能TEM像では、結晶粒界を明確に確認できない場合がある。なお、ナノ結晶は、CAAC−OSにおけるペレットと起源を同じくする可能性がある。そのため、以下ではnc−OSの結晶部をペレットと呼ぶ場合がある。
nc−OSは、微小な領域(例えば、1nm以上10nm以下の領域、特に1nm以上3nm以下の領域)において原子配列に周期性を有する。また、nc−OSは、異なるペレット間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、nc−OSは、分析方法によっては、a−like OSや非晶質酸化物半導体と区別が付かない場合がある。例えば、nc−OSに対し、ペレットよりも大きい径のX線を用いた場合、out−of−plane法による解析では、結晶面を示すピークは検出されない。また、nc−OSに対し、ペレットよりも大きいプローブ径(例えば50nm以上)の電子線を用いる電子回折を行うと、ハローパターンのような回折パターンが観測される。一方、nc−OSに対し、ペレットの大きさと近いかペレットより小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。また、nc−OSに対しナノビーム電子回折を行うと、円を描くように(リング状に)輝度の高い領域が観測される場合がある。さらに、リング状の領域内に複数のスポットが観測される場合がある。
このように、ペレット(ナノ結晶)間では結晶方位が規則性を有さないことから、nc−OSを、RANC(Random Aligned nanocrystals)を有する酸化物半導体、またはNANC(Non−Aligned nanocrystals)を有する酸化物半導体と呼ぶこともできる。
nc−OSは、非晶質酸化物半導体よりも規則性の高い酸化物半導体である。そのため、nc−OSは、a−like OSや非晶質酸化物半導体よりも欠陥準位密度が低くなる。ただし、nc−OSは、異なるペレット間で結晶方位に規則性が見られない。そのため、nc−OSは、CAAC−OSと比べて欠陥準位密度が高くなる。
<a−like OS>
a−like OSは、nc−OSと非晶質酸化物半導体との間の構造を有する酸化物半導体である。a−like OSは、高分解能TEM像において鬆が観察される場合がある。また、高分解能TEM像において、明確に結晶部を確認することのできる領域と、結晶部を確認することのできない領域と、を有する。鬆を有するため、a−like OSは、不安定な構造である。以下では、a−like OSが、CAAC−OSおよびnc−OSと比べて不安定な構造であることを示すため、電子照射による構造の変化を示す。
a−like OSは、nc−OSと非晶質酸化物半導体との間の構造を有する酸化物半導体である。a−like OSは、高分解能TEM像において鬆が観察される場合がある。また、高分解能TEM像において、明確に結晶部を確認することのできる領域と、結晶部を確認することのできない領域と、を有する。鬆を有するため、a−like OSは、不安定な構造である。以下では、a−like OSが、CAAC−OSおよびnc−OSと比べて不安定な構造であることを示すため、電子照射による構造の変化を示す。
電子照射を行う試料として、a−like OS(試料Aと表記する。)、nc−OS(試料Bと表記する。)およびCAAC−OS(試料Cと表記する。)を準備する。いずれの試料もIn−Ga−Zn酸化物である。
まず、各試料の高分解能断面TEM像を取得する。高分解能断面TEM像により、各試料は、いずれも結晶部を有することがわかる。
なお、どの部分を一つの結晶部と見なすかの判定は、以下のように行えばよい。例えば、InGaZnO4の結晶の単位格子は、In−O層を3層有し、またGa−Zn−O層を6層有する、計9層がc軸方向に層状に重なった構造を有することが知られている。これらの近接する層同士の間隔は、(009)面の格子面間隔(d値ともいう。)と同程度であり、結晶構造解析からその値は0.29nmと求められている。したがって、格子縞の間隔が0.28nm以上0.30nm以下である箇所を、InGaZnO4の結晶部と見なすことができる。なお、格子縞は、InGaZnO4の結晶のa−b面に対応する。
図28は、各試料の結晶部(22箇所から45箇所)の平均の大きさを調査した例である。ただし、上述した格子縞の長さを結晶部の大きさとしている。図28より、a−like OSは、電子の累積照射量に応じて結晶部が大きくなっていくことがわかる。具体的には、図28中に(1)で示すように、TEMによる観察初期においては1.2nm程度の大きさだった結晶部(初期核ともいう。)が、累積照射量が4.2×108e−/nm2においては2.6nm程度の大きさまで成長していることがわかる。一方、nc−OSおよびCAAC−OSは、電子照射開始時から電子の累積照射量が4.2×108e−/nm2までの範囲で、結晶部の大きさに変化が見られないことがわかる。具体的には、図28中の(2)および(3)で示すように、電子の累積照射量によらず、nc−OSおよびCAAC−OSの結晶部の大きさは、それぞれ1.4nm程度および2.1nm程度であることがわかる。
このように、a−like OSは、電子照射によって結晶部の成長が見られる場合がある。一方、nc−OSおよびCAAC−OSは、電子照射による結晶部の成長がほとんど見られないことがわかる。即ち、a−like OSは、nc−OSおよびCAAC−OSと比べて、不安定な構造であることがわかる。
また、鬆を有するため、a−like OSは、nc−OSおよびCAAC−OSと比べて密度の低い構造である。具体的には、a−like OSの密度は、同じ組成の単結晶の密度の78.6%以上92.3%未満となる。また、nc−OSの密度およびCAAC−OSの密度は、同じ組成の単結晶の密度の92.3%以上100%未満となる。単結晶の密度の78%未満となる酸化物半導体は、成膜すること自体が困難である。
例えば、In:Ga:Zn=1:1:1[原子数比]を満たす酸化物半導体において、菱面体晶構造を有する単結晶InGaZnO4の密度は6.357g/cm3となる。よって、例えば、In:Ga:Zn=1:1:1[原子数比]を満たす酸化物半導体において、a−like OSの密度は5.0g/cm3以上5.9g/cm3未満となる。また、例えば、In:Ga:Zn=1:1:1[原子数比]を満たす酸化物半導体において、nc−OSの密度およびCAAC−OSの密度は5.9g/cm3以上6.3g/cm3未満となる。
なお、同じ組成の単結晶が存在しない場合がある。その場合、任意の割合で組成の異なる単結晶を組み合わせることにより、所望の組成における単結晶に相当する密度を見積もることができる。所望の組成の単結晶に相当する密度は、組成の異なる単結晶を組み合わせる割合に対して、加重平均を用いて見積もればよい。ただし、密度は、可能な限り少ない種類の単結晶を組み合わせて見積もることが好ましい。
以上のように、酸化物半導体は、様々な構造をとり、それぞれが様々な特性を有する。なお、酸化物半導体は、例えば、非晶質酸化物半導体、a−like OS、nc−OS、CAAC−OSのうち、二種以上を有する積層膜であってもよい。
上掲の各実施の形態において、本発明の一態様について述べた。ただし、本発明の一態様は、これらに限定されない。つまり、本明聖書等には様々な発明の態様が記載されているため、本発明の一態様は、特定の態様に限定されない。例えば、本発明の一態様として、トランジスタのチャネル形成領域、ソースドレイン領域などが、酸化物半導体を有する場合の例を示したが、本発明の一態様は、これに限定されない。場合によっては、または、状況に応じて、本発明の一態様における様々なトランジスタ、トランジスタのチャネル形成領域、または、トランジスタのソースドレイン領域などは、様々な半導体を有していてもよい。場合によっては、または、状況に応じて、本発明の一態様における様々なトランジスタ、トランジスタのチャネル形成領域、または、トランジスタのソースドレイン領域などは、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、アルミニウムガリウムヒ素、インジウムリン、窒化ガリウム、または、有機半導体などの少なくとも一つを有していてもよい。または例えば、場合によっては、または、状況に応じて、本発明の一態様における様々なトランジスタ、トランジスタのチャネル形成領域、または、トランジスタのソースドレイン領域などは、酸化物半導体を有していなくてもよい。または例えば、本発明の一態様として、1つのメモリセルが1個以上の容量素子と、2個以上のトランジスタと、を有する場合の例を示したが、本発明の一態様は、これに限定されない。場合によっては、または、状況に応じて、本発明の一態様におけるメモリセルは、様々な個数の容量素子や様々な個数のトランジスタを有していてもよい。例えば、場合によっては、または、状況に応じて、本発明の一態様におけるメモリセルは、容量素子を有さず、トランジスタを1個有していてもよい。例えば、場合によっては、または、状況に応じて、本発明の一態様におけるメモリセルは、フラッシュメモリ、NAND型フラッシュメモリ、または、NOR型フラッシュメモリでもよい。または例えば、本発明の一態様として、1のメモリセルが有するトランジスタは、フローティングゲートを有さない場合の例を示したが、本発明の一態様は、これに限定されない。場合によっては、または、状況に応じて、本発明の一態様におけるが有するトランジスタは、フローティングゲートを有していてもよい。なお、その場合、フローティングゲートとして、導電層や半導体層ではなく、無機絶縁膜、たとえば、窒化珪素膜を用いてもよい。
10−15 メモリセル
300 記憶装置
310、312 メモリセルアレイ
330 周辺回路
300 記憶装置
310、312 メモリセルアレイ
330 周辺回路
Claims (6)
- 回路と、
メモリセルと、
第1乃至第4の配線と、
を有する記憶装置であって、
前記回路は、前記第1乃至前記第4配線と電気的に接続され、
前記メモリセルは、保持ノード、容量素子、第1トランジスタおよび第2トランジスタを有し、
前記第1配線には、前記第1トランジスタの第1端子が電気的に接続され、
前記第2配線には、前記第1トランジスタの第2端子が電気的に接続され、
前記第3配線には、前記2トランジスタのゲートが電気的に接続され、
前記第2トランジスタは、前記第2配線と前記保持ノードと間の導通状態を制御できる機能を有し、
前記容量素子は、前記第4配線と前記保持ノードと間を容量結合し、
前記第2トランジスタは活性層が酸化物半導体で形成され、
前記メモリセルは、Nビット(Nは2以上の整数)のデータを保持することができる機能を有し、
前記メモリセルは、状態A_1乃至A_2Nからなる2Nのデータ状態を有し、
前記回路には、V_1乃至V_2Nでなる2Nの電圧が入力され、
前記回路は、
V_i(iは1以上N以下の整数)を前記第1配線に入力し、前記第1および前記第2トランジスタを導通状態にすることで、前記メモリセルのデータ状態をA_iにすることができる電圧を前記保持ノードに書き込むことができる機能と、
前記保持ノードを電気的に浮遊状態にすることができる機能と、
前記保持ノードで保持されている電圧に対応する電圧を前記第1配線に読み出すことができる機能と、
V_1乃至V_(2N−1)、および前記第1配線に読み出された電圧から、前記メモリセルのデータ状態を取得することができる機能と、
を有する記憶装置。 - 回路と、
メモリセルと、
第1乃至第5の配線と、
を有する記憶装置であって、
前記回路は、前記第1乃至前記第5配線と電気的に接続され、
前記メモリセルは、保持ノード、容量素子、並びに第1乃至第3トランジスタを有し、
前記第1配線には、前記第1トランジスタの第1端子が電気的に接続され、
前記第2トランジスタは、前記第2配線と前記保持ノードと間の導通状態を制御できる機能を有し、
前記第3配線には、前記2トランジスタのゲートが電気的に接続され、
前記第3トランジスタは、前記第2配線と前記第1トランジスタの第2端子と間の導通状態を制御できる機能を有し、
前記第4配線には、前記3トランジスタのゲートが電気的に接続され、
前記容量素子は、前記第5配線と前記保持ノードと間を容量結合し、
前記第2トランジスタは活性層が酸化物半導体で形成され、
前記メモリセルは、Nビット(Nは2以上の整数)のデータを保持することができる機能を有し、
前記メモリセルは、状態A_1乃至A_2Nからなる2Nのデータ状態を有し、
前記回路には、V_1乃至V_2Nでなる2Nの電圧が入力され、
前記回路は、
V_i(iは1以上N以下の整数)を前記第1配線に入力し、前記第1および前記第2トランジスタを導通状態にすることで、前記メモリセルのデータ状態をA_iにすることができる電圧を前記保持ノードに書き込むことができる機能と、
前記保持ノードを電気的に浮遊状態にすることができる機能と、
前記保持ノードで保持されている電圧に対応する電圧を前記第1配線に読み出すことができる機能と、
V_1乃至V_(2N−1)、および前記第1配線に読み出された電圧から、前記メモリセルのデータ状態を取得することができる機能と、
を有する記憶装置。 - 請求項1または2に記載の記憶装置と、
プロセッサコアと、
を有する半導体装置。 - 請求項1または2に記載の記憶装置と、
制御回路と、
アンテナと、
を有する半導体装置。 - チップおよびリードを有し、
前記チップには、請求項1及び2に記載の記憶装置、並びに請求項4及び5に記載の半導体装置の何れか1つが設けられ、
前記リードは前記チップと電気的に接続されている電子部品。 - 請求項1及び2に記載の記憶装置、請求項4及び5に記載の半導体装置、並びに請求項5に記載の電子部品のうちのいずれか1つと、
筐体、マイクロホン、スピーカー、または、操作キーの少なくとも1つと、
を有する電子機器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014250094A JP2016110679A (ja) | 2014-12-10 | 2014-12-10 | 記憶装置、およびそれを有する半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2014250094A JP2016110679A (ja) | 2014-12-10 | 2014-12-10 | 記憶装置、およびそれを有する半導体装置 |
Publications (1)
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JP2016110679A true JP2016110679A (ja) | 2016-06-20 |
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ID=56124441
Family Applications (1)
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JP2014250094A Withdrawn JP2016110679A (ja) | 2014-12-10 | 2014-12-10 | 記憶装置、およびそれを有する半導体装置 |
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JP (1) | JP2016110679A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2018081736A (ja) * | 2016-11-04 | 2018-05-24 | 株式会社半導体エネルギー研究所 | 記憶装置、半導体装置、電子機器、及びサーバシステム |
-
2014
- 2014-12-10 JP JP2014250094A patent/JP2016110679A/ja not_active Withdrawn
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
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JP2018081736A (ja) * | 2016-11-04 | 2018-05-24 | 株式会社半導体エネルギー研究所 | 記憶装置、半導体装置、電子機器、及びサーバシステム |
JP7005287B2 (ja) | 2016-11-04 | 2022-01-21 | 株式会社半導体エネルギー研究所 | 記憶装置 |
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