JPH04142772A - 半導体記憶装置用メモリセル - Google Patents
半導体記憶装置用メモリセルInfo
- Publication number
- JPH04142772A JPH04142772A JP2267011A JP26701190A JPH04142772A JP H04142772 A JPH04142772 A JP H04142772A JP 2267011 A JP2267011 A JP 2267011A JP 26701190 A JP26701190 A JP 26701190A JP H04142772 A JPH04142772 A JP H04142772A
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- Japan
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- bit line
- capacitor
- source
- potential
- mosfet
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 11
- 239000003990 capacitor Substances 0.000 claims abstract description 28
- 239000000758 substrate Substances 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000010354 integration Effects 0.000 description 2
- 101150073536 FET3 gene Proteins 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体記憶装置を構成するメモリセルに関す
る。
る。
従来この遣のメモリセルとして、例えばＩＥＥＥジャー
ナル オプ ンリツド ステート サーキツツ（ＩＥＥ
Ｅ Ｊｏｕｒｎａｌ ｏｆ ５ｏｌｉｄ ５ｔａｔｅ
ｅｉｒｅｕｉｔｓ ） Ｖｏｌ、 ５Ｃ−７、Ｎｎ ５
、 ｐ３３６ 、１９７２に記載されるようＫ、第２
図に示すような構造のものが知られている。メモリセル
１００は、３個のＭＯＳＦＥＴ１〜３と、１個のキャパ
シタ４とからなる。
ナル オプ ンリツド ステート サーキツツ（ＩＥＥ
Ｅ Ｊｏｕｒｎａｌ ｏｆ ５ｏｌｉｄ ５ｔａｔｅ
ｅｉｒｅｕｉｔｓ ） Ｖｏｌ、 ５Ｃ−７、Ｎｎ ５
、 ｐ３３６ 、１９７２に記載されるようＫ、第２
図に示すような構造のものが知られている。メモリセル
１００は、３個のＭＯＳＦＥＴ１〜３と、１個のキャパ
シタ４とからなる。
データの書込み時には、書込み用ワード１ｓ２００を高
（Ｈ）レベルにすることによ！７ ＭＯＳＦＥＴ１を介
してキャパシタ４を書込み用ビット線３００に接続し、
当該ビット線３００を通じてキャパシタ４を充電（「１
」状態）ま次は放電（「０」状態）とする。
（Ｈ）レベルにすることによ！７ ＭＯＳＦＥＴ１を介
してキャパシタ４を書込み用ビット線３００に接続し、
当該ビット線３００を通じてキャパシタ４を充電（「１
」状態）ま次は放電（「０」状態）とする。
読出しには、読出し用ビット線４００を高レベルにした
状態で読出し用ワード線５００を高レベルとしてＭＯＳ
ＦＥＴ３を導通させる。すると、キャパシタ４に書込ま
れているデータが「１」ならばＭＯＳＦＥＴ２が導通す
るため読出し用ビット線４００は低レベルに放電される
。これに対しキャパシタ４に書込まれているデータが「
０」ならばＭＯ８ＦＥＴ２は非導通のままで、読出し用
ビット線４００の電位は高レベルのまま保たれる。した
がって続出し用ビット線４００の電位の変化を検出する
ことによシ、このメモリセル１００が記憶していた情報
を読出すことができる。
状態で読出し用ワード線５００を高レベルとしてＭＯＳ
ＦＥＴ３を導通させる。すると、キャパシタ４に書込ま
れているデータが「１」ならばＭＯＳＦＥＴ２が導通す
るため読出し用ビット線４００は低レベルに放電される
。これに対しキャパシタ４に書込まれているデータが「
０」ならばＭＯ８ＦＥＴ２は非導通のままで、読出し用
ビット線４００の電位は高レベルのまま保たれる。した
がって続出し用ビット線４００の電位の変化を検出する
ことによシ、このメモリセル１００が記憶していた情報
を読出すことができる。
上述したような従来のメモリセルは、電荷（データ）蓄
積用のキャパシタに対し、２本のワード線および２本の
ビット線で書込み・読出しを行なうのに３個のＦＥＴを
用いている。この念め、セル面積が犬きくなシ、高集積
化した場合にチップ面積が大きくなる。また、セル面積
を極力小さくしようとしてＦＥＴを微細化した場合、読
出し用ビット線を駆動するＦＥＴ ２ 、３の電流駆動
能力が小さくなり、読出し用ビット線を放電するのに時
間がかかつて読出しスピードが遅くなる。
積用のキャパシタに対し、２本のワード線および２本の
ビット線で書込み・読出しを行なうのに３個のＦＥＴを
用いている。この念め、セル面積が犬きくなシ、高集積
化した場合にチップ面積が大きくなる。また、セル面積
を極力小さくしようとしてＦＥＴを微細化した場合、読
出し用ビット線を駆動するＦＥＴ ２ 、３の電流駆動
能力が小さくなり、読出し用ビット線を放電するのに時
間がかかつて読出しスピードが遅くなる。
この発明の目的は、上述したような１個のキャパシタに
対し各２不のワード線およびビット線でデータの書込み
・読出しを行なうメモリセルにおいて、セル面積を縮小
するとともに、読出し速度を高速化することにある。
対し各２不のワード線およびビット線でデータの書込み
・読出しを行なうメモリセルにおいて、セル面積を縮小
するとともに、読出し速度を高速化することにある。
この発明は、読出し用ビット線を駆動する２個のＦＥＴ
２ 、３の代シに、ソース・ドレイン領域の一方をワ
ード線に、ゲートをキャパシタの第１の端子にそれぞれ
接続するとともに、他方のソース・ドレイン領域内に形
成された当該ソース・ドレイン領域とは異なる導電形の
半導体領域をビット線に接続したＭＯＳＦＥＴを用いた
ものである。
２ 、３の代シに、ソース・ドレイン領域の一方をワ
ード線に、ゲートをキャパシタの第１の端子にそれぞれ
接続するとともに、他方のソース・ドレイン領域内に形
成された当該ソース・ドレイン領域とは異なる導電形の
半導体領域をビット線に接続したＭＯＳＦＥＴを用いた
ものである。
上記ＭＯ８ＦＥＴのソース書ドレイン領域は、キャパシ
タの電荷、すなわちセルが記憶するデータによってその
導電形が制御されるが、このソース・ドレイン領域内に
異なる導電形の半導体領域を設けたことにより、当該ソ
ース・ドレイ／領域をペース領域とするバイポーラトラ
ンジスタが形成され、読出し用ビット線は直接にはこの
バイポーラトランジスタによって１駆動されることとな
る。
タの電荷、すなわちセルが記憶するデータによってその
導電形が制御されるが、このソース・ドレイン領域内に
異なる導電形の半導体領域を設けたことにより、当該ソ
ース・ドレイ／領域をペース領域とするバイポーラトラ
ンジスタが形成され、読出し用ビット線は直接にはこの
バイポーラトランジスタによって１駆動されることとな
る。
第１図（−）はこの発明の一実施例を示すメモリセルの
回路図である。本実施例のメモリセル１００は、２個の
ｐチャネルＭＯＳＦＥＴ５ 、６、ｎｐｎバイポーラト
ランジスタＴおよびキャパシタ８からなる。
回路図である。本実施例のメモリセル１００は、２個の
ｐチャネルＭＯＳＦＥＴ５ 、６、ｎｐｎバイポーラト
ランジスタＴおよびキャパシタ８からなる。
第１図（ｂ）にこのメモリセルの断面図を示す。ｐ形半
導体基板１１の上に形成したｎ形領埴１２に、ＭＯＳＦ
ＥＴ５のソース・ドレイン領域を構成するｐ影領域１３
ｉ４およびＭＯＳＦＥＴ６のソース・ドレイン領域を構
成するｐ影領域１５．１６が形成されている。１７．１
８は両ＭＯ８ＦＥＴのゲート電極、１９．２０はキャパ
シタ８の両電罹を示す。
導体基板１１の上に形成したｎ形領埴１２に、ＭＯＳＦ
ＥＴ５のソース・ドレイン領域を構成するｐ影領域１３
ｉ４およびＭＯＳＦＥＴ６のソース・ドレイン領域を構
成するｐ影領域１５．１６が形成されている。１７．１
８は両ＭＯ８ＦＥＴのゲート電極、１９．２０はキャパ
シタ８の両電罹を示す。
なお、同図においては絶縁漠を省略して示しである。
ここで、ｐ影領域１６にｎ影領域２１が形成され、この
ｎ影領域２１、ｐ影領域１６およびｎ影領域１２によっ
て、ｎ影領域２１をエミッタ領域とするバイポーラトラ
ンジスタ７が構成されている。すなわちｐ影領域１６は
、ＭＯＳＦＥＴ６のソース・ドレイン領域であるととも
にバイポーラトランジスタ７のベース領域を構成してい
る。同様Ｋｎｎ領領域２は各ＭＯＳ ＦＥＴのバックゲ
ート領域を構成するとともにバイポーラトランジスタ７
のコレクタ領域ともなっており、ここに電源（電圧ＶＣ
Ｃ）が接続されている。
ｎ影領域２１、ｐ影領域１６およびｎ影領域１２によっ
て、ｎ影領域２１をエミッタ領域とするバイポーラトラ
ンジスタ７が構成されている。すなわちｐ影領域１６は
、ＭＯＳＦＥＴ６のソース・ドレイン領域であるととも
にバイポーラトランジスタ７のベース領域を構成してい
る。同様Ｋｎｎ領領域２は各ＭＯＳ ＦＥＴのバックゲ
ート領域を構成するとともにバイポーラトランジスタ７
のコレクタ領域ともなっており、ここに電源（電圧ＶＣ
Ｃ）が接続されている。
このように本実施例のメモリセルには、キャパシタ８に
対し、ＭＯＳＦＥＴ５と、バイポーラトランジスタ７を
含むＭＯＳＦＥＴ６とからなシ、３個のＭＯＳＦＥＴを
用いていた従来のものに比較して実質的な素子数が減少
し、セル面積が小さくて済む。
対し、ＭＯＳＦＥＴ５と、バイポーラトランジスタ７を
含むＭＯＳＦＥＴ６とからなシ、３個のＭＯＳＦＥＴを
用いていた従来のものに比較して実質的な素子数が減少
し、セル面積が小さくて済む。
次に動作を説明する。
まず書込みに際しては、書込み用ワード線２００の電位
をＯレベルとすることによりＭＯＳＦＥＴ５を介してキ
ャパシタ８を書込み用ビット線３００に接続し、当該ビ
ット線３００を通じてキャパシタ８のＮ位ヲを源を圧Ｖ
ｃｃ （「Ｉ Ｊ状態）またはＩＶＴＩＩＩ（「０」状
態）とする（ここにＶＴＲはｐチャネルＭＯ８ＦＥＴの
しきい値電圧である。
をＯレベルとすることによりＭＯＳＦＥＴ５を介してキ
ャパシタ８を書込み用ビット線３００に接続し、当該ビ
ット線３００を通じてキャパシタ８のＮ位ヲを源を圧Ｖ
ｃｃ （「Ｉ Ｊ状態）またはＩＶＴＩＩＩ（「０」状
態）とする（ここにＶＴＲはｐチャネルＭＯ８ＦＥＴの
しきい値電圧である。
他方、読出し時には読出し用ビット線４００の電位をｖ
Ｌとした後、読出し用ワード線５００の電位をＶｐとす
る。ここで、バイポーラトランジスタ７のベース・エミ
ッタ接合のしきい値をＶＢＩＥとして、ＶＬ ＋Ｖａｇ
＜ Ｖｐ ＜ Ｖｃｃの関係があるものとする。する
と、キャパシタ８の電位がＶｃｃ（ｒｌＪ状態）の場合
にＭＯＳ ＦＥＴ ６は非導通となり、バイポーラトラ
ンジスタＴにはベース電流が供給されず、当該トランジ
スタ７にはエミッタ電流が流れないため読出し用ビット
線４００の電位はｖＬのままである。これに対し、キャ
パシタ８の電位がｖＴＨＩ （ｒ ＯＪ 状態） Ｏ場
合Ｋ Ｂ ＭＯ５ＦＥＴ６ ｉ”導Ａするためバイポー
ラトランジスタ７にはエミッタ電流が供給され、そのベ
ース電流のβ倍（βは通常１００程度）のエミッタ電流
により、読出し用ビット線４０Ｇは速やかに充電される
。したがって読出し用ビット線４００の電位の変化を検
出することにより、メモリセルの記憶している情報を読
出すことができる。
Ｌとした後、読出し用ワード線５００の電位をＶｐとす
る。ここで、バイポーラトランジスタ７のベース・エミ
ッタ接合のしきい値をＶＢＩＥとして、ＶＬ ＋Ｖａｇ
＜ Ｖｐ ＜ Ｖｃｃの関係があるものとする。する
と、キャパシタ８の電位がＶｃｃ（ｒｌＪ状態）の場合
にＭＯＳ ＦＥＴ ６は非導通となり、バイポーラトラ
ンジスタＴにはベース電流が供給されず、当該トランジ
スタ７にはエミッタ電流が流れないため読出し用ビット
線４００の電位はｖＬのままである。これに対し、キャ
パシタ８の電位がｖＴＨＩ （ｒ ＯＪ 状態） Ｏ場
合Ｋ Ｂ ＭＯ５ＦＥＴ６ ｉ”導Ａするためバイポー
ラトランジスタ７にはエミッタ電流が供給され、そのベ
ース電流のβ倍（βは通常１００程度）のエミッタ電流
により、読出し用ビット線４０Ｇは速やかに充電される
。したがって読出し用ビット線４００の電位の変化を検
出することにより、メモリセルの記憶している情報を読
出すことができる。
このように、読出し用ビット線４００がＭＯ５ＦＥＴに
比較して一般に利得の高いバイポーラトランジスタによ
って駆動されることとなるため、高速な読出し動作が行
なえる。
比較して一般に利得の高いバイポーラトランジスタによ
って駆動されることとなるため、高速な読出し動作が行
なえる。
以上のようにこの発明によれば、メモリセルを電荷蓄積
用のキャパシタと、ソース・ドレイン領域を第１のビッ
ト線およびキャパシタの第１の端子に、ゲートを第２の
ワード線にそれぞれ接続した第１のＭＯＳＦＥＴと、ソ
ース−ドレイン領域の一方を第２のワード線に、ゲート
をキャパシタの第１の端子に、かつ他方のソース・ドレ
イン領域内に形成された異なる導電形の領域を第２のビ
ット線にそれぞれ接続した第２のＭＯＳ ＦＥＴとによ
って構成したことによシ、半導体記憶装置の高集積化お
よび高速化が可能となる効果がある。
用のキャパシタと、ソース・ドレイン領域を第１のビッ
ト線およびキャパシタの第１の端子に、ゲートを第２の
ワード線にそれぞれ接続した第１のＭＯＳＦＥＴと、ソ
ース−ドレイン領域の一方を第２のワード線に、ゲート
をキャパシタの第１の端子に、かつ他方のソース・ドレ
イン領域内に形成された異なる導電形の領域を第２のビ
ット線にそれぞれ接続した第２のＭＯＳ ＦＥＴとによ
って構成したことによシ、半導体記憶装置の高集積化お
よび高速化が可能となる効果がある。
第１図（＆）はこの発明の一実施例を示すメモリセルの
回路図、同図（ｂ）はその断面図、第２図は従来例を示
す回路図である。 ５．６・・・・ＭＯＳＦＥＴ、 ７・・舎・バイポーラ
トランジスタ、８・・・・キャパシタ、１２゜２１・・
０ＬＩｎ形領域、１３〜１６ ” ” ” ’ Ｐ影領
域、１７．１８・・・拳ゲート電極、１９．２０・・・
・キャパシタ電極、１００・・拳・メモリセル、２００
・・・・書込み用ワード線、３００・・・・書込み用ビ
ット線、４００・・・・読出し用ビット線、５００・・
・・読出し用ワード線。 代 理 人 犬 石 増 雄 第 １図 （ａ） （ｂ）
回路図、同図（ｂ）はその断面図、第２図は従来例を示
す回路図である。 ５．６・・・・ＭＯＳＦＥＴ、 ７・・舎・バイポーラ
トランジスタ、８・・・・キャパシタ、１２゜２１・・
０ＬＩｎ形領域、１３〜１６ ” ” ” ’ Ｐ影領
域、１７．１８・・・拳ゲート電極、１９．２０・・・
・キャパシタ電極、１００・・拳・メモリセル、２００
・・・・書込み用ワード線、３００・・・・書込み用ビ
ット線、４００・・・・読出し用ビット線、５００・・
・・読出し用ワード線。 代 理 人 犬 石 増 雄 第 １図 （ａ） （ｂ）
Claims (1)
- 【特許請求の範囲】 半導体基板上に形成した電荷蓄積用のキャパシタと、 ソース・ドレイン領域を第１のビット線およびキャパシ
タの第１の端子にそれぞれ接続するとともにゲートを第
１のワード線に接続した第１のＭＯＳＦＥＴと、 ソース・ドレイン領域の一方を第２のワード線に、ゲー
トをキャパシタの第１の端子にそれぞれ接続するととも
に、他方のソース・ドレイン領域内に形成された当該ソ
ース・ドレイン領域とは異なる導電形の半導体領域を第
２のビット線に接続した第２のＭＯＳＦＥＴとからなる
半導体記憶装置用メモリセル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2267011A JPH04142772A (ja) | 1990-10-03 | 1990-10-03 | 半導体記憶装置用メモリセル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2267011A JPH04142772A (ja) | 1990-10-03 | 1990-10-03 | 半導体記憶装置用メモリセル |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04142772A true JPH04142772A (ja) | 1992-05-15 |
Family
ID=17438820
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2267011A Pending JPH04142772A (ja) | 1990-10-03 | 1990-10-03 | 半導体記憶装置用メモリセル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04142772A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2018139336A (ja) * | 2013-06-26 | 2018-09-06 | 株式会社半導体エネルギー研究所 | 記憶装置 |
-
1990
- 1990-10-03 JP JP2267011A patent/JPH04142772A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2018139336A (ja) * | 2013-06-26 | 2018-09-06 | 株式会社半導体エネルギー研究所 | 記憶装置 |
| JP2021176204A (ja) * | 2013-06-26 | 2021-11-04 | 株式会社半導体エネルギー研究所 | 半導体装置 |
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