JPS5880192A - メモリ・セル - Google Patents
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- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はデータを記憶するためのキャパシタとしてＦＥ
Ｔを用い更に記憶キャパシタからのリークによって記憶
されたデータが損失を防止するために周期的に電荷を回
復させるための回路素子を用いるメモリ・セルに係る。
Ｔを用い更に記憶キャパシタからのリークによって記憶
されたデータが損失を防止するために周期的に電荷を回
復させるための回路素子を用いるメモリ・セルに係る。
そのようなメモリはダイナミック・メモリと呼ばれる。
これはそのメモリ・セルが１つの情報もしくは異なった
情報の何れかのデータを繰シ返して記憶することができ
るからである。そのようなセルが多数相互に了しイ状に
接続されることによってランダム・アクセス・メモリが
形成される。
情報の何れかのデータを繰シ返して記憶することができ
るからである。そのようなセルが多数相互に了しイ状に
接続されることによってランダム・アクセス・メモリが
形成される。
自動的リフレッシュを用いるそのようなメモリセルとし
ては、ＵＳＰ３６９１５５７に示されるような記憶され
たデータによってスイッチされる電圧スイッチ型のＦＥ
Ｔキャパシタを用いるもの及びＵＳＰ４１１２５１０に
示されるような記憶されたデータによって制御さｎる２
チヤネル領域ＦＥＴスイツチを用いるものが知られてい
る。リフレッシュを用いる他のメモリ回路としてはその
他にエンハンスメント形のＦＥＴを用いる回路において
メモリ・セルとしてデプレッション形ＦＥＴが用いられ
るＵＳＰ４０３００８３に示さするようなもの及びＵＳ
Ｐ４０７０６５３に示さｎるような記憶されたデータに
よってスイッチされる電圧スイッチ抵抗を用いるものが
知ら扛ている。。
ては、ＵＳＰ３６９１５５７に示されるような記憶され
たデータによってスイッチされる電圧スイッチ型のＦＥ
Ｔキャパシタを用いるもの及びＵＳＰ４１１２５１０に
示されるような記憶されたデータによって制御さｎる２
チヤネル領域ＦＥＴスイツチを用いるものが知られてい
る。リフレッシュを用いる他のメモリ回路としてはその
他にエンハンスメント形のＦＥＴを用いる回路において
メモリ・セルとしてデプレッション形ＦＥＴが用いられ
るＵＳＰ４０３００８３に示さするようなもの及びＵＳ
Ｐ４０７０６５３に示さｎるような記憶されたデータに
よってスイッチされる電圧スイッチ抵抗を用いるものが
知ら扛ている。。
しかしながら、記憶されたデータを表わす電荷がるるレ
ベルにある場合にキャパシタにおけるリフレンシュ、ク
ロンク、パルスヲフロツクシ、ソのデータが他のレベル
にめる場合にリフレッシュクロック・パルスをスイッチ
へ導くために２チヤネル領域ＦＥＴスイツチ及び電圧ス
イッチＦＥＴキャ・パルスを上記の従来技術は用いてい
ない、。
ベルにある場合にキャパシタにおけるリフレンシュ、ク
ロンク、パルスヲフロツクシ、ソのデータが他のレベル
にめる場合にリフレッシュクロック・パルスをスイッチ
へ導くために２チヤネル領域ＦＥＴスイツチ及び電圧ス
イッチＦＥＴキャ・パルスを上記の従来技術は用いてい
ない、。
その技術は小型の低電カメモリにおいて積極的な、エラ
ーのない動作を提供する。そのような利点は従来技術に
おいては達成され得なかったものと信じられる。従来の
回路においては、精密な多重入力レベル、高精度の製造
もしくは大型のコンポーネントを必要とする設計を用い
たが、その設計はリフレッシュを用いるＦＥＴメモリの
全体的な有利性に必ずしもマンチするものではない１、
低電力要件の故に、本発明の回路は電力損失時における
メモリの情報の自動保護のための予備パンテリを用いる
のによく適している。
ーのない動作を提供する。そのような利点は従来技術に
おいては達成され得なかったものと信じられる。従来の
回路においては、精密な多重入力レベル、高精度の製造
もしくは大型のコンポーネントを必要とする設計を用い
たが、その設計はリフレッシュを用いるＦＥＴメモリの
全体的な有利性に必ずしもマンチするものではない１、
低電力要件の故に、本発明の回路は電力損失時における
メモリの情報の自動保護のための予備パンテリを用いる
のによく適している。
リフレッシュ時間間隔ヲ単一のリフレッシュ・パルスを
必要とするＦＥＴ容量性メモリのためのリフレッシュ回
路が提供される。ランダム・アクセス・メモリを形成す
るセルのアレイは通常の技術によって単一の基板上にお
いて作られる。
必要とするＦＥＴ容量性メモリのためのリフレッシュ回
路が提供される。ランダム・アクセス・メモリを形成す
るセルのアレイは通常の技術によって単一の基板上にお
いて作られる。
その回路においては増大されたキャパシタンスを得るた
めの大面積を有するデプレッション形のＦＥＴがエンハ
ンスメント形ＦＥＴ領域へ接続されておυ、そのエンハ
ンスメント形ＦＥＴｆｌキャパシタとして働くためにソ
ース及びドレインが接続されたエンハンスメン）ＦＥＴ
へ接続されている。・予備バッテリでめってもよい動作
電位が第１の２つのＦＥＴのゲートへ並びにスイッチと
して接続されたＦＥＴを介してそれらの２つのＦＥＴの
チャネルへ接続される。ＦＥＴキャパシタのゲートはＦ
ＥＴスイッチのゲートへ接続される。
めの大面積を有するデプレッション形のＦＥＴがエンハ
ンスメント形ＦＥＴ領域へ接続されておυ、そのエンハ
ンスメント形ＦＥＴｆｌキャパシタとして働くためにソ
ース及びドレインが接続されたエンハンスメン）ＦＥＴ
へ接続されている。・予備バッテリでめってもよい動作
電位が第１の２つのＦＥＴのゲートへ並びにスイッチと
して接続されたＦＥＴを介してそれらの２つのＦＥＴの
チャネルへ接続される。ＦＥＴキャパシタのゲートはＦ
ＥＴスイッチのゲートへ接続される。
記憶されるデータの１つの状態を示すようにメモリが充
電される場合、そのキャパシタのゲート端子に対して印
加されるリフレッシュ・クロック・パルスがキャパシタ
のゲートの電位をバッテリ動作電位のスレショルド内へ
駆動し、よってエンハンスメントＦＥＴをオフ状態にす
る。これによってＦＥＴキャパシタはメモリ・キャパシ
タンスのデプレッション領域から絶縁され、リフレッシ
ュ・パルスはＦＥＴスイッチのゲートへと指向される。
電される場合、そのキャパシタのゲート端子に対して印
加されるリフレッシュ・クロック・パルスがキャパシタ
のゲートの電位をバッテリ動作電位のスレショルド内へ
駆動し、よってエンハンスメントＦＥＴをオフ状態にす
る。これによってＦＥＴキャパシタはメモリ・キャパシ
タンスのデプレッション領域から絶縁され、リフレッシ
ュ・パルスはＦＥＴスイッチのゲートへと指向される。
この信号はキャパシタに予め記憶された電荷によるプー
トストランプ効果によって幾分増大される。ＦＥＴスイ
ッチのゲートにおけるゲートの電荷は少くとも動作電位
よりも上にスレショルドを移動させ、ＦＥＴスイッチは
動作電位からメモリ領域への径路を開く。
トストランプ効果によって幾分増大される。ＦＥＴスイ
ッチのゲートにおけるゲートの電荷は少くとも動作電位
よりも上にスレショルドを移動させ、ＦＥＴスイッチは
動作電位からメモリ領域への径路を開く。
メモリが放電される場合、ＦＥＴキャパシタはリフレッ
シュ信号をブロックする。それはそのゲートがそのスレ
ショルドよりも低く、ＦＥＴスイッチがオフ状態に維持
されるからでるる。そのメモリは動作電力が非常に低く
、コンパクトでろって、大型のアレイにおいて用いる場
合に実用的である。
シュ信号をブロックする。それはそのゲートがそのスレ
ショルドよりも低く、ＦＥＴスイッチがオフ状態に維持
されるからでるる。そのメモリは動作電力が非常に低く
、コンパクトでろって、大型のアレイにおいて用いる場
合に実用的である。
第１図は通常の行列に接続された大型のランダム・アク
セス・メモリの一部分でるる単一のメモリ・セルを示す
。各々のセルは複数のワード線及びピット線の１つを選
択することによってアドレスされる。即ちワード線１ａ
は選択スイッチＦＥＴ５のゲート３へ接続されまた他の
行における対応するトランジスタのゲートへも接続され
ている。
セス・メモリの一部分でるる単一のメモリ・セルを示す
。各々のセルは複数のワード線及びピット線の１つを選
択することによってアドレスされる。即ちワード線１ａ
は選択スイッチＦＥＴ５のゲート３へ接続されまた他の
行における対応するトランジスタのゲートへも接続され
ている。
ビット線７ｈｕスイツチ・トランジスタ５のドレインへ
接続され、また他の列における対応するトランジ２７０
ドレイン５゜も接続されている。
接続され、また他の列における対応するトランジ２７０
ドレイン５゜も接続されている。
スイッチ、電圧付勢キャパシタ、抵抗もしくは容量性デ
ータ記憶素子として構成される。この実施例におけるＦ
ＥＴは全てＭＯＳ ＦＥＴでるる。
ータ記憶素子として構成される。この実施例におけるＦ
ＥＴは全てＭＯＳ ＦＥＴでるる。
そのようなトランジスタは、ソース及ヒトレイン領域を
形成するために金属酸化物において不純物がイオン注入
されたゲート領域を達成するために金属酸化物（二酸化
シリコン）を用いるものとしてよく知られている。ソー
ス及びドレイン領域の間のゲートの下の動作領域はチャ
ネルである。この実施例においては、一般的によく知ら
れた回路整造技術が用いられるので、本発明に独自の局
面のみあるいは説明する必要のめる局面のみが詳細に説
明される。
形成するために金属酸化物において不純物がイオン注入
されたゲート領域を達成するために金属酸化物（二酸化
シリコン）を用いるものとしてよく知られている。ソー
ス及びドレイン領域の間のゲートの下の動作領域はチャ
ネルである。この実施例においては、一般的によく知ら
れた回路整造技術が用いられるので、本発明に独自の局
面のみあるいは説明する必要のめる局面のみが詳細に説
明される。
スイッチ・トランジスタ５のソース力；チャネル領域９
０１つの側部においてデータ記憶ＦＥＴ８へ接続されて
いる。ＦＥＴ８のゲート１１はデプレッション形領域を
形成するためにイオン注入された大きな領域１５ａを有
する。デプレッション形領域１３ａの下のチャネル９の
部分は選択スイチ・トランジスタ５へ直接接続される部
分でるる。
０１つの側部においてデータ記憶ＦＥＴ８へ接続されて
いる。ＦＥＴ８のゲート１１はデプレッション形領域を
形成するためにイオン注入された大きな領域１５ａを有
する。デプレッション形領域１３ａの下のチャネル９の
部分は選択スイチ・トランジスタ５へ直接接続される部
分でるる。
チャネル９の他の部分はより小さいエンハンスメント形
°領域１３ｂの下にある。
°領域１３ｂの下にある。
デプレッション形領域１５ａはゲルト材料を通して所望
のパターンにイオン注入する通常の技術によって形成さ
れる。通常のデプレッション形デバイスのように、デプ
レッション形領域１３ａの下のチャネルはシステムのゼ
ロもしくは接地電位より低いゲート１１．における電圧
によって導通される。この好ましいデバイスにおいて、
殆んどの入力における動作電位ね＋５ボルトでるる１、
デプレッション形領域１３ａｔｒｉゲート１１及びチャ
ネル９の間の一２ボルト及びそれ以上の電位差において
チャネル９の関連する部分を導通させる。具体的には、
デプレッション形領域１３ａｌｄゲート１１及びスイッ
チ・トランジスタ５からの電圧の間にゼロ電位差が印加
される場合に導電性を誘起する。
のパターンにイオン注入する通常の技術によって形成さ
れる。通常のデプレッション形デバイスのように、デプ
レッション形領域１３ａの下のチャネルはシステムのゼ
ロもしくは接地電位より低いゲート１１．における電圧
によって導通される。この好ましいデバイスにおいて、
殆んどの入力における動作電位ね＋５ボルトでるる１、
デプレッション形領域１３ａｔｒｉゲート１１及びチャ
ネル９の間の一２ボルト及びそれ以上の電位差において
チャネル９の関連する部分を導通させる。具体的には、
デプレッション形領域１３ａｌｄゲート１１及びスイッ
チ・トランジスタ５からの電圧の間にゼロ電位差が印加
される場合に導電性を誘起する。
エンハンスメント形領域１３ｂを有するトランジスタ部
は通常のエンハンスメント形デバイスとして働く。領域
１３ｂの下のチャネル９の部分を導通さするためには、
この実施例において約＋１ボルトのスレショルド電位差
が達成されねばならない。線１５によって＋５ボルトの
動作電位の定電圧源に対、してゲート１１が接続される
。この電源は主電源が故障した場合には安価な小型のバ
ッテリーでめっでもよい。選択スイッチ・トランジスタ
５から離れたチャネル９の端部はトランジスタ１９のゲ
ート１７へ接続される。このトランジスタはソース及び
ドレインが接続されたエンハンスメント形のデバイスで
るる。従ってＦＥＴ１９は公知−めようにキャパシタと
して働く、Ｆ、ＥＴキャパシタ１９のチャネル側は通常
は大地電位にめるが、周期的に＋５ボルトのりフレツシ
エ信号（Ｖ Ｒｅｆ）を受取る線２１へ接続される。
は通常のエンハンスメント形デバイスとして働く。領域
１３ｂの下のチャネル９の部分を導通さするためには、
この実施例において約＋１ボルトのスレショルド電位差
が達成されねばならない。線１５によって＋５ボルトの
動作電位の定電圧源に対、してゲート１１が接続される
。この電源は主電源が故障した場合には安価な小型のバ
ッテリーでめっでもよい。選択スイッチ・トランジスタ
５から離れたチャネル９の端部はトランジスタ１９のゲ
ート１７へ接続される。このトランジスタはソース及び
ドレインが接続されたエンハンスメント形のデバイスで
るる。従ってＦＥＴ１９は公知−めようにキャパシタと
して働く、Ｆ、ＥＴキャパシタ１９のチャネル側は通常
は大地電位にめるが、周期的に＋５ボルトのりフレツシ
エ信号（Ｖ Ｒｅｆ）を受取る線２１へ接続される。
ゲート１７及びゲートｉ３ｂの下のチャネルを含む電気
的領域に便宜上ノードＡとして示される。
的領域に便宜上ノードＡとして示される。
ノードＡＦｉｌＪフレッシュ・スイッチ・トランジスタ
２５のゲート２３へ接続される。ＦＥＴキャノ（シタ１
９のチャネル側とノードＡの間に寄生容量２８が存在す
る。
２５のゲート２３へ接続される。ＦＥＴキャノ（シタ１
９のチャネル側とノードＡの間に寄生容量２８が存在す
る。
リフレッシュ・トランジスタ・スインｆ２５ｆｌ−その
ドレインが＋５ボルトの動作電位の定電源（バッテリー
でもよい）へ接続されたエンハンスメント形のデバイス
である。ＦＥＴ２５のソースは線２７によってデプレッ
ション形の領域１′５ａの下のデータ記憶トランジスタ
８のチャネル９の一部へ接続される。
ドレインが＋５ボルトの動作電位の定電源（バッテリー
でもよい）へ接続されたエンハンスメント形のデバイス
である。ＦＥＴ２５のソースは線２７によってデプレッ
ション形の領域１′５ａの下のデータ記憶トランジスタ
８のチャネル９の一部へ接続される。
回路は単一層の半導体基板に形成される。その基板はそ
の内部及び上部に注入された不純物などの接合効果によ
ってその上に形成さｎたＦＥＴ素子から絶縁される。基
板の積極的な絶縁を補償するためト、それを電気的にバ
イアスされてもよい。
の内部及び上部に注入された不純物などの接合効果によ
ってその上に形成さｎたＦＥＴ素子から絶縁される。基
板の積極的な絶縁を補償するためト、それを電気的にバ
イアスされてもよい。
この特定の実施例においては、基板は−１，５ボルトの
電源へ接続される。大抵の回路動作においては、基板の
効果は非常に小さく、無視しうる。しかしながら、チャ
ネル９及び基板の間の容量性効果が重要でるる。
電源へ接続される。大抵の回路動作においては、基板の
効果は非常に小さく、無視しうる。しかしながら、チャ
ネル９及び基板の間の容量性効果が重要でるる。
動作が行なわｎる際、メモリ・セルはワード線１ａ及び
ビット線７ａを駆動することによってデ−夕の書込み及
び読取りのために選択される。ワード線１ａｉｊ＋ａ５
ボルトに駆動される。書込動作の際、ビット線７ａは＋
５ボルトもしくに大地型・位に駆動される。ワード線１
ａにおける信号はＦＥＴ ５を、オンにゲートする。ビ
ット線７＆が太地電−位もしくはゼロボルトにある場合
、記憶ＦＥＴ８及びキャパシタ１９における電荷はキャ
パシタ・１９のゲートにおける電位がスレショルド即ち
＋１ボルトまでドロン、プするまで放電される。この時
点において、キャパシタ１７はスイッチ・オフされる。
ビット線７ａを駆動することによってデ−夕の書込み及
び読取りのために選択される。ワード線１ａｉｊ＋ａ５
ボルトに駆動される。書込動作の際、ビット線７ａは＋
５ボルトもしくに大地型・位に駆動される。ワード線１
ａにおける信号はＦＥＴ ５を、オンにゲートする。ビ
ット線７＆が太地電−位もしくはゼロボルトにある場合
、記憶ＦＥＴ８及びキャパシタ１９における電荷はキャ
パシタ・１９のゲートにおける電位がスレショルド即ち
＋１ボルトまでドロン、プするまで放電される。この時
点において、キャパシタ１７はスイッチ・オフされる。
回路基板及びチャネル９の間のキャパシタにおいて更に
電流が流れる。線１５における＋５ボルト及びビット線
７ａからのチャネル９におけるゼロボルトがデプレッシ
ョン形領域１３ｍ及びエンハンスメント形領域１５ｂの
両方のスレショルドを相当超過する。のでチャネル９全
体は導電性状態にある。平衡状態においては、チャネル
９はゼロ電位にある。トランジスタ５からの入力信号が
スイッチ・オフされる。
電流が流れる。線１５における＋５ボルト及びビット線
７ａからのチャネル９におけるゼロボルトがデプレッシ
ョン形領域１３ｍ及びエンハンスメント形領域１５ｂの
両方のスレショルドを相当超過する。のでチャネル９全
体は導電性状態にある。平衡状態においては、チャネル
９はゼロ電位にある。トランジスタ５からの入力信号が
スイッチ・オフされる。
ＦＥＴ８のこの帯電状態は１ピツ計ではなくゼロピット
として任意に考え得るデータのピントを表わす。それは
記憶された電荷がめって存在しないことによって特徴付
けられるので、その帯電状態がより高いレベルへ変化す
る傾向は小さい。従って、より高いレベルのドリフトに
対処するためにチャネル９に対して更にゼロ電位入力を
与えることによってセルをリフレッシュする必要がない
。
として任意に考え得るデータのピントを表わす。それは
記憶された電荷がめって存在しないことによって特徴付
けられるので、その帯電状態がより高いレベルへ変化す
る傾向は小さい。従って、より高いレベルのドリフトに
対処するためにチャネル９に対して更にゼロ電位入力を
与えることによってセルをリフレッシュする必要がない
。
より低いレベル゛へのドリフトの可能性が以下において
説明される。
説明される。
書込動作におムて線２１における信号は大地電位に維持
される。続いて周期的な間隔をおいて線２１ｆｌ＋５ボ
ルトのリフレッシュ・パルス（ＶＲｅｆ）を受取る。そ
の回路はそのパルスを自動的に拒絶するように応答し、
データの記憶された状態を維持する。これは、ゲート１
７がスイッチ・キャパシタ１９をオンにスイッチするに
は不十分な電位まで“キャパシタ１９が放電されること
によって生じる。□よってＦＥＴ１９がキャノくシタと
して脱勢されるので、ＶＲｅｆがＦＥＴ １９によって
ブロックされ、ＦＥＴ２５はオンにスイッチされず、Ｆ
ＥＴ８及びＦＥＴ１９（７）状態ａＶＲｅｆもしくはＦ
ＥＴ２５を介しても＋５ボルトの電源によっては変更さ
れない。
される。続いて周期的な間隔をおいて線２１ｆｌ＋５ボ
ルトのリフレッシュ・パルス（ＶＲｅｆ）を受取る。そ
の回路はそのパルスを自動的に拒絶するように応答し、
データの記憶された状態を維持する。これは、ゲート１
７がスイッチ・キャパシタ１９をオンにスイッチするに
は不十分な電位まで“キャパシタ１９が放電されること
によって生じる。□よってＦＥＴ１９がキャノくシタと
して脱勢されるので、ＶＲｅｆがＦＥＴ １９によって
ブロックされ、ＦＥＴ２５はオンにスイッチされず、Ｆ
ＥＴ８及びＦＥＴ１９（７）状態ａＶＲｅｆもしくはＦ
ＥＴ２５を介しても＋５ボルトの電源によっては変更さ
れない。
メモリ・セルへ１ビツトを書込むためには、ワード線１
ａ、が再び＋８．５ボルトへ駆動され、ビット線７ａ
が＋５ボルトにされる。記憶ＦＥ、Ｔ８ｆｌ線１５上の
＋５ボルトの定動作電位源によってオンにゲートされる
。線７ ’ａにおける５ボルトの信号がＦＥＴ８を通過
し、Ｆ’ＥＴ１９をオンにゲー）１．、ＦＥＴ１９はそ
れをキャパシタとして帯電させ始める。
ａ、が再び＋８．５ボルトへ駆動され、ビット線７ａ
が＋５ボルトにされる。記憶ＦＥ、Ｔ８ｆｌ線１５上の
＋５ボルトの定動作電位源によってオンにゲートされる
。線７ ’ａにおける５ボルトの信号がＦＥＴ８を通過
し、Ｆ’ＥＴ１９をオンにゲー）１．、ＦＥＴ１９はそ
れをキャパシタとして帯電させ始める。
ＦＥＴ １９のゲート１７における電位が＋４ボルトに
達すると、エンハンスメント形領域１５ｂにおけるＦＥ
Ｔ８のゲート１１からの電圧がスレショルドに達し、そ
の領域の下のチャネル９の部分がスイッチ・オフされる
。
達すると、エンハンスメント形領域１５ｂにおけるＦＥ
Ｔ８のゲート１１からの電圧がスレショルドに達し、そ
の領域の下のチャネル９の部分がスイッチ・オフされる
。
ＦｅＴｓの基板及びデプレッション形領域１３ａの下の
チャネル９０部分の間の容量において更に電流が流れる
。平衡状態におい１、＋５ボルトの正の静電荷がデプレ
ッション形領域１３ａの下のチャネル９の部分に蓄積さ
ｎる。トランジスタ５からの入力信号がスイッチ・オフ
、される。
チャネル９０部分の間の容量において更に電流が流れる
。平衡状態におい１、＋５ボルトの正の静電荷がデプレ
ッション形領域１３ａの下のチャネル９の部分に蓄積さ
ｎる。トランジスタ５からの入力信号がスイッチ・オフ
、される。
このＦＥＴ８の帯電の状態はデータの１のビットを表わ
す。それＦｉＦＥＴ８における電荷の蓄積によって特徴
付けられる。それは大地電位よりも高い癖電位でめるの
で、固有のリーク効果によって電荷は徐々に失われる。
す。それＦｉＦＥＴ８における電荷の蓄積によって特徴
付けられる。それは大地電位よりも高い癖電位でめるの
で、固有のリーク効果によって電荷は徐々に失われる。
従って、電荷によって表わされる情報が失われる前にセ
ルが周期的にリフレッシュさ扛る必要かめる〇 線２１における信号は書込動作において大地電位に維持
される。続いて周期的な間隔をおいて線２１は＋５ボル
トのリフレッシュ・パルス（ｙ Ｒｅ１）を受取る。
ルが周期的にリフレッシュさ扛る必要かめる〇 線２１における信号は書込動作において大地電位に維持
される。続いて周期的な間隔をおいて線２１は＋５ボル
トのリフレッシュ・パルス（ｙ Ｒｅ１）を受取る。
セルが十゛５ボルトの電荷（これは典型的には約＋４．
７５ボルトまで減衰する）を記憶している場合、その回
路はＦＥＴ２５のゲート２３へＶＲｅｆを通過させるよ
うに自動的に応答する。これによってＦｉＴ２５がスイ
ッチ・オンされる。これによってＦＥＴ２５のドレイン
における＋５ボルトの定動作電位が線２７によってチャ
ネル９へ印加される。
７５ボルトまで減衰する）を記憶している場合、その回
路はＦＥＴ２５のゲート２３へＶＲｅｆを通過させるよ
うに自動的に応答する。これによってＦｉＴ２５がスイ
ッチ・オンされる。これによってＦＥＴ２５のドレイン
における＋５ボルトの定動作電位が線２７によってチャ
ネル９へ印加される。
これはＦＥＴ１９が約４ボルトになお帯電されているが
故に生じる。その電位はＦＥＴ１９をキャパシタとして
オンにゲートシ、そしてＶ Ｒｅｆの加算された電位
及びＦＥＴ１９における電位が結合してゲート−ソース
電圧をトランジスタ８のエンハンス、メント形領域１３
ｂのスレショルド以下に減じるような高いレベルにるる
。従ってノードＡにおけるチャネル９の部分は非導電性
となり、ＶＲｅｆＲｅ上ＦＥＴ８では通過しない。その
代わシに、この結合された電圧（そのような結合された
電圧はしばしばプートストランプ電圧と称せられる）が
＋５ボルトにスレショルド電圧が加えられたレベルより
高いレベルにおいてＦ、ＥＴ２５のゲート２６に印加さ
れ、ＦＥＴ２５をオンにゲートする。線２７へＦＥＴ２
５を介してゲートされた＋５ボルト動作電位はチャネル
９の導電性の部分へ接続される。基板及びチャネル９の
間の容量において＋５ボルトベの再帯電が生じる。これ
によってチャネル９における電荷は＋５ボルトヘリフレ
ンシユされる。
故に生じる。その電位はＦＥＴ１９をキャパシタとして
オンにゲートシ、そしてＶ Ｒｅｆの加算された電位
及びＦＥＴ１９における電位が結合してゲート−ソース
電圧をトランジスタ８のエンハンス、メント形領域１３
ｂのスレショルド以下に減じるような高いレベルにるる
。従ってノードＡにおけるチャネル９の部分は非導電性
となり、ＶＲｅｆＲｅ上ＦＥＴ８では通過しない。その
代わシに、この結合された電圧（そのような結合された
電圧はしばしばプートストランプ電圧と称せられる）が
＋５ボルトにスレショルド電圧が加えられたレベルより
高いレベルにおいてＦ、ＥＴ２５のゲート２６に印加さ
れ、ＦＥＴ２５をオンにゲートする。線２７へＦＥＴ２
５を介してゲートされた＋５ボルト動作電位はチャネル
９の導電性の部分へ接続される。基板及びチャネル９の
間の容量において＋５ボルトベの再帯電が生じる。これ
によってチャネル９における電荷は＋５ボルトヘリフレ
ンシユされる。
同じゲート１１における領域１３ａ及び１３ｂの結−合
及びＦＥＴ２５のドレイン９への直接的な接続は小型の
構造体を与える製造における設計細目として考えられる
。上記の回路は領域１３ａ及び１３ｂが各々別個のソー
ス及びドレインを有する別個のＦｌｕ内に設けられると
しても、機能的及び設計概念的にほぼ同じでるる。同様
に、ＦＥＴ２５．はチャネル９に直接接続される代わり
に領域１３ａを有するＦＥＴのソースもしくはドレイン
を通してデプレッション形領域１３ａのチャネルへ接続
することができる。
及びＦＥＴ２５のドレイン９への直接的な接続は小型の
構造体を与える製造における設計細目として考えられる
。上記の回路は領域１３ａ及び１３ｂが各々別個のソー
ス及びドレインを有する別個のＦｌｕ内に設けられると
しても、機能的及び設計概念的にほぼ同じでるる。同様
に、ＦＥＴ２５．はチャネル９に直接接続される代わり
に領域１３ａを有するＦＥＴのソースもしくはドレイン
を通してデプレッション形領域１３ａのチャネルへ接続
することができる。
上記の数千のメモリ・セルの各々を同じ基板上の了レイ
内に設けそして各々が同時にＶ Ｒｅｆ信号を受取る
ことができる。多数のもしくは全てのセルが＋５ボルト
の帯電状態にるることが可能でるる。従って、もしもこ
の回路設計によってＶＲｅｆがＦＥＴ８に流詐るのをブ
ロックしないならば、要求された場合に可変の非常に大
きな電流を供給しうるＶ Ｒｅｆのためのパルス源が
必要とされるでろろう。上記の回路はＶ Ｒｅｆのた
めに非常に小さな電流を必要とするにすぎない。
内に設けそして各々が同時にＶ Ｒｅｆ信号を受取る
ことができる。多数のもしくは全てのセルが＋５ボルト
の帯電状態にるることが可能でるる。従って、もしもこ
の回路設計によってＶＲｅｆがＦＥＴ８に流詐るのをブ
ロックしないならば、要求された場合に可変の非常に大
きな電流を供給しうるＶ Ｒｅｆのためのパルス源が
必要とされるでろろう。上記の回路はＶ Ｒｅｆのた
めに非常に小さな電流を必要とするにすぎない。
従ってＶＲｅｆ源は本発明の最も好ましい実施例に不可
欠の部分ではない。安価な低電力の好ましいマルチバイ
ブレータ回路に関して既に提案がなされている。典型的
な好ましいリフレッシュ信号（Ｖ−Ｒｅｆ）マルチバイ
ブレータは１．６ミリ秒の通常の間隔で４００ナノ秒の
＋５ボルト・パルスが与えられる。
欠の部分ではない。安価な低電力の好ましいマルチバイ
ブレータ回路に関して既に提案がなされている。典型的
な好ましいリフレッシュ信号（Ｖ−Ｒｅｆ）マルチバイ
ブレータは１．６ミリ秒の通常の間隔で４００ナノ秒の
＋５ボルト・パルスが与えられる。
第２ａ図は基板上にこのメモリが製造される場合の実際
上の部分的な関係を示す図でるる。実際の製造技術は不
発明の一部を構成するものではなく、詳細には説明され
ない。第２ａ図はおよそ相対的な尺度で示される。第２
ｂ図はゲートとデプレンション形及ヒエンハンスメント
形の領域のみを示す図である。第４ａ図におい１最も細
かい破線はデプレッション形の領域を形成するためのイ
オン注入の領域を示す。更にこの破線によって埋設接点
が示される。中位の破線によって金属導体層が示される
。最も粗い破線は薄い二酸化シリコンの部分を示す。こ
れは導電領域によって覆われる場合にはチャネル領域で
ろって、それによって覆われない場合はソースもしくは
ドレイン領域でるる。実線は導電性のポリシリコンもし
くは金属−拡一散接点を示す。薄い酸化物の上に導電性
のポリシリコンが配置された領域はゲートでるる。
上の部分的な関係を示す図でるる。実際の製造技術は不
発明の一部を構成するものではなく、詳細には説明され
ない。第２ａ図はおよそ相対的な尺度で示される。第２
ｂ図はゲートとデプレンション形及ヒエンハンスメント
形の領域のみを示す図である。第４ａ図におい１最も細
かい破線はデプレッション形の領域を形成するためのイ
オン注入の領域を示す。更にこの破線によって埋設接点
が示される。中位の破線によって金属導体層が示される
。最も粗い破線は薄い二酸化シリコンの部分を示す。こ
れは導電領域によって覆われる場合にはチャネル領域で
ろって、それによって覆われない場合はソースもしくは
ドレイン領域でるる。実線は導電性のポリシリコンもし
くは金属−拡一散接点を示す。薄い酸化物の上に導電性
のポリシリコンが配置された領域はゲートでるる。
公知の如くくその構造体は６次元的でめる。写真技術及
び他の光学的技術を用いることによってソース、ドレイ
ン、デプレッション形領域及び他の特徴部分を形成する
ために不純物が拡散される。
び他の光学的技術を用いることによってソース、ドレイ
ン、デプレッション形領域及び他の特徴部分を形成する
ために不純物が拡散される。
第２ａ図において第１図に関連して用いられたのと同じ
参照番号が重要な回路素子に関して用いられている。ビ
ット線７は金属条片でｈＤ、ワード線１はポリシリコン
条片である。動作電圧＋５ボルトがチップの上部に印加
される。スイッチＦＥＴ３及び２５は面積が小さく、Ｆ
ＥＴ８のデプレッション形領域は相対的に面積が大きい
。これによって増大された容量が得られる。同様にして
ＦＥＴ １９も面積が大きく、これによって増大された
容量が得られる。
参照番号が重要な回路素子に関して用いられている。ビ
ット線７は金属条片でｈＤ、ワード線１はポリシリコン
条片である。動作電圧＋５ボルトがチップの上部に印加
される。スイッチＦＥＴ３及び２５は面積が小さく、Ｆ
ＥＴ８のデプレッション形領域は相対的に面積が大きい
。これによって増大された容量が得られる。同様にして
ＦＥＴ １９も面積が大きく、これによって増大された
容量が得られる。
第２ａ図は１つのセル及び隣接するセルの連続した部分
を示す。このパターンが数千のセルよりなるランダム・
アクセス・メモリを形成するために水平方向及び垂直方
向の両方に延びていることを理解されたい、１ 第２ａ図は本発明の素子に関連して第２ｂ図を考察する
と、とによってより容易に理解することができる。第ｇ
２ｂ図は図示される１つの完全なメモリ・セルにおける
ゲートとデプレッション形及びエンハンスメント形の領
域１３ａ及び１３ｂのみを示す。ゲートは実線で示され
、デプレッション及びエンハンスメント形領域は破線で
示される。
を示す。このパターンが数千のセルよりなるランダム・
アクセス・メモリを形成するために水平方向及び垂直方
向の両方に延びていることを理解されたい、１ 第２ａ図は本発明の素子に関連して第２ｂ図を考察する
と、とによってより容易に理解することができる。第ｇ
２ｂ図は図示される１つの完全なメモリ・セルにおける
ゲートとデプレッション形及びエンハンスメント形の領
域１３ａ及び１３ｂのみを示す。ゲートは実線で示され
、デプレッション及びエンハンスメント形領域は破線で
示される。
動作はＦＥＴ１９のまわりの寄生容量２８によって損わ
れ得る。それは固有のものでろって、主としてＦＥＴ１
９のソース及びドレインを形成する不純物の不完全な拡
散によって生じる。もしも容量２８がＶＲｅｆからＦＥ
Ｔ２５へそれをオンにスイッチするに十分な電圧を与え
るならば、記憶された電荷が誤って＋５ボルトにもたら
されるでろろう。標準的な回路分析によると、与えられ
る電圧は印加された電圧（Ｖ Ｒｅｆ）Ｘ（”ヤバシ
タ２８の容量／キャパシタ２８の容量＋残シの一連のキ
ャパシタにおける容量）で表わされる。上記の残りの一
連のキャパシタンスはノードＡから順方向のキャパシタ
ンスでめる。それは大きな素子でろってそれに対応して
寄生容量を含む。
れ得る。それは固有のものでろって、主としてＦＥＴ１
９のソース及びドレインを形成する不純物の不完全な拡
散によって生じる。もしも容量２８がＶＲｅｆからＦＥ
Ｔ２５へそれをオンにスイッチするに十分な電圧を与え
るならば、記憶された電荷が誤って＋５ボルトにもたら
されるでろろう。標準的な回路分析によると、与えられ
る電圧は印加された電圧（Ｖ Ｒｅｆ）Ｘ（”ヤバシ
タ２８の容量／キャパシタ２８の容量＋残シの一連のキ
ャパシタにおける容量）で表わされる。上記の残りの一
連のキャパシタンスはノードＡから順方向のキャパシタ
ンスでめる。それは大きな素子でろってそれに対応して
寄生容量を含む。
従って、典型的な回路において、キャパシタンス２８は
ＦＥＴ２５をオンにスイッチするに十分な量のＶＲｅｆ
を伝えない。必要ならば、ＦＥＴ２５のゲートは寄生容
量２８によって伝えられる信号に対する応答を減じるた
めにより長くそして細くすることができる。
ＦＥＴ２５をオンにスイッチするに十分な量のＶＲｅｆ
を伝えない。必要ならば、ＦＥＴ２５のゲートは寄生容
量２８によって伝えられる信号に対する応答を減じるた
めにより長くそして細くすることができる。
前述のように開示された実施例においては、大地電位を
超す基板電位例えば−１８５ボルトが用いられる。基板
絶縁の細部が本発明を構成するものではない。基板に対
して不純物を注入し、基板を大地電位に接続することに
よる基板絶縁が本発明に関して好ましい。事実、その基
板絶縁は、基板電圧へ向かう大地電位のドリフトが、負
の電位によって基板がバイアスされる場合に生じる点で
好ましい。
超す基板電位例えば−１８５ボルトが用いられる。基板
絶縁の細部が本発明を構成するものではない。基板に対
して不純物を注入し、基板を大地電位に接続することに
よる基板絶縁が本発明に関して好ましい。事実、その基
板絶縁は、基板電圧へ向かう大地電位のドリフトが、負
の電位によって基板がバイアスされる場合に生じる点で
好ましい。
負の基板電位を用いる最良の態様においてはそのドリフ
トを打消すような工夫がなされた回路が用いられる。
トを打消すような工夫がなされた回路が用いられる。
第３図は前述のようなセルから成る１行のセル４０ａ乃
至セル４０ｎ＋１を示す。これらのセルは第１図１．第
２ａ図及び第２ｂ図に関連して説明したものへほぼ同一
のセルでろる。セルｊＯａＨ選択ＦＥＴ５ａを有し、セ
ル４０ ｎ ＋ １はＦＥＴ５ｎ＋１を有し、その各々
が第１図、第２ａ図及び第２ｂ図のＦＥＴ５に対応する
。ピット線７ａは選択トランジスタの全てのドレインへ
接続されている。ワード線１ａＵＦＥＴ５ｍのゲートへ
接続されている。対応する線は他の選択トランジスタに
接続されており、例えばワード線１ｎ＋１がＦ Ｅ Ｔ
５ ｎ ＋ １に接続されている。このメモリに図示
されない他の行のセルについても標準的な配列を有する
。即ち各々が異なるピット線（７ａ乃至図示されない７
ｎ＋１）を有し、各々がワード線の１つによって制御さ
れる。
至セル４０ｎ＋１を示す。これらのセルは第１図１．第
２ａ図及び第２ｂ図に関連して説明したものへほぼ同一
のセルでろる。セルｊＯａＨ選択ＦＥＴ５ａを有し、セ
ル４０ ｎ ＋ １はＦＥＴ５ｎ＋１を有し、その各々
が第１図、第２ａ図及び第２ｂ図のＦＥＴ５に対応する
。ピット線７ａは選択トランジスタの全てのドレインへ
接続されている。ワード線１ａＵＦＥＴ５ｍのゲートへ
接続されている。対応する線は他の選択トランジスタに
接続されており、例えばワード線１ｎ＋１がＦ Ｅ Ｔ
５ ｎ ＋ １に接続されている。このメモリに図示
されない他の行のセルについても標準的な配列を有する
。即ち各々が異なるピット線（７ａ乃至図示されない７
ｎ＋１）を有し、各々がワード線の１つによって制御さ
れる。
るるピット線例えばピット線７ａによってアドレスされ
るある行の記憶位置は基板電圧へのドリフトによって生
じる結合された有害な効果を生じる。これはゼロ電位が
記憶されるある行における各々ノ°セルの蓄積効果でる
る。アクセス動作の間に、各々のそのようなセルは全て
のワード線１を大地電位に低下させることによって絶縁
される。
るある行の記憶位置は基板電圧へのドリフトによって生
じる結合された有害な効果を生じる。これはゼロ電位が
記憶されるある行における各々ノ°セルの蓄積効果でる
る。アクセス動作の間に、各々のそのようなセルは全て
のワード線１を大地電位に低下させることによって絶縁
される。
典型的には、各々の行のピット線７も又大地電位にもた
らされる。１ ＝１．５ボルトの基板電圧の効果に応答する固有のリー
クによって、最初に大地電位を記憶する各々のセルにお
いて大地電位からマイナス・レベルへのセルの電位の移
動が生じる。そのドリフトは関連する選択トランジスタ
５がスレショルドに達し、オン状態になるまでもしくは
スレショルド付近のレベルによって生じる電流がメモリ
・セルのリーク電流に等しくなるまで続く７、上記のよ
うにＦＥＴ１９に対する線２１上の周期的なりフレッシ
ュ信号は大地電位の状態に対しては効果を生じない２．
そしてその機能は大地電位以下の状態に関しても同じで
るる、。
らされる。１ ＝１．５ボルトの基板電圧の効果に応答する固有のリー
クによって、最初に大地電位を記憶する各々のセルにお
いて大地電位からマイナス・レベルへのセルの電位の移
動が生じる。そのドリフトは関連する選択トランジスタ
５がスレショルドに達し、オン状態になるまでもしくは
スレショルド付近のレベルによって生じる電流がメモリ
・セルのリーク電流に等しくなるまで続く７、上記のよ
うにＦＥＴ１９に対する線２１上の周期的なりフレッシ
ュ信号は大地電位の状態に対しては効果を生じない２．
そしてその機能は大地電位以下の状態に関しても同じで
るる、。
従って最初に大地電位を記憶している各セルはそのアク
セスＦＥＴ５がスレショルドかめるいはそれより低いサ
ブ・スレショルドのレベＡ４する。
セスＦＥＴ５がスレショルドかめるいはそれより低いサ
ブ・スレショルドのレベＡ４する。
他の時刻においてはこれは問題を呈しないが、それはビ
ット線７が高いレベルにもたらされる通常の読取り、及
び書込み動作の間の感知動作をひどく劣化さす得る。そ
のような感知動作の際に、最初に大地レベルにめったセ
ルの全てはドリフト後ビット線７から電荷を奪う。これ
によって、ビット線７における電位は低下する傾向を呈
し、電位を失わないビット線によって適切に応答される
場合と比べて、高い電荷を記憶する選択されたセルの適
切な感知を劣化させる。
ット線７が高いレベルにもたらされる通常の読取り、及
び書込み動作の間の感知動作をひどく劣化さす得る。そ
のような感知動作の際に、最初に大地レベルにめったセ
ルの全てはドリフト後ビット線７から電荷を奪う。これ
によって、ビット線７における電位は低下する傾向を呈
し、電位を失わないビット線によって適切に応答される
場合と比べて、高い電荷を記憶する選択されたセルの適
切な感知を劣化させる。
この問題はリーク電流が無視し得るようなシフトのみを
生じるように感知時間を短くすることによって最小にす
ることができる。更に関連する問題が存在する。選択さ
れないセルに存在する雑音は、アクセスＦＥＴ５が完全
にはオフに転じられないので、ビット線７へ転送される
。バッテリーもしくは電力供給信号、線２１上の信号及
びワード線１上の信号並びに接地雑音の全てが完全にオ
フ状態にないＦＥＴ５を通して転送される。この雑音の
大きさは選択されないセルの数によって増倍され−る。
生じるように感知時間を短くすることによって最小にす
ることができる。更に関連する問題が存在する。選択さ
れないセルに存在する雑音は、アクセスＦＥＴ５が完全
にはオフに転じられないので、ビット線７へ転送される
。バッテリーもしくは電力供給信号、線２１上の信号及
びワード線１上の信号並びに接地雑音の全てが完全にオ
フ状態にないＦＥＴ５を通して転送される。この雑音の
大きさは選択されないセルの数によって増倍され−る。
最悪の場合Ｘ−１（Ｘはビット線７におけるセルの数）
でるる。
でるる。
基板電圧へそのよりなドリフトの効果をなくすために、
読取り及び書込み時以外の時間においてワード線１が大
地電位よりも高いスレショルドへもたらされ、ビット線
がより高く駆動される。具体的には正に帯電されたセル
をリフレッシュするために線２１に対してパルスを与え
られるのと同時にワード線１に対して上記電位となるよ
うにパルスが与えられる。
読取り及び書込み時以外の時間においてワード線１が大
地電位よりも高いスレショルドへもたらされ、ビット線
がより高く駆動される。具体的には正に帯電されたセル
をリフレッシュするために線２１に対してパルスを与え
られるのと同時にワード線１に対して上記電位となるよ
うにパルスが与えられる。
短かい動作時間が用いられるので、与えられる基準電圧
源はダイナミックなものであって、非常に小さい電力を
用いるものでるる。それは非常に小さい平均電力を消費
するものでるるか、それは短かい時間においてのみ導通
する大型のデバイスを用いることによって低い内部抵抗
を与えるものでるる。小さい内部抵抗を有する大型のデ
バイスはワード線１を外部電気雑音の存在の下において
より正確に所望の電圧に維持する。
源はダイナミックなものであって、非常に小さい電力を
用いるものでるる。それは非常に小さい平均電力を消費
するものでるるか、それは短かい時間においてのみ導通
する大型のデバイスを用いることによって低い内部抵抗
を与えるものでるる。小さい内部抵抗を有する大型のデ
バイスはワード線１を外部電気雑音の存在の下において
より正確に所望の電圧に維持する。
第３図に示されるように、ＦＥＴ５のためのスレショル
ドよりわずかに低い電圧を与えるためのこのダイナミッ
ク電圧発生・装置は抵抗として機能するようにゲート及
びソースが接続されたデプレッション形、ＦＥＴ４１よ
りなる１、これはノードＣへ接続され、ノードＣはＦＥ
Ｔ４３のドレインへ接続され、そのソースは大地電位へ
接続される、１ＦＥＴ４１及び４３と並列にＦＥＴ４５
及び４７は大地電位に直列に接続される。ノードＣ１Ｆ
ＥＴ４５のゲートへ接続され、Ｉｉ’、ＥＴ４９−もド
レインへ接続される。、ＦＥｆｆ４９−のソースはノー
ＦＤへ接続され、ノードＤはＦＥＴ４５のゲート及びＦ
ＥＴ５１のドレインへ接続される。、ＦＥＴ５１のソー
スはノードＥへ接続される。１ ノードＥＩｒｉＦＥＴ４７のゲート及びデプレッション
形ＦＥＴ５２のゲートへ接続される。ＦＥＴ５２のソー
ス及びドレインはキャパシタとして働くように接続され
ている。ＦＥＴ５２の他の側は大地電位へ接続されてい
る３、ノードＥｆｌ更にＦＥＴ５３のドレインへ接続さ
れている。。
ドよりわずかに低い電圧を与えるためのこのダイナミッ
ク電圧発生・装置は抵抗として機能するようにゲート及
びソースが接続されたデプレッション形、ＦＥＴ４１よ
りなる１、これはノードＣへ接続され、ノードＣはＦＥ
Ｔ４３のドレインへ接続され、そのソースは大地電位へ
接続される、１ＦＥＴ４１及び４３と並列にＦＥＴ４５
及び４７は大地電位に直列に接続される。ノードＣ１Ｆ
ＥＴ４５のゲートへ接続され、Ｉｉ’、ＥＴ４９−もド
レインへ接続される。、ＦＥｆｆ４９−のソースはノー
ＦＤへ接続され、ノードＤはＦＥＴ４５のゲート及びＦ
ＥＴ５１のドレインへ接続される。、ＦＥＴ５１のソー
スはノードＥへ接続される。１ ノードＥＩｒｉＦＥＴ４７のゲート及びデプレッション
形ＦＥＴ５２のゲートへ接続される。ＦＥＴ５２のソー
ス及びドレインはキャパシタとして働くように接続され
ている。ＦＥＴ５２の他の側は大地電位へ接続されてい
る３、ノードＥｆｌ更にＦＥＴ５３のドレインへ接続さ
れている。。
動作電位の＋５ボルト源はデプレッション形ＦＥＴ５５
のドレインへ及びＦＥＴ４９及び５１のゲートへ接続さ
れる。、ＦＥＴ５５は抵抗として働くようにゲート及び
ソースが接続されている。１その接続された側はＦＥＴ
５７のドレインへ及びＦＥＴ５９のゲートへ接続される
３゜ ＦＥＴ５９のドレインはノードＦへ接続される。。
のドレインへ及びＦＥＴ４９及び５１のゲートへ接続さ
れる。、ＦＥＴ５５は抵抗として働くようにゲート及び
ソースが接続されている。１その接続された側はＦＥＴ
５７のドレインへ及びＦＥＴ５９のゲートへ接続される
３゜ ＦＥＴ５９のドレインはノードＦへ接続される。。
ＦＥＴ５７及び５９のソースは大地電位へ接続される１
、ノードＦはＦＥＴ５３のソースへ及び各ワード線に対
して１個ずつ設けられたスイッチングＦＥＴ６１ａ乃至
６１ｘを有する線選択回路へ接続される。１各々のＦＥ
Ｔ６１のソースはノードＦへ接続される１、各々のＦＥ
Ｔ６１のドレインはワード線１の１つへ接続される、１
例えばＦＥＴ６１ａのドレインはワード線１ｎ＋１へ接
続され、ＦＥＴ６１ｂのドレインはワード線１ｎへ接続
さｎる。
、ノードＦはＦＥＴ５３のソースへ及び各ワード線に対
して１個ずつ設けられたスイッチングＦＥＴ６１ａ乃至
６１ｘを有する線選択回路へ接続される。１各々のＦＥ
Ｔ６１のソースはノードＦへ接続される１、各々のＦＥ
Ｔ６１のドレインはワード線１の１つへ接続される、１
例えばＦＥＴ６１ａのドレインはワード線１ｎ＋１へ接
続され、ＦＥＴ６１ｂのドレインはワード線１ｎへ接続
さｎる。
各々のＦＥＴ６１は各々のＦＥＴ６３のゲートへ接続さ
れる。１例えばＦＥＴ６１ａはＦＥＴ６３ａのゲートへ
接続され、ＦＥＴ６１ｂｕＦＥＴ６３ｂのゲートへ接続
される。各々のＦＥＴ６５は抵抗として接続された各々
のＦＥＴ６５を通して＋５ボルト動作電位へ接続されて
いる。各々のワード線１はデコーダ・スイッチ６７を有
する。第５図にお艷てこのデコーダＨ６７１Ｌとして示
される。デコーダ６７ａはＦＥＴ６１ ｍに関連する線
を選択する。スイッチ６７ａのようなスイッチは適当な
ロジックによって＋８，５ボルトの電源を線１ｎ＋１に
接続するか非選択状態において、線１ｎ ＋ １をオー
プン回路にするように選択しうるＦＥＴスイッチでるる
ことができる。ｌ 線２１はこの所望の回路へ制御信号を与えると共に前述
の様にメモリ・セルへリフレッシュ信号を与える。低コ
ストであるが故に、エネルギ効率のよい回路をこの回路
を駆動するために用いる事ができる。線２１はＦＥＴ４
１及び４５のドレインへ及びＦＥＴ５５及び５７のゲー
トへ接続される。
れる。１例えばＦＥＴ６１ａはＦＥＴ６３ａのゲートへ
接続され、ＦＥＴ６１ｂｕＦＥＴ６３ｂのゲートへ接続
される。各々のＦＥＴ６５は抵抗として接続された各々
のＦＥＴ６５を通して＋５ボルト動作電位へ接続されて
いる。各々のワード線１はデコーダ・スイッチ６７を有
する。第５図にお艷てこのデコーダＨ６７１Ｌとして示
される。デコーダ６７ａはＦＥＴ６１ ｍに関連する線
を選択する。スイッチ６７ａのようなスイッチは適当な
ロジックによって＋８，５ボルトの電源を線１ｎ＋１に
接続するか非選択状態において、線１ｎ ＋ １をオー
プン回路にするように選択しうるＦＥＴスイッチでるる
ことができる。ｌ 線２１はこの所望の回路へ制御信号を与えると共に前述
の様にメモリ・セルへリフレッシュ信号を与える。低コ
ストであるが故に、エネルギ効率のよい回路をこの回路
を駆動するために用いる事ができる。線２１はＦＥＴ４
１及び４５のドレインへ及びＦＥＴ５５及び５７のゲー
トへ接続される。
動作が行なわれる際、線２１が高いレベルになる前に、
ノードＣが先ず低いレベルになる。これはデープレッシ
ョン形ＦＥ’Ｔ４１を通して線２１への電路が存在する
からでるる。同様にしてノードＤ及び°ＥはＦＥＴ５１
及びＦＥＴ４９を通してノードＣへの電路を有するので
それらは低いレベルにある。
ノードＣが先ず低いレベルになる。これはデープレッシ
ョン形ＦＥ’Ｔ４１を通して線２１への電路が存在する
からでるる。同様にしてノードＤ及び°ＥはＦＥＴ５１
及びＦＥＴ４９を通してノードＣへの電路を有するので
それらは低いレベルにある。
ＦｔＴ４９及び５１は抵抗デバイダ−として働く。計算
によると、ノードＤにおける電圧は次の式で示される。
によると、ノードＤにおける電圧は次の式で示される。
ノードＤの電圧二ノードＥの電圧
＋（ノードＣの電圧−ノードＥの電圧）前記のように線
２１がゼロボルトにるるか周期的に＋５ボルトのＶ
Ｒｅｆのパルスを呈する。Ｉ線２１が高いレベルになる
とノードＣもそれに従い始める。ノードＥは最初は低い
レベルにろる。
２１がゼロボルトにるるか周期的に＋５ボルトのＶ
Ｒｅｆのパルスを呈する。Ｉ線２１が高いレベルになる
とノードＣもそれに従い始める。ノードＥは最初は低い
レベルにろる。
これはノードＥにキャパシタンスが存在し、唯一の帯電
路はＦＥＴ４９及びＦＥＴ５１を経由するからである。
路はＦＥＴ４９及びＦＥＴ５１を経由するからである。
ノードＤが高いレベルになり始める、。
／−ドＣがデバイスＦＥＴ４５のスレショルド電圧に達
すると、それは導通し始め、ノードＥの電位を高くする
。ノードＥＨそれがノードＤとしてデバイスＦ、ＥＴ４
５のスレショルドよす高いレベルまで立ち上がらせるま
で電圧が高くなる。ＦＥＴ４３が導通し始めると、それ
はノードＣの立ち上が″シミ位をＦＥＴのスレショルド
電圧のおよそ２倍に安定させる。
すると、それは導通し始め、ノードＥの電位を高くする
。ノードＥＨそれがノードＤとしてデバイスＦ、ＥＴ４
５のスレショルドよす高いレベルまで立ち上がらせるま
で電圧が高くなる。ＦＥＴ４３が導通し始めると、それ
はノードＣの立ち上が″シミ位をＦＥＴのスレショルド
電圧のおよそ２倍に安定させる。
回路は閉ループ・システムとして働くようになる。ノー
ドＥの電位における減少によってノードＤの電位が低下
する。ノードＤの電位の低下ＦｉＦＥＴ４３のよシ低い
オーバードライブ状態を維持し、これによってノードＣ
の電位が立ち上がる。
ドＥの電位における減少によってノードＤの電位が低下
する。ノードＤの電位の低下ＦｉＦＥＴ４３のよシ低い
オーバードライブ状態を維持し、これによってノードＣ
の電位が立ち上がる。
その立ち上が９によつ１１ＦＥＴ４５１ｔｌ更にオーバ
ードライブされた状態となシこれによってノードＥの電
位が立ち上がる。ノードＥの電位が高くなることによっ
て７−ドＤの電位が立ち上がる。ノードＤの電位の増大
ＨＦＥＴ４３が更にオーバードライブされ、ノードＣを
よシ低くすることを意味ス゛る。ＦＥＴ４５のオーバー
ドライブが減じることはノードＥに対してより小さい電
流が供給されることを意味する。電圧はほぼ流れない状
態となる。
ードライブされた状態となシこれによってノードＥの電
位が立ち上がる。ノードＥの電位が高くなることによっ
て７−ドＤの電位が立ち上がる。ノードＤの電位の増大
ＨＦＥＴ４３が更にオーバードライブされ、ノードＣを
よシ低くすることを意味ス゛る。ＦＥＴ４５のオーバー
ドライブが減じることはノードＥに対してより小さい電
流が供給されることを意味する。電圧はほぼ流れない状
態となる。
ノードＥの電圧がスレショルドよりも高くなるとＦＥ’
Ｔ４７Ｕ導通し始める。これによってノードＥにおける
最大電圧ＦｉＦＥＴ４７のスレショルドに有効にクラン
プされる。このクランプ動作が生じる前に、ＦＥＴ４５
が前述のようなフィードバック動作によってカント・オ
フされ、よって比較的大型（低抵抗）のデバイスＦＥＴ
４５及びＦＥＴ４７を通して線２１から大地へのＢＣ電
流が阻止される。そのクランプによって基準回路の外部
の雑音がノードＥの電位を高めることが阻止される。Ｆ
ＥＴキャパシタ５２は発振を防止するために用いられる
。
Ｔ４７Ｕ導通し始める。これによってノードＥにおける
最大電圧ＦｉＦＥＴ４７のスレショルドに有効にクラン
プされる。このクランプ動作が生じる前に、ＦＥＴ４５
が前述のようなフィードバック動作によってカント・オ
フされ、よって比較的大型（低抵抗）のデバイスＦＥＴ
４５及びＦＥＴ４７を通して線２１から大地へのＢＣ電
流が阻止される。そのクランプによって基準回路の外部
の雑音がノードＥの電位を高めることが阻止される。Ｆ
ＥＴキャパシタ５２は発振を防止するために用いられる
。
抵抗比を変化させることによって基準平衡電圧を調節す
ることができる。ＦＥＴ５１によって呈せられる抵抗を
増加させ（チャネル幅を減少させるかもしくは長さを大
きくする）、ＦＥＴ４９を一定に保つことによって、そ
の平衡電圧をより低くすることができる。同様にして、
ＦＥＴ５１の抵抗を増すことによって基準電圧を高くす
ることができる。逆にＦＥＴ４９の長さ及び幅を調整す
ることによ、って抵抗比を変化させることができる。
ることができる。ＦＥＴ５１によって呈せられる抵抗を
増加させ（チャネル幅を減少させるかもしくは長さを大
きくする）、ＦＥＴ４９を一定に保つことによって、そ
の平衡電圧をより低くすることができる。同様にして、
ＦＥＴ５１の抵抗を増すことによって基準電圧を高くす
ることができる。逆にＦＥＴ４９の長さ及び幅を調整す
ることによ、って抵抗比を変化させることができる。
その抵抗比は所望の平衡電圧値を達成するように変化さ
れる。逆に線２１がそのピーク値に達した直後にノード
Ｅにおける電圧をトランジスタＧスレショルド電圧のわ
ずかに下のレベルにセットすることができる。
れる。逆に線２１がそのピーク値に達した直後にノード
Ｅにおける電圧をトランジスタＧスレショルド電圧のわ
ずかに下のレベルにセットすることができる。
線２１がその高いレベルまでのパルスを与えられるにつ
れて、ＦＥＴ５５のソースは大地電位まで放電され、Ｆ
ＥＴ５９をオフにしそしてＦＥＴ５３をオンにする。ノ
ードＦはノードＥにおける準閾値レベルまで充電される
。各々のＦＥＴ６１はそれと関“達するＦＥＴ６５を介
してオンにゲートさ扛る。各ワード線１１Ｉ′ｉ関連す
るＦＥＴ６１を介してノードＥのレベルまセ立ち上がる
。
れて、ＦＥＴ５５のソースは大地電位まで放電され、Ｆ
ＥＴ５９をオフにしそしてＦＥＴ５３をオンにする。ノ
ードＦはノードＥにおける準閾値レベルまで充電される
。各々のＦＥＴ６１はそれと関“達するＦＥＴ６５を介
してオンにゲートさ扛る。各ワード線１１Ｉ′ｉ関連す
るＦＥＴ６１を介してノードＥのレベルまセ立ち上がる
。
次に線２１上のクロック信号が大地レベルとなり、ＦＥ
Ｔ５３及び５７をオフ状態にする。次にＦＥＴ５９はＦ
Ｅ’ｒ ５５を介してオンにゲートされ、ノードＦ及び
全てのワード線を大地電位に放電させ゛る。これによっ
て全てのゼロ帯電レベルのセルの大地電位クランプに関
する動作が完了する。
Ｔ５３及び５７をオフ状態にする。次にＦＥＴ５９はＦ
Ｅ’ｒ ５５を介してオンにゲートされ、ノードＦ及び
全てのワード線を大地電位に放電させ゛る。これによっ
て全てのゼロ帯電レベルのセルの大地電位クランプに関
する動作が完了する。
これによって全ての非選択セルはピット線７から有効に
分離される。
分離される。
書込み及び読取りすづクルにおいて、線２１は大地レベ
ルに保たれる。ノードＦｆｉ前述の如く大地レベルに維
持される。関連するワード線デコーダ６７（図面におい
てワード線１ｎ＋１及びそれと関連するデコーダ６７ａ
が示される）によってワード線１が選択される場合、そ
のワード線は高い電圧レベル即ち＋ａ５ボルトになる。
ルに保たれる。ノードＦｆｉ前述の如く大地レベルに維
持される。関連するワード線デコーダ６７（図面におい
てワード線１ｎ＋１及びそれと関連するデコーダ６７ａ
が示される）によってワード線１が選択される場合、そ
のワード線は高い電圧レベル即ち＋ａ５ボルトになる。
線１における＋８．５ボルト・レベルの電圧は関連する
ＦＥＴ６５のゲートへ接続される３、それによってノー
ドＦは関連するＦＥＴ６１のゲートへ接続され、それを
オフし、関連するワード線をノードＦにおける大地レベ
ルから切断する。選択されたワード線１は直ちに８．５
ボルトとなりセルの選択を実施する。選択されなかった
ワード線１はノードＦを介して大地電位に維持される。
ＦＥＴ６５のゲートへ接続される３、それによってノー
ドＦは関連するＦＥＴ６１のゲートへ接続され、それを
オフし、関連するワード線をノードＦにおける大地レベ
ルから切断する。選択されたワード線１は直ちに８．５
ボルトとなりセルの選択を実施する。選択されなかった
ワード線１はノードＦを介して大地電位に維持される。
これは他のＦ Ｅ 、Ｔ６１の全てが渦、十分にオン状
態でるるからでおる。
態でるるからでおる。
第１図蝦１個のメモリ・セルを示す図でめる。
第２ａ図は基板上の１つのメモリ・セルの領域を示す図
でるる。 第２ｂ図は第２ａ図と同じ部分を示す図でろって、ゲー
ト領域、デプレッション領域及びエンハンスメント領域
を示す図でるる。 第３図はメモリ・プレイの一部を示す回路図でろる。 １ａ・・・・ワード線、５・・・・選択スイッチＦＥＴ
、７ａ・・・・ピント線、８・・・・データ記憶ＦＥＴ
、９へ ・・・・チャネル領域、１３ａ・・・・デプレッション
形領域、１３ｂ・・・・エンノ・ンスメント形領域、１
９・・・・ＦＥＴ、２１・・・・ＶＲｅｆ線、２５・・
・・リフレッシュ・トランジスタ・スイッチ、２Ｂ・・
・・寄生容量。
でるる。 第２ｂ図は第２ａ図と同じ部分を示す図でろって、ゲー
ト領域、デプレッション領域及びエンハンスメント領域
を示す図でるる。 第３図はメモリ・プレイの一部を示す回路図でろる。 １ａ・・・・ワード線、５・・・・選択スイッチＦＥＴ
、７ａ・・・・ピント線、８・・・・データ記憶ＦＥＴ
、９へ ・・・・チャネル領域、１３ａ・・・・デプレッション
形領域、１３ｂ・・・・エンノ・ンスメント形領域、１
９・・・・ＦＥＴ、２１・・・・ＶＲｅｆ線、２５・・
・・リフレッシュ・トランジスタ・スイッチ、２Ｂ・・
・・寄生容量。
Claims (1)
- 【特許請求の範囲】 キャパシタとしてデータを記憶し、記憶したデータを保
持するために周期的に電荷を回復させるタイプの、下記
の構成を有するメモリ・セル。 （イ）第１のエンハンスメント形ＦＥＴ０（ロ）第２の
デプレッション形ＦＥＴでろって、少くとも該ＦＥＴが
上記データを記憶する領域を有し、そのチャネルの一端
が上記第１のＦＥＴのチャネルの一端へ接続されてなる
もの。 （／ラ ゲート制御型キャパシタでろって、そのゲート
が上記第１のＦＥＴのチャネルの他端へ接続されておシ
、オン状態にセいてキャパシタとして動作し、オフ状態
において実質的に電流を通さない様構成されてなるもの
。 に）上記キャパシタの、ゲートと反対の側へ周期的パル
ス源を接続する手段。 （ホ）上記ゲート制御キャパシタのゲートにおける電位
によって動作する、上記第２のＦＥＴのチャネルへ接続
されたスイッチ。 （へ）上記第１０ＦＥＴのゲートへ動作電位を接続する
手段。 （ト）上記第２のＦＥＴのゲートへ動作電位を接続する
手段。 （イ）上記スイッチの動作によって、該スイッチへ接続
された動作電位がｊ記スイッチを介して上記第２のＦＥ
Ｔのチャネルへ接続される様に、動作電位を上記スイッ
チへ接続する手段。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US316159 | 1981-10-29 | ||
| US06/316,159 US4430730A (en) | 1981-10-29 | 1981-10-29 | FET Memory with refresh |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5880192A true JPS5880192A (ja) | 1983-05-14 |
| JPS6318276B2 JPS6318276B2 (ja) | 1988-04-18 |
Family
ID=23227763
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57180080A Granted JPS5880192A (ja) | 1981-10-29 | 1982-10-15 | メモリ・セル |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4430730A (ja) |
| EP (1) | EP0078398B1 (ja) |
| JP (1) | JPS5880192A (ja) |
| DE (1) | DE3278864D1 (ja) |
| ES (1) | ES516907A0 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4999811A (en) * | 1987-11-30 | 1991-03-12 | Texas Instruments Incorporated | Trench DRAM cell with dynamic gain |
| US5907251A (en) * | 1996-11-22 | 1999-05-25 | International Business Machines Corp. | Low voltage swing capacitive bus driver device |
| US6686729B1 (en) | 2002-10-15 | 2004-02-03 | Texas Instruments Incorporated | DC/DC switching regulator having reduced switching loss |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3922650A (en) * | 1974-11-11 | 1975-11-25 | Ncr Co | Switched capacitor non-volatile mnos random access memory cell |
| JPS56111185A (en) * | 1980-02-05 | 1981-09-02 | Nec Corp | Semiconductor integrated memory cell |
-
1981
- 1981-10-29 US US06/316,159 patent/US4430730A/en not_active Expired - Lifetime
-
1982
- 1982-09-22 EP EP82108773A patent/EP0078398B1/en not_active Expired
- 1982-09-22 DE DE8282108773T patent/DE3278864D1/de not_active Expired
- 1982-10-15 JP JP57180080A patent/JPS5880192A/ja active Granted
- 1982-10-28 ES ES516907A patent/ES516907A0/es active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| EP0078398A2 (en) | 1983-05-11 |
| EP0078398A3 (en) | 1985-09-18 |
| ES8402447A1 (es) | 1984-01-16 |
| US4430730A (en) | 1984-02-07 |
| ES516907A0 (es) | 1984-01-16 |
| JPS6318276B2 (ja) | 1988-04-18 |
| DE3278864D1 (en) | 1988-09-08 |
| EP0078398B1 (en) | 1988-08-03 |
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