JPS6318276B2 - - Google Patents
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- JPS6318276B2 JPS6318276B2 JP57180080A JP18008082A JPS6318276B2 JP S6318276 B2 JPS6318276 B2 JP S6318276B2 JP 57180080 A JP57180080 A JP 57180080A JP 18008082 A JP18008082 A JP 18008082A JP S6318276 B2 JPS6318276 B2 JP S6318276B2
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
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- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
本発明はデータを記憶するためのキヤパシタと
してFETを用い更に記憶キヤパシタからのリー
クによつて記憶されたデータが損失を防止するた
めに周期的に電荷を回復させるための回路素子を
用いるメモリ・セルに係る。そのようなメモリは
ダイナツミツク・メモリと呼ばれる。これはその
メモリ・セルが１つの情報もしくは異なつた情報
の何れかのデータを繰り返して記憶することがで
きるからである。そのようなセルが多数相互にア
レイ状に接続されることによつてランダム・アク
セス・メモリが形成される。
してFETを用い更に記憶キヤパシタからのリー
クによつて記憶されたデータが損失を防止するた
めに周期的に電荷を回復させるための回路素子を
用いるメモリ・セルに係る。そのようなメモリは
ダイナツミツク・メモリと呼ばれる。これはその
メモリ・セルが１つの情報もしくは異なつた情報
の何れかのデータを繰り返して記憶することがで
きるからである。そのようなセルが多数相互にア
レイ状に接続されることによつてランダム・アク
セス・メモリが形成される。
自動的リフレツシユを用いるそのようなメモ
リ・セルとしては、USP3691537に示されるよう
な記憶されたデータによつてスイツチされる電圧
スイツチ型のFETキヤパシタを用いるもの及び
USP4112510に示されるような記憶されたデータ
によつて制御される２チヤネル領域FETスイツ
チを用いるものが知られている。リフレツシユを
用いる他のメモリ回路としてはその他にエンハン
スメント形のFETを用いる回路においてメモ
リ・セルとしてデプレツシヨン形FETが用いら
れるUSP4030083に示されるようなもの及び
USP4070653に示されるような記憶されたデータ
によつてスイツチされる電圧スイツチ抵抗を用い
るものが知られている。
リ・セルとしては、USP3691537に示されるよう
な記憶されたデータによつてスイツチされる電圧
スイツチ型のFETキヤパシタを用いるもの及び
USP4112510に示されるような記憶されたデータ
によつて制御される２チヤネル領域FETスイツ
チを用いるものが知られている。リフレツシユを
用いる他のメモリ回路としてはその他にエンハン
スメント形のFETを用いる回路においてメモ
リ・セルとしてデプレツシヨン形FETが用いら
れるUSP4030083に示されるようなもの及び
USP4070653に示されるような記憶されたデータ
によつてスイツチされる電圧スイツチ抵抗を用い
るものが知られている。
しかしながら、記憶されたデータを表わす電荷
があるレベルにある場合にキヤパシタにおけるリ
フレツシユ・クロツク・パルスをブロツクし、そ
のデータが他のレベルにある場合にリフレツシ
ユ・クロツク・パルスをスイツチへ導くために２
チヤネル領域FETスイツチ及び電圧スイツチ
FETキヤパシタを上記の従来技術を用いていな
い。その技術は小型の低電力メモリにおいて積極
的な、エラーのない動作を提供する。そのような
利点は従来技術において達成され得なかつたもの
と信じられる。従来の回路においては、精密な多
重入力レベル、高精度の製造もしくは大型のコン
ポーネントを必要とする設計を用いたが、その設
計はリフレツシユを用いるFETメモリの全体的
な有利性に必ずしもマツチするものではない。低
電力要件の故に、本発明の回路は電力損失時にお
けるメモリの情報の自動保護のための予備バツテ
リを用いるのによく適している。
があるレベルにある場合にキヤパシタにおけるリ
フレツシユ・クロツク・パルスをブロツクし、そ
のデータが他のレベルにある場合にリフレツシ
ユ・クロツク・パルスをスイツチへ導くために２
チヤネル領域FETスイツチ及び電圧スイツチ
FETキヤパシタを上記の従来技術を用いていな
い。その技術は小型の低電力メモリにおいて積極
的な、エラーのない動作を提供する。そのような
利点は従来技術において達成され得なかつたもの
と信じられる。従来の回路においては、精密な多
重入力レベル、高精度の製造もしくは大型のコン
ポーネントを必要とする設計を用いたが、その設
計はリフレツシユを用いるFETメモリの全体的
な有利性に必ずしもマツチするものではない。低
電力要件の故に、本発明の回路は電力損失時にお
けるメモリの情報の自動保護のための予備バツテ
リを用いるのによく適している。
リフレツシユ時間間隔を単一のリフレツシユ・
パルスを必要とするFET容量性メモリのための
リフレツシユ回路が提供される。ランダム・アク
セス・メモリを形成するセルのアレイは通常の技
術によつて単一の基板上において作られる。
パルスを必要とするFET容量性メモリのための
リフレツシユ回路が提供される。ランダム・アク
セス・メモリを形成するセルのアレイは通常の技
術によつて単一の基板上において作られる。
その回路においては増大されたキヤパシタンス
を得るための大面積を有するデプレツシヨン形の
FETがエンハンスメント形FET領域へ接続され
ており、そのエンハンスメント形FETはキヤパ
シタとして働くためにソース及びドレインが接続
されたエンハンスメントFETへ接続されている。
予備バツテリであつてもよい動作電位が第１の２
つのFETのゲートへ並びにスイツチとして接続
されたFETを介してそれらの２つのFETのチヤ
ネルへ接続される。FETキヤパシタのデータは
FETスイツチのゲートへ接続される。
を得るための大面積を有するデプレツシヨン形の
FETがエンハンスメント形FET領域へ接続され
ており、そのエンハンスメント形FETはキヤパ
シタとして働くためにソース及びドレインが接続
されたエンハンスメントFETへ接続されている。
予備バツテリであつてもよい動作電位が第１の２
つのFETのゲートへ並びにスイツチとして接続
されたFETを介してそれらの２つのFETのチヤ
ネルへ接続される。FETキヤパシタのデータは
FETスイツチのゲートへ接続される。
記憶されるデータの１つの状態を示すようにメ
モリが充電される場合、そのキヤパシタのゲート
端子に対して印加されるリフレツシユ・クロツ
ク・パルスがキヤパシタのゲートの電位をバツテ
リ動作電位のスレシヨルド内へ駆動し、よつてエ
ンハンスメントFETをオフ状態にする。これに
よつてFETキヤパシタはメモリ・キヤパシタン
スのデプレツシヨン領域から絶縁され、リフレツ
シユ・パルスはFETスイツチのゲートへと指向
される。この信号はキヤパシタに予め記憶された
電荷によるブーストラツプ効果によつて幾分増大
される。FETスイツチのゲートにおけるゲート
の電荷は少くとも動作電位よりも上にスレシヨル
ドを移動させ、FETスイツチは動作電位からメ
モリ領域への径路を開く。
モリが充電される場合、そのキヤパシタのゲート
端子に対して印加されるリフレツシユ・クロツ
ク・パルスがキヤパシタのゲートの電位をバツテ
リ動作電位のスレシヨルド内へ駆動し、よつてエ
ンハンスメントFETをオフ状態にする。これに
よつてFETキヤパシタはメモリ・キヤパシタン
スのデプレツシヨン領域から絶縁され、リフレツ
シユ・パルスはFETスイツチのゲートへと指向
される。この信号はキヤパシタに予め記憶された
電荷によるブーストラツプ効果によつて幾分増大
される。FETスイツチのゲートにおけるゲート
の電荷は少くとも動作電位よりも上にスレシヨル
ドを移動させ、FETスイツチは動作電位からメ
モリ領域への径路を開く。
メモリが放電される場合、FETキヤパシタは
リフレツシユ信号をブロツクする。それはそのデ
ータがそのスレシヨルドよりも低く、FETスイ
ツチがオフ状態に維持されるからである。そのパ
ルスは動作電力が非常に低く、コンパクトであつ
て、大型のアレイにおいて用いる場合に実用的で
ある。
リフレツシユ信号をブロツクする。それはそのデ
ータがそのスレシヨルドよりも低く、FETスイ
ツチがオフ状態に維持されるからである。そのパ
ルスは動作電力が非常に低く、コンパクトであつ
て、大型のアレイにおいて用いる場合に実用的で
ある。
第１図は通常の行列に接続された大型のランダ
ム・アクセス・メモリの一部分である単一のメモ
リ・セルを示す。各々のセルは複数のワード線及
びビツト線の１つを選択することによつてアドレ
スされる。即ちワード線１ａは選択スイツチ
FET５のゲート３へ接続されまた他の行におけ
る対応するトランジスタのゲートへも接続されて
いる。ビツト線７Ａはスイツチ・トランジスタ５
のドレインへ接続され、また他の列における対応
するトランジスタのドレインへも接続されてい
る。
ム・アクセス・メモリの一部分である単一のメモ
リ・セルを示す。各々のセルは複数のワード線及
びビツト線の１つを選択することによつてアドレ
スされる。即ちワード線１ａは選択スイツチ
FET５のゲート３へ接続されまた他の行におけ
る対応するトランジスタのゲートへも接続されて
いる。ビツト線７Ａはスイツチ・トランジスタ５
のドレインへ接続され、また他の列における対応
するトランジスタのドレインへも接続されてい
る。
スイツチ、電圧付勢キヤパシタ、抵抗もしくは
容量性データ記憶素子として構成される。この実
施例におけるFETは全てMOS FETである。そ
のようなトランジスタは、ソース及びドレイン領
域を形成するために金属酸化物において不純物が
イオン注入されたデータ領域を達成するために金
属酸化物（二酸化シリコン）を用いるものとして
よく知られている。ソース及びドレイン領域の間
のデータの下の動作領域はチヤネルである。この
実施例においては、一般的によく知られた回路整
造技術が用いられるので、本発明に独自の局面の
みあるいは説明する必要のある局面のみが詳細に
説明される。
容量性データ記憶素子として構成される。この実
施例におけるFETは全てMOS FETである。そ
のようなトランジスタは、ソース及びドレイン領
域を形成するために金属酸化物において不純物が
イオン注入されたデータ領域を達成するために金
属酸化物（二酸化シリコン）を用いるものとして
よく知られている。ソース及びドレイン領域の間
のデータの下の動作領域はチヤネルである。この
実施例においては、一般的によく知られた回路整
造技術が用いられるので、本発明に独自の局面の
みあるいは説明する必要のある局面のみが詳細に
説明される。
スイツチ・トランジスタ５のソースがチヤネル
領域９の１つの側部においてデータ記憶FET８
へ接続されている。FET８のゲート１１はデプ
レツシヨン形領域を形成するためにイオン注入さ
れた大きな領域１３ａを有する。デプレツシヨン
形領域１３ａの下のチヤネル９の部分は選択スイ
ツチ・トランジスタ５へ直接接続される部分であ
る。チヤネル９の他の部分はより小さいエンハン
スメント形領域１３ｂの下にある。
領域９の１つの側部においてデータ記憶FET８
へ接続されている。FET８のゲート１１はデプ
レツシヨン形領域を形成するためにイオン注入さ
れた大きな領域１３ａを有する。デプレツシヨン
形領域１３ａの下のチヤネル９の部分は選択スイ
ツチ・トランジスタ５へ直接接続される部分であ
る。チヤネル９の他の部分はより小さいエンハン
スメント形領域１３ｂの下にある。
デプレツシヨン形領域１３ａはゲート材料を通
して所望のパターンにイオン注入する通常の技術
によつて形成される。通常のデプレツシヨン形デ
バイスのように、デプレツシヨン形領域１３ａの
下のチヤネルはシステムのゼロもしくは接地電位
より低いゲート１１における電圧によつて導通さ
れる。この好ましいデバイスにおいて、殆んどの
入力における動作電位は＋５ボルトである。デプ
レツシヨン形領域１３ａはゲート１１及びチヤネ
ル９の間の−２ボルト及びそれ以上の電位差にお
いてチヤネル９の関連する部分を導通させる。具
体的には、デプレツシヨン形領域１３ａはゲート
１１及びスイツチ・トランジスタ５からの電圧の
間にゼロ電荷位差が印加される場合に導電性を誘
起する。
して所望のパターンにイオン注入する通常の技術
によつて形成される。通常のデプレツシヨン形デ
バイスのように、デプレツシヨン形領域１３ａの
下のチヤネルはシステムのゼロもしくは接地電位
より低いゲート１１における電圧によつて導通さ
れる。この好ましいデバイスにおいて、殆んどの
入力における動作電位は＋５ボルトである。デプ
レツシヨン形領域１３ａはゲート１１及びチヤネ
ル９の間の−２ボルト及びそれ以上の電位差にお
いてチヤネル９の関連する部分を導通させる。具
体的には、デプレツシヨン形領域１３ａはゲート
１１及びスイツチ・トランジスタ５からの電圧の
間にゼロ電荷位差が印加される場合に導電性を誘
起する。
エンハンスメント形領域１３ｂを有するトラン
ジスタ部は通常のエンハンスメント形デバイスと
して働く。領域１３ｂの下のチヤネル９の部分を
導通させるためには、この実施例において約＋１
ボルトのスレシヨルド電位差が達成されねばなら
ない。線１５によつて＋５ボルトの動作電位の定
電圧源に対してゲート１１が接続される。この電
源は主電源が故障した場合には安価な小型のバツ
テリーであつてもよい。選択スイツチ・トランジ
スタ５から離れたチヤネル９の端部はトランジス
タ１９のゲート１７へ接続される。このトランジ
スタはソース及びドレインが接続されたエンハン
スメント形のデバイスである。従つてFET１９
は公知のようにキヤパシタとして働く。FETキ
ヤパシタ１９のチヤネル側は通常は大地電位にあ
るが、周期的に＋５ボルトのリフレツシユ信号
（Ｖ Ref）を受取る線２１へ接続される。
ジスタ部は通常のエンハンスメント形デバイスと
して働く。領域１３ｂの下のチヤネル９の部分を
導通させるためには、この実施例において約＋１
ボルトのスレシヨルド電位差が達成されねばなら
ない。線１５によつて＋５ボルトの動作電位の定
電圧源に対してゲート１１が接続される。この電
源は主電源が故障した場合には安価な小型のバツ
テリーであつてもよい。選択スイツチ・トランジ
スタ５から離れたチヤネル９の端部はトランジス
タ１９のゲート１７へ接続される。このトランジ
スタはソース及びドレインが接続されたエンハン
スメント形のデバイスである。従つてFET１９
は公知のようにキヤパシタとして働く。FETキ
ヤパシタ１９のチヤネル側は通常は大地電位にあ
るが、周期的に＋５ボルトのリフレツシユ信号
（Ｖ Ref）を受取る線２１へ接続される。
ゲート１７及びゲート１３ｂの下のチヤネルを
含む電気的領域は便宜上ノードＡとして示され
る。ノードＡはリフレツシユ・スイツチ・トラン
ジスタ２５のゲート２３へ接続される。FETキ
ヤパシタ１９のチヤネル側とノードＡの間に寄生
容量２８が存在する。
含む電気的領域は便宜上ノードＡとして示され
る。ノードＡはリフレツシユ・スイツチ・トラン
ジスタ２５のゲート２３へ接続される。FETキ
ヤパシタ１９のチヤネル側とノードＡの間に寄生
容量２８が存在する。
リフレツシユ・トランジスタ・スイツチ２５は
そのドレインが＋５ボルトの動作電位の定電源
（バツテリーでもよい）へ接続されたエンハンス
メント形のデバイスである。FET２５のソース
は線２７によつてデプレツシヨン形の領域１３ａ
の下のデータ記憶トランジスタ８のチヤネル９の
一部へ接続される。
そのドレインが＋５ボルトの動作電位の定電源
（バツテリーでもよい）へ接続されたエンハンス
メント形のデバイスである。FET２５のソース
は線２７によつてデプレツシヨン形の領域１３ａ
の下のデータ記憶トランジスタ８のチヤネル９の
一部へ接続される。
回路は単一層の半導体基板に形成される。その
基板はその内部及び上部に注入された不純物など
の接合効果によつてその上に形成されたFET素
子から絶縁される。基板の積極的な絶縁を補償す
るために、それを電気的にバイアスされてもよ
い。その特定の実施例においては、基板は−1.5
ボルトの電源へ接続される。大抵の回路動作にお
いては、基板の効果は非常に小さく、無視しう
る。しかしながら、チヤネル９及び基板の間の容
量性効果が重要である。
基板はその内部及び上部に注入された不純物など
の接合効果によつてその上に形成されたFET素
子から絶縁される。基板の積極的な絶縁を補償す
るために、それを電気的にバイアスされてもよ
い。その特定の実施例においては、基板は−1.5
ボルトの電源へ接続される。大抵の回路動作にお
いては、基板の効果は非常に小さく、無視しう
る。しかしながら、チヤネル９及び基板の間の容
量性効果が重要である。
動作が行なわれる際、メモリ・セルはワード線
１ａ及びビツト線７ａを駆動することによつてデ
ータの書込み及び読取りのために選択される。ワ
ード線１ａは＋8.5ボルトに駆動される。書込動
作の際、ビツト線７ａは＋５ボルトもしくは大地
電位に駆動される。ワード線１ａにおける信号は
FET５をオンにゲートする。ビツト線７ａが大
地電位もしくはゼロボルトにある場合、記憶
FET８及びキヤパシタ１９における電荷はキヤ
パシタ１９のゲートにおける電位がスレシヨルド
即ち＋１ボルトまでドロツプするまで放電され
る。この時点において、キヤパシタ１７はスイツ
チ・オフされる。回路基板及びチヤネル９の間の
キヤパシタにおいて更に電流が流れる。線１５に
おける＋５ボルト及びビツト線７ａからのチヤネ
ル９におけるゼロボルトがデプレツシヨン形領域
１３ａ及びエンハンスメント形領域１３ｂの両方
のスレシヨルドを相当超過するのでチヤネル９全
体は導電性状態にある。平衡状態においては、チ
ヤネル９はゼロ電位にある。トランジスタ５から
の入力信号がスイツチ・オフされる。
１ａ及びビツト線７ａを駆動することによつてデ
ータの書込み及び読取りのために選択される。ワ
ード線１ａは＋8.5ボルトに駆動される。書込動
作の際、ビツト線７ａは＋５ボルトもしくは大地
電位に駆動される。ワード線１ａにおける信号は
FET５をオンにゲートする。ビツト線７ａが大
地電位もしくはゼロボルトにある場合、記憶
FET８及びキヤパシタ１９における電荷はキヤ
パシタ１９のゲートにおける電位がスレシヨルド
即ち＋１ボルトまでドロツプするまで放電され
る。この時点において、キヤパシタ１７はスイツ
チ・オフされる。回路基板及びチヤネル９の間の
キヤパシタにおいて更に電流が流れる。線１５に
おける＋５ボルト及びビツト線７ａからのチヤネ
ル９におけるゼロボルトがデプレツシヨン形領域
１３ａ及びエンハンスメント形領域１３ｂの両方
のスレシヨルドを相当超過するのでチヤネル９全
体は導電性状態にある。平衡状態においては、チ
ヤネル９はゼロ電位にある。トランジスタ５から
の入力信号がスイツチ・オフされる。
FET８のこの帯電状態は１ビツトではなくゼ
ロビツトとして任意に考え得るデータのビツトを
表わす。それは記憶された電荷があつて存在しな
いことによつて特徴付けられるので、その帯電状
態がより高いレベル変化する傾向は小さい。従つ
て、より高いレベルのドリフトに対処するために
チヤネル９に対して更にゼロ電位入力を与えるこ
とによつてセルをリフレツシユする必要がない。
より低いレベルへのドリフトの可能性が以下にお
いて説明される。
ロビツトとして任意に考え得るデータのビツトを
表わす。それは記憶された電荷があつて存在しな
いことによつて特徴付けられるので、その帯電状
態がより高いレベル変化する傾向は小さい。従つ
て、より高いレベルのドリフトに対処するために
チヤネル９に対して更にゼロ電位入力を与えるこ
とによつてセルをリフレツシユする必要がない。
より低いレベルへのドリフトの可能性が以下にお
いて説明される。
書込動作において線２１における信号は大地電
位に維持される。続いて周期的な間隔をおいて線
２１は＋５ボルトのリフレツシユ・パルス（Ｖ
Ref）を受取る。その回路はそのパルスを自動的
に拒絶するように応答し、データの記憶された状
態を維持する。これは、ゲート１７がスイツチ・
キヤパシタ１９をオンにスイツチするには不十分
な電位までキヤパシタ１９が放電されることによ
つて生じる。よつてFET１９がキヤパシタとし
て脱勢されるので、Ｖ RefがFET１９によつて
ブロツクされ、FET２５はオンにスイツチされ
ず、FET８及びFET１９の状態はＶ Refもしく
はFET２５を介しても＋５ボルトの電源によつ
ては変更されない。
位に維持される。続いて周期的な間隔をおいて線
２１は＋５ボルトのリフレツシユ・パルス（Ｖ
Ref）を受取る。その回路はそのパルスを自動的
に拒絶するように応答し、データの記憶された状
態を維持する。これは、ゲート１７がスイツチ・
キヤパシタ１９をオンにスイツチするには不十分
な電位までキヤパシタ１９が放電されることによ
つて生じる。よつてFET１９がキヤパシタとし
て脱勢されるので、Ｖ RefがFET１９によつて
ブロツクされ、FET２５はオンにスイツチされ
ず、FET８及びFET１９の状態はＶ Refもしく
はFET２５を介しても＋５ボルトの電源によつ
ては変更されない。
メモリ・セルへ１ビツトを書込むためには、ワ
ード線１ａが再び＋8.5ボルトへ駆動され、ビツ
ト線７ａが＋５ボルトにされる。記憶FET８は
線１５上の＋５ボルトの定動作電位源によつてオ
ンにゲートされる。線７ａにおける５ボルトの信
号がFET８を通過し、FET１９をオンにゲート
し、FET１９はそれをキヤパシタとして帯電さ
せ始める。
ード線１ａが再び＋8.5ボルトへ駆動され、ビツ
ト線７ａが＋５ボルトにされる。記憶FET８は
線１５上の＋５ボルトの定動作電位源によつてオ
ンにゲートされる。線７ａにおける５ボルトの信
号がFET８を通過し、FET１９をオンにゲート
し、FET１９はそれをキヤパシタとして帯電さ
せ始める。
FET１９のゲート１７における電位が＋４ボ
ルトに達すると、エンハンスメント形領域１３ｂ
におけるFET８のゲート１１からの電圧がスレ
シヨルドに達し、その領域の下のチヤネル９の部
分がスイツチ・オフされる。
ルトに達すると、エンハンスメント形領域１３ｂ
におけるFET８のゲート１１からの電圧がスレ
シヨルドに達し、その領域の下のチヤネル９の部
分がスイツチ・オフされる。
FET８の基板及びデプレツシヨン形領域１３
ａの下のチヤネル９の部分の間の容量において更
に電流が流れる。平衡状態において、＋５ボルト
の正の静電荷がデプレツシヨン形領域１３ａの下
のチヤネル９の部分に蓄積される。トランジスタ
５からの入力信号がスイツチ・オフされる。
ａの下のチヤネル９の部分の間の容量において更
に電流が流れる。平衡状態において、＋５ボルト
の正の静電荷がデプレツシヨン形領域１３ａの下
のチヤネル９の部分に蓄積される。トランジスタ
５からの入力信号がスイツチ・オフされる。
このFET８の帯電の状態はデータの１ビツト
を表わす。それはFET８における電荷の蓄積に
よつて特徴付けられる。それは大地電位よりも高
い静電位であるので、固有のリーク効果によつて
電荷は徐々に失われる。従つて、電荷によつて表
わされる情報が失われる前にセルが周期的にリフ
レツシユされる必要がある。
を表わす。それはFET８における電荷の蓄積に
よつて特徴付けられる。それは大地電位よりも高
い静電位であるので、固有のリーク効果によつて
電荷は徐々に失われる。従つて、電荷によつて表
わされる情報が失われる前にセルが周期的にリフ
レツシユされる必要がある。
線２１における信号は書込動作において大地電
位に維持される。続いて周期的な間隔をおいて線
２１は＋５ボルトのリフレツシユ・パルス（Ｖ
Ref）を受取る。セルが＋５ボルトの電荷（これ
は典型的には約＋4.75ボルトまで減衰する）を記
憶している場合、その回路はFET２５のゲート
２３へＶ Refを通過させるように自動的に応答
する。これによつてFET２５のドレインにおけ
る＋５ボルトの定動作電位が線２７によつてチヤ
ネル９へ印加される。
位に維持される。続いて周期的な間隔をおいて線
２１は＋５ボルトのリフレツシユ・パルス（Ｖ
Ref）を受取る。セルが＋５ボルトの電荷（これ
は典型的には約＋4.75ボルトまで減衰する）を記
憶している場合、その回路はFET２５のゲート
２３へＶ Refを通過させるように自動的に応答
する。これによつてFET２５のドレインにおけ
る＋５ボルトの定動作電位が線２７によつてチヤ
ネル９へ印加される。
これはFET１９が約４ボルトになお帯電され
ているが故に生じる。その電位はFET１９をキ
ヤパシタとしてオンにゲートし、そしてＶ Ref
の加算された電位及びFET１９における電位が
結合してゲート−ソース電圧をトランジスタ８の
エンハンスメント形領域１３ｂのスレシヨルド以
下に減じるような高いレベルにある。従つてノー
ドＡにおけるチヤネル９の部分は非導電性とな
り、Ｖ Ref信号はFET８では通過しない。その
代わりに、この結合された電圧（そのような結合
された電圧はしばしばブートストラツプ電圧と称
せられる）が＋５ボルトにスレシヨルド電圧が加
えられたレベルより高いレベルにおいてFET２
５のゲート２３に印加され、FET２５をオンに
ゲートする。線２７へFET２５を介してゲート
された＋５ボルト動作電位はチヤネル９の導電性
の部分へ接続される。基板及びチヤネル９の間の
容量において＋５ボルトへの再帯電が生じる。こ
れによつてチヤネル９における電荷は＋５ボルト
へリフレツシユされる。
ているが故に生じる。その電位はFET１９をキ
ヤパシタとしてオンにゲートし、そしてＶ Ref
の加算された電位及びFET１９における電位が
結合してゲート−ソース電圧をトランジスタ８の
エンハンスメント形領域１３ｂのスレシヨルド以
下に減じるような高いレベルにある。従つてノー
ドＡにおけるチヤネル９の部分は非導電性とな
り、Ｖ Ref信号はFET８では通過しない。その
代わりに、この結合された電圧（そのような結合
された電圧はしばしばブートストラツプ電圧と称
せられる）が＋５ボルトにスレシヨルド電圧が加
えられたレベルより高いレベルにおいてFET２
５のゲート２３に印加され、FET２５をオンに
ゲートする。線２７へFET２５を介してゲート
された＋５ボルト動作電位はチヤネル９の導電性
の部分へ接続される。基板及びチヤネル９の間の
容量において＋５ボルトへの再帯電が生じる。こ
れによつてチヤネル９における電荷は＋５ボルト
へリフレツシユされる。
同じゲート１１における領域１３ａ及び１３ｂ
の結合及びFET２５のドレイン９への直接的な
接続は小型の構造体を与える製造における設計細
目として考えられる。上記の回路は領域１３ａ及
び１３ｂが各々別個のソース及びドレインを有す
る別個のFET内に折けられるとしても、機能的
及び設計概念的にほぼ同じである。同様に、
FET２５はチヤネル９に直接接続される代わり
に領域１３ａを有するFETのソースもしくはド
レインを通してデプレツシヨン形領域１３ａのチ
ヤネルへ接続することができる。
の結合及びFET２５のドレイン９への直接的な
接続は小型の構造体を与える製造における設計細
目として考えられる。上記の回路は領域１３ａ及
び１３ｂが各々別個のソース及びドレインを有す
る別個のFET内に折けられるとしても、機能的
及び設計概念的にほぼ同じである。同様に、
FET２５はチヤネル９に直接接続される代わり
に領域１３ａを有するFETのソースもしくはド
レインを通してデプレツシヨン形領域１３ａのチ
ヤネルへ接続することができる。
上記の数千のメモリ・セルの各々を同じ基板上
のアレイ内に設けそして各々が同時にＶ Ref信
号を受取ることができる。多数のもしくは全ての
セルが＋５ボルトの帯電状態にあることが可能で
ある。従つて、もしこの回路設計によつてＶ
RefがFET８に流れるのをブロツクしないなら
ば、要求された場合に可変の非常に大きな電流を
供給しうるＶ Refのためのパルス源が必要とさ
れるであろう。上記の回路はＶ Refのために非
常に小さな電流を必要とするにすぎない。
のアレイ内に設けそして各々が同時にＶ Ref信
号を受取ることができる。多数のもしくは全ての
セルが＋５ボルトの帯電状態にあることが可能で
ある。従つて、もしこの回路設計によつてＶ
RefがFET８に流れるのをブロツクしないなら
ば、要求された場合に可変の非常に大きな電流を
供給しうるＶ Refのためのパルス源が必要とさ
れるであろう。上記の回路はＶ Refのために非
常に小さな電流を必要とするにすぎない。
従つてＶ Ref源は本発明の最も好ましい実施
例に不可欠の部分ではない。安価な低電力の好ま
しいマルチバイブレータ回路に関して既に提案が
なされている。典型的な好ましいリフレツシユ信
号（Ｖ Ref）マルチバイブレータは1.6ミリ秒の
通常の間隔で400ナノ秒の＋５ボルト・パルスが
与えられる。
例に不可欠の部分ではない。安価な低電力の好ま
しいマルチバイブレータ回路に関して既に提案が
なされている。典型的な好ましいリフレツシユ信
号（Ｖ Ref）マルチバイブレータは1.6ミリ秒の
通常の間隔で400ナノ秒の＋５ボルト・パルスが
与えられる。
第２ａ図は基板上にこのメモリが製造される場
合の実際上の部分的な関係を示す図である。実際
の製造技術は本発明の一部を構成するものではな
く、詳細には説明されない。第２ａ図はおよそ相
対的な尺度で示される。第２ｂ図はゲートとデプ
レツシヨン形及びエンハンスメント形の領域のみ
を示す図である。第４ａ図において、最も細かい
破線はデプレツシヨン形の領域を形成するための
イオン注入の領域を示す。更にこの破線によつて
埋設接点が示される。中位の破線によつて金属導
体層が示される。最も粗い破線は薄い二酸化シリ
コンの部分を示す。これは導電領域によつて覆わ
れる場合にはチヤネル領域であつて、それによつ
て覆われない場合はソースもしくはドレイン領域
である。実線は導電性のポリシリコンもしくは金
属−拡散接点を示す。薄い酸化物の上に導電性の
ポリシリコンが配置された領域はゲートである。
合の実際上の部分的な関係を示す図である。実際
の製造技術は本発明の一部を構成するものではな
く、詳細には説明されない。第２ａ図はおよそ相
対的な尺度で示される。第２ｂ図はゲートとデプ
レツシヨン形及びエンハンスメント形の領域のみ
を示す図である。第４ａ図において、最も細かい
破線はデプレツシヨン形の領域を形成するための
イオン注入の領域を示す。更にこの破線によつて
埋設接点が示される。中位の破線によつて金属導
体層が示される。最も粗い破線は薄い二酸化シリ
コンの部分を示す。これは導電領域によつて覆わ
れる場合にはチヤネル領域であつて、それによつ
て覆われない場合はソースもしくはドレイン領域
である。実線は導電性のポリシリコンもしくは金
属−拡散接点を示す。薄い酸化物の上に導電性の
ポリシリコンが配置された領域はゲートである。
公知の如く、その構造体は３次元である。写真
技術及び他の光学的技術を用いることによつてソ
ース、ドレイン、デプレツシヨン形領域及び他の
特徴部分を形成するために不純物が拡散される。
技術及び他の光学的技術を用いることによつてソ
ース、ドレイン、デプレツシヨン形領域及び他の
特徴部分を形成するために不純物が拡散される。
第２ａ図において第１図に関連して用いられた
のと同じ参照番号が重要な回路素子に関して用い
られている。ビツト線７は金属条片であり、ワー
ド線１はポリシリコン条片である。動作電圧＋５
ボルトがチツプの上部に印加される。スイツチ
FET３及び２５は面積が小さく、FET８のデプ
レツシヨン形領域は相対的に面積が大きい。これ
によつて増大された容量が得られる。同様にして
FET１９も面積が大きく、これによつて増大さ
れた容量が得られる。
のと同じ参照番号が重要な回路素子に関して用い
られている。ビツト線７は金属条片であり、ワー
ド線１はポリシリコン条片である。動作電圧＋５
ボルトがチツプの上部に印加される。スイツチ
FET３及び２５は面積が小さく、FET８のデプ
レツシヨン形領域は相対的に面積が大きい。これ
によつて増大された容量が得られる。同様にして
FET１９も面積が大きく、これによつて増大さ
れた容量が得られる。
第２ａ図は１つのセル及び隣接するセルの連続
した部分を示す。このパターンが数千のセルより
なるランダム・アクセス・メモリを形成するため
に水平方向及び垂直方向の両方に延びていること
を理解されたい。
した部分を示す。このパターンが数千のセルより
なるランダム・アクセス・メモリを形成するため
に水平方向及び垂直方向の両方に延びていること
を理解されたい。
第２ａ図は本発明の素子に関連して第２ｂ図を
考察することによつてより容易に理解することが
できる。第２ｂ図は図示される１つの完全なメモ
リ・セルにおけるゲートとデプレツシヨン形及び
エンハンスメント形の領域１３ａ及び１３ｂのみ
を示す。ゲートは実線で示され、デプレツシヨン
及びエンハンスメント形領域は破線で示される。
考察することによつてより容易に理解することが
できる。第２ｂ図は図示される１つの完全なメモ
リ・セルにおけるゲートとデプレツシヨン形及び
エンハンスメント形の領域１３ａ及び１３ｂのみ
を示す。ゲートは実線で示され、デプレツシヨン
及びエンハンスメント形領域は破線で示される。
動作はFET１９のまわりの寄生容量２８によ
つて損われ得る。それは固有のものであつて、主
としてFET１９のソース及びドレインを形成す
る不純物の不完全な拡散によつて生じる。もしも
容量28がＶ RefからFET２５へそれをオンにス
イツチするに十分な電圧を与えるならば、記憶さ
れた電荷が誤つて＋５ボルトにもたらされるであ
ろう。標準的な回路分析によると、与えられる電
圧は印加された電圧（Ｖ Ref）×（キヤパシタ２
８の容量／キヤパシタ２８の容量＋残りの一連の
キヤパシタにおける容量）で表わされる。上記の
残りの一連のキヤパシタンスはノードＡから順方
向のキヤパシタンスである。それは大きな素子で
あつてそれに対応して寄生容量を含む。従つて、
典型的な回路において、キヤパシタンス２８は
FET２５をオンにスイツチするに十分な量のＶ
Refを伝えない。必要ならば、FET２５のゲー
トは寄生容量２８によつて伝えられる信号に対す
る応答を減じるためにより長くそして細くするこ
とができる。
つて損われ得る。それは固有のものであつて、主
としてFET１９のソース及びドレインを形成す
る不純物の不完全な拡散によつて生じる。もしも
容量28がＶ RefからFET２５へそれをオンにス
イツチするに十分な電圧を与えるならば、記憶さ
れた電荷が誤つて＋５ボルトにもたらされるであ
ろう。標準的な回路分析によると、与えられる電
圧は印加された電圧（Ｖ Ref）×（キヤパシタ２
８の容量／キヤパシタ２８の容量＋残りの一連の
キヤパシタにおける容量）で表わされる。上記の
残りの一連のキヤパシタンスはノードＡから順方
向のキヤパシタンスである。それは大きな素子で
あつてそれに対応して寄生容量を含む。従つて、
典型的な回路において、キヤパシタンス２８は
FET２５をオンにスイツチするに十分な量のＶ
Refを伝えない。必要ならば、FET２５のゲー
トは寄生容量２８によつて伝えられる信号に対す
る応答を減じるためにより長くそして細くするこ
とができる。
前述のように開示された実施例においては、大
地電位を超す基板電位例えば−1.5ボルトが用い
られる。基板絶縁の細部が本発明を構成するもの
ではない。基板に対して不純物を注入し、基板を
大地電位に接続することによる基板絶縁が本発明
に関して好ましい。事実、その基板絶縁は、基板
電圧を向かう大地電位のドリフトが、負の電位に
よつて基板がバイアスされる場合に生じる点で好
ましい。
地電位を超す基板電位例えば−1.5ボルトが用い
られる。基板絶縁の細部が本発明を構成するもの
ではない。基板に対して不純物を注入し、基板を
大地電位に接続することによる基板絶縁が本発明
に関して好ましい。事実、その基板絶縁は、基板
電圧を向かう大地電位のドリフトが、負の電位に
よつて基板がバイアスされる場合に生じる点で好
ましい。
負の基板電位を用いる最良の態様においてはそ
のドリフトを打消すような工夫がなされた回路が
用いられる。
のドリフトを打消すような工夫がなされた回路が
用いられる。
第３図は前述のようなセルから成る１行のセル
４０ａ乃至セル４０ｎ＋１を示す。これらのセル
は第１図、第２ａ図及び第２ｂ図に関連して説明
したものとほぼ同一のセルである。セル４０ａは
選択FET５ａを有し、セル４０ｎ＋１はFET５
ｎ＋１を有し、その各々が第１図、第２図及び第
２ｂ図のFET５に対応する。ビツト線７ａは選
択トランジスタの全てのドレインへ接続されてい
る。ワード線１ａはFET５ａのゲートへ接続さ
れている。対応する線は他の選択トランジスタに
接続されており、例えばワード線１ｎ＋１が
FET５ｎ＋１に接続されている。このメモリは
図示されない他の行のセルについても標準的な配
列を有する。即ち各々が異なるビツト線（７ａ乃
至図示されない７ｎ＋１）を有し、各々がワード
線の１つによつて制御される。
４０ａ乃至セル４０ｎ＋１を示す。これらのセル
は第１図、第２ａ図及び第２ｂ図に関連して説明
したものとほぼ同一のセルである。セル４０ａは
選択FET５ａを有し、セル４０ｎ＋１はFET５
ｎ＋１を有し、その各々が第１図、第２図及び第
２ｂ図のFET５に対応する。ビツト線７ａは選
択トランジスタの全てのドレインへ接続されてい
る。ワード線１ａはFET５ａのゲートへ接続さ
れている。対応する線は他の選択トランジスタに
接続されており、例えばワード線１ｎ＋１が
FET５ｎ＋１に接続されている。このメモリは
図示されない他の行のセルについても標準的な配
列を有する。即ち各々が異なるビツト線（７ａ乃
至図示されない７ｎ＋１）を有し、各々がワード
線の１つによつて制御される。
あるビツト線例えばビツト線７ａによつてアド
レスされるある行の記憶位置は基板電圧へのドリ
フトによつて生じる結合された有害な効果を生じ
る。これはゼロ電位が記憶されるある行における
各々のセルの蓄積効果である。アクセス動作の間
に、各々のそのようなセルは全てのワード線１を
大地電位に低下させることによつて絶縁される。
典型的には、各々の行のビツト線７も又大地電位
にもたらされる。
レスされるある行の記憶位置は基板電圧へのドリ
フトによつて生じる結合された有害な効果を生じ
る。これはゼロ電位が記憶されるある行における
各々のセルの蓄積効果である。アクセス動作の間
に、各々のそのようなセルは全てのワード線１を
大地電位に低下させることによつて絶縁される。
典型的には、各々の行のビツト線７も又大地電位
にもたらされる。
−1.5ボルトの基板電圧の効果に応答する固有
のリークによつて、最初に大地電位を記憶する
各々のセルにおいて大地電位からマイナス・レベ
ルへのセルの電位の移動が生じる。そのドリフト
は関連する選択トランジスタ８がスレシヨルドに
達し、オン状態になるまでもしくはスレシヨルド
付近のレベルによつて生じる電流がメモリ・セル
のリーク電流に等しくなるまで続く。上記のよう
にFET１９に対する線２１上の周期的なリフレ
ツシユ信号は大地電位の状態に対しては効果を生
じない。そしてその機能は大地電位以下の状態に
関しても同じである。
のリークによつて、最初に大地電位を記憶する
各々のセルにおいて大地電位からマイナス・レベ
ルへのセルの電位の移動が生じる。そのドリフト
は関連する選択トランジスタ８がスレシヨルドに
達し、オン状態になるまでもしくはスレシヨルド
付近のレベルによつて生じる電流がメモリ・セル
のリーク電流に等しくなるまで続く。上記のよう
にFET１９に対する線２１上の周期的なリフレ
ツシユ信号は大地電位の状態に対しては効果を生
じない。そしてその機能は大地電位以下の状態に
関しても同じである。
従つて最初に大地電位を記憶している各セルは
そのアクセスFET５がスレシヨルドかあるいは
それより低いサブ・スレシヨルドのレベルにあ
る。
そのアクセスFET５がスレシヨルドかあるいは
それより低いサブ・スレシヨルドのレベルにあ
る。
他の時刻においてはこれは問題を呈しないが、
それはビツト線７が高いレベルにもたらされる通
常の読取り及び書込み動作の間の感知動作をひど
く劣化させ得る。そのような感知動作の際に、最
初に大地レベルにあつたセルの全てはドリフト後
ビツト線７から電荷を奪う。これによつて、ビツ
ト線７における電位は低下する傾向を呈し、電位
を失わないビツト線によつて適切に応答される場
合と比べて、高い電荷を記憶する選択されたセル
の適切な感知を劣化させる。
それはビツト線７が高いレベルにもたらされる通
常の読取り及び書込み動作の間の感知動作をひど
く劣化させ得る。そのような感知動作の際に、最
初に大地レベルにあつたセルの全てはドリフト後
ビツト線７から電荷を奪う。これによつて、ビツ
ト線７における電位は低下する傾向を呈し、電位
を失わないビツト線によつて適切に応答される場
合と比べて、高い電荷を記憶する選択されたセル
の適切な感知を劣化させる。
この問題はリーク電流が無視し得るようなシフ
トのみを生じるように感知時間を短くすることに
よつて最小にすることができる。更に関連する問
題が存在する。選択されないセルに存在する雑音
は、アクセスFET５が完全にはオフに転じられ
ないので、ビツト線７へ転送される。バツテリー
もしくは電力供給信号、線２１上の信号及びワー
ド線１上の信号並びに接地雑音の全てが完全にオ
フ状態にないFET５を通して転送される。この
雑音の大きさは選択されないセルの数によつて増
倍される。最悪の場合Ｘ−１（Ｘはビツト線７に
おけるセルの数）である。
トのみを生じるように感知時間を短くすることに
よつて最小にすることができる。更に関連する問
題が存在する。選択されないセルに存在する雑音
は、アクセスFET５が完全にはオフに転じられ
ないので、ビツト線７へ転送される。バツテリー
もしくは電力供給信号、線２１上の信号及びワー
ド線１上の信号並びに接地雑音の全てが完全にオ
フ状態にないFET５を通して転送される。この
雑音の大きさは選択されないセルの数によつて増
倍される。最悪の場合Ｘ−１（Ｘはビツト線７に
おけるセルの数）である。
基板電圧へそのようなドリフトの効果をなくす
ために、読取り及び書込み時以外の時間において
ワード線１が大地電位よりも高いスレシヨルドへ
もたらされ、ビツト線がより高く駆動される。具
体的には正に帯電されたセルをリフレツシユする
ために線２１に対してパルスを与えられるのと同
時にワード線１に対して上記電位となるようにパ
ルスが与えられる。
ために、読取り及び書込み時以外の時間において
ワード線１が大地電位よりも高いスレシヨルドへ
もたらされ、ビツト線がより高く駆動される。具
体的には正に帯電されたセルをリフレツシユする
ために線２１に対してパルスを与えられるのと同
時にワード線１に対して上記電位となるようにパ
ルスが与えられる。
短かい動作時間が用いられるので、与えられる
基準電圧源はダイナミツクなものであつて、非常
に小さい電力を用いるものである。それは非常に
小さい平均電力を消費するものであるが、それは
短かい時間においてのみ導通する大型のデバイス
を用いることによつて低い内部抵抗を与えるもの
である。小さい内部抵抗を有する大型のデバイス
はワード線１を外部電気雑音の存在の下において
より正確に所望の電圧に維持する。
基準電圧源はダイナミツクなものであつて、非常
に小さい電力を用いるものである。それは非常に
小さい平均電力を消費するものであるが、それは
短かい時間においてのみ導通する大型のデバイス
を用いることによつて低い内部抵抗を与えるもの
である。小さい内部抵抗を有する大型のデバイス
はワード線１を外部電気雑音の存在の下において
より正確に所望の電圧に維持する。
第３図に示されるように、FET５のためのス
レシヨルドよりわずかに低い電圧を与えるための
このダイナツミツク電圧発生装置は抵抗として機
能するようにゲート及びソースが接続されたデプ
レツシヨン形FET４１よりなる。これはノード
Ｃへ接続され、ノードＣはFET４３のドレイン
へ接続され、そのソースは大地電位へ接続され
る。
レシヨルドよりわずかに低い電圧を与えるための
このダイナツミツク電圧発生装置は抵抗として機
能するようにゲート及びソースが接続されたデプ
レツシヨン形FET４１よりなる。これはノード
Ｃへ接続され、ノードＣはFET４３のドレイン
へ接続され、そのソースは大地電位へ接続され
る。
FET４１及び４３と並列にFET４５及び４７
は大地電位に直列に接続される。ノードＣは
FET４５のゲートへ接続され、FET４９もドレ
インへ接続される。FET４９のソースはノード
Ｄへ接続され、ノードＤはFET４３のゲート及
びFET５１のドレインへ接続される。FET５１
のソースはノードＥへ接続される。
は大地電位に直列に接続される。ノードＣは
FET４５のゲートへ接続され、FET４９もドレ
インへ接続される。FET４９のソースはノード
Ｄへ接続され、ノードＤはFET４３のゲート及
びFET５１のドレインへ接続される。FET５１
のソースはノードＥへ接続される。
ノードＥはFET４７のゲート及びデプレツシ
ヨン形FET５２のゲートへ接続される。FET５
２のソース及びドレインはキヤパシタとして働く
ように接続されている。FET５２の他の側は大
地電位へ接続されている。ノードＥは更にFET
５３のドレインへ接続されている。
ヨン形FET５２のゲートへ接続される。FET５
２のソース及びドレインはキヤパシタとして働く
ように接続されている。FET５２の他の側は大
地電位へ接続されている。ノードＥは更にFET
５３のドレインへ接続されている。
動作電位の＋５ボルト源はデプレツシヨン形
FET５５のドレインへ及びFET４９及び５１の
ゲートへ接続される。FET５５は抵抗として働
くようにゲート及びソースが接続されている。そ
の接続された側はFET５７のドレインへ及び
FET５９のゲートへ接続される。
FET５５のドレインへ及びFET４９及び５１の
ゲートへ接続される。FET５５は抵抗として働
くようにゲート及びソースが接続されている。そ
の接続された側はFET５７のドレインへ及び
FET５９のゲートへ接続される。
FET５９のドレインはノードＦへ接続される。
FET５７及び５９のソースは大地電位へ接続さ
れる。ノードＦはFET５３のソースへ及び各ワ
ード線に対して１個ずつ設けられたスイツチング
FET６１ａ乃至６１ｘを有する線選択回路へ接
続される。各々のFET６１のソースはノードＦ
へ接続される。各々のFET６１のドレインはワ
ード線１の１つへ接続される。例えばFET６１
ａのドレインはワード線１ｎ＋１へ接続され、
FET６１ｂのドレインはワード線１ｎへ接続さ
れる。
FET５７及び５９のソースは大地電位へ接続さ
れる。ノードＦはFET５３のソースへ及び各ワ
ード線に対して１個ずつ設けられたスイツチング
FET６１ａ乃至６１ｘを有する線選択回路へ接
続される。各々のFET６１のソースはノードＦ
へ接続される。各々のFET６１のドレインはワ
ード線１の１つへ接続される。例えばFET６１
ａのドレインはワード線１ｎ＋１へ接続され、
FET６１ｂのドレインはワード線１ｎへ接続さ
れる。
各々のFET６１は各々のFET６３のゲートへ
接続される。例えばFET６１ａはFET６３ａの
ゲートへ接続され、FET６１ｂはFET６３ｂの
ゲートへ接続される。各々のFET６３は抵抗と
して接続された各々のFET６５を通して＋５ボ
ルト動作電位へ接続されている。各々のワード線
１はデコーダ・スイツチ６７を有する。第３図に
おいてこのデコーダは６７ａとして示される。デ
コーダ６７ａはFET６１ａに関連する線を選択
する。スイツチ６７ａのようなスイツチは適当な
ロジツクによつて＋8.5ボルトの電源を線１ｎ＋
１に接続するか非選択状態において、線１ｎ＋１
をオープン回路にするように選択しうるFETス
イツチであることができる。
接続される。例えばFET６１ａはFET６３ａの
ゲートへ接続され、FET６１ｂはFET６３ｂの
ゲートへ接続される。各々のFET６３は抵抗と
して接続された各々のFET６５を通して＋５ボ
ルト動作電位へ接続されている。各々のワード線
１はデコーダ・スイツチ６７を有する。第３図に
おいてこのデコーダは６７ａとして示される。デ
コーダ６７ａはFET６１ａに関連する線を選択
する。スイツチ６７ａのようなスイツチは適当な
ロジツクによつて＋8.5ボルトの電源を線１ｎ＋
１に接続するか非選択状態において、線１ｎ＋１
をオープン回路にするように選択しうるFETス
イツチであることができる。
線２１はこの所望の回路へ制御信号を与えると
共に前述の様にメモリ・セルへリフレツシユ信号
を与える。低コストであるが故に、エネルギ効率
のよい回路をこの回路を駆動するために用いる事
ができる。線２１はFET４１及び４５のドレイ
ンへ及びFET５３及び５７のゲートへ接続され
る。
共に前述の様にメモリ・セルへリフレツシユ信号
を与える。低コストであるが故に、エネルギ効率
のよい回路をこの回路を駆動するために用いる事
ができる。線２１はFET４１及び４５のドレイ
ンへ及びFET５３及び５７のゲートへ接続され
る。
動作が行なわれる際、線２１が高いレベルにな
る前に、ノードＣが先ず低いレベルになる。これ
はデプレツシヨン形FET４１を通して線２１へ
の電路が存在するからである。同様にしてノード
Ｄ及びＥはFET５１及びFET４９を通してノー
ドＣへの電路を有するのでそれらは低いレベルに
ある。
る前に、ノードＣが先ず低いレベルになる。これ
はデプレツシヨン形FET４１を通して線２１へ
の電路が存在するからである。同様にしてノード
Ｄ及びＥはFET５１及びFET４９を通してノー
ドＣへの電路を有するのでそれらは低いレベルに
ある。
FET４９及び５１は抵抗デバイダーとして働
く。計算によると、ノードＤにおける電圧は次の
式で示される。
く。計算によると、ノードＤにおける電圧は次の
式で示される。
ノードＤの電圧＝ノードＥの電圧
＋（ノードＣの電圧−ノードＥの電圧）
×（FET51の抵抗／FET51の抵抗＋FET49の抵抗）
前記のように線２１がゼロボルトにあるが周期
的に＋５ボルトのＶ Refのパルスを呈する。線
２１が高いレベルになるとノードＣもそれに従い
始める。ノードＥは最初は低いレベルにある。こ
れはノードＥにキヤパシタンスが存在し、唯一の
帯電路はFET４９及びFET５１を経由するから
である。ノードＤが高いレベルになり始める。ノ
ードＣがデバイスFET４５のスレシヨルド電圧
に達すると、それは導通し始め、ノードＥの電位
を高くする。ノードＥはそれがノードＤとしてデ
バイスFET４３のスレシヨルドより高いレベル
まで立ち上がらせるまで電圧が高くなる。FET
４３が導通し始めると、それはノードＣの立ち上
がり電位をFETのスレシヨルド電圧のおよそ２
倍に安定させる。
的に＋５ボルトのＶ Refのパルスを呈する。線
２１が高いレベルになるとノードＣもそれに従い
始める。ノードＥは最初は低いレベルにある。こ
れはノードＥにキヤパシタンスが存在し、唯一の
帯電路はFET４９及びFET５１を経由するから
である。ノードＤが高いレベルになり始める。ノ
ードＣがデバイスFET４５のスレシヨルド電圧
に達すると、それは導通し始め、ノードＥの電位
を高くする。ノードＥはそれがノードＤとしてデ
バイスFET４３のスレシヨルドより高いレベル
まで立ち上がらせるまで電圧が高くなる。FET
４３が導通し始めると、それはノードＣの立ち上
がり電位をFETのスレシヨルド電圧のおよそ２
倍に安定させる。
回路は閉ループ・システムとして働くようにな
る。ノードＥの電位における減少によつてノード
Ｄの電位が低下する。ノードＤの電位の低下は
FET４３のより低いオーバードライブ状態を維
持し、これによつてノードＣの電位が立ち上が
る。その立ち上がりによつてFET４５は更にオ
ーバードライブされた状態となりこれによつてノ
ードＥの電位が立が上がる。ノードＥの電位が高
くなることによつてノードＤの電位が立ち上が
る。ノードＤの電位の増大はFET４３が更にオ
ーバードライブされ、ノードＣより低くすること
を意味する。FET４５のオーバードライブが減
じることはノードＥに対してより小さい電流が供
給されることを意味する。電圧はほぼ流れない状
態となる。
る。ノードＥの電位における減少によつてノード
Ｄの電位が低下する。ノードＤの電位の低下は
FET４３のより低いオーバードライブ状態を維
持し、これによつてノードＣの電位が立ち上が
る。その立ち上がりによつてFET４５は更にオ
ーバードライブされた状態となりこれによつてノ
ードＥの電位が立が上がる。ノードＥの電位が高
くなることによつてノードＤの電位が立ち上が
る。ノードＤの電位の増大はFET４３が更にオ
ーバードライブされ、ノードＣより低くすること
を意味する。FET４５のオーバードライブが減
じることはノードＥに対してより小さい電流が供
給されることを意味する。電圧はほぼ流れない状
態となる。
ノードＥの電圧がスレシヨルドよりも高くなる
とFET４７は導通し始める。これによつてノー
ドＥにおける最大電圧はFET４７のスレシヨル
ドに有効にクランプされる。このクランプ動作が
生じる前に、FET４５が前述のようなフイード
バツク動作によつてカツト・オフされ、よつて比
較的大型（低抵抗）のデバイスFET４５及び
FET４７を通して線２１から大地へのBC電流が
阻止される。そのクランプによつて基準回路の外
部の雑音がノードＥの電位を高めることが阻止さ
れる。FETキヤパシタ５２は発振を防止するた
めに用いられる。
とFET４７は導通し始める。これによつてノー
ドＥにおける最大電圧はFET４７のスレシヨル
ドに有効にクランプされる。このクランプ動作が
生じる前に、FET４５が前述のようなフイード
バツク動作によつてカツト・オフされ、よつて比
較的大型（低抵抗）のデバイスFET４５及び
FET４７を通して線２１から大地へのBC電流が
阻止される。そのクランプによつて基準回路の外
部の雑音がノードＥの電位を高めることが阻止さ
れる。FETキヤパシタ５２は発振を防止するた
めに用いられる。
抵抗比を変化させることによつて基準平衡電圧
を調節することができる。FET５１によつて呈
せられる抵抗を増加させ（チヤネル幅を減少させ
るかもしくは長さを大きくする）、FET４９を一
定に保つことによつて、その平衡電圧をより低く
することができる。同様にして、FET５１の抵
抗を増すことによつて基準電圧を高くすることが
できる。逆にFET４９の長さ及び幅を調整する
ことによつて抵抗比を変化させることができる。
その抵抗比は所望の平衡電圧値を達成するように
変化され、逆に線２１がそのピーク値に達した直
後にノードＥにおける電圧をトランジスタのスレ
シヨルド電圧のわずかに下のレベルにセツトする
ことができる。
を調節することができる。FET５１によつて呈
せられる抵抗を増加させ（チヤネル幅を減少させ
るかもしくは長さを大きくする）、FET４９を一
定に保つことによつて、その平衡電圧をより低く
することができる。同様にして、FET５１の抵
抗を増すことによつて基準電圧を高くすることが
できる。逆にFET４９の長さ及び幅を調整する
ことによつて抵抗比を変化させることができる。
その抵抗比は所望の平衡電圧値を達成するように
変化され、逆に線２１がそのピーク値に達した直
後にノードＥにおける電圧をトランジスタのスレ
シヨルド電圧のわずかに下のレベルにセツトする
ことができる。
線２１がその高いレベルまでのパルスを与えら
れるにつれて、FET５５のソースは大地電位ま
で放電され、FET５９をオフにしてそしてFET
５３をオンにする。ノードＦはノードＥにおける
準閾値レベルまで充電される。各々のFET６１
はそれと関連するFET６５を介してオンにゲー
トされる。各ワード線１は関連するFET６１を
介してノードＥのレベルまで立ち上がる。
れるにつれて、FET５５のソースは大地電位ま
で放電され、FET５９をオフにしてそしてFET
５３をオンにする。ノードＦはノードＥにおける
準閾値レベルまで充電される。各々のFET６１
はそれと関連するFET６５を介してオンにゲー
トされる。各ワード線１は関連するFET６１を
介してノードＥのレベルまで立ち上がる。
次に線２１上のクロツク信号が大地レベルとな
り、FET５３及び５７をオフ状態にする。次に
FET５９はFET５５を介してオンにゲートされ、
ノードＦ及び全てのワード線を大地電位に放電さ
せる。これによつて全てのゼロ帯電レベルのセル
の大地電位クランプに関する動作が完了する。こ
れによつて全ての非選択セルはビツト線７から有
効に分離される。
り、FET５３及び５７をオフ状態にする。次に
FET５９はFET５５を介してオンにゲートされ、
ノードＦ及び全てのワード線を大地電位に放電さ
せる。これによつて全てのゼロ帯電レベルのセル
の大地電位クランプに関する動作が完了する。こ
れによつて全ての非選択セルはビツト線７から有
効に分離される。
書込み及び読取りサイクルにおいて、線２１は
大地レベルに保たれる。ノードＦは前述の如く大
地レベルに維持される。関連するワード線デコー
ダ６７（図面においてワード線１ｎ＋１及びそれ
と関連するデコーダ６７ａが示される）によつて
ワード線１が選択される場合、そのワード線は高
い電圧レベル即ち＋8.5ボルトになる。線１にお
ける＋8.5ボルト・レベルの電圧は関連するFET
６３のゲートへ接続される。それによつてノード
Ｆは関連するFET６１のゲートへ接続され、そ
れをオフし、関連するワード線をノードＦにおけ
る大地レベルから切断する。選択されたワード線
１は直ちに8.5ボルトとなりセルの選択を実施す
る。選択されなかつたワード線１はノードＦを介
して大地電位に維持される。これは他のFET６
１の全てが尚、十分にオン状態であるからであ
る。
大地レベルに保たれる。ノードＦは前述の如く大
地レベルに維持される。関連するワード線デコー
ダ６７（図面においてワード線１ｎ＋１及びそれ
と関連するデコーダ６７ａが示される）によつて
ワード線１が選択される場合、そのワード線は高
い電圧レベル即ち＋8.5ボルトになる。線１にお
ける＋8.5ボルト・レベルの電圧は関連するFET
６３のゲートへ接続される。それによつてノード
Ｆは関連するFET６１のゲートへ接続され、そ
れをオフし、関連するワード線をノードＦにおけ
る大地レベルから切断する。選択されたワード線
１は直ちに8.5ボルトとなりセルの選択を実施す
る。選択されなかつたワード線１はノードＦを介
して大地電位に維持される。これは他のFET６
１の全てが尚、十分にオン状態であるからであ
る。
第１図は１個のメモリ・セルを示す図である。
第２ａ図は基板上の１つのメモリ・セルの領域を
示す図である。第２ｂ図は第２ａ図と同じ部分を
示す図であつて、ゲート領域、デプレツシヨン領
域及びエンハンスメント領域を示す図である。第
３図はメモリ・アレイの一部を示す回路図であ
る。 １ａ…ワード線、５…選択スイツチFET、７
ａ…ビツト線、８…データ記憶FET、９…チヤ
ネル領域、１３ａ…デプレツシヨン形領域、１３
ｂ…エンハンスメント形領域、１９…FET、２
１…Ｖ Ref線、２５…リフレツシユ・トランジ
スタ・スイツチ、２８…寄生容量。
第２ａ図は基板上の１つのメモリ・セルの領域を
示す図である。第２ｂ図は第２ａ図と同じ部分を
示す図であつて、ゲート領域、デプレツシヨン領
域及びエンハンスメント領域を示す図である。第
３図はメモリ・アレイの一部を示す回路図であ
る。 １ａ…ワード線、５…選択スイツチFET、７
ａ…ビツト線、８…データ記憶FET、９…チヤ
ネル領域、１３ａ…デプレツシヨン形領域、１３
ｂ…エンハンスメント形領域、１９…FET、２
１…Ｖ Ref線、２５…リフレツシユ・トランジ
スタ・スイツチ、２８…寄生容量。
Claims (1)
- 【特許請求の範囲】 １ キヤパシタとしてデータを記憶し、記憶した
データを保持するために周期的に電荷を回復させ
るタイプの、下記の構成を有するメモリ・セル。 (イ) 第１のエンハンスメント形FET。 (ロ) 第２のデプレツシヨン形FETであつて、少
くとも該FETが上記データを記憶する領域を
有し、そのチヤネルの一端が上記第１のFET
のチヤネルの一端へ接続されてなるもの。 (ハ) ゲート制御型キヤパシタであつて、そのゲー
トが上記第１のFETのチヤネルの他端へ接続
されており、オン状態においてキヤパシタとし
て動作し、オフ状態において実質的に電流を通
さない様構成されてなるもの。 (ニ) 上記キヤパシタの、ゲートと反対の側へ周期
的パルス源を接続する手段。 (ホ) 上記ゲート制御キヤパシタのゲートにおける
電位によつて動作する、上記第２のFETのチ
ヤネルへ接続されたスイツチ。 (ヘ) 上記第１のFETのゲートへ動作電位を接続
する手段。 (ト) 上記第２のFETのゲートへ動作電位を接続
する手段。 (チ) 上記スイツチの動作によつて、該スイツチへ
接続された動作電位が上記スイツチを介して上
記第２のFETのチヤネルへ接続される様に、
動作電位を上記スイツチへ接続する手段。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/316,159 US4430730A (en) | 1981-10-29 | 1981-10-29 | FET Memory with refresh |
| US316159 | 1981-10-29 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5880192A JPS5880192A (ja) | 1983-05-14 |
| JPS6318276B2 true JPS6318276B2 (ja) | 1988-04-18 |
Family
ID=23227763
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57180080A Granted JPS5880192A (ja) | 1981-10-29 | 1982-10-15 | メモリ・セル |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4430730A (ja) |
| EP (1) | EP0078398B1 (ja) |
| JP (1) | JPS5880192A (ja) |
| DE (1) | DE3278864D1 (ja) |
| ES (1) | ES516907A0 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4999811A (en) * | 1987-11-30 | 1991-03-12 | Texas Instruments Incorporated | Trench DRAM cell with dynamic gain |
| US5907251A (en) * | 1996-11-22 | 1999-05-25 | International Business Machines Corp. | Low voltage swing capacitive bus driver device |
| US6686729B1 (en) | 2002-10-15 | 2004-02-03 | Texas Instruments Incorporated | DC/DC switching regulator having reduced switching loss |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3922650A (en) * | 1974-11-11 | 1975-11-25 | Ncr Co | Switched capacitor non-volatile mnos random access memory cell |
| JPS56111185A (en) * | 1980-02-05 | 1981-09-02 | Nec Corp | Semiconductor integrated memory cell |
-
1981
- 1981-10-29 US US06/316,159 patent/US4430730A/en not_active Expired - Lifetime
-
1982
- 1982-09-22 EP EP82108773A patent/EP0078398B1/en not_active Expired
- 1982-09-22 DE DE8282108773T patent/DE3278864D1/de not_active Expired
- 1982-10-15 JP JP57180080A patent/JPS5880192A/ja active Granted
- 1982-10-28 ES ES516907A patent/ES516907A0/es active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| ES8402447A1 (es) | 1984-01-16 |
| EP0078398B1 (en) | 1988-08-03 |
| EP0078398A3 (en) | 1985-09-18 |
| EP0078398A2 (en) | 1983-05-11 |
| US4430730A (en) | 1984-02-07 |
| DE3278864D1 (en) | 1988-09-08 |
| ES516907A0 (es) | 1984-01-16 |
| JPS5880192A (ja) | 1983-05-14 |
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