JP4139072B2 - 分流強誘電体コンデンサを有する強誘電体メモリ・セルおよびその製造方法 - Google Patents

分流強誘電体コンデンサを有する強誘電体メモリ・セルおよびその製造方法 Download PDF

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Description

【0001】
(発明の背景)
1.発明の分野
本発明は、一般的に、強誘電体メモリの設計および製造に関し、更に特定すれば、メモリ・セル内の隣接する強誘電体コンデンサの隔離ノード間に分路を含み、強誘電体物質の望ましくないスイッチングを防止するメモリ・アーキテクチャに関するものである。
【0002】
2.問題の論述
強誘電体メモリは、長年にわたって知られており、他のメモリに対して多くの利点をもたらすものである。例えば、1996年10月1日にTakashi Mihara et al.(タカシ・ミハラその他)に付与された米国特許第5,561,307号を参照されたい。最も一般的であり商業的に成功した強誘電体メモリ設計の1つに、強誘電体コンデンサを含むメモリ・セルを利用したものがある。その強誘電体コンデンサの一方の電極はトランジスタに接続され、他方の電極は、従来よりプレート・ラインと呼ばれているラインに接続されている。この種のメモリの設計および動作は、DRAMと同様であり、したがってこれらのメモリは一般的にFeRAMと呼ばれている。DRAMとFeRAMとの間には少なくとも1つの重要な相違がある。即ち、強誘電体メモリ間に「読み出し電圧」をかけて、それを読み出さなければならないことである。この相違のため、従来のDRAMと同じくらい高速で、故障に強く、高密度のFeRAMを設計するには多くの困難があった。例えば、1995年4月11日にTakashi Mihara et al.(タカシ・ミハラその他)に付与された米国特許第5,406,510号を参照されたい。
【0003】
FeRAM間に電圧を印加しそれを読み出す必要性に対する解決策の1つは、プレート・ラインを固定の(一定の)電圧、通常は電源電圧の1/2に等しく保持することであった。先に引用した米国特許第5,406,510号、および1991年8月6日にLeonard J.Schween(レオナード J.シュウィーン)に付与された米国特許第5,038,323号を参照されたい。これらの設計では、同じプレート・ラインが、全てのメモリ・セルまたは全てのメモリ・セルの少なくとも一部に接続されており、したがって共通またはセル・プレート・ラインと呼ばれている。プレート・ラインは、電源電圧Vccの1/2である定電圧に保持されている。この設計に伴う問題は、コンデンサとトランジスタとの間の電気ノードが、回路の残りから分離されているものの、種々の漏れ経路を通じて電荷を失う可能性があり、ノード上の電圧が、プレート・ラインの電圧とは異なるレベルに達することである。これは、本質的に、逆バイアスされたダイオードおよび「オフ」状態のMOSFETは、強誘電体コンデンサ自体を通じた漏れに比較して、大量の漏れがあるという事実の結果である。トランジスタとコンデンサとの間のノード、これをここではTCノードと呼ぶことにするが、このノード上のゼロ電圧、およびプレート・ライン上の一定の1/2Vcc電圧によって、書き込みや読み出しが行われていないときに、強誘電体コンデンサ間に電圧Vfが発生し、この電圧のために強誘電体コンデンサが切り替わり、メモリ内に保持されているデータを破壊する可能性がある。
【0004】
FeRAM間に電圧を印加してそれを読み出す必要性に対する別の解決策は、読み出し/書き込みサイクルのある部分の間においてのみ、共通プレート・ラインにパルスを供給することである。例えば、1989年10月10日にS.Sheffield EatonおよびTatsumi Sumi et al.(S.シェフィールド・イートン、タツミ・スミその他)に付与された米国特許第4,873,664号、1994年2月、ISSCC Digest of Technical Papers、pp.268〜269の”A 256kb Nonvolatile Memory at 3V and 100ns”(3ボルトおよび100ナノ秒の256kb不揮発性メモリ)を参照されたい。これら双方の設計では、共通プレート・ラインは比較的大きな静電容量を有し、したがって、アクセス時間が比較的長く、比較的遅いメモリとなる。加えて、Eatonの参考文献では、メモリ・セルのレイアウトは、メモリ・セルの隣接する行が唯一のプレート・ラインを有することが必要であり、即ち、プレート・ラインを行間で共用すると、隣接する行の読み出しまたは書き込みサイクルの間、選択されない行が大きく妨害され、これら共用するが選択されない行における情報が破壊されてしまう。各行毎に唯一のプレート・ラインを設けると、メモリ・セルの各行が必要とする面積が増大する。Sumiの参考文献では、プレート・ラインを隣接する2つの行間で共用するが、これらの行の一方だけが選択される。選択されない行における各強誘電体コンデンサの一方の電極は、プレート・パルスを受ける。セル構造における内部TCノードの寄生容量のために、内部TCノードは、大きな強誘電体コンデンサと直列の小さなコンデンサとして作用する。コンデンサと直列の小さな方のコンデンサ間の電圧降下の方が大きいので、TCノード上に大きな電圧が発生し、その結果、選択されないセル内の各強誘電体コンデンサ間に比較的長時間にわたって小さな電圧が存在し、そのデータ状態の乱れの原因となる。
【0005】
前述の問題に対する解決策は、頻繁にTCノードをプレート・ラインの1/2Vcc電圧にリフレッシュし、読み取りも書き込みもなされていない期間中、ノード上の電圧が決してスレシホルド電圧未満に低下しないようにすることである。スレシホルド電圧は、メモリ状態の乱れを防止するために、プレート電圧に十分近づける。ISSCC Digest of Technical Papers、pp.368〜369のHiroki Koike et al.(ヒロキ・コイケその他)の”A 60−ns 1−Mb Nonvolatile Ferroelectric Memory with Non−Driven Cell Plate Line Write/Read Scheme”(無駆動セル・プレート・ライン書き込み/読み出し方式による、60ナノ秒、1Mb不揮発性強誘電体メモリ)(1996年2月)を参照されたい。この結果、アクセス時間の高速化が得られるが、周辺回路が複雑化し、チップ面積を浪費し、メモリの密度が低下する。加えて、リフレッシュを行うために正常なメモリ動作の時間期間を削減しなければならず、このためにメモリ・アクセスが制限され、待ち時間状態が生ずる。
別の解決策は、セルが選択されないときに、TCノードを接地およびビット・ラインに接続することである。日本国特許要約書、vol.096、no.11、1996年11月29日、および日本国特許公開公報第08180671号(松下電器産業株式会社)、1996年7月12日を参照されたい。しかしながら、メモリの比較的関連のない3つの部分、即ち、隔離ノード、接地、およびビット・ラインを接続するには、比較的複雑なレイアウトが必要となり、メモリの密度を著しく低下させることになる。このように、従来のDRAMと同じように高速で、故障に強く、密度が高いFeRAMをいかにして設計し製造するかという問題が残されている。
【0006】
3.問題に対する解決策
本発明は、分路を利用し、メモリ・エレメントに書き込みも読み出しも行われていないときに、メモリ・エレメント間の電圧を大幅に低下させるメモリ・セルの設計を提供する。「分路」が意味するのは、単純なスイッチ、あるいはトランジスタまたはダイオードのような、その他の直接的な電気接続である。ここでは、「分路」または「分路系」は、システムの電源電圧のような電力源を含まないものとする。
【0007】
強誘電体メモリ・エレメントは、常に複数のメモリ・エレメントを含み、分路が通常は2つの異なるメモリ・エレメントを接続する。
【0008】
複数の異なるコンデンサに共通なプレート・ラインを利用するメモリ・セルの設計では、TCノードと共通プレート・ラインとの間に第2分路を接続する。
【0009】
好適な実施形態では、同じ行において隣接するTCノードは、一緒に分流され、8個ないし32個のメモリ・セル毎にのみ、プレート・ラインに対する1つの分路がある。これによって、チップ面積を削減する。
【0010】
強誘電体コンデンサをメモリ・エレメントとして利用するメモリ・セルの設計では、分路をコンデンサの電極に接続することができる。
【0011】
分路は、受動でも能動でもよい。受動分路の例には、ショットキ・ダイオード、バック・ツー・バック・ダイオード(back−to−back diode)、及び読み出しおよび書き込みサイクルの間所望の強制電圧(coersive voltage)の印加を可能とするのに十分大きく、漏れのためにTCノードから漏れていくのと少なくとも同じ位速く、電流がプレート・ラインからTCノードに流れるのに十分小さな抵抗を有する抵抗素子がある。能動分路の例はトランジスタである。
【0012】
分路をトランジスタとし、プレート・ラインを最大電源電圧に上昇させた場合、分路トランジスタのゲートに接続されている分流路が昇圧される。これによって、最大電源電圧が分路を通過することを確保する。
【0013】
分路系は、セル・トランジスタおよびセル・コンデンサと同じプロセス工程において形成される。したがって、分路系を製作するために追加のプロセス工程は不要である。
【0014】
殆どの部分では、分路系は、チップの冗長な領域、または階層構造の別のレベルにおいて、ビット・ラインのようなその他の従来からのセル部品を含むチップの領域に配置される。このように、分路系は、通常では追加のチップ面積を殆ど利用しない。
【0015】
本発明は、スイッチと、第1電極を有し、第1電極がスイッチに接続され、スイッチがオフのときに隔離されるノードを形成する強誘電体メモリ・エレメントと、隔離ノードをメモリの別の電気エレメントに電気的に直接接続し、第1および第2電極上の電圧を所定時間中本質的に等化する分路系を備える強誘電体メモリを提供する。好ましくは、メモリは、隔離ノードの2つを含み、分路系は、これら2つの隔離ノードを電気的に直接接続する分路素子を備える。好ましくは、メモリは、共通プレート・ラインも含み、分路系は、隔離ノードをプレート・ラインに接続する第2分路素子を含む。
【0016】
また、本発明は、スイッチと、第1電極を有し、第1電極がスイッチに接続され、スイッチがオフのときに隔離されるノードを形成する強誘電体メモリ・エレメントとを備えるメモリ・セルを含む強誘電体メモリの動作方法を提供する。この方法は、隔離ノードをメモリの別の電気エレメントに電気的に直接接続し、所定時間中第1および第2電極上の電圧を本質的に等化するステップから成る。好ましくは、メモリ・セルは、隔離ノードの2つを含み、電気的に直接接続するステップは、隔離ノードを電気的に直接接続するステップを含む。あるいは、電気的に直接接続するステップは、所定時間中、隔離ノードを第2電極に接続するステップを含む。
【0017】
好適な実施形態において、本発明は強誘電体メモリを提供する。これは、各々、ソース/ドレインを有するトランジスタと、第1電極および第2電極を有するコンデンサとを備え、第1電極がトランジスタのソース/ドレインに接続され、トランジスタがオフのときに隔離されるノードを形成する複数のメモリ・セルと、前記セルの少なくとも2つの隔離ノードを所定時間中電気的に直接接続し、所定時間中これらノード上の電圧を本質的に等化する分路系を備えている。好ましくは、分路系は、ショットキ・ダイオード、抵抗素子、および1対のバック・ツー・バック・ダイオードから成る群から選択された分路素子を備える。好ましくは、メモリは、出力電圧を有する電源電圧電源を含み、分路トランジスタがゲートを含み、分路系は、分路トランジスタのゲートに接続された分流路と、分流路信号を分流路に印加する信号発生器とを含み、信号が、所定時間の少なくとも一部の間、出力電圧の電圧より高く昇圧される。
好ましくは、前述のメモリは、複数のメモリ・セルを含み、メモリ・セルの各々が隔離ノードの一方を含み、分路系は、所定時間中、セルの各々における隔離ノードの一方を、セルの1つの他方における隔離ノードの1つに電気的に直接接続する第1分路素子と、所定時間中、隔離ノードの少なくとも1つを、コンデンサの第2電極に電気的に直接接続する第2分路素子とを備える。好ましくは、メモリ・セルの2n個毎に、第2分路素子が1つあり、nは0から10の整数である。あるいは、メモリ・セルの8ないし32個毎に、第2分路素子が1つある。好ましくは、メモリは、コンデンサの第2電極に電圧信号を供給するプレート・ラインを備え、分路系は、隔離ノードおよびプレート・ラインを電気的に直接接続する分路素子を備える。好ましくは、メモリは、2つのトランジスタ、2つのコンデンサ、および2つの隔離ノードを有するメモリ・セルを含み、分路系は、2つの隔離ノードを電気的に直接接続する分路素子を備える。好ましくは、トランジスタおよびコンデンサは、メモリ内の第1メモリ・セルの一部であり、メモリは、複数のメモリ・セル、およびメモリ・セル内のトランジスタのゲートに接続されている複数のワード・ラインを含み、前述の所定時間は、本質的に、第1メモリ・セルに接続されているワード・ラインが選択されていない、メモリのサイクルの全てを含む。
【0018】
更に別の態様において、本発明は強誘電体メモリ・セルを提供する。これは、第1ソース/ドレインを有する第1トランジスタおよび第2ソース/ドレインを有する第2トランジスタと、第1電極対を有する第1コンデンサおよび第2電極対を有する第2コンデンサとを備え、第1電極対の一方が第1トランジスタの第1ソース/ドレインに接続され、第1トランジスタがオフのときに隔離される第1の隔離ノードを形成し、第2電極対の一方が第2トランジスタの第2ソース/ドレインに接続され、第2トランジスタがオフのときに隔離される第2の隔離ノードを形成する。更に、第1隔離ノードおよび第2隔離ノードを電気的に直接接続し、ノード上の電圧を本質的に等化する分路素子を備える。
更に他の態様において、本発明は、第1ソース/ドレインを有するトランジスタと、第1電極および第2電極を有するコンデンサとから成るメモリ・セルを含む強誘電体メモリの動作方法を提供する。第1電極はトランジスタのソース/ドレインに接続され、トランジスタがオフのときに隔離されるノードを形成し、メモリ・セルは、2つのトランジスタ、2つのコンデンサ、および2つの分離ノードを含む。この方法は、所定時点において隔離ノードを電気的に直接接続し、当該所定時点においてコンデンサの第1および第2電極上の電圧を本質的に等化するステップから成る。好ましくは、メモリは、更に、ビット・ライン、ワード・ライン、およびプレート・ラインを含み、トランジスタは第2ソース/ドレインおよびゲートを含み、ビット・ラインを第2ソース/ドレインに接続し、ワード・ラインをゲートに接続し、プレート・ラインを第2電極に接続する。更に、前述の方法は、メモリ・セル上において、書き込み/書き換えサイクルを実行するステップであって、ワード・ライン上の電圧を上昇させ、書き込み/書き換えサイクルの終了時にビット・ライン上の電圧を、プレート・ライン上の電圧と同じ電圧に調節するステップを含む。好ましくは、メモリは、出力電圧を有する電源電圧電源と、ゲートを含む分路トランジスタと、分路トランジスタのゲートに接続された分流路を含み、出力電圧よりも高い電圧を、分流路に印加するステップを更に含む。
【0019】
更に他の態様において、本発明は、強誘電体メモリ・セルの動作方法を提供する。強誘電体メモリ・セルは、第1ソース/ドレインを有する第1トランジスタおよび第2ソース/ドレインを有する第2トランジスタと、第1電極対を有する第1コンデンサおよび第2電極対を有する第2コンデンサとを備え、第1電極対の一方が第1トランジスタの第1ソース/ドレインに接続され、第1トランジスタがオフのときに隔離される第1のノードを形成し、第2電極対の一方が第2トランジスタの第2ソース/ドレインに接続され、第2トランジスタがオフのときに隔離される第2のノードを形成する。本方法は、第1隔離ノードおよび第2隔離ノードを電気的に直接接続し、ノード上の電圧を本質的に等化するステップから成る。
【0020】
また、本発明は、強誘電体メモリの製造方法を提供する。強誘電体メモリは、ゲートおよびソース/ドレインを有するトランジスタと、ゲートに接続されたワード・ラインと、第1電極および第2電極を有し、第1電極がトランジスタのソース/ドレインに接続され、トランジスタがオフのときに隔離されるノードを形成するコンデンサと、第2電極および隔離ノードを電気的に直接接続する分路とを備える。本方法は、導電層を形成し、導電層をパターニングすることによって、ワード・ラインを製造するステップと、ワード・ラインを製造するステップと同時に、かつ同一プロセス・ステップにおいて、分流路を製造するステップから成る。好ましくは、本方法は、更に、第1電極とソース/ドレインとの間にコネクタを作成するステップと、コネクタを作成するステップと同時に、かつ同一プロセス・ステップにおいて、ノードと第2電極との間にコネクタを作成するステップと含む。
【0021】
本発明による分路回路は、先に論じた従来技術の各々、および隔離ノードを含むその他のいずれのメモリ・セルとの組み合わせでも、有利に使用可能である。Koike et al.(コイケその他)の参考文献に論じられているようなリフレッシュ方式を利用した回路と組み合わせると、周辺回路の簡素化、全チップ面積の縮小、およびサイクル・タイム全体の短縮がもたらされる。Sumi et al.(スミその他)の参考文献および米国特許第4,873,664号において論じられているような被駆動プレート・ラインを利用した回路と組み合わせると、アクセス・タイムの高速化が得られ、メモリ・セルの妨害が防止される。先に引用した米国特許第5,038,323号のような、固定プレート電圧方式と組み合わせると、TCノードからの漏れに起因する妨害を防止する。更に、この解決策は比較的単純であり、製造が経済的である。本発明の多数のその他の特徴、目的および利点は、添付図面に関連付けて以下の説明を読むことによって明らかとなろう。
【0022】
(好適な実施形態の説明)
1.概要
図1に注意を向けると、本発明によるメモリ・セル20の一般化した電気回路図が示されている。メモリ・セル20は、強誘電体メモリ22、スイッチ24および分路26から成る。当技術分野では公知であるが、メモリ・セル20は、メモリ・セルのアレイにおける多くのセルの1つであることが好ましい。強誘電体メモリ・エレメントは、第1端子27および第2端子29を含む。メモリ・セル20をプログラムするには、ライン30および32を介してメモリ・エレメント22間に電圧をかける。ライン30に接続されている他のセルにアドレスする際に、強誘電体メモリ・エレメント22が妨害されるのを防止するために、ライン30と強誘電体メモリ・エレメント22との間にスイッチ24を挿入し、ノード34を形成する。これは、スイッチ24が開いている間隔離されている。スイッチ24は、好ましくは、ライン28上の信号によって制御される。いずれの実用的なメモリにおいても、ノード34は、種々の漏れ経路を通じて電荷を拾い上げる可能性があり、この電荷が強誘電体メモリ・エレメント22を妨害する虞れがある。本発明によれば、ノード34と端子29またはライン32のようなメモリの他のエレメントとの間に分路26を接続し、メモリ・サイクルにおける所定時点または複数の所定時点において端子27および29上の電圧を本質的に等しくし、ノード34上の電荷または電圧が、強誘電体メモリ・エレメント22を妨害するのを防止する。強誘電体メモリ・エレメントは、コンデンサ、FET、またはその他の適した強誘電体エレメントであればいずれでもよい。分路26は、受動型でも能動型でもよい。受動分路の例には、ショットキ・ダイオード、バック・ツー・バック・ダイオード(back−to−back diode)、読み出しおよび書き込みサイクルの間所望の強制電圧の印加を可能とするには十分大きく、漏れのためにTCノードから漏れていくのと少なくとも同じ位速く、電流がプレート・ラインからTCノードに流れるには十分小さな抵抗を有する抵抗素子である。能動分路の例はトランジスタである。スイッチ24は、ダイオード、トランジスタ、またはその他のいずれかの電子スイッチとすることができる。ライン30は、ビット・ラインとし、ライン32はプレート・ラインとすればよいが、これらのラインが他のメモリ・ラインであるアーキテクチャも想定している。
【0023】
図2は、本発明の好適な一実施形態を示す。図2、および本明細書内の以降の図では、以前の図(複数の図)において既に紹介したエレメントと同一のエレメントは、当該以前の図(複数の図)において用いたのと同じ参照番号によって識別することとする。この実施形態では、強誘電体メモリ・エレメント22はコンデンサであり、端子27および29はコンデンサの電極である。スイッチ24は、ゲート21、第1ソース/ドレイン25および第2ソース/ドレイン24を有するトランジスタである。トランジスタ24のゲート21は、ワード・ライン28に接続されており、一方のソース/ドレイン23はビット・ライン30に接続されており、他方のソース/ドレイン25はコンデンサ22の一方の電極27に接続されている。コンデンサ22の他方の電極29は、一般的にプレート電極29と呼ばれており、プレート・ライン32に接続されている。分路26は、バック・ツー・バック・ダイオード対42および44として示されている。分路26は、TCノード34とプレート・ライン32との間に接続されている。好ましくは、トランジスタ21はMOSFETである。強誘電体コンデンサ22は、タンタル化ストロンチウム・ビスマス、PZT、または集積回路において有用な他のいずれかの強誘電体材料のような、積層状超格子化合物(layered superlattice compound)で作ることができ、電極対27および29の間にある。当技術分野では公知であるが、メモリ・セル40は、通常、このようなセルの行および列から成るアレイにおける多くのセルの1つであり、完全な集積回路メモリは、28のようなワード・ラインを複数、および30のようなビット・ラインを複数含む。当技術分野では、かかるメモリで分路26のないものを「1T/1C」メモリと呼ぶ。何故なら、これはメモリ・セル20内に1つのトランジスタおよび1つのコンデンサを利用するからである。プレート・ライン32は、全てのメモリ・セルに共通としてもよく、メモリ・セルのいくつかの行または列に共通としてもよく、あるいはメモリ・セルの各行毎に別個としてもよく、メモリ・セルの各列毎に別個としてもよく、あるいは他の構成を有することも可能である。また、当技術分野では公知であるが、回路40は、完全なメモリ・セルとなることができ、または2T2C(2トランジスタ、2コンデンサ)セルを有するメモリの場合はメモリ・セルの半分であり、この場合、相補状態にある同様のセル対が、セル40に対する基準として作用する。特定の層状超格子化合物、および典型的な集積回路メモリにおけるその使用に関する詳細な論述については、米国特許第5,519,234号を参照されたい。
【0024】
ノード34は、前述のTCノードと呼ばれるノードである。先に論じたように、そして当技術分野では公知であるが、ノード34には種々の漏れ経路が出入りしており、このために電荷がノードから漏れ出す。この漏れのことをここでは、ノード34の寄生漏れと呼ぶことにする。この漏れに付随して寄生抵抗があり、ここではノード34の寄生漏れ抵抗と呼ぶことにする。以下で詳細に検討するが、分路26は、メモリ・サイクルのある部分において、強誘電体コンデンサ22間の電圧Vfがメモリ・セル40の状態を乱す最小電圧未満となるように、ノード34およびプレート32間の電圧を等化するか、あるいはノード34およびプレート・ライン32間の電圧差を少なくとも十分に低く保持する。
【0025】
分路26は、ノード34と端子29との間に直接的な電気接続を与え、強誘電体メモリ・エレメント22の電子的状態に対する妨害を防止する時間中、ノード34および端末29上の電圧を本質的に等化するのであれば、いずれの素子としてもよい。直接的な電気接続とは、電流が当該接続を通過することを意図したものである。したがって、オン状態にあるトランジスタのソースおよびドレイン間の接続は直接的な電気接続であるが、コンデンサを介した接続は直接的な接続ではない。「本質的に等化する」とは、ノード34および端子29上の電圧が、妨害を生じ得ない程小さな電圧差の範囲内で等しいことを意味する。実際の電子素子では、2つの電圧が正確に等しくなるのは稀にしかあり得ない。例えば、オン状態にあるトランジスタは、そのソースおよびドレイン間に小さな電圧差を有する。何故なら、トランジスタ・チャネルがいくらかの抵抗を有するからである。実際、超電導体ではない導体はいずれも、電流がそれを通過する際、または電圧がそれに印加される際に、小さな電圧差を発生する。本質的に、100ミリボルト(mv)未満の電圧は、技術的現状の強誘電体コンデンサに対して妨害を生ずることはなく、したがって差がこの値以下の量である電圧はいずれも、ここでは「本質的に等しい」と見なすことができる。好ましくは、分路はコンデンサ間の電圧差を10mv以下に保持する。即ち、ノード34および端末29上の電圧は、10mv以内で等しい。当技術分野では公知であるが、強誘電体材料がスイッチング電圧に応答するのに要する時間は、材料の温度、コンデンサの厚さ、および印加される電界(電圧)によって異なる。室温において約1850Åの膜圧、および5ボルトの印加電圧では、技術的現状の強誘電体材料がスイッチングを生ずるには約1ないし2ナノ秒(ns)を要する。厚さ2400Åのサンプル、印加電圧3ボルト、および温度−25℃では、同じ材料がスイッチングを生ずるには約100nsを要する。約3ボルトの印加電圧および厚さ2400Åの強誘電体薄膜を用いた、典型的な技術的現状のメモリは、室温では、約10nsないし20nsでスイッチングを生ずる。したがって、現在における技術的現状の強誘電体素子では、約3ボルトの妨害に対して、電圧は10ns以下、そして好ましくは約1ナノ秒以下の内に、等化しなければならない。
【0026】
分路として使用可能な典型的な電子素子は、トランジスタ、ダイオード、および、特に、ショットキ・ダイオード、バック・ツー・バック・ダイオード、および、読み出しおよび書き込みサイクルの間所望の強制電圧の印加を可能とするには十分大きく、漏れのためにTCノードから漏れていくのと少なくとも同じ位速く、電流がプレート・ラインからTCノードに流れるには十分小さな抵抗を有する抵抗素子を含む。
【0027】
2.詳細な説明
図2に示す本発明の実施形態において、分路26は、1対のバック・ツー・バック・ダイオード42および44である。ダイオード42および44のカソードが接続され、ダイオード42のアノードはソース/ドレイン25に接続され、ダイオード44のアノードはプレート・ライン32に接続されている。電子工学技術の分野では公知であるが、ダイオード42および44の各々は、アノードからカソードへの方向にのみ電流を通過させるように機能し、したがって、このバック・ツー・バック・ダイオード対は、ノード34からプレート・ライン32への電流の流れを防止する。しかしながら、逆バイアスをかける場合には、漏れが生ずるようにダイオードを選択し、実際にはプレート・ライン32およびノード34間に十分な電流の流れを可能とし、読み出しまたは書き込みを行っていないときに、コンデンサ22間の電圧Vfが、スイッチングを生じさせる電圧である、コンデンサの強制電圧Vc未満となるようにする。しかしながら、漏れは非常に小さく、読み出しおよび書き込みサイクルの間コンデンサ22間の印加電圧は、コンデンサが読み出しおよび書き込みサイクルにおいてスイッチングするのに要する短い時間中は、強制電圧よりもかなり高めに留まる。好ましくは、ダイオード対42、44の漏れは、TCノード34の寄生漏れの総和よりも100倍以上大きい。典型的な技術的現状の強誘電体メモリでは、TCノードの漏れは、1平方センチメートル(cm)当たり約1マイクロアンペアのオーダーである。好ましくは、ダイオード対42,44の漏れは、1平方cm当たり1マイクロアンペアないし1平方cm当たり1000マイクロアンペアの間であり、最も好ましくは、1平方cm当たり50マイクロアンペアないし1平方cm当たり150マイクロアンペアである。好適な実施形態では、ダイオードの漏れは、1平方cm当たり約100マイクロアンペアである。
【0028】
好ましくは、ダイオード42および44は、ショットキ・バリア・ダイオードである。これらを形成するには、好ましくは、プラチナで形成したコンデンサ電極27および29をダイオードのアノードとして用い、ダイオードの各々のカソードとして作用する、低濃度にドープしたn型ポリシリコンの層と電極を接続する。
【0029】
図3は、メモリ・セル52を含むメモリ・アレイ50から成る本発明の別の好適な実施形態の電気回路図を示す。メモリ・セル50は、分路素子26が、1対のソース/ドレイン57および58有するトランジスタ56から成ることを除いて、先に論じたメモリ・セル20および40と同一である。好ましくは、トランジスタ56はMOSFETである。ソース/ドレイン57はノード34に接続されており、ソース/ドレイン58はプレート・ライン32に接続されている。トランジスタ56のゲートは分流路60に接続されている。第2メモリ・セル62は、そのトランジスタ24のゲート61が異なるワード・ライン68に接続され、分路トランジスタ66のゲート69が、異なる分流路70に接続されていることを除いて、メモリ・セル52と同一であり、その他の接続部は、共通プレート・ライン32で反射した、メモリ・セル52のそれらの鏡像である。当技術分野では公知であるが、ビット・ライン30に接続するメモリ・セル52および62を含むメモリ・セルの列が多数回複製され、各列が、点線74および76で示すように、別個のビット・ラインを有し、メモリ・セル52を含む行のようなメモリ・セルの行が多数回複製され、各行が、破線78で示すように、別個のワード・ラインおよび分流路を有し、行の各対が共通プレート・ラインを共用し、メモリ・アレイ50を形成する。当技術分野では公知であるが、メモリ50を動作させるには、書き込みおよび読み出しサイクルの間、それぞれ、信号WLnおよびCPをn番目のワード・ライン28および共通プレート・ライン32に、ぞれぞれ、ICチップ上の回路(図示せず)によって印加し、信号BLmをm番目のビット・ライン30上に印加または発生させる。WLn+1のような同様の信号も、メモリ・アレイ50の他のワード・ライン、ビット・ライン、およびプレート・ライン上に印加または発生する。図3に示す本発明の実施形態によれば、本発明による集積回路メモリ50を動作させるには、ICチップ上の回路(図示せず)によって、n番目の分流路60に追加の信号SLnを印加する。同様の信号も、メモリ・アレイ50の他の行78に対応して、70のような他の分流路に印加される。今論じた信号を発生するための回路については、ここでは詳細に論じない。何故なら、かかる回路は当技術分野では周知であるからである。加えて、本発明を動作させる間、TCノード34およびその他のTCノード上に、信号dnを発生する。n番目のコンデンサ22間に発生する信号Vfnについては、既に述べた。
【0030】
図3に示す本発明の実施形態の動作は、典型的な読み出し/書き込みサイクル中において回路50の種々のエレメント上に印加する信号および発生する信号を検討することによって、理解することができよう。図3における種々の回路エレメントに印加する信号および発生する信号BLm、WLn、SLn、CP、dn、およびVfnをボルト単位で、時間の関数として表わすタイミング・チャートを図4に示す。この実施形態では、プレート32は、アレイ50内の全メモリ・セルに共通となっており、1/2Vccの一定電圧に保持されている。サイクルの開始前では、SLnは高で、分路抵抗56をオンとし、ノード34をプレート・ライン32に接続する。したがって、ノード34上の信号dnは、1/2Vccよりも僅かに低い電圧となる。Vccからの非常に小さな偏差は、トランジスタ56間の小さな電圧降下によるものであり、この電圧降下は、ノード34の寄生漏れ抵抗と直列のその内部抵抗から成る分圧器によって生ずる分圧によるものである。サイクルの開始時、SLnは0ボルトに低下し、トランジスタ56をオフに切り替え、WLnは高に移行し、トランジスタ24をオンに切り替え、ノード34をビット・ライン30に接続する。当技術分野では公知であるが、ビット・ライン30は0ボルトに「プリチャージ」されており、フロートされている。当技術分野では公知であるが、ワード・ラインを昇圧する、即ち、WLnは1.5Vccに移行する。電圧Vfnがコンデンサ22の強制電圧よりも大きくなるまで、プレート・ラインが1/2Vccに留まる間、ノード34がビット・ライン電圧に低下することにより、電圧Vfnは負に移行し始める。即ち、回路は、電圧「読み出し電圧」、即ち、本発明の背景において論じた、メモリ・セルを読み出すために必要な電圧を発生する。この時点において、コンデンサ22が、電圧差によって発生した電界の方向と逆の分極方向(polarization direction)を有する状態、即ち、読み出し電圧とは逆の状態条件(state condition)にある場合、スイッチングを行う。電界と同じ方向を有する状態にある場合、即ち、読み出し電圧と同じ状態条件にある場合、スイッチングを行わない。信号BLm、dn、およびVfnは、この時点の後、サイクルの開始前の強誘電体コンデンサ22の状態に応じて、2つの異なる値の一方を取る。以前の状態が読み出し電圧の方向と逆である場合の値を実線で示し、以前の状態が読み出し電圧状態と同一である場合の電圧を点線で示す。同じ状態条件において、dnおよびBLmはほぼゼロとなる。強誘電体コンデンサ22の線形容量の結果として、常にビット・ラインにはいくらかの電荷の移転があるという事実のため、これらは完全にはゼロとはならず、したがって、Vfnはほぼ−1/2Vccとなる。逆の状態条件では、スイッチングする強誘電体コンデンサはスイッチング電荷を与え、このためにビット・ライン電圧BLmが多少上昇するためノード34の電圧dnがこれ以上低下するのを防止し、コンデンサ22間に発生した負電圧Vfnを低下させる。当技術分野では公知であるが、ビット・ライン30と基準電圧との間に接続されたセンス・アンプ(図示せず)が、より高い逆状態電圧406を検出した場合、ビット・ラインをVccに持っていく。これは、dnをVccに駆動し、Vfnを本質的に+1/2Vccに駆動する。センス・アンプがビット・ライン30上で同じ状態電圧408を検知した場合、ビット・ライン、したがってdnを本質的に0ボルトに持っていき、Vfnを本質的に−1/2Vccに駆動する。いずれの場合でも、これによってメモリをその元の状態と同じ状態に書き換え、同時にビット・ライン30を通じてセルの元の状態を外部記憶場所に出力する。任意に、一旦メモリ・セルから読み出しが行われたなら、本質的に図4のBLm曲線上で「OW」で示す時点において、書き込みを行うことができる。この場合、ビット・ラインは、セルに書き込むデータに応じて、高または低のいずれかに駆動され、対応する効果がdnおよびVfn上に現れる。任意の書き込みサイクルは、完全なメモリ・サイクルを更に短縮する。セルの状態を読み出し任意に書き込んだ後、ワード・ライン信号WLnはゼロに低下し、トランジスタ24をオフに切り替える。すると、BLm信号は再びゼロに駆動される。これは当技術分野では公知である。本発明の背景において論じた種々の漏れモードによってノード34から電圧が流出する可能性が生ずる前に、分流路信号SLnは高に移行し、トランジスタ56をオンに切り替え、dnを本質的に1/2Vccに上昇させ、Vfnを本質的にゼロに低下させる。これによって、次の読み出し/書き込みサイクルまで、メモリ・セル52の状態のあらゆる妨害を防止する。
【0031】
本発明による集積回路メモリ50(図3)のレイアウト例500を図5に示す。当技術分野では公知であるが、レイアウト500は、アレイ50を製造する際に用いられるマスクを表わし、低濃度にドープしたシリコン基板上に堆積される、回路の種々の部分を示すとも考えることができる。レイアウト500は、アレイの2つの列、単一の行、および別の行の一部を示す。アレイの残りは、単に、図示した部分の繰り返しである。他の部分を一層明確化するために、ビット・ラインを示さない。斜線を付けた水平領域28,70等は、ポリシリコン・ラインであり、それぞれ、ワード・ラインおよび分流路である。垂直構造504および505ならびに垂直構造に接続する518のような部分は、高濃度にドープしたアクティブ領域である。ライン28,70等がアクティブ領域と交差する、21および59のような場所では、トランジスタのゲートが形成される。当技術分野では公知であるが、ポリシリコンを配しパターニングした後、アクティブ領域を形成するイオン注入を実行し、ポリシリコンが被覆するアクティブ領域504および505の領域にイオン・インプラントが到達するのを、ポリシリコンが防止する。電極27および29ならびに強誘電体層510を有するコンデンサ22、ならびにアクティブ領域23および25やゲート21を有するトランジスタ24、ならびにアクティブ領域57および58やゲート59を有する分路トランジスタ56、ならびにプレート・ライン32のような回路の種々の部分は、図3で用いたのと同じ番号で示す。トランジスタ24のアクティブ領域25、およびトランジスタ56のアクティブ領域57は、本質的に同一領域であり、コンデンサ22の下側電極27の下に位置し、TCノード34を含む。アクティブ領域23へのビット・ラインのコンタクト506は、他の層に形成された孔であり、アルミニウム、タングステン、チタン、ポリシリコン、その組み合わせ、または当技術分野において公知の他の適切な材料のような導電体で充填する。アクティブ領域58へのプレート・ラインのコンタクト領域522も、他の層を貫通する孔であり、好ましくはチタンを含有する同様の導体で充填され、プレート・ライン32と接触する。上側電極29は、強誘電体層510と接触し、強誘電体層510上のエッチングされた領域を埋める、プレート・ライン32の一部によって形成される。プレート・ライン32は、プラチナで形成することが好ましいが、当技術分野では公知のその他の導電性材料で構成することも可能である。領域516は、当技術分野では公知であるが、厚いフィールド酸化物領域である。分流路70は、515においてフィールド酸化物領域516と重複しているので、マスクが僅かにずれた場合でも、アクティブ領域の注入による望ましくない導通領域は形成されない。この設計は、分流路70がオンとなりTCノード34を次のセルのTCノードと接続する間に導通する、小さな望ましくないチャネル領域530を形成する可能性がある。これは、双方のセルが非選択でも問題を生じない。何故なら、双方は常にこのときには同一電圧にあるからである。しかしながら、一方のセルが選択され他方のセルが選択されない場合、選択されないセルのノードは1/2Vccとなり、選択されたセルのノードはゼロおよび1/2Vcc間で変動する。これは、選択されないセルに妨害を生ずる虞れがある。領域530は、「等倍率」の図面では明確に示すことができないので、実際には図に示すよりも小さい。そして、プレート・ライン32へのコンタクト522が低抵抗コンタクトの場合、チャネル領域530を介した漏れが妨害を起こすことはなく、回路に影響を与えない。
【0032】
図5のレイアウトにおいて分路系11が占める領域は、通常ではアレイの行を1つ置きに分離し行を隔離するための領域である。分路系は、分流路60がVccである限り、領域25、59、518、および530を既定の電圧、前述の実施形態では1/2Vccに保持する。したがって、この領域は、分路系があっても、1組の行を次の組から隔離するように作用する。実際には、この領域はもう少し大きめに作られ、分路トランジスタを収容し、必要であれば、追加のフィールド酸化物516を加えてチャネル530を閉じる(close up)ことも可能であるが、マスクの整合を注意深く制御すれば、余分な領域は不要である。このように、この設計における分路系11は、チップ上において用いる追加の空間は、あるにしても、非常に小さくて済む。更に、好ましくは、分流路60および分路トランジスタ56は、ワード・ライン28およびトランジスタ24を形成するのと同時に、そして同一プロセス工程において作成し、孔522、この孔を埋めるプラグ、およびプレート・ライン32に対する残りの接続部は、孔506およびアクティブ領域23へのメタライゼーション接続部を形成するのと同時に、そして同一プロセス工程において作成する。その場合、分路系11の製造は、追加の製造プロセス工程を全く必要としない。
【0033】
プレート・ライン32への単一の分路接続137が多くのメモリ・セル104,105に対応する本発明によるメモリ・アレイ100を図6に示す。この実施形態では、図2および図3の実施形態におけると同様、基本的なメモリ・セル104は、強誘電体コンデンサ22およびトランジスタ24から成り、図1の論述において説明したように接続されている。また、各メモリ・セル104は、140のような分路トランジスタも含む。基本メモリ・セル104は、多くのメモリ・セルの行170を形成する複数のセル104、105ないし123の1つであり、105および123間のセルは、3つのドットで示しており、またセルの列172内の複数のセル104、108等の1つである。当技術分野では公知であるが、複数のかかるセルの行および列がメモリ・アレイ100を形成する。分路トランジスタ140のソース/ドレイン161は、プレート・ライン32に接続され、更に直前のメモリ・セル(図示せず)の右側の分路トランジスタ(図示せず)のソース/ドレインにも接続されている。一方、ソース/ドレイン162はノード34に接続されている。分路トランジスタ141のソース/ドレイン163は、ノード34に接続されており、一方ソース/ドレイン164はノード134に接続されている。同様に、行170内の分路トランジスタ142ないし159は、セル105ないし123のノード134ないし154間に直列に接続されている。分路トランジスタ159のソース/ドレイン168は、プレート・ライン32に接続され、更に次のメモリ・セル(図示せず)における左側の分路トランジスタ(図示せず)にも接続されている。このように、行170内の分路トランジスタ140,141等は全て、隔離されたノード34,134等の間に直列に接続され、161および168のような1つまたは2つのトランジスタのソース/ドレインに接続された、136および137のようなラインが時折あり、ライン136、137はプレート・ライン32に接続されている。好適な実施形態では、2n個のメモリ・セル毎に、即ち、分路トランジスタ141、142等(2n+1)個毎に、ソース/ドレインがプレート・ラインに接続されている。nはゼロから10までの整数である。しかし、本発明では、この数は、好ましくは、分路系101に用いられる材料、セル内で使用される領域とメモリの信頼性との間の種々のトレードオフ、メモリを適用する用途、およびその他の設計基準を含む多くの要因に依存すると考えている。最も好ましくはn=3であり、したがって、ソース/ドレインは、9つの分路トランジスタ141、142等毎に、プレート・ラインに接続される。行170内の全ての分路トランジスタ140、141、142、159等のゲート171、172、173、ないし189等は、分流路102に接続されている。したがって、分流路102が高の場合、分路トランジスタ140、141、142、159等は全てオンに切り替わり、ノード34,134、ないし158等は全て、ノードが行170内のどこにあるかに応じて、最大で(2n)/2個のトランジスタを介して、プレート・ライン32に接続される。同様に、(n+1)番目の行190は、一連の分路トランジスタ181、182、183、ないし199等を含み、それらのゲートは全て、アレイ100内のメモリ・セルの各行毎に分流路103等に接続される。
【0034】
図6の実施形態では、内部TCノードとプレート・ライン間の分路は、1つの行では時折配置されているだけであり、メモリ記憶状況が場合によっては妨害を招くという可能性がある。かかる状況は、一方の種類の単一信号、例えば、低信号が、他方の種類の多数の信号、例えば高信号の間に格納された場合である。この場合、分流路102がオンに切り替わると、1/2Vccよりも高い信号が一時的に発生し、これがノードに伝わり、低状態に切り替わり、セルを妨害する可能性があり、更にセルを高状態に再び切り替える可能性もあり得る。同様に、高信号を有するセルに、低信号を有する多くのセルが隣接する場合も考えられる。隣接するセルが同じ信号を有する場合、妨害はない。何故なら、セル間に一時的な電圧があっても、セル内に格納されている状態と同一方向であるからである。隣接する1つのセルのみが逆符号を有する場合、これも妨害を生ずることはない。何故なら、正味の信号でみれば、1/2Vccとなるからである。
【0035】
これまでの章で記載した妨害は、サイクルの書き換え段階(rewrite phase)の後でワード・ラインが低下する前に、ビット・ラインをプレート・ライン電圧に戻すことによって克服することができる。例えば、以下の図11の実施形態を参照されたい。これによって、強誘電体コンデンサが高状態または低状態のいずれを保持していても、いずれの強誘電体コンデンサ間にも電圧がないことが保証される。
【0036】
前述の妨害を克服する別の方法は、本発明の関連する好適な実施形態、即ち、図7に示すメモリ・アレイ700を使用することである。アレイ700の基本メモリ・セル704は、4T2C設計である。即ち、4つのトランジスタ724、754、741、および742、ならびに2つのコンデンサ722および752を含む。図7の回路を図6の回路と比較すると、図7のトランジスタ724、754、741、および742、コンデンサ722および752、ビット・ライン730および731、ワード・ライン728、分流路702、ならびにプレート・ライン732間の接続は、図6のトランジスタ24、124、141、142、コンデンサ22および122、ビット・ライン30および130、ワード・ライン28、分流路102、ならびにプレート・ライン32間の接続と同一であることが示される。また、図7における分路系701のエレメントおよび接続も、図6におけると同一である。即ち、プレート・ライン732に接続するライン736、737が時折あり、更に接続部に余分なトランジスタ740があって、734のような各TCノードが、それとプレート・ライン732との間に、740のようなトランジスタを有することを保証する。図7の回路における相違は、ライン730、731、702、728、および732にそれぞれ印加される信号BLTm、BLCm、SLTn、WLTn、およびCPTnにある。分路系701がない場合、図7の回路は、DRAMおよびFeRAM双方において用いられている周知の2T2C設計となり、この場合コンデンサ722およびトランジスタ724から成る1/2セル705が、コンデンサ752およびトランジスタ754から成る1/2セル706に対するダミー即ち相補セルとして作用する。したがって、セル704は、前述の2T2Cメモリ・セル設計の改良であり、その改良の鍵となる部分は、分路系701である。公知の2T2C設計におけると同様、改良4T2C設計でも、コンデンサ752は常にコンデンサ722とは逆の状態であり、したがって、読み出しおよび書き込みサイクルの終了時には、ノード734および735の一方は高電圧即ちVcc電圧となり、他方は低電圧即ちゼロ電圧となる。つまり、分流路702が高に移行しトランジスタ741がオンに切り替わると、ノード734および735上の電圧は素早く1/2Vccになる。これは、各4T2Cセルに当てはまり、したがって隔離されているノード全てが1/2Vccとなる。このように、かかる設計では、プレート・ライン732への接続736、737等は非常に少ない数で済む。何故なら、プレート電圧が固定でパルス状でない場合、その唯一の機能は、隔離されているノード734および735を1/2Vccに保持することであり、読み出しまたは書き込みの後にこれらを1/2Vccに持っていくことではないからである。
【0037】
メモリ・アレイ100および700のセル・レイアウト例を図8に示す。論述を容易にするために、直前に説明した図7の回路700について論ずることにするが、図6の回路100についても論ずることができることは、当業者には明らかであろう。図5におけるように、ポリシリコンのワード・ライン728および分流路702は、斜線を付けた主水平領域であり、主に垂直に向いた領域803、804および805は高濃度にドープしたアクティブ領域である。この場合も、ポリシリコンの下にある領域には、ドープ即ち注入が行われず、ポリシリコンがアクティブ領域と交差するところには、724および741のようなトランジスタの721および771のようなゲートがそれぞれ形成される。ビット・ライン730、731がこのレイアウトに示されている。ビット・ライン730は、コンタクト806内にあるメタライゼーション導電性プラグを通じてアクティブ領域723に接触する。この実施形態では、強誘電体コンデンサ722は、厚い酸化物層830上で、トランジスタ724からある距離だけずれている。かかるコンデンサ構造に関する詳しい論述については、1995年11月21日に付与された米国特許第5,468,684号を参照されたい。アクティブ領域725との接触は、コンタクト・ホール808内にある導電性プラグ、および下側電極727に接続するメタライゼーション層809を通じて行われる。強誘電体層810は下側電極727を覆い、上側電極729は強誘電体層810の上に位置する。上側電極およびプレート・ライン732間の接触は、コンタクト・ホール822と、当該ホールに突入し強誘電体層510と接触するプレート・ライン・メタライゼーションの一部とを介して行われる。分流路702は、フィールド酸化物領域816と815において重複しているので、マスクが多少ずれた場合、アクティブ領域の注入による望ましくない導電性領域は形成されない。トランジスタ740の分路アクティブ領域770間の接触は、2、4、8、16、または32個のセル毎に、分路トランジスタのアクティブ領域770へのコンタクト・ホール840、接続部736を形成するメタライゼーション841、および導電性プラグがプレート・ライン732に接続するコンタクト・ホール842を介して行われる。
【0038】
図6および図7の設計に用いるチップ面積は、メモリ・セルへの妨害を回避する同等の従来技術のメモリ設計よりもはるかに少ない。余分なMOSFET,即ち、分路トランジスタ140等が占めるチップ面積は非常に少ない。これらはビット・ライン730および731の下に位置し、セルの設計に既に含まれているポリシリコン・ラインを用いるか、あるいは容易に組み込むことができ、これらは既存のドープしたアクティブ領域を利用し、余分なコンタクトを全く必要としない。セル領域を主に使用するのは、プレート・ラインへの接続部136、137、736、737等であり、これらは余分な領域を必要とする。しかしながら、これらはセル8ないし32個毎にあればよいので、プレート・ラインへの接続によって使用される余分なセル領域は最小限に抑えられ、従来技術のこの問題に対する解決策において浪費される領域よりは遥かに少ない。更に、分流路702および741のような分路トランジスタの製造は、ワード・ライン728およびトランジスタ724と同時にかつ同じプロセス工程において行われ、分路接続構造850全体、即ち、コネクタ736、コンタクト・ホール840およびこの孔を満たすプラグ、ならびにコンタクト・ホール842およびこの孔を満たすメタライゼーションは、コンデンサ722およびアクティブ領域725間の接続と同時に、かつこれを行うために用いられる同じプロセス工程で形成されるので、分路系701を製造するためには、追加のプロセス工程を必要としない。
【0039】
図9は、プレート電圧CPnを固定した場合のタイミング図、即ち、縦軸に沿って電圧および横軸に沿って時間を表わし、図6の実施例に対する信号BLm、WLn、SLn、CPn、SL(n+1)、dnm、d(n+1)m、Vf、およびVccを示すグラフである。このタイミング図について論ずるにあたり、セル104および184に言及する。何故なら、他のセルは、そのワード・ラインおよびビット・ラインが選択された場合に同様に動作するからである。図9のタイミング図は、2T1Cメモリ・セル104に対して読み出しまたは書き込みが行われている、即ち、選択されたセルであり、セル184は選択されないセルであることを想定したものである。Vccは、メモリの電源がオンになっている限り、通常サイクル間ではオンのままであるが、サイクルの開始時にオンになり、サイクルの終了時にオフとなるように示すことにより、サイクル・タイミングと共に、電力投入および電力遮断のタイミングについても論ずることができるようにした。分流路信号SLnおよびSL(n+1)、ならびにアレイ100内の分流路の残りは、電力投入時にオンとなり電源電圧Vccと共にVccに達する。これより、分路トランジスタ140、141等および191、192等がオンに切り替わる。その直後に、プレート・ライン電圧CPnが1/2Vccに達し、dnmおよびd(n+1)mが1/2Vccに上昇する。何故なら、分路トランジスタ24および191がオンとなり、したがってVfはゼロに留まるからである。セル104の読み出し/書き込みサイクルの丁度開始前に、SLnは低となり、トランジスタ140および141等をオフに切り替え、その後直ぐにWLnが高となり、トランジスタ24をオンに切り替える。BLmは、当技術分野では公知のプリチャージのために低となっており、したがってdnmはほぼ0ボルトに向かって低下する。すると、図4の対応する信号について論じたように、信号BLm、dnmおよびVfが応答し、時点OWにおいて任意の書き込みが再び行われるが、相違が1つある。この場合、ワード・ライン信号WLnは最初にVccに上昇し、次いでブースト回路(図示せず)によって1.5Vccに昇圧され、メモリ・セル108の状態に応じて、BLmおよびdnmを完全なVcc電圧に上昇させるか、または完全な0ボルトに低下させ、その結果、Vfが最大Vcc電圧の1/2に上昇するか、または完全な0ボルトに低下する。WLn信号はゼロに低下し、読み出し/書き込みサイクルの終了を開始し、トランジスタ24をオフに切り替え、ノード34を隔離し、次いで、当技術分野では公知のプリチャージ回路によってBLmが再びゼロに低下し、次のサイクルに備える。次に、SLnが再びVccに上昇してトランジスタ140および141をオンに切り替え、dnmを再度1/2Vccに持っていく。このサイクル全体にわたって、選択されないセルの分流路電圧、即ち、SL(n+1)は高に留まり、d(n+1)mを1/2Vccに保持する。電力遮断時に、Vccは低下し始め、SLnおよびSL(n+1)も低下する。Vccの低下が検出されると直ちに、Vccがゼロに低下することができる前に、CPnは素早く0ボルトに引き下げられ、dnmおよびd(n+1)をゼロに引き下げる。次いで、Vcc、SLn、およびSL(n+1)はその0ボルトへの低下を継続する。
【0040】
図10は、プレート電圧CPnをデコードしパルス状に1/2Vccにした場合のタイミング図、即ち、縦軸に沿って電圧および横軸に沿って時間を取り、図6の実施例に対する信号BLm、WLn、SLn、CPn、SL(n+1)、dnm、d(n+1)m、Vf、およびVccを示すグラフである。このタイミング図について論ずるにあたり、再びセル104および184に言及する。何故なら、他のセルは、そのワード・ラインおよびビット・ラインが選択され、セル104が選択され、セル184が選択されない場合に同様に動作するからである。前述の論述におけると同様、電力投入および電力遮断サイクルが図に含まれている。この実施形態のタイミングに対する主な相違は、プレート・ライン信号CPnが、セル104が選択されているサイクル中を除いて低に留まっていることであり、その場合、分流路信号SLnがゼロに低下した後に、WLnが上昇するのとほぼ同時に、1/2Vccに上昇することである。その結果、d(n+1)mおよびdnmは、トランジスタ24がオンに切り替わるまで0ボルトに留まり、その時、SL(n+1)は未だ高であるので、d(n+1)mはCPnと共に1/2Vccに上昇し、dnmは本質的にビット・ライン電圧BLmに上昇する。これは、前述と同様、メモリ・セル104の状態によって異なる。そして、WLnの低下およびSLnの上昇に続いてCPnがゼロに低下するまで、BLm、dnmおよびVfの応答は、図9のタイミング図におけると同一である。この時点で、dnmおよびd(n+1)mは、CPnと共にゼロに低下することによって応答する。電力遮断は単純であり、SLnおよびSL(n+1)がVccと共にゼロに低下する。
【0041】
図11は、プレート電圧CPnをデコードしパルス状にVccにした場合のタイミング図、即ち、縦軸に沿って電圧および横軸に沿って時間を取り、図6の実施例に対する信号BLm、WLn、SLn、CPn、SL(n+1)、dnm、d(n+1)m、Vf、およびVccを示すグラフである。このタイミング図について論ずるにあたり、再びセル104および184に言及する。何故なら、他のセルは、そのワード・ラインおよびビット・ラインが選択され、セル104が選択され、セル184が選択されない場合に同様に動作するからである。前述の論述におけると同様、電力投入および電力遮断サイクルが図に含まれている。CPn信号は、図9および図10の実施例と比較すると、この実施例ではその大きさおよびタイミング双方で相違する。プレート・ライン信号CPnは、分流路信号SLnが低下した後でWLnが上昇するのとほぼ同時に、最大電源電圧Vccに駆動され、書き換え/書き込み段階においてWLnが1.5Vccにある間に再度ゼロに戻る。CPnが最大電源電圧Vccになる結果、BLmおよびdnmは、それぞれ、1102および1104におけるそれらの初期上昇において多少高くなり、Vfは読み取りパルス1105において−Vcc付近に移行し、d(n+1)mは最大電源電圧Vccに移行する。書き換え/書き込み段階の間、即ち、BLmおよびdnm信号の領域1106、1108において、CPnがゼロに低下する結果として、Vfは書き換えまたは書き込みパルス1110においてVccに上昇し、d(n+1)mは同時にゼロに低下する。書き換え/書き込み段階中にCPnが最大電源電圧となり再度ゼロに戻ることの別の結果として、メモリ・セル108が同一状態にある場合、およびそれが逆の状態にある場合で、サイクルの異なる部分において書き換え/書き込みが行われることがあげられる。即ち、同一状態では、書き換え/書き込みは時間領域1111で行われ、逆状態では書き換え/書き込みは時間領域1112で行われる。また、ノード34およびプレート・ライン32は双方とも0ボルトであるので、領域1114において、逆状態の場合にはCPnが低下したとき、同一状態の場合にはゼロに戻るときに、プレート・ライン32およびノード34は双方とも最大電圧Vccにあるという事実のために、Vf信号は、最大Vcc電圧に上昇する前に、一時的に時点1113において0ボルトに戻ることに注意されたい。この実施形態における別の相違は、CPnが最大電源電圧Vccにあるタイミング・サイクルの部分において、SL(n+1)信号が昇圧されることである。この昇圧によって、選択されないセルのノードが最大電源電圧Vccに上昇することを保証する。即ち、ゲートがVccにあるトランジスタは、通常、最大Vcc電圧が一方のソース/ドレインから他方に転送されるのを防止する内部電圧スレシホルドを有する。しかしながら、分流路を昇圧することによって、最大電圧を転送することを可能にする。これによって、選択された行170と対をなす行190の選択されないセルにおいて、分路トランジスタ191等が最大にオンとなり、プレート・ライン32上の余分な電圧を分流させ、プレート・ライン32上のより高い電圧によって行190内の非選択セル186等に対する妨害を防止することができる。図11の実施形態における更に別の相違は、ビット・ラインがプリチャージ回路によってゼロに戻される領域1116の間、WLnは高に留まることである。これによって、dnmは、直ちに時点1118において、前述の実施形態におけるような1/2Vccではなく、ゼロに持っていかれる。電力遮断は、図10におけると同一である。
【0042】
図12は、共用分流路を採用するメモリ・セル・アレイ1200のレイアウトであり、図13はこのアレイの回路図である。トランジスタ24およびコンデンサ22は、図5におけるものと同一であり、種々の部分にはそれに応じて番号が付けられている。分散MOSFETチャネル1211が、分流路1260がアクティブ領域の上に位置する、1261のような場所、特に分流路1260が1232、1230、1231、1233、1235のようなアクティブ領域部分と交差する場所に形成されている。前述と同様、コンタクト1222がプレート・ライン32をソース/ドレイン1218と接続する。分流路1260がVccにある場合、分散MOSFET1211はオンとなり、ノード34および他の全ての対応するTCノードをソース・ドレイン1218に、そしてコンタクト1222を通じてプレート・ライン32に接続する。この分路系は、図5のレイアウトに関して説明したのと同様に、非常に小型のレイアウトをもたらす。図13は、図12のレイアウトの等価回路図を示し、対応する部分は、対応する番号で示されている。
【0043】
図14は、集積回路メモリ436の一例を示すブロック図であり、50、100、700および1200のような、本発明によるメモリ・アレイが利用されている。簡略化のために、図示の実施形態は、16Kx1のFeRAMとするが、この素材は多種多様のサイズおよび形式のメモリにも利用可能である。図示の16Kの実施形態では、7本のアドレス入力ライン438があり、行アドレス・レジスタ439および列アドレス・レジスタ440に接続する。行アドレス・レジスタ439は、7本のライン442を通じて行デコーダ441に接続され、列アドレス・レジスタ440は、7本のライン444を通じて、列デコーダ/データ入出力マルチプレクサ443に接続されている。行デコーダ441は、128本のライン446を通じて128x128メモリ・セル・アレイ445に接続されており、列デコーダ/データ入出力マルチプレクサ443は128本のライン447を通じてセンス・アンプ479およびメモリ・セル・アレイ445に接続されている。信号発生器480が256本までのライン484を通じてアレイ445に接続されている。これらのラインは、先に論じた分路およびプレート・ラインであるので、ラインの数は、先に論じた本発明のどの実施形態を利用するかによって異なる。例えば、全てのセルに共通プレート・ラインを用い、各行に別個の分流路を用いた場合、129本のライン484だけがあれば済む。RAS’信号ライン448は行アドレス・レジスタ439、行デコーダ441、列デコーダ/データ入出力マルチプレクサ443、および信号発生器480に接続されており、一方CAS’信号ライン449は、列アドレス・レジスタ440、列デコーダ/データ入出力マルチプレクサ443、および信号発生器480に接続されている。(ここの論述では、’は信号の反転を示す。)入出力データ・ライン435は、列デコーダ/データ入出力マルチプレクサ443に接続されている。また、メモリ436は、公称出力電圧Vccおよびその他の電力を信号発生器480および必要に応じてシステムの残りの部分に供給する電源499も含む。
【0044】
メモリ・セル・アレイ445は、128x128=16,384個のメモリ・セルを内蔵し、従来より16Kと呼ばれている。これらのセルは、52、104、または704のような、強誘電体スイッチング・コンデンサを用いたセルである。ライン446は、28のようなワード・ラインである。ライン447は、30のようなビット・ラインである。
【0045】
図14におけるメモリの動作は以下の通りである。ライン438上に置かれた行アドレス信号A0ないしA6および列アドレス信号A7ないしA13が、RAS’およびCAS’信号を利用して、アドレス・レジスタ439、440によって多重化され、行デコーダ441および列デコーダ/データ入出力マルチプレクサ443にそれぞれ渡される。行デコーダ441は、先に論じたWLn信号のようなワード・ライン信号をワード・ライン446の1つに置く。通常、アドレスされているセルのワード・ライン上に信号を置く。列デコーダ/データ入出力マルチプレクサ443は、機能が書き込み機能かまたは読み出し機能かに応じて、列アドレスに対応するビット・ライン447の1つに、ライン435上に入力されたデータ信号を置くか、あるいはデータ・ライン435上に、列アドレスに対応するビット・ライン447の1つにある信号を出力する。これは、先に論じたBLm信号のようなビット・ライン信号である。当技術分野では公知であるが、読み出し機能がトリガされるのは、RAS’信号がCAS’信号に先立つときであり、書き込み機能がトリガされるのは、RAS’信号の前にCAS’信号が来るときである。当技術分野では周知であるが、センス・アンプ79はライン47に沿って配置され、当該ライン上の信号を増幅する。先に論じたSLnおよびCPn信号のような分流路信号およびプレート・ライン信号は、CAS*およびRAS*信号ならびに内部チップ・クロックに基づいて、信号発生器480によって生成される。したがって、信号発生器480は、分路系11、101、および701の一部を形成する。メモリによっては、信号発生器480および行デコーダ441を結合し単一の信号発生ユニットにする場合もある。行デコーダ441および信号発生器480の回路は、昇圧された信号を含む、先に論じたワード・ライン信号、分流路信号、およびプレート・ライン信号を生成するために必要な全ての回路を含む。この回路は、集積回路メモリ設計の技術分野では公知であり、ここではこれ以上論じないことにする。先に概説した機能を実行するために必要または有用な他のロジック、ならびに他の公知のメモリ機能もメモリ436に含まれるが、本発明に直接摘要可能ではないので、示すことも論ずることも控える。
【0046】
以上、新規な集積回路メモリ、メモリ・アレイ、およびメモリ・セル、ならびに新規なメモリ動作方法について説明した。図に示し本明細書において説明した特定の実施形態は、例示の目的のためのものであって、請求の範囲に記載する本発明を限定するものと解釈すべきではないことは理解されよう。更に、本発明の概念から逸脱することなく、記載した具体的な実施形態の多数の使用や修正が今や当業者には可能であることは明白である。例えば、分流路および分路プロセスを用いたメモリが、比較的単純かつ経済的に、強誘電体メモリ・セルの読み出しに伴う問題を解決し、多くのその他の利点を有することが示された今となっては、分路系の他の実施形態を利用した別のメモリも設計可能である。例えば、強誘電体メモリではトランジスタ以外にスイッチを用いることは公知である。例えば、米国特許第2,876,436号を参照されたい。これは、分路26がなく、トランジスタの代わりにダイオードをスイッチとして用いることを除いて、図1の「1T/1C」と同一のメモリについて記載する。分路26は、このようなメモリでも同一の機能を実行する。更に、メモリにおいて、強誘電体エレメントとして、コンデンサ以外のメモリ・エレメントを用いることも公知である。例えば、1996年6月4日にLarry D.McMillan et al.(ラリーD.マクミランその他)に付与された米国特許第5,523,964号、1996年7月30日にTakashi Mihara(タカシ・ミハラ)に付与された米国特許第5,541,870号は双方共、強誘電体メモリにおいて、メモリ・エレメントとしての強誘電体FETの使用を示す。これら双方の特許では、FETのゲートまたはFETのソースおよびドレインのいずれかにアドレスするために1つ以上のトランジスタを用いており、これらのトランジスタが隔離ノードを形成し、ここに開示した分路系はこれらのノードに対する妨害問題を防止する。同様に、他の機能を追加することも可能であり、更に等価な部分をここに記載したものと置換することも可能である。
【図面の簡単な説明】
【図1】 本発明による、メモリ・セルの一般化した電気回路図である。
【図2】 本発明によるメモリ・セルの好適な一実施形態の電気回路図である。
【図3】 本発明によるメモリ・セル・アレイの別の好適な実施形態の電気回路図である。
【図4】 電気ライン上に発生した電圧、および図3の回路のあるエレメント間に発生した電圧を、時間の関数として示すタイミング図である。
【図5】 図3の回路のメモリ・セルのレイアウト例である。
【図6】 単一の分流路が多くのメモリ・セルに対応する、本発明によるメモリ・セル・アレイの好適な実施形態の電気回路図である。
【図7】 本発明による4T2Cメモリ・セル・アレイの好適な実施形態の電気回路図である。
【図8】 図6および図7の回路のレイアウト例である。
【図9】 固定プレート電圧を用いた場合に、図6の回路の電気ライン上に発生した電圧、およびあるエレメント間に発生した電圧を、時間の関数として示すタイミング図である。
【図10】 プレート電圧を電源電圧の半分のパルス状とした場合に、図6の回路の電気ライン上に発生する電圧、およびあるエレメント間に発生する電圧を、時間の関数として示すタイミング図である。
【図11】 プレート電圧を最大電源電圧のパルス状とした場合に、図6の回路の電気ライン上に発生する電圧、およびあるエレメント間に発生する電圧を、時間の関数として示すタイミング図である。
【図12】 共用分流路を利用した集積回路メモリ・アレイのレイアウト例である。
【図13】 図12のメモリ・アレイの電気回路図である。
【図14】 本発明によるメモリ・アレイ50、100、700、および1200を使用可能な、典型的な集積回路メモリの電気ブロック図である。

Claims (15)

  1. 強誘電体メモリ(436)であって、ビット・ライン(30)と、該ビット・ラインに接続されたスイッチ(24)と、第1電極(27)を有する強誘電体メモリ・エレメント(22)とを備え、前記第1電極が前記スイッチに接続され前記スイッチがオフのときに前記ビット・ラインから隔離されるノード(34)を形成し、前記強誘電体メモリが2つの隔離ノード(34、134)を含み、所定時間中、前記2つの隔離ノードを電気的に直接接続する分路素子(141)を含む分路系(101)を有することを特徴とする強誘電体メモリ。
  2. 請求項1記載の強誘電体メモリにおいて、前記分路素子(141)が、ショットキ・ダイオード、抵抗素子、および1対のバック・ツー・バック・ダイオードから成る群から選択されることを特徴とする強誘電体メモリ。
  3. 請求項1または2記載の強誘電体メモリにおいて、前記分路系が分路トランジスタ(141)を備えることを特徴とする強誘電体メモリ。
  4. 請求項3記載の強誘電体メモリにおいて、該メモリが、出力電圧(Vcc)を有する電圧源(499)を含み、前記分路トランジスタがゲート(172)を含み、前記分路系が、
    前記分路トランジスタ(141)のゲートに接続された分流路(102)と、
    分流路信号(SLn)を前記分流路に印加する信号発生器(480)であって、前記信号が、前記所定時間の少なくとも一部の間、前記出力電圧の電圧より高く昇圧される、信号発生器と、
    を含むことを特徴とする強誘電体メモリ。
  5. 請求項1、2、3、または4記載の強誘電体メモリにおいて、該メモリが、更に、前記コンデンサ(22)の第2電極に電圧信号を供給するプレート・ライン(32)を備え、前記分路系(101)が、前記隔離ノード(34)の一方およびプレート・ラインを電気的に直接接続する分路素子(140)を備えることを特徴とする強誘電体メモリ。
  6. 請求項3記載の強誘電体メモリにおいて、前記トランジスタ(24)およびコンデンサ(22)が前記メモリにおける第1メモリ・セル(104)の一部であり、前記メモリが、複数の前記メモリ・セル(104、106)と、該メモリ・セル内のトランジスタ(24、126)のゲート(21、121)に接続されている複数のワード・ライン(28、128)を含み、前記所定時間が、本質的に、前記第1メモリ・セル(104)に接続されている前記ワード・ライン(28)が選択されていない、前記メモリのサイクルの全てを含むことを特徴とする強誘電体メモリ。
  7. 請求項1記載の強誘電体メモリであって、前記スイッチが、第1ソース/ドレイン(25)を有する第1トランジスタ(24)および第2ソース/ドレイン(125)を有する第2トランジスタ(124)を備え、前記第1電極が第1電極対(27、29)を有する第1コンデンサ(22)の一方の電極、および第2電極対(127、129)を有する第2コンデンサ(122)の一方の電極であり、前記第1電極対の一方が前記第1トランジスタの前記第1ソース/ドレインに接続され前記第1トランジスタがオフのときに前記ビット・ラインから隔離される第1隔離ノード(34)を形成し、前記第2電極対の一方が前記第2トランジスタの前記第2ソース/ドレインに接続され前記第2トランジスタがオフのときに前記ビット・ラインから隔離される第2隔離ノード(134)を形成し、前記分路系(101)が、前記第1隔離ノードおよび前記第2隔離ノードを電気的に直接接続し前記ノード上の電圧を本質的に等化する素子(141)を備えることを特徴とする強誘電体メモリ。
  8. 請求項1記載の強誘電体メモリにおいて、前記メモリが複数のメモリ・セル(104、105)を含み、前記メモリ・セルの各々が前記隔離ノード(34、134)の一方を含み、前記分路系(101)が、
    前記所定時間中、前記セルの各々における前記隔離ノードの前記一方を、前記セルの1つの他方における前記隔離ノードの1つに電気的に直接接続する第1分路素子(141)と、
    前記所定時間中、前記隔離ノードの少なくとも1つを、前記メモリ・エレメント(22)の前記第2電極(29)に電気的に直接接続する第2分路素子(171)と、
    を備えることを特徴とする強誘電体メモリ。
  9. 請求項8記載の強誘電体メモリにおいて、前記メモリ・セルの2個毎に、前記第2分路素子(171)が1つあり、nが0から10の整数であることを特徴とする強誘電体メモリ。
  10. 請求項8記載の強誘電体メモリにおいて、前記メモリ・セルの8ないし32個毎に、前記第2分路素子(171)が1つあることを特徴とする強誘電体メモリ。
  11. ビット・ライン(30)と、該ビット・ラインと接続されたスイッチ(24)及び第1電極(27)を有する強誘電体メモリ・エレメント(22)とから成るメモリ・セル(104)と、を含む強誘電体メモリ(436)の動作方法であって、前記第1電極が前記スイッチに接続され、前記スイッチがオフのときに前記ビット・ラインから隔離されるノード(34)を形成し、前記メモリが2つの隔離ノード(34、134)を含み、所定時間中、前記隔離ノード電気的に直接接続するステップを特徴とする方法。
  12. 請求項11記載の方法において、前記強誘電体メモリ・エレメントが第2電極(29)を含み、更に、前記所定時間中、前記隔離ノード(34)の少なくとも1つを、その対応する第2電極(29)に電気的に直接接続するステップを含むことを特徴とする方法。
  13. 請求項11または12記載の方法において、前記スイッチが、第1ソース/ドレイン(25)、第2ソース・ドレイン(23)、およびゲート(21)を有するトランジスタ(24)を備え、前記強誘電体メモリ・エレメントが、第1電極(27)および第2電極(29)を有する強誘電体コンデンサ(22)を備え、前記第1電極を前記トランジスタの前記第1ソース/ドレイン(25)に接続して前記トランジスタがオフのときに前記隔離ノード(34)を形成し、前記メモリが、更に、ビット・ライン(30)、ワード・ライン(28)、およびプレート・ライン(32)を含み、前記ビット・ラインを前記第2ソース/ドレイン(23)に接続し、前記ワード・ラインを前記ゲートに接続し、前記プレート・ラインを前記第2電極に接続し、前記方法が、更に、
    前記メモリ・セル上において、書き込み/書き換えサイクルを実行するステップであって、前記ワード・ライン上の電圧を上昇させ、前記書き込み/書き換えサイクルの終了時に前記ビット・ライン上の電圧を、前記プレート・ライン上の電圧と同じ電圧に調節するステップを含む、
    ことを特徴とする方法。
  14. 請求項11、12または13記載の方法において、前記メモリが、出力電圧(Vcc)を有する電圧源(499)と、ゲート(194)を含む分路トランジスタ(191)と、前記分路トランジスタのゲートに接続された分流路(103)を含み、前記出力電圧よりも高い電圧を、前記分流路に印加するステップを更に含むことを特徴とする方法。
  15. 請求項11記載の強誘電体メモリ・セルの動作方法であって、前記スイッチが、第1ソース/ドレイン(25)を有する第1トランジスタ(24)および第2ソース/ドレイン(125)を有する第2トランジスタ(124)を備え、前記第1電極が第1電極対(27、29)を有する第1コンデンサ(22)の電極、および第2電極対(127、129)を有する第2コンデンサ(122)の電極であり、前記第1電極対の一方が前記第1トランジスタの前記第1ソース/ドレインに接続され前記第1トランジスタがオフのときに前記ビット・ラインから隔離される第1の隔離ノード(34)を形成し、前記第2電極対の一方が前記第2トランジスタの前記第2ソース/ドレインに接続され前記第2トランジスタがオフのときに前記ビット・ラインから隔離される第2の隔離ノード(134)を形成し、前記電気的に直接接続するステップが、前記所定時間中、前記第1隔離ノード(34)および前記第2隔離ノード(134)を電気的に直接接続し前記ノード上の電圧を本質的に等化するステップを含むことを特徴とする方法。
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