JPS5877094A - メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は各々のメモリ・セルがキャパシタトシて電界を
記ｌするような基板上のＦＥＴからなるマルチ・セル・
メモリに関する。本発明は、記ｌされた低いレベルの、
即ち大地のレベルが基板に対して印加された電位ヘトリ
フトする傾向を呈する、容量性の場所にデータ’ｋＥ確
に連続して記憶し、そして検索する技術に向けられる。

メモリは全体としてワード線即ち列線及び行線叩ちビッ
ト線を有する体系的なマトリックスの形態を有する。

アクセス即ちスイッチＦＥＴは行線及び列線全駆動する
ことによって選択される。

容量性の記は場所の基板電圧レベルのドリフトの問題は
その問題を解決するための回路とともに従来技術におい
ては言及されたことがない。その問題は感知時間が短い
場合には減じられる。ある製造技術によって基板に対す
るある電圧レベルの印加が回避され、ドリフトがとシ除
かれる。問題Ｈ石檜＋１　　、　ト＃ＩＪ　　フ　ト≠
がプ１づしｈち１八憔Δ　　−ｒ−へ１中リフトはメモ
リ・セルに対するアクセス・スイッチ・トランジスタを
オンにする状態へ向う。最初に大地電源を記はする各々
のセルはそのアクセス・トランジスタがヌレツショルド
付近帽バイアスされる。これによって、ドリフト後の大
地レベルのメモリ・セルが感知線から電荷を通すにつれ
て通常の読叡り及び瞥込みの間の感知動作が甚だし′　
　　く力比される。電荷を流出させることに加えてアク
セス・トランジスタは更に、ヌレツショルド付近へのド
リフトが生じた全ての記は場所において雑音全通過させ
る。

本発明によって、ドレインが高い電位に駆動され、よっ
て負の電荷を取出すアクセス・トランジスタのゲートに
対してスレッショルド電圧を印加　。

する回路システムによってドリフトが反転される。

スレッショルドに劃−された電位ヲ用いることはＵＳＰ
４２’０４２７７におけるメモリ回路において示されて
いる。しかしながらこれは振動を減じるために所定のレ
ベルへビット線を保持する２うに働らくものである。

基板電位及びその負の状態へのドリフトは実用的であっ
て実質的に電力を必要としない回路設計によって回避さ
れる。低い電力要件の故に、本発明にかかる回路は電力
が失われた際のメモリにおける情報の自動的保護も兼ね
待機バッテリを用いるのによく適している。

本発明はワード線上の全ての記は場所選択−スイッチＦ
ＥＴ用ゲートを大地電位レベルより高いスレッショルド
にバベアヌし、ビットｉｉデータ感知の間開時に高い電
位に駆動するための手段を用いる。これは最初に接地さ
れた記［ｍ置の全てを大地電位に駆動する。刻時された
間隔において簡単に行なわれる。読取シ及び書込み動作
の間に、アクセス・トランジスタのゲートに対してより
高１い信号が与えられる。

電圧のバランス状態を達成し、実質的な電流を用いない
フィードバック回路において周期的なパルスが働くとこ
ろの好ましい実施例が開示される。

アクセス・トランジスタと同じスレッショルドを有する
トランジスタが、アクセス・トランジスタのゲートに加
えられる信号レベルを画定するためにドレイン及びソー
スの両方に接続される。ＦＥＴはスレッショルド電位源
の出力を接地させるが、接地するＦＥＴのゲートへ接続
されたＦＥＴのゲートに対して印加される周期的な信号
によってスイッチ・オフされる。

公知の酸良の技法は、高いレベルに荷電された場合に周
期的にリフレツショされ、容量性のメモリが通常遭遇す
る基板ドリフトと反対となるようにそのドリフ）１−負
にする、容量性の記は場所を有するメモリ・セルを含む
ので、そのメモリ・セル及びマルチ・セル・メモリの幾
分詳細な説明が本明細瞥において示される。

第１図は大きなランダム・アクセス・メモリの一部であ
る学−のメモリ・セルであって、通常は行及び列に接続
され、各々のセルが複数のワード線及びピッＨ１の１つ
全選択することによってアドレスされるものである。た
とえばワード線１ａが選択スイッチＦＥＴ５のゲート３
並びに他の行における対応するトランジスタのゲートへ
接１１れる。ビット線７ａはスイッチ・トランジスタ５
のドレインへ接続され、さらに他の列における対応する
トランジスタのドレインへ接続されている。

スイッチ、電圧付勢キャパシタ、抵抗もしくは以下にお
いて説明されるような容量性データ記は素子として溝成
されてい゛るかどうかに関係なく本発明のＦＥＴは全て
ＭＯＳ　　ＦＥＴである。そのようなトランジスタは公
知であって、ソース及びドレイン領域を形成するために
金属酸化物に不純物が注入されたゲート領域を達成すべ
く金属酸化物（ここでは二酸化シリコン）を用いている
。ソース及びドレイン領域の間のゲートの下の動作頭載
はチャネルである。この実施例は実質的に一般的に知ら
れた回路製造技術を用いるので本発明に独特の部分のみ
が詳細に示される。

スイッチ・トランジスタ５のソースはチギネル頭載９の
一方の側においてデータ記［ＦＥＴ８へ接続されている
。ＦＥＴ８のゲート１１はデプレッション・七−ド頭載
を形成するためにイオンがジョン・モード領域１３ａの
下のチャネル９の部分は選択スイッチ・トランジスタ５
へ直接！！された部分である。チャネル９の他の部分は
よシ小さいエンハンスメント・モード領域１３ｂの下に
ある。

デプレッション・モード領域１３ａはゲート材料を通し
て所望のパターンでイオン注入を用いる通常の技術によ
って埠成される。通常のデプレッション・モード・デバ
イスにおけるように、デプレッション・モード領域１３
ａの下のチャネルはシステムのゼロ即ち大地電位よシも
低いゲート１１における電圧によって導電性にされる。

この好ましいデバイスにおいて、殆んどの入力における
動作電位は＋５ｖである。デプレッション・モー゛ド領
域１３ａは、チャネル９の関連した部分がゲート１１及
びチャネル９の間の一２ｖ及びそれ以上の電位差におい
て導電性に畜れる。特に、デプレッション・モード領Ｖ
　１３ａ　ハ’ｊ　−）　１１　及ヒスイッチ・トラン
ジスタ５からの電圧の間にゼロ電位差が印加される場合
に導電性を誘起する。

工、ンハンスメント・モード領域１３ｂ’Ｊ［するトラ
ンジスタ部分は通常エンハンスメント・モード・デバイ
スとして働く。領域１３ｂの下のヂャネル９０部分を導
電性にするために、スレッショルド電位差（この実施列
においては約＋１ｖ）が達成されねばならない。

ゲート１１はリード線１５において＋５ｖの動作電位の
定電圧源へ接続される。これは中心的な電源が故障した
場合には、小型の安価なバッテリーであってもよい。選
択スイッチ・トランジスタ５から離れたチャネル９の端
部はソース及びドレインが一体ニ接続されたエンハンス
メント・モード・デバイスであシトランジスタ１９のゲ
ート１７へ接続されている。したがってＦＥＴ１９は周
知のようにキャパシタとして働らく。ＦＥＴキャパシタ
１９のチャネル側は線２１へ接続されている。これは通
常は大地電位であって、周期的に＋５ｖのリフレッシュ
信号（ＶＲｅｆ）’ｅ受取る。

ゲート１７及びゲート１３ｂの下のｊヤネルを含む電気
的な領塘は便宜上ノードＡと称せられる。

ノー）”ａは！Ｊフレッシュ・スイッチ・トランジスタ
２５のゲート２３への接続部分を含む。ＦＥＴキャパシ
タ１９のチャネル側とノードＡとの間に寄生容量２８が
存在する。

リフレッシュ・トランジスタ・スインｆ２５はエンハン
スメント・モード・デバイスであってドレインが＋５ｖ
の動作電位の定電圧源へ接続される。これ゛は中心的な
電源が故障した場合には内蔵バッテリーであってもよい
。ＦＥＴ２５のソースはリード線２７においてデプレッ
ション・モード領域１３ａの下のデータ記はトランジス
タ８のチャネルの一部で接続される。

通常その回路は基板と称せられる半導体材料から成る単
一の層の上において作られる。その基板はその中及び上
に注入された不純物の接合効果によってその上に形成さ
れたＦＥＴ累子から絶縁されている。基板の積極的な絶
縁を保障するためにそれらは電気的にバイアス゛される
。この特定の実施例においては、基板は−１，５ｖの電
源へ接続される。他のシステムにおいては、他の技術に
よって達成される積極的な絶縁によって大地電位へ接続
されることができる。大抵の回路動作においては、基板
の効果は無視しうる程度に小はい。しかしながらチャネ
ル９及び基板の間の容量性効果は重大である。

動作において、メモリ・セルはデータを」込み及び読取
るために、ワード線１ａ及びビット線７ａｋ駆動するこ
とによって選択される。ワード線１ａは＋８．５ｖへ駆
動される。瞥込み動作の間、ピット＠７ａは＋５Ｖもし
くは大地電位へもたらされる。ワード線１ａ上の信号は
ＦＥＴ５Ｔｈオンにゲートする。ピット線７ａが大地電
位即ちゼロＶにある場合、記１；ｉｉＦ　Ｅ　Ｔ　８及
びキャパシタ１９における電荷はキャパシタ１９のゲー
ト１７におｆｆるｔ６Ｚがスレッショルド即ち＋１ｖヘ
ドロツブするまでドレイン動作が行なわれる。この地点
においてキャパシタ１９はスイッチ・オフされている電
流の流れは容量性の態様において回路基板及びチャネル
９の間に存在する。リード１５における＋５ｖ及びピッ
）ｌｉ７ａからのチャ”ネル９におけるゼロＶがデプレ
ッション・モートｆｉｌ域１３　ａ及びエンハンスメン
ト・モード領域１３ｂの両方のスレッショルドに！質的
に超えるので、チャネル９のすべてが導電性となる。平
衡状態のチャネル９はゼロ電位にある。トランジスタ５
からの人力信号はスイッチ・オフされる。

このＦＥＴ８のチャージの状態はデータのピッＩｆ−Ｎ
わす。これは１ビツトではなくゼロピットとして考える
ことは任意である。それは記はされた電荷がないことに
よって特徴づけられるので、電荷がよシ高いレベルへ同
２てドリフトする傾向は少ない。従ってよシ高いレベル
へ向うドリフトに対応するためにチャネル９に対してさ
らにゼロ電位人力でもってセルをリフレッシュするため
の必要性がない。より低いレベルへ向うドリフトの町Ｅ
ｔ！ＩＥが以下において議論される。

線２１における信号は奮迅、み動作の量大地電位に保持
される。周期的な間隔で、ｌ！２１は＋５ｖのリフレッ
シュ・パルス（Ｖ、　Ｒｅ　ｆ　）　’に受取ル。

その回路は自動的にそのパルスを拒絶し、データの記−
された状態を連続させるように応答する。

これは、ゲート１７がキャパシタ１９をオンにスイッチ
するには不充分な電位にまでキャパシタ１９が放電され
るが故に生じる。したがってＦＥＴ１９がキャパシタと
して脱勢されるので、Ｖ　　ＲｅｆがＦＥＴ１９によっ
てドロップされ、Ｆ’ＥＴ　２５がオンにスイッチされ
る、ＦＥＴ８及び１９の状態はＶ　Ｒｅｆ乃至はＦＥＴ
２５を介して＋５ｖ電源によっては変更されない。

メモリ・セルに１ビツトを瞥込むためにワードｉ１ａが
再び＋８．５ｖに駆動され、ビット線７ａが＋５ｖにさ
れる。Ｕ［Ｆ　Ｅ　Ｔ　８はリード１５における一定の
＋５Ｖの動作電源によってオンにゲートされる。ｉ％１
７ａにおける５ｖの信号はＦＥＴＢを通過しＦＥＴ１９
をオンにケートしＦＥＴ１９はそれをキャパシタとして
チャージし始める。

ＦＥＴ１９１７）グー、）、、、１７における電流が＋
４ｖニ達すると、エンハンスメント・モード領域１５ｂ
におけるＦＥＴ８のゲート１１からの電８Ｅがスレッシ
ョルドに達し、その領域の下のチャネル９の部分がオフ
にスイッチされる。

付加的な電流の流れがＦＥＴ８の基板とデプレッション
・モード領域１３ａの下のチャネル９の部分との間に容
量性の態様において存在する。平衡状態において、＋５
ｖの正の静電荷がデプレッション・モード領域１３ａの
下のチャネルのその゛部分において蓄積される。トラン
ジスタ５からの人力信号がオフにスイッチされる。

ＦＥＴ８のこのチャージの状態がデータの１ピツｉ［わ
す。それはＦ’ＥＴ８におけるチャージの蓄積によって
特徴づけられる。それは大地電位より高い静電位である
のでチャージは固有のリンク効果によって徐々に失われ
る。したがって、電荷によって表わされる情報が失われ
る曲にセルを周期的にリフレッシュする必要性がある。

」込み動作の曲線２１における信号は大地電位に保持さ
れる。８期的な間隔をおいて、線２１は＋５Ｖのリフレ
ッシュ・パルス（Ｖ　Ｒｅｆ　）　ｋ受取る。セルが＋
５ｖの電Ｍ’に配慮しつつある場合（これ鉱典型的には
約＋４．７５　Ｖまで減衰する）、回路はＦＥＴ２５の
ゲルト２３に対してＶＲｅｆ全自動的に通過させるよう
に応答する。これによってＦＥＴ２５は有効にオンにス
イッチされる。

これによってＦＥＴ２５のドＶイ／における一定の＋５
Ｖ動作電位がり〜ド２７においてチャネル＼ ９に印加される。　　　　　　　） コｈｌｒｉ　Ｆ　Ｅ　Ｔがなお４ｖ近くに帯電されるが
故に生じる。その電位はキャパシタとしてＦＥＴｌ９を
オンにゲートする。その電位は加えられた電ｍＶＲｅｆ
及びＦＥＴ１９における電位が組合わされてグ〜トーソ
ース電圧をトランジスタ８のエンハンスメント・モード
ｆｆｌ峻１３ｂのスレッショルド以下へ減じるように高
いレベルにある。したがってノードＡにおけるチャネ）
？９の部分は非導通状態となり、ｖＲｅｆ信号はＦ’Ｅ
Ｔへは通過しない。その代９にこの結曾された電ＥＥ（
このような結合された電圧はしばしばブートストラップ
電圧と称せられる）がスレッショルドより高いレベルに
おけるＦＥＴ２５のゲート２３へ印カｑされ、ＦＥＴ２
５をオンにゲートする。

線２７へＦＥＴ２５を通してゲートされた＋５Ｖの動作
電位がチャネル９の導電性の部分へ接続される。基板お
よびチャネル９の間全容を性態様における＋５ｖへの再
帝電が生じる。これによってチャネル９における電荷が
＋５ｖヘリフレツシユされる。

同じゲートの下において領域１３ａ及び１３ｂを結什す
ること並びにドレイン９へ直接ＦＥＴ２′５を接続する
ことはコンパクトな購造体を与える製造における設計細
部と考えられる。説明された回路は領域１３ａ及び１３
ｂが別個のＦＥＴ内にあって各々が別個のソース及びド
レインを有する場合と！１能的及び設計思想的にほぼ同
じである。

同様にしてＦＥＴ２５はチャネル９に直接接続されるの
ではなく、領域１５ａｆ有するＦＥＴのソースもしくは
ドレイン’ｋｉｌｌしてデプレッション領域１３ａのチ
ャネルへ接続することができる。

説明てれるような何千個のメモリ・セルの各々は同じ基
板におけるアレイ内にあって、各々が同時にＶＲｅｆ信
号全受叡る。多くの或いはすべてのセルが＋５ｖのチャ
ージ状態にあることができる。したがって、もしもこの
回路設計がＶＲｅｆのＦＥＴ８への流入をプロッタしな
いならば、必要に応じて変動しうる、非常に大きな電流
を流しうるＶＲｅｆのためのパルス源が必要とされる。

以上において説明した回路はＶＲｅｆＫ関して非常に小
さな電流を必要とするに過ぎない。

したがってＶＲｅｆの電源は厳密なものではなく、本発
明の酸良の実ＩＩｆＡ列における不可欠な部分ではない
。安価であシ低い電力要件を有する良好なマルチバイブ
レータ回路が他の出願において提案されている。典型的
な好ましいりフＶツシュ信号（Ｖ　Ｒｅｆ）マルチバイ
ブレータのタイミングは１．６ミリ秒の通常の間隔にお
いて４００ナノ秒のパルスを与える。

製造に際して、スイッチＦＥＴ３及び２５は典型的には
小さな面積にされ、ＦＥＴ８のデプレッション・モード
領域ｉ相対的に大きな面積に形成され、これによって増
加されたキャパシタンスが与えられる。同様にしてＦＥ
Ｔ１９は大きな面積全有し、これによりキャパシタンス
が増加する。

第１図におけるようなメモリ・セルは数千のセルからな
るランダム・アクセス・メモリＷｌ成すべく水平方向及
び垂直方向の両方に延びる繰返しパターンの状態におい
て同じ基板上で複製される。

ＦＥＴ８における大地レベルの状態即ち電荷が記ｌされ
ていない状態において、Ｖ　Ｒｅｆ信号による上述の動
作はＦＥＴ１９の周りの寄生キャパシタンス２８によっ
て害せられる。それは固有のものであって、ＦＥＴ１９
のソース及びドレインを形成する不純物の不完全な拡散
によって主として生じる。もしもキャパシタンス２８が
ＶＲｅｆからＦＥＴ２５へそれをオン状態にスイッチす
るために十分な電圧を加えるならば、記はされた電荷は
誤って＋５ｖにもたらされるであろう。伝えられたその
電圧は、標準的な回路分析によると、次のような式とな
る。

量子 レタ ンスの容量） 残シの一連のキャパシタンスはノードＡから前方へのキ
ャパシタンスである。それは対応する大きな寄生容量を
有するＦＥＴ８の寄生容量を含む。

もし必要ならば、ＦＥＴ２５のゲートは寄生容量２８に
よって伝えられる信号に対する旧答を減じるためによシ
長くそして細くすることができる。

開示された好ましい形態においては前述の如く、大地レ
ベルを超える基板電位即ち−１，５ｖの電位を用いるが
、これはある製造技術のために必要とされる。本発明に
従って、その負の電位へ同かうメモＩＪ　ｍ置の状態の
ドリフｉｆ反転するために次のような回路システムが与
えられる。

第２図は第１図に関連して説明したのとほぼ同じである
１行のセル（セル４０ａ乃至セル４０ｎ＋１で示される
）を示している。セル４０ａは選択ＦＥＴ５ａｋ有し、
セル４０ｎ＋１はＦＥ＋５ｎ　＋　１　ｋ有する。それ
らのセルの各々は第１図のＦＥＴ５に対応する。ビット
線７ａは選択トランジスタのすべてのドレインへ接続さ
れては−。ワード線１ａがＦＥＴ５　ａのゲートへ接続
され、他の選択トランジスタに対する対応する線はＦＦ
、ＴＳｎ＋１に対するワード線Ｉ　ｎ　＋１　ｔ−含む
。メモリは図示されない他の行について標準的な配列を
有する。各々は異ったビット線を有し、各々が図示され
ない７ａ乃至７　ｎ　＋１　ｔ−含むワード線の１つに
よって制御される。。

例えばビット線７ａのようなビット線によってアドレス
される１つの行の記１位置は基板電圧へ向かうドリフト
から生じるところの結合された有害な効果を生じる。こ
れはゼロ電位が配置されて゛いるある行における各セル
から累積されたものである。アク七ス動作の間において
、各々のそのようなセルが全てのワード線１を大地電位
へ低下させることによって絶縁される。各互のビット線
７もまた大地電位へもたらされる。

−ｉ、　ｓ　ｖの基板電圧の効果に応答する固有のリン
クによって最初から大地電位ヲ記はする各々の□ セルにおいてセルの電位が大地電位からマイナス・レベ
ルへと移動する。そのドリフトは、関連する選択トラン
ジスタ５がスレッショルドニ達シ、オン等なるまで或い
はスレッショルド付近のレベルニヨッて誘起された電流
がメモリ・セルのリーク電流に等しくなるまで連続する
。上述の如く、線２１上のＦＥＴ　１９への周期的ナリ
フレッシュ信号は大地のレベルの状態に対して影響を与
えず、その！ｌ！能は大地型１下の状態に関しても同じ
である。従って大地電ｍｋ最初に記はするセルの各々は
そのアクセスＦｇＴ５がスレッショルドもしくはサブス
レッショルドにある。

これは他の場合においては問題とはならないが、ビット
線７が高いレベルにもたらされる通常の読取り及び瞥込
みの際の感知動作ｔひどく劣化させうる。そのような感
知を行なう際に、最初に大地電位にあったセルのすべて
はドリフトの後ビット線７から電荷を奪う。これによっ
てビット線７における電位が低下する傾向が呈せられ、
電位を失うことなくビット線によって適当に応答される
ような、高い電荷を記■する選択されたセルの適当な感
知を劣化させる。

この問題はリーク電流が無視しうる程度のシフトしか生
じないように感知時間を短く維持するこ゛とによって最
小にすることができる。しかしながら関連する問題がな
お存在する。選択されないセルにおけるノイズがビット
１！７に伝えられる。これはアクセスＦＥＴ５が完全に
オフに転じられないからである。バッテリー若しくは電
源信号、線２１上の信号及びワード線１上の信号ならび
に大地レベルのノイズが、完全にオフにηつていないＦ
ＥＴｔ−通して伝えられる。このノイズの大きさは選択
されていないセルの数だけ増倍される。最悪のケースは
Ｘ−１（Ｘはビット線７におけるセルの数である）。

基板電圧へのそのようなドリフトの効果全除去するため
に読暇シ及び書込み以外の時間において’７−）”線１
が大地レベルよりも高いスレッショルドへもたら゛され
、ビット線がより高いレベルへ駆動される。即ちワード
線１はその電位となるようにパルスが与えられ、それと
同時に線２１に対して正に帯電さ゛れたセルをリフレッ
シュするようにパルスが与えられる。

短い動作時間が用いられるので、用いられる基準電圧源
はダイナミックなものであって、非常に少ない電力を用
いるものである。平均電力消−費が、非常に小さいだけ
でなく、それはさらに短い時間の間のみ導通する大型の
デバイスを用いることによって低い内部抵抗を与える。

小さい内部抵抗にする大型のデバイスはワード線１を外
部的な電気的ノイズの存在する状態でより正確に所望の
電圧に維持する。

第２図に示されるように、ＦＥＴ５のためのスレッショ
ルドよりも僅かに低い電圧を与えるこのダイナミック電
圧発生手段は抵抗として働らくようにゲート及びソース
が接続されたデプレッション・モードＦＥＴ４１からな
る。これは、ソースが大地レベルへ接続されたＦＥＴ４
３のドレインへ接続されるノードＣへ接続される。

大地へ直列に接続されたＦＥＴ４５及び４７がＦＥＴ４
１及び４３と並列に設けられている。ノードＣはＦＥＴ
４５のケートへ及びＦＥＴ４９のドレインへ接続されて
いる。ＦＥＴ４９のツユ８スはノードＤへ接続され、ノ
ードＤＦｉＦＥＴ４３のゲートへ及びＦＥＴ５１のドレ
インへ接続されている。ＦＥＴ５１のソースはノードＥ
へ接続されている。

ノードＥはＦＥＴ４７のゲートへ及びキャノ（シタとし
て働らくようにソース及びドレインが接続されたデプレ
ッション・モードＦＥＴ５２のゲートへ接続されている
。ＦＥＴ５２の他の側は大地へ接続されている。ノード
ＥはさらにＦＥＴ５３のドレインに接続されている。

動作電位の＋５ｖ電源がデプレッション・モードＦＥＴ
５５のドレインへ及びＦＥＴ４９及び５１のゲートへ接
続されている。ＦＥＴ５５は抵抗として働らくようにゲ
ート及びソースが接続されている。そしてその接続され
た側がＦＥＴ５７のドレインへ及びＦＥＴ５９のゲート
へ接続されている。

ＦＥＴ５９のドレインはノードＦへ接続されている。Ｆ
ＥＴ５７及び５９のソースが大地電位へ接続されている
。゛ノードＦはＦＥＴ５３のソースへ接、続され、そし
てワード線の各々に対して１＠ずつ設けられたスイッチ
ング６１ａ乃至６１ｘよシなる線選択回路へ接続されて
いる。各々のＦＥＴ６１のソースはノードＦに接続され
ている。各々のＦＥＴ６１のドレインは１つのワード線
１へ接続されている。叩ちＦＥＴ６１　ａのドレインは
ワード＠　１　ｎ　＋１へ接続されている。ＦＥＴ６１
ｂのドレインはワード１１３１ｎへ接続されている。

他のＦＥＴについても同様である。各ＦＥＴ６１のドレ
インはＦＥＴ６１ａ付近トへ接続されている。ＦＥＴ６
１ａはＦＥＴ６３ａのゲートへ接続されている。ＦＥＴ
６１ｂがＦＥＴ６３ｂのゲートへ接続される。同様にし
てＦＥＴ６１　ｘがＦＥＴ６３ｘのゲートへ接続される
。各々ＯＦＦ、Ｔ６３は抵抗として接続されたＦＥＴ６
５’に通して＋５ｖ動作電位へ接続されている。

各々のワード線１は第３図において６７ａとして示され
るデコーダパスイッチ６７ｖｆ″有する。それはＦＥＴ
６１　ａと関連する線を選択する。例えばスイッチ６７
ａのようなスイッチには適当な論理によって１ｆＩｉＪ
１ｎ＋１における＋８．５Ｖの電源へ接続されるか、或
いは非選択状態において、線１ｎ　＋１に対してオープ
ン回路を与えるように選択しうるＦＥＴスイッチを用い
ることができる。

線２１１Ｉ′ｉこの回路に対して！ＩＩ圃信号を与える
とともに上述のようにメモリ・セルに対してリフレッシ
ュ信号を与える。これは用いられるコストの低い、エネ
ルギーの上で効率的な回路もまたこの回路を駆動するの
によく適しているからである。

線２１はＦＥＴ４１及び４５めドレインへ及びＦＥＴ５
３及び５７のゲートへ接続されている。

回路が動作する際に、線２１が高いレベルになる前に、
ノードＣがまず低いレベルとなる。これはデプレッショ
ン・モードＦＥＴ４１を通して線２１への電路が存在す
るからである。同様にしてノードＤ及びＥはＦＥＴ５１
及び４９’ｚ通してノードＣへの電路を有するので低い
レベルにある。

Ｆ　Ｅ　Ｔ　４．９及び５１は抵抗デバイダ−として働
らく。計算によると、ノードＤの電圧は次の式で表わさ
れる。

ノード、Ｄの電圧＝ノードＥの電圧十〔（ノードＣの電
圧−ノードＥの型面ｘ（ＦＥＴ５１の抵抗／　ＦＥＴ５
１の抵抗子ＦＥＴ　４９の抵抗）〕、上記の如く、線２
１は＋５ｖのＶＲｅｆへの周期的なパルスでもってゼロ
Ｖとなる。線２１が高いレベルになると、ノードＣもそ
れに従いはじめる。ノードＥは最初は低いレベルに留ま
る。これはノードＥに相当なキャパシタンスが存在し、
チャージ全行なう電路がＦＥＴ４９及びＦＥＴ５１の電
路のみであるからである。ノードＤが高いレベルにｖＤ
はじめる。ノードＣがデバイスＦ’ＥＴ４５のスレッシ
ョルド電圧に達すると、それは導通しはじめ、ノードＣ
の電（ｉ高くしはじめる。

ノードＥは、ノードＤがデバイスＦＥＴ４３のスレッシ
ョルドよシも高くなるまで電圧が高められる。ＦＥＴ４
３が導通しはじめると、それはノードＣの高まシつつあ
る電位ＦＥＴのスレッショルド電圧のおよそ２倍に安定
「ヒさせる。

今や３回路は閉ループ系として働らく。ノードＥの電位
における減少によってノードＤのレベルが減少する。こ
のノードＤにおけるレベルの減少は、ノードＣのレベル
を高くするデバイスＦＥＴ４５のためのオーバードライ
ブ（ｏｖｅｒｄｒｉｖｅ）がより小さいこと全意味する
。その上昇によってＦＥＴ４５／Ｉ′ｉすらにオーバー
ドライブの状態となって、ノードＥの電位を高める傾向
金車する。

ノードＥにおける電位の増加によってノードＤのレベル
が高くなる。ノードＤのレベルの増大は、ノードＣをよ
シ低いレベルにひくところのデバイスＦＥＴ４５のため
のオーバードライブ状態がよ如大きいことを意味する。

ＦＥＴ４５の減少したオーバードライブ状態はノードＥ
に対してより小さい電流が供給されること全意味する。

その電圧はバランスされ、実質的に電流は流されない。

／−）’Ｅにおける電圧がそのスレッショルドよシも高
くなると、ＦＥＴ４７は導通しはじめる。

これによってノードＥにおける最大電圧がＦＥＴ４７の
スレッショルドへ有効にクランプされる。

このクランピング動作が生じる前に、ＦＥＴ４５は上述
のようなフィードバック動作によってカット・オフされ
た状態となる。これに、よって比較的大＠な（抵抗の低
い）デバイスＦＥＴ４５及びＦＥ’ｒ４７１！ｉしてＷ
１２１から大地へのＤＣ電流が流されることが阻止され
る。そのクランプによって基準回路の外部のノイズ過渡
現象がノードＥの電位全相当高くすることを阻止する。

ＦＥＴキャパシタ・５２は振動を防止するために用いら
れる。

基準平衡電圧は抵抗比を変えることによって調節するこ
とができる。ＦＥＴ４９のレベルを一定に保った状態で
、ＦＥＴ５１によって呈せられる抵抗全増大させる（チ
ャネルの幅を減少させるか或いはチャネルの長き全長く
する）ことによって平衡電圧が低十される。同様にＦＥ
Ｔ５１の抵抗における増大によって基準電圧が高くなる
。これと反対に抵抗比はＦＥＴ４９の長さ及び幅を調節
することによって変化きせることかできる。抵抗比は所
望の平衡電圧値全達成するように変化される。

結果としてノードＥにおける電圧１’［２１がそのビー
タ直に達した直後にトランジスタ・スレッショルド電圧
の僅か下のレベルに安定ｒヒされうる。

線２１がその高いレベルとなるように、パルスを供給さ
れるにつれて、ＦＥＴ５５のソースは大地へ放電され、
ＦＥＴ５９をオフにし、ＦＥＴ５３をオンにする。ノー
ドＦはノードＥにおけるサブ・スレッショルド・レベル
へ帯電される。各ＦＥＴ６１はそれと関連するＦＥＴ６
５′ｔ−通してオンにゲートされる。各々のワードＩ！
１は関連するＦＥＴ６１ｔ−通して７−ドＥのレベルへ
帯電される。

次に９２１におけるクロック信号が大地レベルとなシ、
これによってＦＥＴ５３及び５７がオフとなる。次にＦ
ＥＴ５９がＦＥＴ５５に通してオンにゲートされ、ノー
ドＦ及びすべてのワード線が大地へ放電される。これに
よってすべてのゼロ帯電レベルのメモリ位置に関する大
地クランプのための動作が完了し、すべての非選択セル
全ビット線７から有効に絶縁する。

読ｙｂ及び瞥込みサイクルにおいて、線２１は大地レベ
ルに留まる。ノードＦは前述の如く大地レベルに保持さ
れる。ワード線１がそれと関連するワ、−ド線デコーダ
６７によって選択されると（図面においてはワード＠１
ｎ＋１及びそれと関連するデコーダ６７ａが１つの例と
して示されている）、そのワード線は高い＋８．５ｖの
チャージ・レベルへ帯電される。線１における＋８．５
ｖのレベルが関連するＦＥＴ６３のゲートへも接続され
る。それは７−ドＦを関連するＦ’ＥＴ６１のゲートへ
接続し、それをオフにし、それによって関連するワード
線１をノードＦにおける大地レベルか゛ら切断する。よ
って選択されたワード線１は自由に８．５Ｖとなシ、セ
ルの選択ｗｈなう。選択されなかったワード線１は、池
のＦＥＴ６１のすべてがなお十分にオンの状態にあるの
で、ノードＦｉ介して大地電位に保持される。

【図面の簡単な説明】

第１図は１つの実施列にお諭で用いられる１つのメモリ
・セルを示す図である。 第２図は本発明に従う回路を示す図である。 １ａ・・・・ワード線、３・・・・ゲート、７ａ・・・
Ｓビット線、８・・・・ＭＦｑ　＠　Ｆ　Ｅ　Ｔ　％　
　９・・・・チャネル、１１・・・・ゲート、１３ａ・
・・・デプレッション・モード領域、１３ｂ・・・・エ
ンノ・ンスメント・モート領域、１７・・・・ゲート、
１９・・・・ＦＥＴキャパシタ、２３・・・・ゲート、
２５・・・・リフレッシュ−スイッチ・トランジスタ、
２８・・・・寄生容量。 Ｉｔｌ願人　　インターグショブフいビジ木ス・マシー
ンズ・コ１ｆレーション代理人　弁理士　　岡　　　１
）　　次　　　生（外１名）

Claims (1)

1. 【特許請求の範囲】 データを記憶する様に帯電されうる容量を呈する記は位
   置を有するメモリに於て、 複数個の、ス□イッチとして用いられるＦＥＴであって
   、各ＦＥＴが第１及び第２の端子を有すると共に、それ
   ら端子間の接続がゲートによって制御され、各ＦＥＴの
   上記第１の端子が他の記憶位置に接続ぞれる様購成され
   てなるものと、上記複数のＦＥＴの上記ゲートヲ、大地
   電位よシモ実質的にスレッショルド分だけ高い電位の第
   １の電源へ接続する手段と、 上記複数のＦＥＴの上記第２の端子を、上記大地電位よ
   シスレツショルド分だけ高い電位よシも実質的に高い電
   位の第２の電源へ接続する手段と、上記の容量を呈する
   位置の帯電状態を読取る為に、実質的にスレッショルド
   よシも高い電位の第３の電源を、上記複数のＦＥＴのゲ
   ートへ選択的に接続する為の手段とよりなるメモリ。