JPH01162415A - 半導体論理回路 - Google Patents
半導体論理回路Info
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- JPH01162415A JPH01162415A JP62321867A JP32186787A JPH01162415A JP H01162415 A JPH01162415 A JP H01162415A JP 62321867 A JP62321867 A JP 62321867A JP 32186787 A JP32186787 A JP 32186787A JP H01162415 A JPH01162415 A JP H01162415A
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- 230000008878 coupling Effects 0.000 abstract description 6
- 238000010168 coupling process Methods 0.000 abstract description 6
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- 230000003068 static effect Effects 0.000 abstract description 4
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- 238000010586 diagram Methods 0.000 description 10
- 230000007423 decrease Effects 0.000 description 4
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 2
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
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- Engineering & Computer Science (AREA)
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- Computing Systems (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
半導体論理回路に関し、
ノイズマージンを減少させずに高速化を図ることを目的
とし、 負荷トランジスタに直列に接続するドライバ用トランジ
スタと、該ドライバ用トランジスタのゲートにカソード
を接続し、上記負荷トランジスタのゲートにアノードを
接続するダイオードと、該ダイオードのアノードに接続
するプルアップ抵抗とを含み構成する。
とし、 負荷トランジスタに直列に接続するドライバ用トランジ
スタと、該ドライバ用トランジスタのゲートにカソード
を接続し、上記負荷トランジスタのゲートにアノードを
接続するダイオードと、該ダイオードのアノードに接続
するプルアップ抵抗とを含み構成する。
［産業上の利用分野］
本発明は、半導体論理回路、より詳しくは半導体装置に
おける直結型ＦＥＴ論理回路に関する。
おける直結型ＦＥＴ論理回路に関する。
ガリウムヒ素ショットキーゲート電界効１−ランジスタ
（ＧａＡｓ ＭＥＳＦＥＴ）や、高電子移動度トラン
ジスタ（ＨＥＭＴ） 、Ｎチャネル型ＭＯ３）ランジス
タ（Ｎ−ＭＯＳ）等を使用した半導体回路においては、
エンハンスメント・デイプレッション型直結ＦＥＴ論理
回路（以下、Ｅ／Ｄ型ＤＣＦＬ回路という）が広く用い
られている。
（ＧａＡｓ ＭＥＳＦＥＴ）や、高電子移動度トラン
ジスタ（ＨＥＭＴ） 、Ｎチャネル型ＭＯ３）ランジス
タ（Ｎ−ＭＯＳ）等を使用した半導体回路においては、
エンハンスメント・デイプレッション型直結ＦＥＴ論理
回路（以下、Ｅ／Ｄ型ＤＣＦＬ回路という）が広く用い
られている。
インバータ回路をＥ／Ｄ型ＤＣＦＬ回路により構成した
ものには、例えば第８図に見られるように、デイプレッ
ション形ＭＥＳＦＥＴのゲートとソースを短絡した負荷
トランジスタ６１と、エンハンスメンＩ・形ＭＥＳＦＥ
Ｔよりなるドライバ用トランジスタ６２とを直列に接続
した回路６０がある。
ものには、例えば第８図に見られるように、デイプレッ
ション形ＭＥＳＦＥＴのゲートとソースを短絡した負荷
トランジスタ６１と、エンハンスメンＩ・形ＭＥＳＦＥ
Ｔよりなるドライバ用トランジスタ６２とを直列に接続
した回路６０がある。
このインバータ回路６０の次段回路６３への伝搬遅延時
間を短縮するためには、負荷トランジスタ６１及びドラ
イバ用トランジスタ６２を通過する負荷電流ＩＬを大き
くする必要がある。
間を短縮するためには、負荷トランジスタ６１及びドラ
イバ用トランジスタ６２を通過する負荷電流ＩＬを大き
くする必要がある。
しかし、第９図に示した負荷電流Ｉ、の特性から明らか
なように、負荷電流■、を大きくすると（図中１）、ｆ
ｔ荷電流を小さくした場合（図中■）に比べて出力電圧
Ｖ。ｕｔの低レベル信号がＶだけ高くなってしまいノイ
ズマージン（動作余裕度）を減少させるといった問題が
ある。
なように、負荷電流■、を大きくすると（図中１）、ｆ
ｔ荷電流を小さくした場合（図中■）に比べて出力電圧
Ｖ。ｕｔの低レベル信号がＶだけ高くなってしまいノイ
ズマージン（動作余裕度）を減少させるといった問題が
ある。
本発明はこのような問題に鑑みてなされたものであって
、ノイズマージンを減少させずに処理の高速化を図るこ
とができる半導体論理回路を提供することを目的とする
。
、ノイズマージンを減少させずに処理の高速化を図るこ
とができる半導体論理回路を提供することを目的とする
。
〔問題点を解決するだめの手段］
上記した目的は、負荷トランジスタ２に直列に接続する
ドライバ用トランジスタ３と、該ト１ライバ用トランジ
スタ３のゲートにカソードを接続し、上記負荷トランジ
スタ２のゲートにアノードを接続するダイオード４と、
該ダイオード４のアノードに接続するプルアンプ抵抗５
とを備えたことを特徴とする半導体論理回路により達成
される。
ドライバ用トランジスタ３と、該ト１ライバ用トランジ
スタ３のゲートにカソードを接続し、上記負荷トランジ
スタ２のゲートにアノードを接続するダイオード４と、
該ダイオード４のアノードに接続するプルアンプ抵抗５
とを備えたことを特徴とする半導体論理回路により達成
される。
〔作 用］
即ち本発明は、ドライバ用トランジスタ３のゲートに印
加する電圧が低レベルの場合には、プルアップ抵抗５を
介してダイオード４に微小電流が流れるため、抵抗負荷
トランジスタ２のゲートとドライバ用トランジスタ３の
ゲートとの間にダイオード４の順方向のオン電圧Ｖ。が
生ずる。
加する電圧が低レベルの場合には、プルアップ抵抗５を
介してダイオード４に微小電流が流れるため、抵抗負荷
トランジスタ２のゲートとドライバ用トランジスタ３の
ゲートとの間にダイオード４の順方向のオン電圧Ｖ。が
生ずる。
次に、ドライバ用トランジスタ３のゲートに高レベルの
電圧■、が印加すると、ダイオード４はカップリング容
量として作用し、負荷トランジスタ２のゲート電位を瞬
間的に引き上げて大きくする。
電圧■、が印加すると、ダイオード４はカップリング容
量として作用し、負荷トランジスタ２のゲート電位を瞬
間的に引き上げて大きくする。
そして、時間の経過とともにダイオード４のカップリン
グ容量の電荷が放電するため、負荷トランジスタ２のゲ
ート電圧は静的特性で与えられる値まで低下する。
グ容量の電荷が放電するため、負荷トランジスタ２のゲ
ート電圧は静的特性で与えられる値まで低下する。
従って、半導体論理回路の入力電圧が低レベルから高レ
ベルになった場合、その立上がり時点では負荷トランジ
スタ２に流れる電流が瞬間的に大きくなるが、その後の
定常状態では小さくなる。
ベルになった場合、その立上がり時点では負荷トランジ
スタ２に流れる電流が瞬間的に大きくなるが、その後の
定常状態では小さくなる。
（ａ）本発明の一実施例
第１図は本発明の一実施例を示すものであって、図中符
号１はエンハンスメント−デイプレッション型直結ＦＥ
Ｔ論理回路（Ｅ／Ｄ型ＤＣＦＬ）により構成されたイン
バータ回路で、デイプレッション形ＭＥＳＦＥＴよりな
る負荷トランジスタ２に、エンハンスメント形ＭＥＳＦ
ＥＴよりなるドライバ用トランジスタ３を直列に接続し
て構成したものである。
号１はエンハンスメント−デイプレッション型直結ＦＥ
Ｔ論理回路（Ｅ／Ｄ型ＤＣＦＬ）により構成されたイン
バータ回路で、デイプレッション形ＭＥＳＦＥＴよりな
る負荷トランジスタ２に、エンハンスメント形ＭＥＳＦ
ＥＴよりなるドライバ用トランジスタ３を直列に接続し
て構成したものである。
このインバータ回路１における負荷トランジスタ２のソ
ースは、ドライバ用Ｉ・ランジスタ３のドレイン・ソー
スを介して接地され、また、負荷トランジスタ２のドレ
インには電源電圧ＶＤＤが印加されていて、ドライバ用
トランジスタ３のゲートに高レベル（Ｈレベル）の信号
が入力してこのトランジスタ３がオンした際に、ドライ
バ用トランジスタ３を介して負荷トランジスタ２に電流
が流れ、負荷トランジスタ２のソース側に取付けた出力
端Ｔ。ｕＬから低レベル（Ｌレベル）の信号が出力する
ように構成されている。
ースは、ドライバ用Ｉ・ランジスタ３のドレイン・ソー
スを介して接地され、また、負荷トランジスタ２のドレ
インには電源電圧ＶＤＤが印加されていて、ドライバ用
トランジスタ３のゲートに高レベル（Ｈレベル）の信号
が入力してこのトランジスタ３がオンした際に、ドライ
バ用トランジスタ３を介して負荷トランジスタ２に電流
が流れ、負荷トランジスタ２のソース側に取付けた出力
端Ｔ。ｕＬから低レベル（Ｌレベル）の信号が出力する
ように構成されている。
４はダイオードで、このダイオード４のアノードは負荷
トランジスタ２のゲートに接続され、また、そのカソー
ドはドライバ用トランジスタ３のゲートに接続されてい
る。
トランジスタ２のゲートに接続され、また、そのカソー
ドはドライバ用トランジスタ３のゲートに接続されてい
る。
５は、ソースとゲートとを短絡したエンハンスメント型
ＭＥＳＦＥＴよりなるプルアップ抵抗で、このプルアン
プ抵抗５のソースはダイオード４のアノードに接続され
、また、そのドレインには電源電圧■。、が印加されて
いて、ドライバ用トランジスタ３のゲート電圧がＬレベ
ルとなっている場合に、プルアンプ抵抗５からダイオー
ド４方向に微小電流が流れるように構成されている。
ＭＥＳＦＥＴよりなるプルアップ抵抗で、このプルアン
プ抵抗５のソースはダイオード４のアノードに接続され
、また、そのドレインには電源電圧■。、が印加されて
いて、ドライバ用トランジスタ３のゲート電圧がＬレベ
ルとなっている場合に、プルアンプ抵抗５からダイオー
ド４方向に微小電流が流れるように構成されている。
なお、符号Ｔ、。は、インバータ回路１０入力端を示す
ものであって、ドライバ用トランジスタ３のゲートに接
続されている。また１、６は、次段に設けたインバータ
回路を示している。
ものであって、ドライバ用トランジスタ３のゲートに接
続されている。また１、６は、次段に設けたインバータ
回路を示している。
次に、本発明の動作について説明する。
上述したインバータ回路１において、入力端Ｔ８．．に
Ｌレベルの電圧が入力すると、ドライバ用トランジスタ
３はオフとなるため、負荷トランジスタ２のソースに接
続された出力端Ｔ。ｕＬからはＨレベルの信号が出力さ
れる。
Ｌレベルの電圧が入力すると、ドライバ用トランジスタ
３はオフとなるため、負荷トランジスタ２のソースに接
続された出力端Ｔ。ｕＬからはＨレベルの信号が出力さ
れる。
この状態では、ダイオード４にはプルアンプ抵抗５を介
して微小電流が流れ、第２図に示すダイオードの特性か
ら明らかなように、ダイオード４の両端には順方向電圧
■。がかかるため、負荷トランジスタ２のゲートとドラ
イバ用トランジスタ３との間には電位差Ｖ、が生じてい
る。
して微小電流が流れ、第２図に示すダイオードの特性か
ら明らかなように、ダイオード４の両端には順方向電圧
■。がかかるため、負荷トランジスタ２のゲートとドラ
イバ用トランジスタ３との間には電位差Ｖ、が生じてい
る。
次に、インバータ回路１の入力＠Ｔ、、、にＨレベルの
電圧が印加するとドライバ用ｉ・ランジスタ３がオンす
る一方、その立上がり時において、ダイオード４はカッ
プリング容量として作用し、負荷トランジスタ２のゲー
ト電圧を瞬間的に引上げる。
電圧が印加するとドライバ用ｉ・ランジスタ３がオンす
る一方、その立上がり時において、ダイオード４はカッ
プリング容量として作用し、負荷トランジスタ２のゲー
ト電圧を瞬間的に引上げる。
第３図は、入力端Ｔ ｉ ｎにＬレベルの電圧が加わっ
た際の負荷トランジスタ２のゲート電圧−負荷電流特性
を示したもので、この実施例によれば、負荷トランジス
タ２のゲート電圧は瞬間的に大きくなって符号■で示す
ダイナミック特性となり、図中符号■で示したようなダ
イオード４を付加しない場合に比べて負荷；・ランジス
タ２のドレイン・ゲートに流れる負荷電流■、は大きく
なる。
た際の負荷トランジスタ２のゲート電圧−負荷電流特性
を示したもので、この実施例によれば、負荷トランジス
タ２のゲート電圧は瞬間的に大きくなって符号■で示す
ダイナミック特性となり、図中符号■で示したようなダ
イオード４を付加しない場合に比べて負荷；・ランジス
タ２のドレイン・ゲートに流れる負荷電流■、は大きく
なる。
したがって、ダイナミンクには負荷電流が大きくなって
充電時間の短縮が図れる。
充電時間の短縮が図れる。
さらに時間が経過し、ダイオード４のカップリング容量
の電荷が放電されると、第４図に示すように、負荷トラ
ンジスタ２のゲート電圧は静的特性で与えられる値まで
低下するため、負荷トランジスタ２の負荷電流１１が減
少する。このため、定常状態では出力端子Ｔ。ｕｔに出
力するＩ７レベルの電圧はノイズマージンを十分に確保
できる大きさになる。また、入力電圧がＨレベルからＬ
レベルに変化する場合には、負荷電流■、が小さくなる
ので、放電時間が短縮される。
の電荷が放電されると、第４図に示すように、負荷トラ
ンジスタ２のゲート電圧は静的特性で与えられる値まで
低下するため、負荷トランジスタ２の負荷電流１１が減
少する。このため、定常状態では出力端子Ｔ。ｕｔに出
力するＩ７レベルの電圧はノイズマージンを十分に確保
できる大きさになる。また、入力電圧がＨレベルからＬ
レベルに変化する場合には、負荷電流■、が小さくなる
ので、放電時間が短縮される。
なお、上記した実施例ではＥ／Ｄ型ＤＣＦＬ回路につい
て説明したが、第５図に見られるように、エンハンスメ
ント形ＦＥＴを負荷トランジスタ２０として用いたエン
ハンスメント・エンハンスメント型ＤＣＦＬ回路（Ｅ／
Ｅ型ＤＣＦＬ）に適用することはもとより可能である。
て説明したが、第５図に見られるように、エンハンスメ
ント形ＦＥＴを負荷トランジスタ２０として用いたエン
ハンスメント・エンハンスメント型ＤＣＦＬ回路（Ｅ／
Ｅ型ＤＣＦＬ）に適用することはもとより可能である。
（ｂ）本発明のその他の実施例
上記した実施例は、インバータ回路１について説明した
が、第６図に見られるように、負荷トランジスタ１０の
ソースに複数のドライバ用トランジスタ１１を並列に接
続するとともに、各ドライバ用トランジスタ１１のゲー
トと負荷トランジスタ１０のゲートとの間にダイオード
４を接続することにより、高速で高ノイズマージンを備
えるＮＯＲ回路を構成することもできる。
が、第６図に見られるように、負荷トランジスタ１０の
ソースに複数のドライバ用トランジスタ１１を並列に接
続するとともに、各ドライバ用トランジスタ１１のゲー
トと負荷トランジスタ１０のゲートとの間にダイオード
４を接続することにより、高速で高ノイズマージンを備
えるＮＯＲ回路を構成することもできる。
また、第７図に見られるように、負荷トランジスタ１２
に複数のドライバ用トランジスタ１３を直列に接続する
とともに、負荷トランジスタ１２のゲートと、各ドライ
バ用トランジスタ１３のゲートとの間にダイオード１４
を接続して、高速で高ノイズマージンを備えるＮＡＮＤ
回路を構成するようにすることもできる。
に複数のドライバ用トランジスタ１３を直列に接続する
とともに、負荷トランジスタ１２のゲートと、各ドライ
バ用トランジスタ１３のゲートとの間にダイオード１４
を接続して、高速で高ノイズマージンを備えるＮＡＮＤ
回路を構成するようにすることもできる。
以上述べたように、本発明は負荷トランジスタのゲート
と、ドライバ用トランジスタのゲートとをダイオードを
介して接続したので、入力端に入力する信号がＬレベル
からＨレベルに変化した場合に、瞬間的に負荷トランジ
スタのゲート電圧を上げて負荷電流を大きくするととも
に、時間の経過とともにそのゲート電圧を静的特性まで
低下させて負荷電流を小さくすることができ、ＤＣＦＬ
回路においてノイズマージンを損なうことなく高速化を
図ることができる。
と、ドライバ用トランジスタのゲートとをダイオードを
介して接続したので、入力端に入力する信号がＬレベル
からＨレベルに変化した場合に、瞬間的に負荷トランジ
スタのゲート電圧を上げて負荷電流を大きくするととも
に、時間の経過とともにそのゲート電圧を静的特性まで
低下させて負荷電流を小さくすることができ、ＤＣＦＬ
回路においてノイズマージンを損なうことなく高速化を
図ることができる。
第１図は、本発明の一実施例を示す回路図、第２図は、
ダイオードの特性図、 第３図は、本発明の負荷トランジスタの電圧・電流特性
図、 第４図は、本発明の負荷トランジスタとドライバ用トラ
ンジスタの電圧・電流特性図、第５図は、本発明の第２
の実施例を示す回路図、第６図は、本発明のＮＯＲ回路
の実施例を示す回路図、 第７図は、本発明のＮＡＮＤ回路の実施例を示す回路図
、 第８図は、従来回路を示す回路図、 第９図は、従来回路の負荷曲線を示す特性図で（符号の
説明） ■・・・インバータ回路、 ２・・・負荷トランジスタ、 ３・・・ドライバ用トランジスタ、 ４・・・ダイオード、 ５・・・プルアップ抵抗。 岬 １号 へ 痕はＪ−（１ｚ ：ｓ、 ：八代へＰ餌とｒ −−−一
−−−−−−コ
ダイオードの特性図、 第３図は、本発明の負荷トランジスタの電圧・電流特性
図、 第４図は、本発明の負荷トランジスタとドライバ用トラ
ンジスタの電圧・電流特性図、第５図は、本発明の第２
の実施例を示す回路図、第６図は、本発明のＮＯＲ回路
の実施例を示す回路図、 第７図は、本発明のＮＡＮＤ回路の実施例を示す回路図
、 第８図は、従来回路を示す回路図、 第９図は、従来回路の負荷曲線を示す特性図で（符号の
説明） ■・・・インバータ回路、 ２・・・負荷トランジスタ、 ３・・・ドライバ用トランジスタ、 ４・・・ダイオード、 ５・・・プルアップ抵抗。 岬 １号 へ 痕はＪ−（１ｚ ：ｓ、 ：八代へＰ餌とｒ −−−一
−−−−−−コ
Claims (3)
- （１）負荷トランジスタ（２）に直列に接続するドライ
バ用トランジスタ（３）と、 該ドライバ用トランジスタ（３）のゲートにカソードを
接続し、上記負荷トランジスタ（２）のゲートにアノー
ドを接続するダイオード（４）と、該ダイオード（４）
のアノードに接続するプルアップ抵抗（５）とを備えた
ことを特徴とする半導体論理回路。 - （２）特許請求の範囲第１項において、上記ダイオード
（４）を並列に複数設けるとともに、ドライバ用トラン
ジスタ（３）を直列に複数接続したことを特徴とする半
導体論理回路。 - （３）特許請求の範囲第１項において、上記ダイオード
（４）を並列に複数設けるとともに、ドライバ用トラン
ジスタ（３）を並列に複数接続したことを特徴とする半
導体論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62321867A JPH01162415A (ja) | 1987-12-18 | 1987-12-18 | 半導体論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62321867A JPH01162415A (ja) | 1987-12-18 | 1987-12-18 | 半導体論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01162415A true JPH01162415A (ja) | 1989-06-26 |
Family
ID=18137294
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62321867A Pending JPH01162415A (ja) | 1987-12-18 | 1987-12-18 | 半導体論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01162415A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016140065A (ja) * | 2015-01-21 | 2016-08-04 | パナソニック株式会社 | 信号反転装置、電力伝送装置、および、負電圧生成回路 |
-
1987
- 1987-12-18 JP JP62321867A patent/JPH01162415A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016140065A (ja) * | 2015-01-21 | 2016-08-04 | パナソニック株式会社 | 信号反転装置、電力伝送装置、および、負電圧生成回路 |
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