JPS6236918A - ガリウム砒素半導体集積回路 - Google Patents
ガリウム砒素半導体集積回路Info
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- JPS6236918A JPS6236918A JP60176334A JP17633485A JPS6236918A JP S6236918 A JPS6236918 A JP S6236918A JP 60176334 A JP60176334 A JP 60176334A JP 17633485 A JP17633485 A JP 17633485A JP S6236918 A JPS6236918 A JP S6236918A
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- H03—ELECTRONIC CIRCUITRY
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0952—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using Schottky type FET MESFET
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体集積回路のうち、特にガリウム砒素
半導体集積回路に関するものである。
半導体集積回路に関するものである。
以下、従来技術としてガリウム砒素メモリＩＣにおける
Ｅ／Ｄ型Ｄｉｒｅｃｔ Ｃｏｕｐｌｅｄ ＦＥＴ Ｌｏ
ｇｉｃ回路（以下、これをＥ／Ｄ型ＤＣＦＬ回路と略記
する）について説明する。第２図に上記Ｅ／Ｄ型ＤＣＦ
Ｌ回路の構成を示す。図中、２１及び２２はノーマリオ
ン型金属−半導体電界効果トランジスタ（以下、金属−
半導体電界効果トランジスタをＭＥＳＦＥＴと略記する
）、２３及び２４はノーマリオフ型ＭＥＳＦＥＴで、ノ
ーマリオン型ＭＥＳＦＥＴ２１は、ドレインが正の電源
（ノード２５）に、ゲート及びソースがノーマリオフ型
ＭＥＳＦＥＴ２３のドレイン及びノーマリオフ型ＭＥＳ
ＦＥＴ２４のドレイン（ノード２７）に接続され、ノー
マリオン型ＭＥＳＦＥＴ２２は、トレインが上記下の電
源（ノード２５）に、ゲート及びソースがノーマリオフ
型ＭＥＳＦＥＴ２４のトレイン（ノード２８）に接続さ
れている。またノーマリオフ型ＭＥＳＦＥＴ２３は、ド
レインがノーマリオン型ＭＥＳＦＥＴ２１のゲート及び
ソース、及びノーマリオフ型ＭＥＳＦＥＴ２４のゲート
（ノード２７）に接続され、ゲートを入力ノード（ノー
ド２６）とし、ソースが接地されている。ノーマリオフ
型ＭＥＳＦＥＴ２４は、ドレインがノーマリオン型ＭＥ
ＳＦＥＴ２２のゲート及びソース（ノード２８）に接続
され、ゲートがノーマリオン型ＭＥＳＦＥＴ２１のゲー
ト及びソース、及びノーマリオフ型ＭＥＳＦＥＴ２３の
ドレイン（ノード２７）に接続され、ソースが接地され
ている。なお、ノード２８は出力ノードとなる。
Ｅ／Ｄ型Ｄｉｒｅｃｔ Ｃｏｕｐｌｅｄ ＦＥＴ Ｌｏ
ｇｉｃ回路（以下、これをＥ／Ｄ型ＤＣＦＬ回路と略記
する）について説明する。第２図に上記Ｅ／Ｄ型ＤＣＦ
Ｌ回路の構成を示す。図中、２１及び２２はノーマリオ
ン型金属−半導体電界効果トランジスタ（以下、金属−
半導体電界効果トランジスタをＭＥＳＦＥＴと略記する
）、２３及び２４はノーマリオフ型ＭＥＳＦＥＴで、ノ
ーマリオン型ＭＥＳＦＥＴ２１は、ドレインが正の電源
（ノード２５）に、ゲート及びソースがノーマリオフ型
ＭＥＳＦＥＴ２３のドレイン及びノーマリオフ型ＭＥＳ
ＦＥＴ２４のドレイン（ノード２７）に接続され、ノー
マリオン型ＭＥＳＦＥＴ２２は、トレインが上記下の電
源（ノード２５）に、ゲート及びソースがノーマリオフ
型ＭＥＳＦＥＴ２４のトレイン（ノード２８）に接続さ
れている。またノーマリオフ型ＭＥＳＦＥＴ２３は、ド
レインがノーマリオン型ＭＥＳＦＥＴ２１のゲート及び
ソース、及びノーマリオフ型ＭＥＳＦＥＴ２４のゲート
（ノード２７）に接続され、ゲートを入力ノード（ノー
ド２６）とし、ソースが接地されている。ノーマリオフ
型ＭＥＳＦＥＴ２４は、ドレインがノーマリオン型ＭＥ
ＳＦＥＴ２２のゲート及びソース（ノード２８）に接続
され、ゲートがノーマリオン型ＭＥＳＦＥＴ２１のゲー
ト及びソース、及びノーマリオフ型ＭＥＳＦＥＴ２３の
ドレイン（ノード２７）に接続され、ソースが接地され
ている。なお、ノード２８は出力ノードとなる。
上記Ｅ／Ｄ型ＤＣＦＬ回路は、２段のインバータ回路か
ら構成され、ローレベルを接地電位とする論理信号によ
り以下の動作を行う。
ら構成され、ローレベルを接地電位とする論理信号によ
り以下の動作を行う。
／−Ｆ２６の入力論理信号は、ノーマリオン型ＭＥＳＦ
ＥＴ２１とノーマリオフ型ＭＥＳＦＥＴ２３とから構成
される初段のインバータ回路で反転され、ノーマリオフ
型ＭＥＳＦＥＴ２４のゲート（ノード２７）に入力し、
さらに、ノーマリオン型ＭＥＳＦＥＴ２２とノーマリオ
フ型ＭＥＳＦＥ７２４とから構成される２段目のインバ
ータ回路で再び反転され、ノード２８から出力される。
ＥＴ２１とノーマリオフ型ＭＥＳＦＥＴ２３とから構成
される初段のインバータ回路で反転され、ノーマリオフ
型ＭＥＳＦＥＴ２４のゲート（ノード２７）に入力し、
さらに、ノーマリオン型ＭＥＳＦＥＴ２２とノーマリオ
フ型ＭＥＳＦＥ７２４とから構成される２段目のインバ
ータ回路で再び反転され、ノード２８から出力される。
即ち、入力ノード２６がハイレベルの時は、ノード２７
はローレベルとなり、出力ノード２８はハイレベルとな
る。また、入力ノード２６がローレベルの時は、ノード
２７はハイレベルとなり、出力ノード２８はローレベル
となる。第３図に、ノード２６の入力電位の変化に対す
るノード２７の電位の変化の様子を示す。
はローレベルとなり、出力ノード２８はハイレベルとな
る。また、入力ノード２６がローレベルの時は、ノード
２７はハイレベルとなり、出力ノード２８はローレベル
となる。第３図に、ノード２６の入力電位の変化に対す
るノード２７の電位の変化の様子を示す。
従来のＥ／Ｄ型１）ＣＦＬ回路は上記の構成を有するた
め、初段のインバータのローレベル出力に対し、ノーマ
リオフ型ＭＥＳＦＥＴ２４が完全にオフする必要がある
。ところが、通常ガリウム砒素によるＭＥＳｐＥＴは、
しいき値電圧の制御が困難で、個々のばらつきが大きく
、ノーマリオフ型として形成してもしきい値電圧が接地
電位に近い値になっていたり、或いはしきい値電圧が負
になってしまい実質的にはノーマリオン型として動作し
まうことがしばしば起る。ノーマリオフ型ＭＥＳＦＥＴ
２４のしきい値電圧が接地電位に近かったり、或いは負
の値になっていると、初段のインバータのローレベル出
力、即ちノード２７のローレベルに対し、ノーマリオフ
型ＭＥＳＦＥ７２４がオフせず、２段目のインバータか
らは所望の出力が得られない。かかる理由により、ノー
マリオフ型ＭＥＳＦＥＴのしきい値電圧の変動により、
回路が誤動作を起こし易いという点が、従来のＥＺＤ型
ＤＣＦＬ回路の欠点である。
め、初段のインバータのローレベル出力に対し、ノーマ
リオフ型ＭＥＳＦＥＴ２４が完全にオフする必要がある
。ところが、通常ガリウム砒素によるＭＥＳｐＥＴは、
しいき値電圧の制御が困難で、個々のばらつきが大きく
、ノーマリオフ型として形成してもしきい値電圧が接地
電位に近い値になっていたり、或いはしきい値電圧が負
になってしまい実質的にはノーマリオン型として動作し
まうことがしばしば起る。ノーマリオフ型ＭＥＳＦＥＴ
２４のしきい値電圧が接地電位に近かったり、或いは負
の値になっていると、初段のインバータのローレベル出
力、即ちノード２７のローレベルに対し、ノーマリオフ
型ＭＥＳＦＥ７２４がオフせず、２段目のインバータか
らは所望の出力が得られない。かかる理由により、ノー
マリオフ型ＭＥＳＦＥＴのしきい値電圧の変動により、
回路が誤動作を起こし易いという点が、従来のＥＺＤ型
ＤＣＦＬ回路の欠点である。
いま一つの欠点は、従来のＥ／Ｄ型Ｄ ＣＦ Ｌ回路で
は、負荷駆動力が小さく、高速化に適さない点である。
は、負荷駆動力が小さく、高速化に適さない点である。
第４図に従来回路の負荷依存性の様子を示す。図中、４
１はノード２６の入力電位、４２は２段目のインバータ
におけるノーマリオン型ＭＥＳＦＥＴ２２とノーマリオ
フ型ＭＥＳＦＥＴ２４の大きさが前段と同一の場合にお
けるノード２７の電位変化、４３はノーマリオン型ＭＥ
ＳＦＥＴ２２とノーマリオフ型ＭＥＳＦＥＴ２４の大き
さを前段の５倍にとった場合のノード２７の電位変化で
ある。特性４３は４２に比べて立上り速度の劣化が激し
く、負荷駆動力が小さいことがわかる。立上り速度を速
くするには、ノーマリオン型ＭＥＳＦＥＴ２１を大きく
すればよいが、その場合初段のインバータ出力（ノード
２７）のローレベルが上昇し、次段のノーマリオフ型Ｍ
ＥＳＦＥＴ２４のしきい値電圧のばらつきに対し、さら
に弱くなってしまう。
１はノード２６の入力電位、４２は２段目のインバータ
におけるノーマリオン型ＭＥＳＦＥＴ２２とノーマリオ
フ型ＭＥＳＦＥＴ２４の大きさが前段と同一の場合にお
けるノード２７の電位変化、４３はノーマリオン型ＭＥ
ＳＦＥＴ２２とノーマリオフ型ＭＥＳＦＥＴ２４の大き
さを前段の５倍にとった場合のノード２７の電位変化で
ある。特性４３は４２に比べて立上り速度の劣化が激し
く、負荷駆動力が小さいことがわかる。立上り速度を速
くするには、ノーマリオン型ＭＥＳＦＥＴ２１を大きく
すればよいが、その場合初段のインバータ出力（ノード
２７）のローレベルが上昇し、次段のノーマリオフ型Ｍ
ＥＳＦＥＴ２４のしきい値電圧のばらつきに対し、さら
に弱くなってしまう。
以−ヒのように、従来のＥｌＤ型ＤＣＦＬ回路では、ノ
ーマリオフ型ＭＥＳＦＥＴのしきい値電圧のばらつきに
弱い、負荷駆動力が小さい、また負荷駆動力を上げよう
とするとノーマリオフ型ＭＥＳＦＥＴのしきい値電圧の
ばらつきに対しさらに弱くなる等の欠点があった。
ーマリオフ型ＭＥＳＦＥＴのしきい値電圧のばらつきに
弱い、負荷駆動力が小さい、また負荷駆動力を上げよう
とするとノーマリオフ型ＭＥＳＦＥＴのしきい値電圧の
ばらつきに対しさらに弱くなる等の欠点があった。
この発明は、上記のような欠点を解消するためになされ
たもので、しきい値電圧のばらつきが大きいガリウム砒
素ノーマリオフ型ＭＥＳＦＥＴが、ゲートへの入力信号
がローレベルの際に完全にオフできるようにして動作歩
留りを向上させると共に、負荷駆動力の大きい高速動作
に通したガリウム砒素半導体集積回路を提供するもので
ある。
たもので、しきい値電圧のばらつきが大きいガリウム砒
素ノーマリオフ型ＭＥＳＦＥＴが、ゲートへの入力信号
がローレベルの際に完全にオフできるようにして動作歩
留りを向上させると共に、負荷駆動力の大きい高速動作
に通したガリウム砒素半導体集積回路を提供するもので
ある。
この発明に係るガリウム砒素半導体集積回路は、Ｅ／Ｄ
型ＤＣＦＬ回路における隣り合う２段のインバータ回路
の間に、ローレベルを負電位にまで引き下げるためのレ
ベル変換回路を設けたものである。
型ＤＣＦＬ回路における隣り合う２段のインバータ回路
の間に、ローレベルを負電位にまで引き下げるためのレ
ベル変換回路を設けたものである。
この発明においては、レベル変換回路によりローレベル
が負電位まで引き下げられ、次段のノーマリオフ型ＭＥ
ＳＦＥＴはローレベルにおいて完全にオフされると共に
、上記ノーマリオフ型ＭＥＳＦＥＴに対する駆動能力が
増大する。
が負電位まで引き下げられ、次段のノーマリオフ型ＭＥ
ＳＦＥＴはローレベルにおいて完全にオフされると共に
、上記ノーマリオフ型ＭＥＳＦＥＴに対する駆動能力が
増大する。
以下、本発明の実施例を図について説明する。
第１図は、本発明の一実施例による回路構成であり、図
中、１．２及び３はノーマリオン型ＭＥＳＦＥＴ、４．
５及び６はノーマリオフ型ＭＥＳＦＥＴ、７はショット
キダイオード、８〜１４は各ノードを表わす。ノーマリ
オン型ＭＥＳＦＥＴＩはドレインが正の電源（ノード８
）に、ゲート及びソースがノーマリオフ型ＭＥＳＦＥＴ
４のドレイン及びノーマリオフ型ＭＥＳＦＥＴ５のゲー
トに接続され、ノーマリオフ型ＭＥＳＦＥＴ４はドレイ
ンがノーマリオン型ＭＥＳＦＥＴＩのゲート及びソース
、及びノーマリオフ型ＭＥＳＦＥＴ５のゲートに接続さ
れ、ゲートを入力ノードとし、ソースが接地されている
。ノーマリオフ型ＭＥＳＦＥＴ５は、ドレインが上記正
の電源（ノード８）に、ゲートがノーマリオン型ＭＥＳ
ＦＥＴＩのゲート及びソース、及びノーマリオフ型ＭＥ
ＳＦＥＴ４のドレインに、ソースがショットキダイオー
ド７のアノード側及びノーマリオフ型ＭＥＳＦＥＴ６の
ゲートに接続されている。ショットキダイオード７は、
アノード側がノーマリオフ型ＭＥＳＦＥＴ５のソース及
びノーマリオフ型ＭＥＳＦＥＴ６のゲートに、カソード
側がノーマリオン型ＭＥＳＦＥＴ２のドレインに接続さ
れ、ノーマリオン型ＭＥＳＦＢＴ２は、ドレインがショ
ットキダイオード７のカソード側に、ゲート及びソース
が負の電源（ノード１３）に接続されている。ノーマリ
オン型ＭＥＳＦＥＴ３は、ドレインが上記正の電源（ノ
ード８）に、ゲート及びソースがノーマリオフ型ＭＥＳ
ＦＥＴ６のドレインに接続され、ノーマリオフ型ＭＥＳ
ＦＥＴ６は、ドレインがノーマリオン型ＭＥＳＦＥＴ３
のゲート及びソースに、ゲートがノーマリオフ型ＭＥＳ
ＦＥＴ５のソース及びショットキダイオード７のアノー
ド側に接続され、ソースが接地されている。また、ノー
ド１４は出力ノードとなる。
中、１．２及び３はノーマリオン型ＭＥＳＦＥＴ、４．
５及び６はノーマリオフ型ＭＥＳＦＥＴ、７はショット
キダイオード、８〜１４は各ノードを表わす。ノーマリ
オン型ＭＥＳＦＥＴＩはドレインが正の電源（ノード８
）に、ゲート及びソースがノーマリオフ型ＭＥＳＦＥＴ
４のドレイン及びノーマリオフ型ＭＥＳＦＥＴ５のゲー
トに接続され、ノーマリオフ型ＭＥＳＦＥＴ４はドレイ
ンがノーマリオン型ＭＥＳＦＥＴＩのゲート及びソース
、及びノーマリオフ型ＭＥＳＦＥＴ５のゲートに接続さ
れ、ゲートを入力ノードとし、ソースが接地されている
。ノーマリオフ型ＭＥＳＦＥＴ５は、ドレインが上記正
の電源（ノード８）に、ゲートがノーマリオン型ＭＥＳ
ＦＥＴＩのゲート及びソース、及びノーマリオフ型ＭＥ
ＳＦＥＴ４のドレインに、ソースがショットキダイオー
ド７のアノード側及びノーマリオフ型ＭＥＳＦＥＴ６の
ゲートに接続されている。ショットキダイオード７は、
アノード側がノーマリオフ型ＭＥＳＦＥＴ５のソース及
びノーマリオフ型ＭＥＳＦＥＴ６のゲートに、カソード
側がノーマリオン型ＭＥＳＦＥＴ２のドレインに接続さ
れ、ノーマリオン型ＭＥＳＦＢＴ２は、ドレインがショ
ットキダイオード７のカソード側に、ゲート及びソース
が負の電源（ノード１３）に接続されている。ノーマリ
オン型ＭＥＳＦＥＴ３は、ドレインが上記正の電源（ノ
ード８）に、ゲート及びソースがノーマリオフ型ＭＥＳ
ＦＥＴ６のドレインに接続され、ノーマリオフ型ＭＥＳ
ＦＥＴ６は、ドレインがノーマリオン型ＭＥＳＦＥＴ３
のゲート及びソースに、ゲートがノーマリオフ型ＭＥＳ
ＦＥＴ５のソース及びショットキダイオード７のアノー
ド側に接続され、ソースが接地されている。また、ノー
ド１４は出力ノードとなる。
以下、第１図に基き上記実施例の作用効果について説明
する。ノード１０より入力された論理信号は、ノーマリ
オン型ＭＥＳＦＥＴＩ及びノーマリオフ型ＭＥＳＦＥＴ
４から構成されるインバータ回路により反転され、ノー
マリオフ型ＭＥＳＦＥＴ５及びショットキダイオード７
及びノーマリオン型ＭＥ Ｓ Ｆ ＥＴ ２から構成さ
れるレベル変換回路によりレベルが変換される。この時
、レベル変換回路の回路定数及びノード１３の負電源を
適当に定めることにより、ノード１）のレベルに対しハ
イレベルは、Ｅ／Ｄ型ＤＣＦＬ回路の内部論理振幅のハ
イレベル（通常ゲート金属とガリウム砒素基板間のショ
ットキ障壁高さ程度の値になる）に等しく、ローレベル
は接地電位以下となるようにすることができる。この時
、ノーマリオフ型ＭＥＳＦＲ７６は、しきい値電圧のば
らつきにかかわらず、ノード１３の低いローレベルに対
し常に完全にオフさせることができ、ノーマリオン型Ｍ
ＥＳ Ｆ Ｅ Ｔ ３及びノーマリオフ型ＭＥＳＦＥＴ
６より構成されるインバータ回路は常に正常な反転動作
を行う。
する。ノード１０より入力された論理信号は、ノーマリ
オン型ＭＥＳＦＥＴＩ及びノーマリオフ型ＭＥＳＦＥＴ
４から構成されるインバータ回路により反転され、ノー
マリオフ型ＭＥＳＦＥＴ５及びショットキダイオード７
及びノーマリオン型ＭＥ Ｓ Ｆ ＥＴ ２から構成さ
れるレベル変換回路によりレベルが変換される。この時
、レベル変換回路の回路定数及びノード１３の負電源を
適当に定めることにより、ノード１）のレベルに対しハ
イレベルは、Ｅ／Ｄ型ＤＣＦＬ回路の内部論理振幅のハ
イレベル（通常ゲート金属とガリウム砒素基板間のショ
ットキ障壁高さ程度の値になる）に等しく、ローレベル
は接地電位以下となるようにすることができる。この時
、ノーマリオフ型ＭＥＳＦＲ７６は、しきい値電圧のば
らつきにかかわらず、ノード１３の低いローレベルに対
し常に完全にオフさせることができ、ノーマリオン型Ｍ
ＥＳ Ｆ Ｅ Ｔ ３及びノーマリオフ型ＭＥＳＦＥＴ
６より構成されるインバータ回路は常に正常な反転動作
を行う。
即ち、ノード１０よりローレベルが入力すると、ノード
１）はハイレベルになり、ノード１４からはローレベル
が出力される。また、ノード１ｏよリハイレベルが入力
すると、ノード１）は接地電位以下のローレベルになり
、ノード１４がらはハイレベルが出力される。第５図に
、ノード１０の入力電位変化に対するノード１）の電位
変化の様子を示す。この図より、ローレベルが接地電位
より引き下げられた所望の動作が達成されていることが
わかる。
１）はハイレベルになり、ノード１４からはローレベル
が出力される。また、ノード１ｏよリハイレベルが入力
すると、ノード１）は接地電位以下のローレベルになり
、ノード１４がらはハイレベルが出力される。第５図に
、ノード１０の入力電位変化に対するノード１）の電位
変化の様子を示す。この図より、ローレベルが接地電位
より引き下げられた所望の動作が達成されていることが
わかる。
さらに第６図に、本実施例による回路の負荷依存性の様
子を示す。図中、６１はノード１ｏの入力電位、６２は
ノーマリオン型ＭＥＳＦＥＴＩ。
子を示す。図中、６１はノード１ｏの入力電位、６２は
ノーマリオン型ＭＥＳＦＥＴＩ。
２．３．及びノーマリオフ型ＭＥＳＦＥＴ’４，５゜６
をそれぞれ同じ大きさにした場合のノード１）の電位変
化、６３は最終段におけるノーマリオン型ＭＥＳＦＥＴ
３及びノーマリオフ型ＭＥＳＦＩＥＴ６のみをそれぞれ
他の５倍の大きさにとったときのノード１）の電位変化
を表す。第４図で示した従来回路に比べ、負荷の増大に
対する立トリ速度の劣化は大幅に改善されていることが
わかる。
をそれぞれ同じ大きさにした場合のノード１）の電位変
化、６３は最終段におけるノーマリオン型ＭＥＳＦＥＴ
３及びノーマリオフ型ＭＥＳＦＩＥＴ６のみをそれぞれ
他の５倍の大きさにとったときのノード１）の電位変化
を表す。第４図で示した従来回路に比べ、負荷の増大に
対する立トリ速度の劣化は大幅に改善されていることが
わかる。
なお、上記実施例では、ガリウム砒素Ｅ／Ｄ型ＤＣＦＬ
回路における２段のインバータ回路に実施する例を示し
たが、その他、直列に接続された２段のＥ／Ｄ型インバ
ータを有するあらゆる回路にこれを用いて同様の効果を
得ることができる。
回路における２段のインバータ回路に実施する例を示し
たが、その他、直列に接続された２段のＥ／Ｄ型インバ
ータを有するあらゆる回路にこれを用いて同様の効果を
得ることができる。
以上のように、この発明によれば、連続する２段のＥ／
Ｄ型インバータ回路の間にレベル変換回路を挿入するこ
とにより２段目のＥＺＤ型イフィンバー２回路力論理信
号のローレベルを接地電位以下に引き下げ、また、レベ
ル変換回路出力部の負荷駆動力を増大させたので、動作
歩留りが高く、かつ高速化に適した半導体集積回路を得
られる効果がある。
Ｄ型インバータ回路の間にレベル変換回路を挿入するこ
とにより２段目のＥＺＤ型イフィンバー２回路力論理信
号のローレベルを接地電位以下に引き下げ、また、レベ
ル変換回路出力部の負荷駆動力を増大させたので、動作
歩留りが高く、かつ高速化に適した半導体集積回路を得
られる効果がある。
第１図は本発明の一実施例として２段のＥ／Ｄインバー
タ回路に適用された場合のガリウム砒素半導体集積回路
の回路図、該２図は従来のＥ／Ｄ型Ｄ ＣＦ Ｌ回路に
おける２段のインバータ回路の回路図、第３図は第２図
で示される従来の２段のインバータ回路のうち初段のイ
ンバータ回路の電位の入出力特性を示す図、第４図は従
来のＥ／Ｄインバータ回路の電位の立上り速度の負荷依
存性を示す図、第５図は第１図の回路に対し入力電位と
レベル変換回路出力部の電位との関係を示す図、第６図
は第１図の回路におけるレベル変換回路出力部の立上り
速度の出力負荷依存性を示す図である。 １．２．３・・・第１〜第３のノーマリオン型ＭＥＳＦ
ＥＴ、４，５．６・・・第１〜第３のノーマリオフ型Ｍ
ＥＳＦＥＴ、７・・・ショットキダイオード、８・・・
正の電源、１３・・・負の電源。 第３図 ０．０ ０．１ ０．２ ０．３ ０．４ ０．５ ０
．６ノーメ′２６９完＃（Ｖ）− 第４図 Ｌ′） ０．０ １．０ ２．０ ３．０ ４．０
５．ＯＭＩＸ、’ｆｃｎｓ） − 第５図 ０００１０．２ ０．３ ０．４ ０．５ ０．６ノー
メ１０りρ戻（Ｖ）− 第６図 ＃１ｆｒｆ （ｎｓ）−
タ回路に適用された場合のガリウム砒素半導体集積回路
の回路図、該２図は従来のＥ／Ｄ型Ｄ ＣＦ Ｌ回路に
おける２段のインバータ回路の回路図、第３図は第２図
で示される従来の２段のインバータ回路のうち初段のイ
ンバータ回路の電位の入出力特性を示す図、第４図は従
来のＥ／Ｄインバータ回路の電位の立上り速度の負荷依
存性を示す図、第５図は第１図の回路に対し入力電位と
レベル変換回路出力部の電位との関係を示す図、第６図
は第１図の回路におけるレベル変換回路出力部の立上り
速度の出力負荷依存性を示す図である。 １．２．３・・・第１〜第３のノーマリオン型ＭＥＳＦ
ＥＴ、４，５．６・・・第１〜第３のノーマリオフ型Ｍ
ＥＳＦＥＴ、７・・・ショットキダイオード、８・・・
正の電源、１３・・・負の電源。 第３図 ０．０ ０．１ ０．２ ０．３ ０．４ ０．５ ０
．６ノーメ′２６９完＃（Ｖ）− 第４図 Ｌ′） ０．０ １．０ ２．０ ３．０ ４．０
５．ＯＭＩＸ、’ｆｃｎｓ） − 第５図 ０００１０．２ ０．３ ０．４ ０．５ ０．６ノー
メ１０りρ戻（Ｖ）− 第６図 ＃１ｆｒｆ （ｎｓ）−
Claims (1)
- （１）半絶縁性ガリウム砒素半導体基板上に形成され、
１個のショットキダイオードと、第１ないし第３のノー
マリオン型金属−半導体電界効果トランジスタ（以下、
金属−半導体電界効果トランジスタをＭＥＳＦＥＴと略
記する）と、第１ないし第３のノーマリオフ型ＭＥＳＦ
ＥＴから構成されるガリウム砒素半導体集積回路におい
て、上記第１のノーマリオン型ＭＥＳＦＥＴは、ドレイ
ンが正の電源に、ゲート及びソースが上記第１のノーマ
リオフ型ＭＥＳＦＥＴのドレイン及び上記第２のノーマ
リオフ型ＭＥＳＦＥＴのゲートに接続され、 上記第１のノーマリオフ型ＭＥＳＦＥＴは、ゲートを入
力ノードとし、ソースが接地され、上記第２のノーマリ
オフ型ＭＥＳＦＥＴは、ドレインが上記正の電源に、ソ
ースがショットキダイオードのアノード側及び上記第３
のノーマリオフ型ＭＥＳＦＥＴのゲートに接続され、 上記ショットキダイオードは、カソード側が上記第２の
ノーマリオン型ＭＥＳＦＥＴのドレインに接続され、 上記第２のノーマリオン型ＭＥＳＦＥＴは、ゲート及び
ソースが負の電源に接続され、 上記第３のノーマリオン型ＭＥＳＦＥＴは、ドレインが
上記正の電源に接続され、ゲート及びソースが上記第３
のノーマリオフ型ＭＥＳＦＥＴのドレインに接続される
と同時にこのノードを出力ノードとし、 上記第３のノーマリオフ型ＭＥＳＦＥＴは、ソースが接
地されていることを特徴とするガリウム砒素半導体集積
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60176334A JPS6236918A (ja) | 1985-08-09 | 1985-08-09 | ガリウム砒素半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60176334A JPS6236918A (ja) | 1985-08-09 | 1985-08-09 | ガリウム砒素半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6236918A true JPS6236918A (ja) | 1987-02-17 |
Family
ID=16011770
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60176334A Pending JPS6236918A (ja) | 1985-08-09 | 1985-08-09 | ガリウム砒素半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6236918A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0448269A2 (en) * | 1990-03-20 | 1991-09-25 | Fujitsu Limited | Interface circuit provided between a compound semiconductor logic circuit and a bipolar transistor circuit |
-
1985
- 1985-08-09 JP JP60176334A patent/JPS6236918A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0448269A2 (en) * | 1990-03-20 | 1991-09-25 | Fujitsu Limited | Interface circuit provided between a compound semiconductor logic circuit and a bipolar transistor circuit |
| US5159208A (en) * | 1990-03-20 | 1992-10-27 | Fujitsu Limited | Interface circuit provided between a compound semiconductor logic circuit and a bipolar transistor circuit |
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