JP3171519B2 - 論理回路 - Google Patents
論理回路Info
- Publication number
- JP3171519B2 JP3171519B2 JP32301393A JP32301393A JP3171519B2 JP 3171519 B2 JP3171519 B2 JP 3171519B2 JP 32301393 A JP32301393 A JP 32301393A JP 32301393 A JP32301393 A JP 32301393A JP 3171519 B2 JP3171519 B2 JP 3171519B2
- Authority
- JP
- Japan
- Prior art keywords
- node
- logic
- fet
- logic circuit
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、論理回路に関し、詳細
には、１つのノードの論理状態を複数の論理回路の出力
で決める際の優先度をつける技術に関する。
には、１つのノードの論理状態を複数の論理回路の出力
で決める際の優先度をつける技術に関する。
【０００２】
【従来の技術】図５は上記優先度の技術を必要とする回
路例であり、この回路は、フィードバック系１を構成す
る幾つかのインバータゲート１ａ〜１ｄと、入力信号Ｉ
Ｎの論理を反転する入力インバータゲート２と、クロッ
ク信号ＣＫに応答してオンオフするエンハンスメントＦ
ＥＴ（以下「Ｅ−ＦＥＴ」）３とを含み、ノードＮの論
理状態を信号ＯＵＴとして取り出している。
路例であり、この回路は、フィードバック系１を構成す
る幾つかのインバータゲート１ａ〜１ｄと、入力信号Ｉ
Ｎの論理を反転する入力インバータゲート２と、クロッ
ク信号ＣＫに応答してオンオフするエンハンスメントＦ
ＥＴ（以下「Ｅ−ＦＥＴ」）３とを含み、ノードＮの論
理状態を信号ＯＵＴとして取り出している。
【０００３】今、ＣＫがハイレベルであれば、Ｅ−ＦＥ
Ｔはオンであり、ノードＮの論理は入力インバータゲー
ト２の出力、すなわちＩＮの反転論理で与えられる。ノ
ードＮの論理はフィードバック系１の入力論理でもあ
り、ノードＮはフィードバック系１の最終段のインバー
タゲート１ｄの出力によっても駆動されることになる。
すなわち、かかる構成によれば、ＣＫがハイレベルのと
き、ノードＮが２つのインバータゲート（すなわち入力
インバータゲート２とフィードバック系１の最終段のイ
ンバータゲート１ｄ）の出力で同時に駆動されるから、
これら２つのインバータゲートの出力に優劣を付けてお
かないと、ノードＮの論理状態を入力信号ＩＮの論理で
決めることができなくなるという不都合を招くことにな
る。
Ｔはオンであり、ノードＮの論理は入力インバータゲー
ト２の出力、すなわちＩＮの反転論理で与えられる。ノ
ードＮの論理はフィードバック系１の入力論理でもあ
り、ノードＮはフィードバック系１の最終段のインバー
タゲート１ｄの出力によっても駆動されることになる。
すなわち、かかる構成によれば、ＣＫがハイレベルのと
き、ノードＮが２つのインバータゲート（すなわち入力
インバータゲート２とフィードバック系１の最終段のイ
ンバータゲート１ｄ）の出力で同時に駆動されるから、
これら２つのインバータゲートの出力に優劣を付けてお
かないと、ノードＮの論理状態を入力信号ＩＮの論理で
決めることができなくなるという不都合を招くことにな
る。
【０００４】そこで、従来は、１つのノード（図５のノ
ードＮ）につながる複数の論理回路（図５のインバータ
ゲート２及び１ｄ）があるとき、当該ノードの論理状態
を決めるための優先度に従って各論理回路の駆動能力に
差を付けていた。図６は論理回路の構成例で、入力イン
バータゲート２又はフィードバック系１の最終段のイン
バータゲート１ｄに対応するものである。
ードＮ）につながる複数の論理回路（図５のインバータ
ゲート２及び１ｄ）があるとき、当該ノードの論理状態
を決めるための優先度に従って各論理回路の駆動能力に
差を付けていた。図６は論理回路の構成例で、入力イン
バータゲート２又はフィードバック系１の最終段のイン
バータゲート１ｄに対応するものである。
【０００５】図６において、３は負荷素子として働くデ
プリーションＦＥＴ（以下「Ｄ−ＦＥＴ」）、４はスイ
ッチング素子として働くＥ−ＦＥＴ、ＶCCは高電位電
源、Ｖ SSは低電位電源であり、全体で、ＤＣＦＬ（Dire
ct Coupled FET Logic）と呼ばれる論理回路を構成す
る。入力電圧Ｖi がＥ−ＦＥＴ４のしきい値電圧Ｖｔｈ
(e) よりも低い領域では、Ｅ−ＦＥＴ４はオフ状態で、
Ｄ−ＦＥＴ３のドレイン電流ｉｄ（定電流）によって図
示を略したノードＮが充電される。このため、ノードＮ
（出力Ｖo ）にはほぼ高電位電源ＶCCに相当する高い電
圧が現れる（ハイレベル；ＶH ）。一方、Ｖ i が上昇し
てＶｔｈ(e) を越えると、Ｅ−ＦＥＴ４がオン状態とな
り、このＥ−ＦＥＴ４を通して、Ｄ−ＦＥＴ３のドレイ
ン電流ｉｄとノードＮからの放電電流が流れる。このた
め、ノードＮ（出力Ｖo ）にはほぼ低電位電源ＶSSに相
当する低い電圧が現れる（ローレベル；ＶL ）。
プリーションＦＥＴ（以下「Ｄ−ＦＥＴ」）、４はスイ
ッチング素子として働くＥ−ＦＥＴ、ＶCCは高電位電
源、Ｖ SSは低電位電源であり、全体で、ＤＣＦＬ（Dire
ct Coupled FET Logic）と呼ばれる論理回路を構成す
る。入力電圧Ｖi がＥ−ＦＥＴ４のしきい値電圧Ｖｔｈ
(e) よりも低い領域では、Ｅ−ＦＥＴ４はオフ状態で、
Ｄ−ＦＥＴ３のドレイン電流ｉｄ（定電流）によって図
示を略したノードＮが充電される。このため、ノードＮ
（出力Ｖo ）にはほぼ高電位電源ＶCCに相当する高い電
圧が現れる（ハイレベル；ＶH ）。一方、Ｖ i が上昇し
てＶｔｈ(e) を越えると、Ｅ−ＦＥＴ４がオン状態とな
り、このＥ−ＦＥＴ４を通して、Ｄ−ＦＥＴ３のドレイ
ン電流ｉｄとノードＮからの放電電流が流れる。このた
め、ノードＮ（出力Ｖo ）にはほぼ低電位電源ＶSSに相
当する低い電圧が現れる（ローレベル；ＶL ）。
【０００６】ここで、ノードＮに対する論理決定は、イ
ンバータゲート１ｄよりも入力インバータゲート２の方
が「優先」である。これには、インバータゲート１ｄの
駆動能力を入力インバータゲート２よりも下げる必要が
あり、従来より、インバータゲート１ｄのＤ−ＦＥＴ３
及びＥ−ＦＥＴ４のゲート幅を小さくしていた。こうす
ると、インバータゲート１ｄの駆動電流（ｉｄ）が少な
くなってインバータゲート１ｄの駆動能力が下がるか
ら、ノードＮに対する論理決定の優先権を、相対的に入
力インバータゲート２に与えることができる。
ンバータゲート１ｄよりも入力インバータゲート２の方
が「優先」である。これには、インバータゲート１ｄの
駆動能力を入力インバータゲート２よりも下げる必要が
あり、従来より、インバータゲート１ｄのＤ−ＦＥＴ３
及びＥ−ＦＥＴ４のゲート幅を小さくしていた。こうす
ると、インバータゲート１ｄの駆動電流（ｉｄ）が少な
くなってインバータゲート１ｄの駆動能力が下がるか
ら、ノードＮに対する論理決定の優先権を、相対的に入
力インバータゲート２に与えることができる。
【０００７】
【発明が解決しようとする課題】しかしながら、かかる
従来の論理回路にあっては、優先度の低い方の論理回路
の駆動能力を下げる、具体的には、Ｄ−ＦＥＴ３のドレ
イン電流ｉｄを絞り込む構成となっていたため、例え
ば、省電力性を考慮した論理回路にあっては、ｉｄが限
界ぎりぎりまで絞り込まれているから、それ以上の絞り
込みは事実上困難であり、意図した優先度を付けられな
いという問題点がある。
従来の論理回路にあっては、優先度の低い方の論理回路
の駆動能力を下げる、具体的には、Ｄ−ＦＥＴ３のドレ
イン電流ｉｄを絞り込む構成となっていたため、例え
ば、省電力性を考慮した論理回路にあっては、ｉｄが限
界ぎりぎりまで絞り込まれているから、それ以上の絞り
込みは事実上困難であり、意図した優先度を付けられな
いという問題点がある。
【０００８】また、電流を絞り込むことができたとして
も、その論理回路の駆動能力が落ちてしまうから、例え
ば、論理回路に外部負荷がつながっている場合、その外
部負荷の駆動に支障をきたすという問題点がある。そこ
で、本発明は、省電力設計であっても１つのノードに対
する論理決定の優先度を付けること、又は、外部負荷の
駆動に支障のない論理回路の提供を目的とする。
も、その論理回路の駆動能力が落ちてしまうから、例え
ば、論理回路に外部負荷がつながっている場合、その外
部負荷の駆動に支障をきたすという問題点がある。そこ
で、本発明は、省電力設計であっても１つのノードに対
する論理決定の優先度を付けること、又は、外部負荷の
駆動に支障のない論理回路の提供を目的とする。
【０００９】
【課題を解決するための手段】請求項１記載の論理回路
は、高電位電源と第１ノードの間を接続する負荷素子
と、前記第１ノードと低電位電源の間を接続するスイッ
チング素子と、ドレインを前記第１ノードに接続すると
ともにソースを任意の第２ノードに接続し且つゲート−
ソース間を共通にしたデプリーションＦＥＴと、を備え
たことを特徴とする。
は、高電位電源と第１ノードの間を接続する負荷素子
と、前記第１ノードと低電位電源の間を接続するスイッ
チング素子と、ドレインを前記第１ノードに接続すると
ともにソースを任意の第２ノードに接続し且つゲート−
ソース間を共通にしたデプリーションＦＥＴと、を備え
たことを特徴とする。
【００１０】請求項２記載の論理回路は、高電位電源と
第１ノードの間を接続する負荷素子と、前記第１ノード
と低電位電源の間を接続するスイッチング素子と、ドレ
インを前記第１ノードに接続するとともにソースを任意
の第２ノードに接続し且つゲート−ドレイン間を共通に
したエンハンスメントＦＥＴと、を備えたことを特徴と
する。
第１ノードの間を接続する負荷素子と、前記第１ノード
と低電位電源の間を接続するスイッチング素子と、ドレ
インを前記第１ノードに接続するとともにソースを任意
の第２ノードに接続し且つゲート−ドレイン間を共通に
したエンハンスメントＦＥＴと、を備えたことを特徴と
する。
【００１１】請求項３記載のフリップフロップは、クロ
ック信号に応答してオン／オフするオン／オフ手段と、
該オン／オフ手段を介して取り込まれたデータの論理状
態を反転して出力する論理反転手段とを含み、前記論理
反転手段の出力で請求項２記載のスイッチング素子をオ
ン／オフさせるとともに、前記オン／オフ手段と論理反
転手段の間に位置するノードを請求項２記載の第２のノ
ードとしたことを特徴とする。
ック信号に応答してオン／オフするオン／オフ手段と、
該オン／オフ手段を介して取り込まれたデータの論理状
態を反転して出力する論理反転手段とを含み、前記論理
反転手段の出力で請求項２記載のスイッチング素子をオ
ン／オフさせるとともに、前記オン／オフ手段と論理反
転手段の間に位置するノードを請求項２記載の第２のノ
ードとしたことを特徴とする。
【００１２】
【作用】請求項１記載の論理回路では、他の論理回路に
比べてデプリーションＦＥＴのｏｎ抵抗分だけ出力イン
ピーダンスが高くなり、第２ノードに対する論理決定の
優先度を低くできる。請求項２記載の論理回路では、他
の論理回路に比べてエンハンスメントＦＥＴのｏｎ抵抗
分だけ出力インピーダンスが高くなり、第２ノードに対
する論理決定の優先度を低くできることに加え、ゲート
−ソース間の電位差に応じてｏｎ抵抗が変化するため、
第１ノードと第２ノードの電位差が大きいときにｏｎ抵
抗を低くして外部負荷の駆動効率を高めることができ
る。
比べてデプリーションＦＥＴのｏｎ抵抗分だけ出力イン
ピーダンスが高くなり、第２ノードに対する論理決定の
優先度を低くできる。請求項２記載の論理回路では、他
の論理回路に比べてエンハンスメントＦＥＴのｏｎ抵抗
分だけ出力インピーダンスが高くなり、第２ノードに対
する論理決定の優先度を低くできることに加え、ゲート
−ソース間の電位差に応じてｏｎ抵抗が変化するため、
第１ノードと第２ノードの電位差が大きいときにｏｎ抵
抗を低くして外部負荷の駆動効率を高めることができ
る。
【００１３】請求項３記載のフリップフロップでは、オ
ン／オフ手段がオンのとき、入力データの論理で第２ノ
ードの論理状態が決まり、同手段がオフのとき、論理反
転手段の出力論理の逆論理で第２ノードの論理状態が決
まる。すなわち、クロック信号に応答してデータの取込
みとラッチが行われる。
ン／オフ手段がオンのとき、入力データの論理で第２ノ
ードの論理状態が決まり、同手段がオフのとき、論理反
転手段の出力論理の逆論理で第２ノードの論理状態が決
まる。すなわち、クロック信号に応答してデータの取込
みとラッチが行われる。
【００１４】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。図１は請求項１記載の発明に係る論理回路の一実
施例を示す図である。図１において、１１は第１論理回
路、１２は第２論理回路、１３は第３論理回路、１４は
クロック信号ＣＫに応答してオン／オフするＥ−ＦＥ
Ｔ、Ｎ11はノード（第２ノード）であり、このノードＮ
11は、第３論理回路１３の出力で駆動されるとともに、
Ｅ−ＦＥＴ１３がオンのときには第１論理回路１１の出
力によっても駆動される。
する。図１は請求項１記載の発明に係る論理回路の一実
施例を示す図である。図１において、１１は第１論理回
路、１２は第２論理回路、１３は第３論理回路、１４は
クロック信号ＣＫに応答してオン／オフするＥ−ＦＥ
Ｔ、Ｎ11はノード（第２ノード）であり、このノードＮ
11は、第３論理回路１３の出力で駆動されるとともに、
Ｅ−ＦＥＴ１３がオンのときには第１論理回路１１の出
力によっても駆動される。
【００１５】ここで、第１論理回路１１と第２論理回路
１２は、図６に示す一般的なＤＣＦＬの構成を有してい
るが、第３論理回路１３の構成は一部で異なっている。
すなわち、第３論理回路１３は、高電位電源ＶCCと第１
ノードＮ12の間を接続する負荷用のＤ−ＦＥＴ３（負荷
素子）と、Ｎ12と低電位電源ＶSSの間を接続するスイッ
チング用のＥ−ＦＥＴ４（スイッチ素子）とを備える点
で第１及び第２論理回路１１、１２と共通であるが、こ
れらに加えて、ドレインをＮ12に接続するとともに、ソ
ースをＮ11に接続し、かつゲート−ソース間を共通にし
たデプリーションＦＥＴ（Ｄ−ＦＥＴ）１５を備える点
で第１及び第２論理回路１１、１２と相違している。
１２は、図６に示す一般的なＤＣＦＬの構成を有してい
るが、第３論理回路１３の構成は一部で異なっている。
すなわち、第３論理回路１３は、高電位電源ＶCCと第１
ノードＮ12の間を接続する負荷用のＤ−ＦＥＴ３（負荷
素子）と、Ｎ12と低電位電源ＶSSの間を接続するスイッ
チング用のＥ−ＦＥＴ４（スイッチ素子）とを備える点
で第１及び第２論理回路１１、１２と共通であるが、こ
れらに加えて、ドレインをＮ12に接続するとともに、ソ
ースをＮ11に接続し、かつゲート−ソース間を共通にし
たデプリーションＦＥＴ（Ｄ−ＦＥＴ）１５を備える点
で第１及び第２論理回路１１、１２と相違している。
【００１６】このような構成において、今、信号ＩＮが
ローレベル（第１論理回路の出力ＩＮバーがハイレベ
ル）で、信号ＦＢ（例えば図５におけるフィードバック
系１の最終段のインバータゲート１ｄに入力する信号）
がハイレベルの場合を考える。この場合、第３論理回路
１３のＥ−ＦＥＴ４はオン状態であり、Ｎ11はこのＥ−
ＦＥＴ４、すなわち第３論理回路１３の出力によってロ
ーレベルに引き下げられる。
ローレベル（第１論理回路の出力ＩＮバーがハイレベ
ル）で、信号ＦＢ（例えば図５におけるフィードバック
系１の最終段のインバータゲート１ｄに入力する信号）
がハイレベルの場合を考える。この場合、第３論理回路
１３のＥ−ＦＥＴ４はオン状態であり、Ｎ11はこのＥ−
ＦＥＴ４、すなわち第３論理回路１３の出力によってロ
ーレベルに引き下げられる。
【００１７】このとき、クロック信号ＣＫがハイレベル
になってＥ−ＦＥＴ１４がオンすると、Ｎ11はＩＮバ
ー、すなわち第１論理回路１１の出力によって逆論理の
ハイレベルに引き上げられようとする。言い替えれば、
Ｎ11は第１論理回路１１と第３論理回路１３の双方によ
ってそれぞれ逆向きに駆動されることになる。もし、第
３論理回路１３の駆動能力が大きいとすると、Ｎ11はロ
ーレベルを維持することとなり、ＣＫに応答したＩＮの
取り込みが不可能になるから、不都合である。
になってＥ−ＦＥＴ１４がオンすると、Ｎ11はＩＮバ
ー、すなわち第１論理回路１１の出力によって逆論理の
ハイレベルに引き上げられようとする。言い替えれば、
Ｎ11は第１論理回路１１と第３論理回路１３の双方によ
ってそれぞれ逆向きに駆動されることになる。もし、第
３論理回路１３の駆動能力が大きいとすると、Ｎ11はロ
ーレベルを維持することとなり、ＣＫに応答したＩＮの
取り込みが不可能になるから、不都合である。
【００１８】しかし、本実施例では、Ｎ11とＮ12の間
に、ゲート−ソース間を共通にしたＤ−ＦＥＴ１５を挿
入したので、このＤ−ＦＥＴ１５のゲート幅を小さくす
ることによって、第３論理回路１３の出力インピーダン
ス（Ｎ11から見たインピーダンス）を高くすることがで
き、ＣＫに応答したＩＮの取り込みを支障なく行うこと
ができる。
に、ゲート−ソース間を共通にしたＤ−ＦＥＴ１５を挿
入したので、このＤ−ＦＥＴ１５のゲート幅を小さくす
ることによって、第３論理回路１３の出力インピーダン
ス（Ｎ11から見たインピーダンス）を高くすることがで
き、ＣＫに応答したＩＮの取り込みを支障なく行うこと
ができる。
【００１９】一般に、ＤＣＦＬの出力インピーダンス
は、ローレベル出力時とハイレベル出力時でほぼ１：２
の関係にある。例えばローレベル出力時の出力インピー
ダンスをＲで表すと、ハイレベル出力時の出力インピー
ダンスはほぼ２倍の２Ｒで表される。これは、ＤＣＦＬ
の最適化条件Ｉｄ(e) ＝２×Ｉｄ(d) （Ｉｄ(e) ；Ｅ−
ＦＥＴのドレイン電流、Ｉｄ(d) ；Ｄ−ＦＥＴのドレイ
ン電流）から妥当である。
は、ローレベル出力時とハイレベル出力時でほぼ１：２
の関係にある。例えばローレベル出力時の出力インピー
ダンスをＲで表すと、ハイレベル出力時の出力インピー
ダンスはほぼ２倍の２Ｒで表される。これは、ＤＣＦＬ
の最適化条件Ｉｄ(e) ＝２×Ｉｄ(d) （Ｉｄ(e) ；Ｅ−
ＦＥＴのドレイン電流、Ｉｄ(d) ；Ｄ−ＦＥＴのドレイ
ン電流）から妥当である。
【００２０】ここで、第３論理回路１３のＤ−ＦＥＴ３
とＤ−ＦＥＴ１５のサイズを同一にしたとすると、第３
論理回路１３のローレベル出力時の出力インピーダンス
はＲ＋２Ｒ＝３Ｒとなり、また、ハイレベル出力時の出
力インピーダンスは２Ｒ＋２Ｒ＝４Ｒとなる。したがっ
て、第３論理回路１３の出力インピーダンスは、第１の
論理回路１１の出力インピーダンス（Ｒ、２Ｒ）よりも
常に２Ｒ分だけ高いインピーダンス（３Ｒ、４Ｒ）に設
定されるから、ＣＫがハイレベルのときには、第１論理
回路１１の出力優先でＮ11の論理状態を決定することが
でき、ＣＫに応答したＩＮの取り込みを支障なく行うこ
とができる。
とＤ−ＦＥＴ１５のサイズを同一にしたとすると、第３
論理回路１３のローレベル出力時の出力インピーダンス
はＲ＋２Ｒ＝３Ｒとなり、また、ハイレベル出力時の出
力インピーダンスは２Ｒ＋２Ｒ＝４Ｒとなる。したがっ
て、第３論理回路１３の出力インピーダンスは、第１の
論理回路１１の出力インピーダンス（Ｒ、２Ｒ）よりも
常に２Ｒ分だけ高いインピーダンス（３Ｒ、４Ｒ）に設
定されるから、ＣＫがハイレベルのときには、第１論理
回路１１の出力優先でＮ11の論理状態を決定することが
でき、ＣＫに応答したＩＮの取り込みを支障なく行うこ
とができる。
【００２１】図２は、本実施例の論理回路をディジタル
位相変調器に適用した例を示している。この図におい
て、１６は被変調信号ＤＡＴＡの反転信号（ＤＡＴＡバ
ー）を出力する入力インバータゲート、１７はクロック
信号ＣＫに応答してオン／オフするＥ−ＦＥＴ、１８は
変調信号を発生するリング発振器、１９は所望の周波数
成分Ｆo だけを取り出して出力するバンドパスフィルタ
である。
位相変調器に適用した例を示している。この図におい
て、１６は被変調信号ＤＡＴＡの反転信号（ＤＡＴＡバ
ー）を出力する入力インバータゲート、１７はクロック
信号ＣＫに応答してオン／オフするＥ−ＦＥＴ、１８は
変調信号を発生するリング発振器、１９は所望の周波数
成分Ｆo だけを取り出して出力するバンドパスフィルタ
である。
【００２２】リング発振器１８は、位相調整用の複数個
（便宜的に３個）のインバータゲート１８ａ、１８ｂ、
１８ｃを直列に接続して構成し、ノードＮ13を駆動する
最終段のインバータゲート１８ｃに本実施例の論理回路
を適用している。このような構成のディジタル位相変調
器では、ＣＫのハイレベル期間でＤＡＴＡバーの論理を
取り込むとともに、この取り込んだＤＡＴＡバーの論理
によってＮ13の論理状態、すなわちリング発振器１８の
発振開始論理を決めなければならないが、本適用例にお
いては、リング発振器１８の最終段のインバータゲート
１８ｃの出力インピーダンスを高くしているので、発振
開始論理のセットを確実にすることができ、動作安定性
を向上したディジタル位相変調器を実現できる。
（便宜的に３個）のインバータゲート１８ａ、１８ｂ、
１８ｃを直列に接続して構成し、ノードＮ13を駆動する
最終段のインバータゲート１８ｃに本実施例の論理回路
を適用している。このような構成のディジタル位相変調
器では、ＣＫのハイレベル期間でＤＡＴＡバーの論理を
取り込むとともに、この取り込んだＤＡＴＡバーの論理
によってＮ13の論理状態、すなわちリング発振器１８の
発振開始論理を決めなければならないが、本適用例にお
いては、リング発振器１８の最終段のインバータゲート
１８ｃの出力インピーダンスを高くしているので、発振
開始論理のセットを確実にすることができ、動作安定性
を向上したディジタル位相変調器を実現できる。
【００２３】図３は請求項２記載の発明に係る論理回路
の一実施例を示す図である。なお、図１と共通の回路要
素には同一の符号を付してある。図３において、１１は
第１論理回路、１２は第２論理回路、１４はクロック信
号ＣＫに応答してオン／オフするＥ−ＦＥＴ、Ｎ11はノ
ード（第２ノード）、２０は第３論理回路である。
の一実施例を示す図である。なお、図１と共通の回路要
素には同一の符号を付してある。図３において、１１は
第１論理回路、１２は第２論理回路、１４はクロック信
号ＣＫに応答してオン／オフするＥ−ＦＥＴ、Ｎ11はノ
ード（第２ノード）、２０は第３論理回路である。
【００２４】第３論理回路２０は、高電位電源ＶCCと第
１ノードＮ12の間を接続する負荷用のＤ−ＦＥＴ３（負
荷素子）と、Ｎ12と低電位電源ＶSSの間を接続するスイ
ッチング用のＥ−ＦＥＴ４（スイッチ素子）とを備える
点で第１及び第２論理回路１１、１２と共通であるが、
これらに加えて、ドレインをＮ12に接続するとともに、
ソースをＮ11に接続し、かつゲート−ドレイン間を共通
にしたエンハンスメントＦＥＴ（Ｅ−ＦＥＴ）２１を備
える点で第１及び第２論理回路１１、１２と相違してい
る。
１ノードＮ12の間を接続する負荷用のＤ−ＦＥＴ３（負
荷素子）と、Ｎ12と低電位電源ＶSSの間を接続するスイ
ッチング用のＥ−ＦＥＴ４（スイッチ素子）とを備える
点で第１及び第２論理回路１１、１２と共通であるが、
これらに加えて、ドレインをＮ12に接続するとともに、
ソースをＮ11に接続し、かつゲート−ドレイン間を共通
にしたエンハンスメントＦＥＴ（Ｅ−ＦＥＴ）２１を備
える点で第１及び第２論理回路１１、１２と相違してい
る。
【００２５】このような構成によれば、Ｅ−ＦＥＴ２１
のｏｎ抵抗分だけ第３論理回路２０の出力インピーダン
スを他の論理回路よりも高めることができ、ＣＫに応答
したＩＮの取り込みを支障なく行うことができるととも
に、Ｅ−ＦＥＴ２１のゲート−ソース間電圧がＮ12とＮ
11の間の電位差に応じて変化するから、ｏｎ抵抗の大き
さをＮ12とＮ11の関係に合わせて可変とすることができ
る。
のｏｎ抵抗分だけ第３論理回路２０の出力インピーダン
スを他の論理回路よりも高めることができ、ＣＫに応答
したＩＮの取り込みを支障なく行うことができるととも
に、Ｅ−ＦＥＴ２１のゲート−ソース間電圧がＮ12とＮ
11の間の電位差に応じて変化するから、ｏｎ抵抗の大き
さをＮ12とＮ11の関係に合わせて可変とすることができ
る。
【００２６】したがって、Ｎ12がハイレベルで、かつ、
Ｎ11がローレベルのときには、Ｅ−ＦＥＴのｏｎ抵抗が
最も小さくなるので、Ｎ11につながる外部負荷を支障な
く駆動することができる。図４は請求項３記載の発明に
係るフリップフロップの一実施例を示す図である。
Ｎ11がローレベルのときには、Ｅ−ＦＥＴのｏｎ抵抗が
最も小さくなるので、Ｎ11につながる外部負荷を支障な
く駆動することができる。図４は請求項３記載の発明に
係るフリップフロップの一実施例を示す図である。
【００２７】図４において、２２はマスター側のフリッ
プフロップ（以下「Ｍ−ＦＦ」）、２３はスレーブ側の
フリップフロップ（以下「Ｓ−ＦＦ」）である。Ｍ−Ｆ
Ｆ２２及びＳ−ＦＦ２３は共通の構成を有しており、Ｍ
−ＦＦ２２で説明すると、クロック信号ＣＫ（Ｓ−ＦＦ
２３にあってはその逆相信号ＣＫバー）に応答してオン
／オフするオン／オフ手段としてのＥ−ＦＥＴ２４と、
このＥ−ＦＥＴ２４を通して取り込まれた入力データＤ
（Ｓ−ＦＦ２３にあってはＭ−ＦＦ２２の出力）の論理
を反転して出力する論理反転手段としてのインバータゲ
ート２５（図ではＤＣＦＬ；詳細構成は図６参照）と、
インバータゲート２５の出力を論理反転してインバータ
ゲート２５の入力（ノードＮ20）に帰還させる論理回路
２６（詳細構成は図３参照）とを備える。
プフロップ（以下「Ｍ−ＦＦ」）、２３はスレーブ側の
フリップフロップ（以下「Ｓ−ＦＦ」）である。Ｍ−Ｆ
Ｆ２２及びＳ−ＦＦ２３は共通の構成を有しており、Ｍ
−ＦＦ２２で説明すると、クロック信号ＣＫ（Ｓ−ＦＦ
２３にあってはその逆相信号ＣＫバー）に応答してオン
／オフするオン／オフ手段としてのＥ−ＦＥＴ２４と、
このＥ−ＦＥＴ２４を通して取り込まれた入力データＤ
（Ｓ−ＦＦ２３にあってはＭ−ＦＦ２２の出力）の論理
を反転して出力する論理反転手段としてのインバータゲ
ート２５（図ではＤＣＦＬ；詳細構成は図６参照）と、
インバータゲート２５の出力を論理反転してインバータ
ゲート２５の入力（ノードＮ20）に帰還させる論理回路
２６（詳細構成は図３参照）とを備える。
【００２８】ＣＫがハイレベルになると、Ｅ−ＦＥＴ２
４がオンし、ノードＮ20がデータＤ（Ｓ−ＦＦ２３にあ
ってはＭ−ＦＦ２２の出力）と同論理になり、その後、
ＣＫがハイレベルからローレベルに移行すると、ノード
Ｎ20の論理が論理回路２６の出力でラッチされ、次のＣ
Ｋのハイレベルまでその状態を保持する。すなわち、Ｃ
Ｋの半サイクルごとにマスター側からスレーブ側へとデ
ータをシフトすることができ、動作安定性を向上したマ
スタースレーブ（Master-Slave）形のフリップフロップ
を実現できる。
４がオンし、ノードＮ20がデータＤ（Ｓ−ＦＦ２３にあ
ってはＭ−ＦＦ２２の出力）と同論理になり、その後、
ＣＫがハイレベルからローレベルに移行すると、ノード
Ｎ20の論理が論理回路２６の出力でラッチされ、次のＣ
Ｋのハイレベルまでその状態を保持する。すなわち、Ｃ
Ｋの半サイクルごとにマスター側からスレーブ側へとデ
ータをシフトすることができ、動作安定性を向上したマ
スタースレーブ（Master-Slave）形のフリップフロップ
を実現できる。
【００２９】
【発明の効果】請求項１記載の論理回路よれば、他の論
理回路に比べてデプリーションＦＥＴのｏｎ抵抗分だけ
出力インピーダンスを高くでき、第２ノードに対する論
理決定の優先度を低くすることができる。請求項２記載
の論理回路よれば、他の論理回路に比べてエンハンスメ
ントＦＥＴのｏｎ抵抗分だけ出力インピーダンスを高く
でき、第２ノードに対する論理決定の優先度を低くする
ことができることに加え、ゲート−ソース間の電位差に
応じてｏｎ抵抗が変化するため、第１ノードと第２ノー
ドの電位差が大きいときにｏｎ抵抗を低くして外部負荷
の駆動効率を高めることができる。
理回路に比べてデプリーションＦＥＴのｏｎ抵抗分だけ
出力インピーダンスを高くでき、第２ノードに対する論
理決定の優先度を低くすることができる。請求項２記載
の論理回路よれば、他の論理回路に比べてエンハンスメ
ントＦＥＴのｏｎ抵抗分だけ出力インピーダンスを高く
でき、第２ノードに対する論理決定の優先度を低くする
ことができることに加え、ゲート−ソース間の電位差に
応じてｏｎ抵抗が変化するため、第１ノードと第２ノー
ドの電位差が大きいときにｏｎ抵抗を低くして外部負荷
の駆動効率を高めることができる。
【００３０】請求項３記載のフリップフロップよれば、
オン／オフ手段がオンのとき、入力データの論理で第２
ノードの論理状態が決まり、同手段がオフのとき、請求
項２記載の論理回路の出力で第２ノードの論理状態が決
まる。したがって、データの取込みとラッチを確実かつ
安定的に行うことができる。
オン／オフ手段がオンのとき、入力データの論理で第２
ノードの論理状態が決まり、同手段がオフのとき、請求
項２記載の論理回路の出力で第２ノードの論理状態が決
まる。したがって、データの取込みとラッチを確実かつ
安定的に行うことができる。
【図１】請求項１記載の発明の一実施例を示す構成図で
ある。
ある。
【図２】請求項１記載の発明の適用例を示す構成図であ
る。
る。
【図３】請求項２記載の発明の一実施例を示す構成図で
ある。
ある。
【図４】請求項３記載の発明の一実施例を示す構成図で
ある。
ある。
【図５】従来例の構成図である。
【図６】ＤＣＦＬの構成図である。
ＣＫ：クロック信号 Ｎ11：第２ノード Ｎ12：第１ノード ＶCC：高電位電源 ＶSS：低電位電源 ３：Ｄ−ＦＥＴ（負荷素子） ４：Ｅ−ＦＥＴ（スイッチング素子） １５：デプリーションＦＥＴ ２１：エンハンスメントＦＥＴ ２４：Ｅ−ＦＥＴ（オン／オフ手段） ２５：インバータゲート（論理反転手段）
Claims (3)
- 【請求項１】高電位電源と第１ノードの間を接続する負
荷素子と、 前記第１ノードと低電位電源の間を接続するスイッチン
グ素子と、 ドレインを前記第１ノードに接続するとともにソースを
任意の第２ノードに接続し且つゲート−ソース間を共通
にしたデプリーションＦＥＴと、を備えたことを特徴と
する論理回路。 - 【請求項２】高電位電源と第１ノードの間を接続する負
荷素子と、 前記第１ノードと低電位電源の間を接続するスイッチン
グ素子と、 ドレインを前記第１ノードに接続するとともにソースを
任意の第２ノードに接続し且つゲート−ドレイン間を共
通にしたエンハンスメントＦＥＴと、を備えたことを特
徴とする論理回路。 - 【請求項３】クロック信号に応答してオン／オフするオ
ン／オフ手段と、 該オン／オフ手段を介して取り込まれたデータの論理状
態を反転して出力する論理反転手段とを含み、 前記論理反転手段の出力で請求項２記載のスイッチング
素子をオン／オフさせるとともに、 前記オン／オフ手段と論理反転手段の間に位置するノー
ドを請求項２記載の第２のノードとしたことを特徴とす
るフリップフロップ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32301393A JP3171519B2 (ja) | 1993-12-22 | 1993-12-22 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32301393A JP3171519B2 (ja) | 1993-12-22 | 1993-12-22 | 論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07183798A JPH07183798A (ja) | 1995-07-21 |
| JP3171519B2 true JP3171519B2 (ja) | 2001-05-28 |
Family
ID=18150160
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32301393A Expired - Fee Related JP3171519B2 (ja) | 1993-12-22 | 1993-12-22 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3171519B2 (ja) |
-
1993
- 1993-12-22 JP JP32301393A patent/JP3171519B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07183798A (ja) | 1995-07-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3031313B2 (ja) | 半導体回路 | |
| US6359493B2 (en) | Level shift circuit | |
| US5469116A (en) | Clock generator circuit with low current frequency divider | |
| US5929679A (en) | Voltage monitoring circuit capable of reducing power dissipation | |
| JPH06343022A (ja) | 電圧制御発振回路 | |
| JPH11251877A (ja) | 電圧制御発振回路 | |
| JPH0865149A (ja) | 準静的無損失ゲート | |
| GB2248988A (en) | Interface circuits | |
| JP2003017996A (ja) | レベルシフト回路 | |
| JP3171519B2 (ja) | 論理回路 | |
| JP3087683B2 (ja) | 電圧制御発振回路 | |
| US6476672B2 (en) | Four phase level shift circuit for use in a push-pull amplifier | |
| JP3538480B2 (ja) | 電源切換回路 | |
| JPH0254698B2 (ja) | ||
| JP2769653B2 (ja) | 反転回路 | |
| JPH11330376A (ja) | チャージポンプ式駆動回路 | |
| JPH0774619A (ja) | 論理ゲート回路 | |
| US6137314A (en) | Input circuit for an integrated circuit | |
| JP3043241B2 (ja) | 可変遅延回路 | |
| JPH04306725A (ja) | 半導体装置 | |
| JPH09270678A (ja) | シュミットトリガー回路 | |
| JP2000049571A (ja) | 電圧制御発振器 | |
| JP2000124785A (ja) | 半導体集積回路 | |
| JPH09116419A (ja) | レベルシフタ回路 | |
| JP2004080550A (ja) | 電圧制御発振器 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20010306 |
|
| LAPS | Cancellation because of no payment of annual fees |