JPS62123823A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS62123823A JPS62123823A JP60264330A JP26433085A JPS62123823A JP S62123823 A JPS62123823 A JP S62123823A JP 60264330 A JP60264330 A JP 60264330A JP 26433085 A JP26433085 A JP 26433085A JP S62123823 A JPS62123823 A JP S62123823A
- Authority
- JP
- Japan
- Prior art keywords
- section
- circuit section
- integrated circuit
- potential
- semiconductor integrated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に係わり、特に、相補型電界効
果トランジスタ（以下、ＣＭＯ８という）で構成される
集積回路にして、ＣＭＯ８のウェル電位を変更可能にし
、ウェル内に形成される電界効果トランジスタの閾値を
調整可能にした半導体集積回路に関する。
果トランジスタ（以下、ＣＭＯ８という）で構成される
集積回路にして、ＣＭＯ８のウェル電位を変更可能にし
、ウェル内に形成される電界効果トランジスタの閾値を
調整可能にした半導体集積回路に関する。
従来のＣＭＯ８半導体集積回路のブロック図を第２図に
示す。１，２．３はＮ型の半導体基板に形成されたＣＭ
Ｏ８半導体集積回路を構成するブロックで、１はＣＰＵ
部、２は入力回路部、３はディレィ回路部である。４．
５．６は各々ｌ、２゜３の構成回路例で７．８．９はＰ
チャネルトランジスタ、１０，１１．１２はＮチャネル
トランジスタ、１３，１４．１５は電源′電位印加端子
１６゜１７．１８は接地電位印加端子、１９，２０゜２
１はＰウェル領域への電位印加端子、２２は入力回路部
２の入力端子、２３はディレィ回路部３のディレィ時間
を設定する容量、２４はディレィ回路部の出力である。
示す。１，２．３はＮ型の半導体基板に形成されたＣＭ
Ｏ８半導体集積回路を構成するブロックで、１はＣＰＵ
部、２は入力回路部、３はディレィ回路部である。４．
５．６は各々ｌ、２゜３の構成回路例で７．８．９はＰ
チャネルトランジスタ、１０，１１．１２はＮチャネル
トランジスタ、１３，１４．１５は電源′電位印加端子
１６゜１７．１８は接地電位印加端子、１９，２０゜２
１はＰウェル領域への電位印加端子、２２は入力回路部
２の入力端子、２３はディレィ回路部３のディレィ時間
を設定する容量、２４はディレィ回路部の出力である。
１３，１４．１５は゛成源電位２５に、１６，１７．１
８８よび１９，２０゜２１は接地電位に接続されている
。
８８よび１９，２０゜２１は接地電位に接続されている
。
従来のＣＭＯ８半導体集積回路の動作を説明する。１９
，２０．２１には接地電位が接続されて３す、１．２．
３の各ブロックのＰウェル領域は接地電位であり、Ｎチ
ャネルトランジスタ１０゜１１．１２の半導体基板には
接地電位が印加されている。従って各Ｎチャネルトラン
ジスタ１０゜１１．１２は、チャネル領域の不純物濃度
等に関する製造条件で定まるスレッシェホールド電圧を
有することになり、Ｎチャネルトランジスタ１１のスレ
ッシ−ホールド電圧により入力回路部２ ｏ）入力端子
２２の入力閾値が影響される。一方、Ｎチャネルトラン
ジスタ１２のスレッシェホールド電圧が製造条件により
変動すると、ディレィ回路部３の出力２４の遅延時間が
影響を受ける。
，２０．２１には接地電位が接続されて３す、１．２．
３の各ブロックのＰウェル領域は接地電位であり、Ｎチ
ャネルトランジスタ１０゜１１．１２の半導体基板には
接地電位が印加されている。従って各Ｎチャネルトラン
ジスタ１０゜１１．１２は、チャネル領域の不純物濃度
等に関する製造条件で定まるスレッシェホールド電圧を
有することになり、Ｎチャネルトランジスタ１１のスレ
ッシ−ホールド電圧により入力回路部２ ｏ）入力端子
２２の入力閾値が影響される。一方、Ｎチャネルトラン
ジスタ１２のスレッシェホールド電圧が製造条件により
変動すると、ディレィ回路部３の出力２４の遅延時間が
影響を受ける。
〔発明の解決しようとする問題点〕
上記従来の集積回路にあっては、集積回路を構成するト
ランジスタのスレッシ１ホールド′鑞圧がその製造工程
中の製造条件で決定されてしまうので、プロセスパラメ
ータ等が変動すると、トランジスタのスレッシュホール
ド電圧にバラ付きが生じ、これに伴い入力閾値や遅延時
間にロフト間の変動が生じ、製造工程の終了後には調整
ができないという問題点があった。
ランジスタのスレッシ１ホールド′鑞圧がその製造工程
中の製造条件で決定されてしまうので、プロセスパラメ
ータ等が変動すると、トランジスタのスレッシュホール
ド電圧にバラ付きが生じ、これに伴い入力閾値や遅延時
間にロフト間の変動が生じ、製造工程の終了後には調整
ができないという問題点があった。
Ｃ問題点を解決するための手段〕
本発明は、ウェルを第１ゲートトランジスタを介して第
１゛成位に接続すると共に、第２ゲートトランジスタを
介して第２電位にも接続して２く、しかして、第１ゲー
トトランジスタのゲートと第２ゲートトランジスタのゲ
ートとを命令デコーダの同一の出力端子に並列接続し、
一方のゲートトランジスタと命令デコーダの出力端子と
の間にはインバータを介在させて２く。かかる構成に２
いて命令デコーダに所定の命令をデコードさせると、第
１ゲートトランジスタまたは第２ゲートトランジスタが
開成し、ウェルの電位が第１電位または第２電位となる
。一般に、トランジスタの閾値はウェルの電位を基準に
して求められるので、ウェルの電位を変化させることは
、閾値を変更することと実質的に同じである。したがっ
て、集積回路の製造工程終了後に、閾値が所定の範囲外
にある場合、命令デコーダに供給する命令を変更するこ
とによって、ウェル内のトランジスタの閾値を実質的に
変更することができる。
１゛成位に接続すると共に、第２ゲートトランジスタを
介して第２電位にも接続して２く、しかして、第１ゲー
トトランジスタのゲートと第２ゲートトランジスタのゲ
ートとを命令デコーダの同一の出力端子に並列接続し、
一方のゲートトランジスタと命令デコーダの出力端子と
の間にはインバータを介在させて２く。かかる構成に２
いて命令デコーダに所定の命令をデコードさせると、第
１ゲートトランジスタまたは第２ゲートトランジスタが
開成し、ウェルの電位が第１電位または第２電位となる
。一般に、トランジスタの閾値はウェルの電位を基準に
して求められるので、ウェルの電位を変化させることは
、閾値を変更することと実質的に同じである。したがっ
て、集積回路の製造工程終了後に、閾値が所定の範囲外
にある場合、命令デコーダに供給する命令を変更するこ
とによって、ウェル内のトランジスタの閾値を実質的に
変更することができる。
本発明の一実施例を第１図に示す。５０はＣＰＵ部、５
１は入力回路部、５２はディレィ回路部で第２図の４．
５．６に相当する。５３゜５４．５５には電源電位５６
が、５７，５８゜５９には接地電位が６０．６１．６２
にはＰウェル領域へ印加すべき電位が接続される。６３
゜６４．６５はトランジスタでソース側は各々６０゜６
１．６２Ｋ、）’ Ｌ／ イン側バー Ｖ Ｓ ０４位
６７ Ｋ接続されゲートは各々インストンクシ１ンデコ
ーダ部６６の出力６Ｂ、６９．７０に接続される。
１は入力回路部、５２はディレィ回路部で第２図の４．
５．６に相当する。５３゜５４．５５には電源電位５６
が、５７，５８゜５９には接地電位が６０．６１．６２
にはＰウェル領域へ印加すべき電位が接続される。６３
゜６４．６５はトランジスタでソース側は各々６０゜６
１．６２Ｋ、）’ Ｌ／ イン側バー Ｖ Ｓ ０４位
６７ Ｋ接続されゲートは各々インストンクシ１ンデコ
ーダ部６６の出力６Ｂ、６９．７０に接続される。
７１．７２．７３はトランジスタでソース側は各々６０
，６１．６２にドレイン側は接地電位に接続されゲート
は各々インバータ７４，７５．７６に接続される。イン
バータ７４，７５．７６の人力は各々インストラクショ
ンデコーダ部６６の出力６８．６９．７０である。７７
はインストラクシ冒ンレジスタ部で、通常命令実行時に
はインストラクションデコーダ部６６の出力６Ｂ、６９
゜７０は「０」であり、入力回路部５１の入力しきい電
圧あるいはディレィ回路部５２のディレィ時間を切換え
る命令を実行すると６９あるいは７０が「１」を出力す
る。また、スタンバイ命令を実行すると６８．６９．７
’Ｏは「１」を出力する。
，６１．６２にドレイン側は接地電位に接続されゲート
は各々インバータ７４，７５．７６に接続される。イン
バータ７４，７５．７６の人力は各々インストラクショ
ンデコーダ部６６の出力６８．６９．７０である。７７
はインストラクシ冒ンレジスタ部で、通常命令実行時に
はインストラクションデコーダ部６６の出力６Ｂ、６９
゜７０は「０」であり、入力回路部５１の入力しきい電
圧あるいはディレィ回路部５２のディレィ時間を切換え
る命令を実行すると６９あるいは７０が「１」を出力す
る。また、スタンバイ命令を実行すると６８．６９．７
’Ｏは「１」を出力する。
次に実施例の動作を説明する。通常命令実行時には６８
，６９．７０は「０」なのでトランジスタ７１，７２．
７３がオンし６０，６１．６２には接地電位が印加され
るのでブロック５０，５１゜５２内のＮチャネルトラン
ジスタは通常のスレッシェホールド電圧で動作する。入
力回路部５１の入力しきい電圧ちるいはディレィ回路部
のディレィ時間を切換える命令を実行すると６９あるい
は７０が「１」なので、トランジスタ６４あるいは６５
がオンし、６１あるいは６２には−ｖＳの電位６７が印
加されＮチャネルトランジスタのサブストレート電位は
−ｖＳになり入力回路部５１あるいはディレィ回路部５
２のＮチャネルトランジスタのスレッシュホールド電圧
が実質的に上昇し入力回路部５１の入力しきい電圧は高
くなりあるいはディレィ回路部５２のディレィ時間が長
くなる。スタンバイ命令実行時には、６８，６９，７７
０が「１」になりトランジスタ６３，６４゜６５がオン
し、６０ 、６ ｉ 、 ６２にニーＶＳ（１）ｆｉ位
６７が印加されブロック５０，５１．５２内のＮチャネ
ルトランジスタのスレッシェホールド電圧が実質的に上
昇しチャネルリーク゛１流が減少するので、スタンバイ
状態での消費電流を減少させることもできる。
，６９．７０は「０」なのでトランジスタ７１，７２．
７３がオンし６０，６１．６２には接地電位が印加され
るのでブロック５０，５１゜５２内のＮチャネルトラン
ジスタは通常のスレッシェホールド電圧で動作する。入
力回路部５１の入力しきい電圧ちるいはディレィ回路部
のディレィ時間を切換える命令を実行すると６９あるい
は７０が「１」なので、トランジスタ６４あるいは６５
がオンし、６１あるいは６２には−ｖＳの電位６７が印
加されＮチャネルトランジスタのサブストレート電位は
−ｖＳになり入力回路部５１あるいはディレィ回路部５
２のＮチャネルトランジスタのスレッシュホールド電圧
が実質的に上昇し入力回路部５１の入力しきい電圧は高
くなりあるいはディレィ回路部５２のディレィ時間が長
くなる。スタンバイ命令実行時には、６８，６９，７７
０が「１」になりトランジスタ６３，６４゜６５がオン
し、６０ 、６ ｉ 、 ６２にニーＶＳ（１）ｆｉ位
６７が印加されブロック５０，５１．５２内のＮチャネ
ルトランジスタのスレッシェホールド電圧が実質的に上
昇しチャネルリーク゛１流が減少するので、スタンバイ
状態での消費電流を減少させることもできる。
以上説明してきたように、本発明によれば、ウェルの電
位を調整可能にしたので、集積回路の製造工程終了後で
もトランジスタの閾値を実質的に変更することができる
ようになり、不良品の発生率を低下させられるという効
果が得られる。
位を調整可能にしたので、集積回路の製造工程終了後で
もトランジスタの閾値を実質的に変更することができる
ようになり、不良品の発生率を低下させられるという効
果が得られる。
第１図は、本発明の一実施例を示す電気回路図、第２図
は従来例のブロック図、第３図は従来例の従来例の電気
回路図である。 ６３．６４，６５・・・・−・ＷＪ１ゲートトランジス
タ、６６・・・・・・命令デコーダ、６８，６９，７０
・・・・・・出力端子、７１，７２．７３−・・・−・
第２ゲートトランジスタ、７４．７５，７６・−・・・
・インバータ。 代理人 弁理士 内 原 音 第ｌ ロ 第 ３ 凹
は従来例のブロック図、第３図は従来例の従来例の電気
回路図である。 ６３．６４，６５・・・・−・ＷＪ１ゲートトランジス
タ、６６・・・・・・命令デコーダ、６８，６９，７０
・・・・・・出力端子、７１，７２．７３−・・・−・
第２ゲートトランジスタ、７４．７５，７６・−・・・
・インバータ。 代理人 弁理士 内 原 音 第ｌ ロ 第 ３ 凹
Claims (1)
- 単一の半導体基板に該半導体基板と逆導電型のウェルを
形成し、半導体基板の表面部に形成される第１トランジ
スタ群とウェルの表面部に形成される第２トランジスタ
群とで所定の回路と命令デコーダとを構成する半導体集
積回路において、前記ウェルと第１電位との間に介在す
る第１ゲートトランジスタと、前記ウェルと第２電位と
の間に介在する第２ゲートトランジスタとを設け、第１
ゲートトランジスタのゲートと第２トランジスタのゲー
トとを前記命令デコーダの同一の出力端子に電気的に並
列接続し、第１ゲートトランジスタと第２ゲートトラン
ジスタとのうちの一方と前記命令デコーダの出力端子と
の間にインバータを介在させたことを特徴とする半導体
集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60264330A JPS62123823A (ja) | 1985-11-22 | 1985-11-22 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60264330A JPS62123823A (ja) | 1985-11-22 | 1985-11-22 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62123823A true JPS62123823A (ja) | 1987-06-05 |
Family
ID=17401683
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60264330A Pending JPS62123823A (ja) | 1985-11-22 | 1985-11-22 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62123823A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5104971A (en) * | 1990-06-01 | 1992-04-14 | Eastman Kodak Company | Preparation of polyamides from carbon monoxide, diamine and diiodide |
| US5214127A (en) * | 1990-06-01 | 1993-05-25 | Eastman Kodak Company | Preparation of polyamides from carbon monoxide and aromatic iodo amine |
| WO1997032399A1 (fr) * | 1996-02-29 | 1997-09-04 | Seiko Epson Corporation | Dispositif de circuit integre a semi-conducteur |
| WO2000002248A1 (fr) * | 1998-07-06 | 2000-01-13 | Hitachi, Ltd. | Circuit integre a semi-conducteurs et procede de fabrication dudit circuit |
-
1985
- 1985-11-22 JP JP60264330A patent/JPS62123823A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5104971A (en) * | 1990-06-01 | 1992-04-14 | Eastman Kodak Company | Preparation of polyamides from carbon monoxide, diamine and diiodide |
| US5214127A (en) * | 1990-06-01 | 1993-05-25 | Eastman Kodak Company | Preparation of polyamides from carbon monoxide and aromatic iodo amine |
| WO1997032399A1 (fr) * | 1996-02-29 | 1997-09-04 | Seiko Epson Corporation | Dispositif de circuit integre a semi-conducteur |
| WO2000002248A1 (fr) * | 1998-07-06 | 2000-01-13 | Hitachi, Ltd. | Circuit integre a semi-conducteurs et procede de fabrication dudit circuit |
| US6462364B1 (en) | 1998-07-06 | 2002-10-08 | Hitachi, Ltd. | Semiconductor integrated circuit and method for manufacturing the same |
| US6646296B2 (en) | 1998-07-06 | 2003-11-11 | Hitachi, Ltd. | Semiconductor integrated circuit and method for manufacturing the same |
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