JPS6324655A - インバ−タ回路のしきい値電圧の設定方法 - Google Patents
インバ−タ回路のしきい値電圧の設定方法Info
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- JPS6324655A JPS6324655A JP61168715A JP16871586A JPS6324655A JP S6324655 A JPS6324655 A JP S6324655A JP 61168715 A JP61168715 A JP 61168715A JP 16871586 A JP16871586 A JP 16871586A JP S6324655 A JPS6324655 A JP S6324655A
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- 239000000758 substrate Substances 0.000 abstract description 5
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- 239000010410 layer Substances 0.000 abstract 1
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- 238000010586 diagram Methods 0.000 description 6
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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- 102220014332 rs397517039 Human genes 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0927—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors comprising a P-well only in the substrate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、インバータ回路のしきい値電圧の設定方法
に係り、特に、各トランジスタのゲート長の加減による
しきい値電圧の設定に関する。
に係り、特に、各トランジスタのゲート長の加減による
しきい値電圧の設定に関する。
一般に、ＭＯＳ Ｆ ＥＴを用いたインバータ回路は、
第４図に示すように、Ｐチャネルトランジスタ２とＮチ
ャネルトランジスタ４とをドレインを共通に接続すると
ともに、各ゲートを共通にして接続した入力端子６に入
力信号を加え、ドレイン側に出力端子８を設けたもので
ある。
第４図に示すように、Ｐチャネルトランジスタ２とＮチ
ャネルトランジスタ４とをドレインを共通に接続すると
ともに、各ゲートを共通にして接続した入力端子６に入
力信号を加え、ドレイン側に出力端子８を設けたもので
ある。
そこで、このようなインバータ回路では、各トランジス
タ２．４の各特性によって、第５図に示すような入出力
特性が得られ、入力信号ＶＩＮのレベルがしきい値電圧
■ア９の前後でスイッチング動作をし、そのスイッチン
グ出力■。。アを出力端子８から取り出すことができる
。
タ２．４の各特性によって、第５図に示すような入出力
特性が得られ、入力信号ＶＩＮのレベルがしきい値電圧
■ア９の前後でスイッチング動作をし、そのスイッチン
グ出力■。。アを出力端子８から取り出すことができる
。
ところで、このようなインバータ回路において、しきい
値電圧ＶｔＯを設定する場合、各トランジスタ２．４の
ゲート長ｌは等しくし、各トランジスタ２．４の能力差
に合わせてゲート幅Ｗを変えて合わせ込んで、第６図の
特性Ａ、Ｂに示すように、特定の電源電圧■。。に対し
てしきい値電圧ｖＴＨ（＝ＶゎＤ／２）を設定する方法
が採られている。
値電圧ＶｔＯを設定する場合、各トランジスタ２．４の
ゲート長ｌは等しくし、各トランジスタ２．４の能力差
に合わせてゲート幅Ｗを変えて合わせ込んで、第６図の
特性Ａ、Ｂに示すように、特定の電源電圧■。。に対し
てしきい値電圧ｖＴＨ（＝ＶゎＤ／２）を設定する方法
が採られている。
このような設定方法では、たとえば、単一の電源電圧ｖ
ａｎとして５■を設定して、この電源電圧Ｖ、に対して
しきい値電圧ＶｔＯをＶｏ。／２に設定すると、電源電
圧ＶＤＤの変更によって、変更された電源電圧■。に対
応してしきい値電圧Ｖｆｌｌも変化してしまうという欠
点があった。
ａｎとして５■を設定して、この電源電圧Ｖ、に対して
しきい値電圧ＶｔＯをＶｏ。／２に設定すると、電源電
圧ＶＤＤの変更によって、変更された電源電圧■。に対
応してしきい値電圧Ｖｆｌｌも変化してしまうという欠
点があった。
また、この設定方法では、しきい値電圧ＶｔＯの設定の
ためにゲート幅Ｗが大きく変わるため、トランジスタ２
．４の専有面積が大きくなるという欠点があった。
ためにゲート幅Ｗが大きく変わるため、トランジスタ２
．４の専有面積が大きくなるという欠点があった。
そこで、この発明は、電源電圧の変更に対して一定のし
きい値電圧を得ることができるとともに、トランジスタ
のサイズの縮小を実現できるインバータ回路のしきい値
電圧の設定方法の提供を目的とする。
きい値電圧を得ることができるとともに、トランジスタ
のサイズの縮小を実現できるインバータ回路のしきい値
電圧の設定方法の提供を目的とする。
この発明のインバータ回路のしきい値電圧の設定方法は
、第１図に示すように、Ｐチャネルトランジスタ２とＮ
チャネルトランジスタ４とからなるインバータ回路にお
いて、各トランジスタ２．４がゲート長ｌによってドレ
イン・ソース間電圧■０．に対するしきい値電圧Ｖ （
ｐ、ＶＬＮの関係を利用して、Ｐチャネルトランジスタ
２およびＮチャネルトランジスタ４のゲート長ｌを独自
に調整して任意のしきい値電圧ＶＴＨを設定することを
内容とする。
、第１図に示すように、Ｐチャネルトランジスタ２とＮ
チャネルトランジスタ４とからなるインバータ回路にお
いて、各トランジスタ２．４がゲート長ｌによってドレ
イン・ソース間電圧■０．に対するしきい値電圧Ｖ （
ｐ、ＶＬＮの関係を利用して、Ｐチャネルトランジスタ
２およびＮチャネルトランジスタ４のゲート長ｌを独自
に調整して任意のしきい値電圧ＶＴＨを設定することを
内容とする。
電界効果トランジスタでは、第２図に示すように、ゲー
ト長ｌを変えることによって、ドレイン・ソース間電圧
■。、に対するしきい値電圧■、の変化量が異なる。そ
こで、この関係を利用して各トランジスタ２．４に独自
のゲート長ｌを調整することにより、第３図に示すよう
に、任意のしきい値電圧ｖｔｎを設定する。
ト長ｌを変えることによって、ドレイン・ソース間電圧
■。、に対するしきい値電圧■、の変化量が異なる。そ
こで、この関係を利用して各トランジスタ２．４に独自
のゲート長ｌを調整することにより、第３図に示すよう
に、任意のしきい値電圧ｖｔｎを設定する。
以下、この発明の実施例を図面を参照して説明する。
第１図は、この発明のインバータ回路のしきい値電圧の
設定方法の実施例を示す。
設定方法の実施例を示す。
第１図に示すように、このインバータ回路は、Ｎ型の半
導体基板１０の表面層に半導体基板１０とは反対導電型
の導電領域からなるソース２１およびドレイン２２を設
置してＰチャネルトランジスタ２を形成するとともに、
半導体基板１０とは反対導電型の導電領域としてＰウェ
ル４０を形成し、その内部領域にＰウェル４０とは反対
導電型の導’ＵＭ域からなるソース４１およびドレイン
４２を設置してＮチャネルトランジスタ４を形成したも
のである。
導体基板１０の表面層に半導体基板１０とは反対導電型
の導電領域からなるソース２１およびドレイン２２を設
置してＰチャネルトランジスタ２を形成するとともに、
半導体基板１０とは反対導電型の導電領域としてＰウェ
ル４０を形成し、その内部領域にＰウェル４０とは反対
導電型の導’ＵＭ域からなるソース４１およびドレイン
４２を設置してＮチャネルトランジスタ４を形成したも
のである。
この場合、トランジスタ２側のゲート長１２はソース２
１とドレイン２２との間隔、ゲート幅Ｗ、はソース２１
およびドレイン２２の長さで与えられ、同様に、トラン
ジスタ４側のゲート長２、はソース４１とドレイン４２
との間隔、また、ゲート幅ｗＮはソース４１およびドレ
イン４２の長さで与えられる。
１とドレイン２２との間隔、ゲート幅Ｗ、はソース２１
およびドレイン２２の長さで与えられ、同様に、トラン
ジスタ４側のゲート長２、はソース４１とドレイン４２
との間隔、また、ゲート幅ｗＮはソース４１およびドレ
イン４２の長さで与えられる。
そして、トランジスタ２．４のゲート長！！（＝ｉｐ、
ＩＮ”）をパラメータにしてドレイン・ソース間電圧Ｖ
ＤＳに対するトランジスタ２．４のしきい値電圧Ｖｔ（
＝ＶｔｐまたはＶい、ただしＶｚｐはトランジスタ２の
しきい値電圧、Ｖ、Ｎはトランジスタ４のしきい値電圧
）の関係を見ると、第２図に示すように、ゲート長ｉ
（＋＝／、、ｅＨ）を加減（±Δ１２．±ΔＺＳ）する
ことにより、設定されたゲート長１＝１．．１２．
！、に応じたドレイン・ソース間電圧ｖ０に対して各ト
ランジスタ２．４のしきい値電圧ＶＬが大きく変化する
ことが分かる。第２図において、たとえば、ドレイン・
ソース間電圧■。、１を一定にしてゲート長ｌを変える
と、ゲート長１ （１，＞１２＞ｆ：＋ ）の減少に比
例してしきい値電圧Ｖｔ （ＶＬＩ ＜ ＶＬ２ ＜Ｖ
ｔ＋）が減少する。また、一定のしきい値電圧ＶＷを
得る場合、ゲート長２を変えると、ゲート長ｌに比例し
てドレイン・ソース間電圧■。
ＩＮ”）をパラメータにしてドレイン・ソース間電圧Ｖ
ＤＳに対するトランジスタ２．４のしきい値電圧Ｖｔ（
＝ＶｔｐまたはＶい、ただしＶｚｐはトランジスタ２の
しきい値電圧、Ｖ、Ｎはトランジスタ４のしきい値電圧
）の関係を見ると、第２図に示すように、ゲート長ｉ
（＋＝／、、ｅＨ）を加減（±Δ１２．±ΔＺＳ）する
ことにより、設定されたゲート長１＝１．．１２．
！、に応じたドレイン・ソース間電圧ｖ０に対して各ト
ランジスタ２．４のしきい値電圧ＶＬが大きく変化する
ことが分かる。第２図において、たとえば、ドレイン・
ソース間電圧■。、１を一定にしてゲート長ｌを変える
と、ゲート長１ （１，＞１２＞ｆ：＋ ）の減少に比
例してしきい値電圧Ｖｔ （ＶＬＩ ＜ ＶＬ２ ＜Ｖ
ｔ＋）が減少する。また、一定のしきい値電圧ＶＷを
得る場合、ゲート長２を変えると、ゲート長ｌに比例し
てドレイン・ソース間電圧■。
（ｖｏｓｍ ＜ ＶＪＩ＋ ＜ ｖＤｓｃ ）が増大す
る。
る。
このような特性を利、用して、ゲート長ｌを調整して所
望のしきい値電圧ｖ２およびドレイン・ソース間電圧Ｖ
、を設定する。
望のしきい値電圧ｖ２およびドレイン・ソース間電圧Ｖ
、を設定する。
たとえば、第３図に示すように、Ｐチャネルトランジス
タ２およびＮチャネルトランジスタ４のゲート間電圧■
６に対するドレイン電流１．の特性において、Ｐチャネ
ルトランジスタ２の特性Ａ、とＮチャネルトランジスタ
４の特性Ｂ、の交点Ｐ１によってしきい値電圧Ｖ、、、
が得られるのに対して、ゲート長ｌを増大すると、Ｐチ
ャネルトランジスタ２の特性Ａ、は特性Ａｔ 、Ｎチャ
ネルトランジスタ４の特性Ｂ１は特性Ｂ２にシフトして
、特性Ａｔ、Ｂｚの交点Ｐ２によってしきい値電圧ｖ
ｔｏｚが得られる。この場合、ゲート長ｌの増加に応じ
てしきい値電圧Ｖ？□は＋Δ■アイだけ増加し、ゲート
長Ｅの増加に対応したしきい値電圧Ｖ ＴＨ２が得られ
る。第３図において、ｖｔｐ＋、ＶｔＰＺはトランジス
タ２のしきい値電圧、Ｖ、、、、Ｖい２はトランジスタ
４のしきい値電圧である。
タ２およびＮチャネルトランジスタ４のゲート間電圧■
６に対するドレイン電流１．の特性において、Ｐチャネ
ルトランジスタ２の特性Ａ、とＮチャネルトランジスタ
４の特性Ｂ、の交点Ｐ１によってしきい値電圧Ｖ、、、
が得られるのに対して、ゲート長ｌを増大すると、Ｐチ
ャネルトランジスタ２の特性Ａ、は特性Ａｔ 、Ｎチャ
ネルトランジスタ４の特性Ｂ１は特性Ｂ２にシフトして
、特性Ａｔ、Ｂｚの交点Ｐ２によってしきい値電圧ｖ
ｔｏｚが得られる。この場合、ゲート長ｌの増加に応じ
てしきい値電圧Ｖ？□は＋Δ■アイだけ増加し、ゲート
長Ｅの増加に対応したしきい値電圧Ｖ ＴＨ２が得られ
る。第３図において、ｖｔｐ＋、ＶｔＰＺはトランジス
タ２のしきい値電圧、Ｖ、、、、Ｖい２はトランジスタ
４のしきい値電圧である。
そして、各トランジスタ２．４のゲート長ｌの加減によ
って、インバータ回路のしきい値電圧ＶｔＯは、異なる
電源電圧■ＤＤに対して■ア１ｌ＝ＶＤＤ／２またはそ
の他の値に設定することができ、たとえば、電源電圧■
。、＝３〜６■に対してしきい値電圧■ＴＨ＝２■に設
定することができる。
って、インバータ回路のしきい値電圧ＶｔＯは、異なる
電源電圧■ＤＤに対して■ア１ｌ＝ＶＤＤ／２またはそ
の他の値に設定することができ、たとえば、電源電圧■
。、＝３〜６■に対してしきい値電圧■ＴＨ＝２■に設
定することができる。
以上説明したように、この発明によれば、ゲート長によ
って決定される各トランジスタのドレイン・ソース間電
圧に対するしきい値電圧を設定してインバータ回路のし
きい値電圧を所望の値に設定することができるとともに
、広い電源電圧に対して一定のしきい値電圧が得られ、
しかも、ゲート長の調整はゲート幅の変更に比較して調
整量が少なくて済むので、トランジスタのサイズを小さ
くでき、トランジスタを形成するためのチップサイズの
縮小を図ることができる。
って決定される各トランジスタのドレイン・ソース間電
圧に対するしきい値電圧を設定してインバータ回路のし
きい値電圧を所望の値に設定することができるとともに
、広い電源電圧に対して一定のしきい値電圧が得られ、
しかも、ゲート長の調整はゲート幅の変更に比較して調
整量が少なくて済むので、トランジスタのサイズを小さ
くでき、トランジスタを形成するためのチップサイズの
縮小を図ることができる。
第１図はこの発明のインバータ回路のしきい値電圧の設
定方法を表わしたインバータ回路を示す図、第２図は第
１図に示したインバータ回路におけるＰチャネルまたは
Ｎチャネルトランジスタのゲート長をパラメータにした
場合のトランジスタのドレイン・ソース間電圧−しきい
値電圧特性を示す図、第３図は第１図に示したインバー
タ回路のしきい値電圧の変更を示すゲート間電圧−ドレ
イン電流特性を示す図、第４図は一般的なインバータ回
路を示す回路図、第５図は第４図に示したインバータ回
路の入出力特性を示す図、第６図は第４図に示したイン
バータ回路の電源電圧−しきい値電圧特性を示す図であ
る。 ２・・・Ｐチャネルトランジスタ、４・・・Ｎチャネル
トランジスタ、ｌ、、ｌＮ ・・・ゲート長、ＶｔＰ・
・・トランジスタ２のしきい値電圧、■い・・・トラン
ジスタ４のしきい値電圧、ＶＴＲ・・・インバータ回路
のしきい値電圧。 第２図 第３図 第４図 −ＶＩＮ（Ｖ） 第５図
定方法を表わしたインバータ回路を示す図、第２図は第
１図に示したインバータ回路におけるＰチャネルまたは
Ｎチャネルトランジスタのゲート長をパラメータにした
場合のトランジスタのドレイン・ソース間電圧−しきい
値電圧特性を示す図、第３図は第１図に示したインバー
タ回路のしきい値電圧の変更を示すゲート間電圧−ドレ
イン電流特性を示す図、第４図は一般的なインバータ回
路を示す回路図、第５図は第４図に示したインバータ回
路の入出力特性を示す図、第６図は第４図に示したイン
バータ回路の電源電圧−しきい値電圧特性を示す図であ
る。 ２・・・Ｐチャネルトランジスタ、４・・・Ｎチャネル
トランジスタ、ｌ、、ｌＮ ・・・ゲート長、ＶｔＰ・
・・トランジスタ２のしきい値電圧、■い・・・トラン
ジスタ４のしきい値電圧、ＶＴＲ・・・インバータ回路
のしきい値電圧。 第２図 第３図 第４図 −ＶＩＮ（Ｖ） 第５図
Claims (1)
- 【特許請求の範囲】 ＰチャネルトランジスタとＮチャネルトランジスタと
からなるインバータ回路において、 ゲート長によって決定されるドレイン・ソース間電圧に
対するしきい値電圧の関係を利用して、Ｐチャネルトラ
ンジスタおよびＮチャネルトランジスタのゲート長を調
整して任意のしきい値電圧を設定することを特徴とする
インバータ回路のしきい値電圧の設定方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61168715A JPS6324655A (ja) | 1986-07-17 | 1986-07-17 | インバ−タ回路のしきい値電圧の設定方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61168715A JPS6324655A (ja) | 1986-07-17 | 1986-07-17 | インバ−タ回路のしきい値電圧の設定方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6324655A true JPS6324655A (ja) | 1988-02-02 |
Family
ID=15873104
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61168715A Pending JPS6324655A (ja) | 1986-07-17 | 1986-07-17 | インバ−タ回路のしきい値電圧の設定方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6324655A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0260160A (ja) * | 1988-08-26 | 1990-02-28 | Hitachi Ltd | 相補型ｍｏｓ集積回路の製造方法 |
| WO2015159454A1 (ja) * | 2014-04-14 | 2015-10-22 | オリンパス株式会社 | Ａ／ｄ変換回路、および固体撮像装置 |
-
1986
- 1986-07-17 JP JP61168715A patent/JPS6324655A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0260160A (ja) * | 1988-08-26 | 1990-02-28 | Hitachi Ltd | 相補型ｍｏｓ集積回路の製造方法 |
| WO2015159454A1 (ja) * | 2014-04-14 | 2015-10-22 | オリンパス株式会社 | Ａ／ｄ変換回路、および固体撮像装置 |
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